KR20100026996A - Ｄ/ａ 변환 회로 및 디지털 입력형 ｄ급 증폭기 - Google Patents

Ｄ/ａ 변환 회로 및 디지털 입력형 ｄ급 증폭기 Download PDF

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노부아키 츠지
모리토 모리시마
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야마하 가부시키가이샤
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Abstract

[과제] 고정밀도의 D/A 변환이 가능함과 아울러 저입력시에 있어서의 리미트 사이클 성분의 발생을 방지할 수 있고, 또한 D/A 변환 결과인 아날로그 신호에 디더 신호의 영향이 나타나는 것을 방지할 수 있는 D/A 변환 회로를 제공한다.
[해결 수단] 디더 신호 발생부(505)는 교류 신호인 디더 신호(DITHER)와 이 디더 신호를 반전한 반전 디더 신호(DITHER_N)를 출력한다. DEM 디코더(502)는 디더 신호(DITHER)의 성분을 포함하는 입력 디지털 신호를 처리 대상으로 하고, 처리 대상인 입력 디지털 신호에 따른 "1" 또는 "0"의 밀도를 가지는 복수 계열의 시계열 디지털 신호를 출력한다. 아날로그 가산부(503)는 복수 계열의 시계열 디지털 신호와 반전 디더 신호(DITHER_N)를 아날로그 신호로 각각 변환해서 가산하고, 가산 결과인 아날로그 신호를 출력한다.
D/A 변환 회로, 디지털 입력형 D급 증폭기

Description

Ｄ/Ａ 변환 회로 및 디지털 입력형 Ｄ급 증폭기{D/A CONVERTER CIRCUIT AND DIGITAL INPUT CLASS-D AMPLIFIER}
본 발명은 오디오 기기 등에 적합한 D/A 변환 회로 및 디지털 입력형 D급 증폭기에 관한 것이다.
D/A 변환의 정밀도를 향상시키기 위한 기술로서, DEM(Dynamic Element Matching; 다이나믹 엘리먼트 매칭) 기술이 있다. 이 DEM 기술을 이용한 D/A 변환 회로에서는, DEM 디코더라고 칭해지는 디코더에 의해 입력 디지털 신호에 따른 "1" 또는 "0"의 밀도를 가지는 복수 계열의 시계열 디지털 신호가 발생하고, 이 복수 계열의 시계열 디지털 신호의 각각을 아날로그 신호로 변환해서 가산함으로써 D/A 변환 결과인 아날로그 신호를 생성한다. 이 DEM 디코더를 이용한 D/A 변환 회로는 높은 리니어리티(linearity)가 얻어지지만, 입력 디지털 신호가 0으로부터 약간 떨어진 레벨을 가지고 있는 경우에, 소위 리미트 사이클 성분이 D/A 변환 결과인 아날로그 신호에 나타난다고 하는 문제가 발생한다. 즉, 입력 디지털 신호의 레벨이 예를 들면 0으로부터 약간 플러스 방향으로 높아져 있으면, DEM 디코더가 출력하는 복수 계열의 시계열 디지털 신호에 "1" 및 "0"의 밀도의 균형된 상태를 깨는 "1"이 낮은 주파수에서 주기적으로 나타나고, 이것이 저주파의 노이즈가 되어서 D/A 변환 결과인 아날로그 신호에 나타나는 것이다. D/A 변환 회로로부터 출력되는 아날로그 신호가 스피커의 구동에 사용되는 경우, 이러한 리미트 사이클 성분은 귀에 거슬리는 노이즈가 되어서 스피커로부터 방음되기 때문에 바람직하지 않다. 그래서, 종래 디더 신호를 발생시켜서 DEM 디코더의 처리 대상인 디지털 신호에 가산한다고 하는 대처가 일반적으로 행하여지고 있었다. 이 대처 방법은 DEM 디코더의 처리 대상인 디지털 신호에 디더 신호(dither signal)로서 DC 디더를 가산하는 방법(이하, 직류 디더법이라고 한다)과, DC 성분이 0인 교류 신호를 가산하는 방법(이하, 교류 디더법이라고 한다)으로 크게 나눌 수 있다. 또한, 이런 종류의 디더 신호를 이용한 리미트 사이클의 방지에 관한 기술은 예를 들면 특허문헌 1, 2에 개시되어 있다.
특허문헌 1 : 일본 특허공개 2006-42272호 공보
특허문헌 2 : 일본 특허공개 2006-304084호 공보
그런데, 상술한 직류 디더법은 DEM 디코더의 처리 대상인 디지털 신호에 가산하는 DC 디더에 대응한 DC 오프셋이 D/A 변환 결과인 아날로그 신호에 나타나기 때문에, 이 DC 오프셋이 부하인 스피커 등에 공급되는 것을 방지하는 수단이 필요하게 된다고 하는 결점이 있었다. 교류 디더법은 DC 성분이 0인 교류 신호를 디더 신호로서 사용하기 때문에 이러한 결점은 없다. 그러나, 교류 디더법을 이용했을 경우에 교류 신호인 디더 신호의 성분이 D/A 변환 결과인 아날로그 신호에 나타난다. 이 디더 신호의 성분은 주파수가 낮기 때문에, D/A 변환 회로의 후단의 앰프 등을 통과하여 부하의 구동 파형으로 나타난다고 하는 문제가 있었다.
본 발명은 이상 설명한 사정을 고려하여 이루어진 것이고, 고정밀도의 D/A 변환이 가능함과 아울러 저입력시에 있어서의 리미트 사이클 성분의 발생을 방지할 수 있고, 또한 D/A 변환 결과인 아날로그 신호에 디더 신호의 영향이 나타나는 것을 방지할 수 있는 D/A 변환 회로를 제공하는 것을 목적으로 한다.
본 발명은 교류 신호인 디더 신호와 상기 디더 신호를 반전한 반전 디더 신호를 출력하는 디더 신호 발생 수단과, 상기 디더 신호의 성분을 포함하는 입력 디지털 신호를 처리 대상으로 하고, 처리 대상인 입력 디지털 신호에 따른 "1" 또는 "0"의 밀도를 가지는 복수 계열의 시계열 디지털 신호를 출력하는 디코더와, 상기 복수 계열의 시계열 디지털 신호와 상기 반전 디더 신호를 아날로그 신호로 각각 변환해서 가산하고, D/A 변환 결과인 아날로그 신호로서 출력하는 아날로그 가산 수단을 구비하는 것을 특징으로 하는 D/A 변환 회로를 제공한다.
이러한 발명에 의하면, 아날로그 가산 수단에서는 복수 계열의 시계열 디지털 신호에 대응한 각 아날로그 신호와 반전 디더 신호에 대응한 아날로그 신호가 가산된다. 여기에서, 복수 계열의 시계열 디지털 신호에 대응한 각 아날로그 신호를 가산한 아날로그 신호에는 디더 신호의 성분에 대응한 성분이 포함되어 있지만, 아날로그 가산 수단이 행하는 가산에 의해 이 성분과 반전 디더 신호에 대응한 아날로그 신호가 상쇄된다. 따라서, D/A 변환 결과인 아날로그 신호에 디더 신호의 성분이 나타나는 것을 방지할 수 있다.
또한, 특허문헌 1은 DC 디더가 가산된 디지털 신호에 의거하여 동작하는 디지털 입력형 D급 증폭기에 있어서, 최종단인 스위칭 회로부의 앞단의 데드타임 컨트롤부의 타이밍 제어에 의해 DC 디더를 캔슬하는 전압을 스위칭 회로부에 발생시키는 기술을 개시하고 있다. 그러나, 이 특허문헌 1은 본 발명과 같이, 교류 신호인 디더 신호를 반전한 반전 디더 신호를 아날로그 가산 수단에 공급하는 기술을 개시하는 것은 아니다. 또한, 특허문헌 2는 도 14에 DEM 회로와 디더 회로를 구비한 D/A 변환 회로를 개시하고 있다. 그러나, 이 특허문헌 2도 본 발명과 같이, 교류 신호인 디더 신호를 반전한 반전 디더 신호를 아날로그 가산 수단에 공급하는 기술을 개시하는 것은 아니다.
이하, 도면을 참조하여 본 발명의 실시형태를 설명한다.
<제 1 실시형태>
도 1은 본 발명의 제 1 실시형태인 D/A 변환 회로를 포함하는 오디오 회로의 구성예를 나타내는 블럭도이다. 이 오디오 회로는 ΔΣ 변조부(501)와, DEM 디코더(502)와, 아날로그 가산부(503)와, 아날로그 신호 처리부(504)와, 디더 신호 발생부(505)를 갖는다. 여기에서, DEM 디코더(502)와, 아날로그 가산부(503)와, 디더 신호 발생부(505)가 본 실시형태에 따른 D/A 변환 회로의 주요한 구성 요소이다.
ΔΣ 변조부(501)는 PCM 신호 등의 입력 디지털 오디오 신호에 대하여 ΔΣ 변조를 실시함으로써, 입력 디지털 오디오 신호가 가지는 양자화 노이즈가 고역측으로 이동된 디지털 신호를 출력한다. DEM 디코더(502)는 ΔΣ변조부(501)로부터 공급되는 디지털 신호에 따른 "1" 또는 "0"의 밀도를 가진 복수 계열(이 예에서는 16계열)의 시계열 디지털 신호[DP(k)(k=0∼15)]를 출력하는 회로이다. 아날로그 가산부(503)는 DEM 디코더(502)로부터 출력되는 시계열 디지털 신호[DP(k)(k=0∼15)]와 후술하는 반전 디더 신호(DITHER_N)를 아날로그 신호로 각각 변환해서 가산하여, D/A 변환 결과인 아날로그 신호로서 출력한다. 아날로그 신호 처리부(504)는 아날로그 가산부(503)로부터 출력되는 아날로그 신호를 처리하는 회로이고, 예를 들면 동 아날로그 신호에 의거하여 스피커를 구동하는 앰프이다.
디더 신호 발생부(505)는 교류 신호인 디더 신호, 구체적으로는 구형파의 디더 신호(DITHER)와, 이 디더 신호(DITHER)를 반전한 반전 디더 신호(DITHER_N)를 출력하고, 디더 신호(DITHER)를 DEM 디코더(502)의 처리 대상인 디지털 신호에 가산함과 아울러 반전 디더 신호(DITHER_N)를 아날로그 가산부(503)에 공급한다. 디더 신호(DITHER) 및 반전 디더 신호(DITHER_N)의 주파수는 가청 대역보다 높은 것이 바람직하고, 예를 들면 100kHz이다. 이 예에 있어서, 디더 신호(DITHER) 및 반 전 디더 신호(DITHER_N)는 모두 듀티비가 50%인 구형파이고, 모두 직류 성분을 포함하고 있지 않다. 그러나, 디더 신호(DITHER) 및 반전 디더 신호(DITHER_N)는 직류 성분을 포함하는 교류 신호이어도 된다. 예를 들면 디더 신호(DITHER) 및 반전 디더 신호(DITHER_N)의 듀티비가 50%가 아니고, 각각이 직류 성분을 포함하고 있었다고 하여도, 디더 신호(DITHER) 및 반전 디더 신호(DITHER_N)를 가산했을 경우에는 그 가산 결과의 교류 성분은 0이 되고, 또한 직류 성분도 0이 되기 때문이다. 디더 신호(DITHER)를 DEM 디코더(502)의 처리 대상인 디지털 신호에 가산하기 위한 구성에는 각종의 것이 고려된다. 어떤 실시형태에서는, 디더 신호(DITHER)는 입력 디지털 오디오 신호와 가산되어서 ΔΣ변조부(501)에 입력된다. 다른 실시형태에 있어서, 디더 신호(DITHER)는 DEM 디코더(502)에 공급되고, DEM 디코더(502)는 ΔΣ 변조부(501)의 출력 신호에 디더 신호(DITHER)가 가산된 것을 시계열 디지털 신호[DP(k)(k=0∼15)]로 변환한다. 어느 쪽의 실시형태에 있어서도, DEM 디코더(502)의 처리 대상은 디더 신호(DITHER)의 성분을 포함하는 디지털 신호가 된다.
아날로그 가산부(503)의 구성에는 각종의 것이 고려된다. 도 2 및 도 3은 각각 그 예를 나타내는 것이다. 도 2에 있어서, 아날로그 가산부(503)의 예인 아날로그 가산부(503A)는 전압 전류 변환부[601(k)(k=0∼15)]와, 전압 전류 변환부(602)를 갖는다. 그리고, 전압 전류 변환부[601(k)(k=0∼15)]의 각각은 비반전 버퍼(601a)와 이 비반전 버퍼(601a)의 출력 단자에 일단이 접속된 저항(601b)을 갖는다. 또한, 전압 전류 변환부(602)는 비반전 버퍼(602a)와 이 비반전 버퍼(602a)의 출력 단자에 일단이 접속된 저항(602b)을 갖는다. 그리고, 전압 전류 변환 부[601(k)(k=0∼15)]의 각 저항(601b)의 각 타단과 전압 전류 변환부(602)의 저항(602b)의 타단은 공통 접속되고, 이 공통 접속점이 아날로그 신호 처리부(504)의 입력 단자에 접속되어 있다. 이 예에 있어서, 아날로그 신호 처리부(504)는 저항(611 및 612)과 연산 증폭기(613)로 이루어지는 비평형형 앰프이다.
이러한 구성에 있어서, DEM 디코더(502)가 출력하는 시계열 디지털 신호[DP(k)(k=0∼15)]는 전압 전류 변환부[601(k)(k=0∼15)]의 각 비반전 버퍼(602a)에 공급된다. 또한, 디더 신호 발생부(505)가 출력하는 반전 디더 신호(DITHER_N)는 전압 전류 변환부(602)의 비반전 버퍼(602a)에 공급된다. 각 전압 전류 변환부[601(k)(k=0∼15)]는 각각에 공급되는 시계열 디지털 신호[DP(k)]의 신호값이 "1"인 기간에 한하여 저항(601b)을 통해서 그 저항값에 반비례한 전류를 저항(611)에 공급한다. 또한, 전압 전류 변환부(602)에서는 반전 디더 신호(DITHER_N)의 신호값이 "1"인 기간에 한하여 저항(602b)을 통해서 그 저항값에 반비례한 전류를 저항(611)에 공급한다. 그리고, 전압 전류 변환부[601(k)(k=0∼15)]의 각 저항(601b)에 흐르는 전류와 전압 전류 변환부(602)의 저항(602b)에 흐르는 전류를 가산한 전류가 아날로그 신호 처리부(504)에 공급된다.
이상적인 상황에 있어서, 전압 전류 변환부[601(k)(k=0∼15)]의 각 저항(601b)은 동일한 저항값(R1)을 갖는다. 전압 전류 변환부(602)의 저항(602b)의 저항값(R2)은 디더 신호(DITHER)의 진폭에 의거하여 결정된다. 즉, 전압 전류 변환부[601(k)(k=0∼15)]로부터 출력되는 전류의 총합의 최대값은 R1/16에 비례한 값이 되므로, 예를 들면 디더 신호(DITHER)의 진폭이 -20dB(=1/10)인 경우에는 저 항(602)의 저항값(R2)은 저항값(R1/16)을 10배한 값, 즉 (R1/16)*10이 된다.
도 3에 있어서, 아날로그 가산부(503)의 예인 아날로그 가산부(503B)는 전압 전류 변환부[603(k)(k=0∼15)]와, 전압 전류 변환부(604)를 갖는다. 그리고, 전압 전류 변환부[603(k)(k=0∼15)]의 각각은 정전류원(603a)과 이 정전류원(603a)의 일단과 기준 전압원 사이에 삽입된 스위치(603b)를 갖는다. 전압 전류 변환부(604)는 정전류원(604a)과 이 정전류원(604a)의 일단과 기준 전압원 사이에 삽입된 스위치(604b)를 갖는다. 그리고, 전압 전류 변환부[603(k)(k=0∼15)]의 각 정전류원(603a)의 각 타단과 전압 전류 변환부(604)의 정전류원(604a)의 타단은 공통 접속되고, 이 공통 접속점이 도 2에 나타내는 것과 같은 아날로그 신호 처리부(504)의 입력 단자에 접속되어 있다.
이러한 구성에 있어서, DEM 디코더(502)가 출력하는 시계열 디지털 신호[DP(k)(k=0∼15)]는 전압 전류 변환부[603(k)(k=0∼15)]의 각 스위치(603b)에 공급된다. 또한, 디더 신호 발생부(505)가 출력하는 반전 디더 신호(DITHER_N)는 전압 전류 변환부(604)의 스위치(604b)에 공급된다. 각 전압 전류 변환부[603(k)(k=0∼15)]에서는, 각각에 공급되는 시계열 디지털 신호[DP(k)]의 신호값이 "1"인 기간에 한하여 스위치(603b)가 ON 상태로 되어, 정전류원(603a)으로부터 아날로그 신호 처리부(504)로 전류가 출력된다. 또한, 전압 전류 변환부(604)에서는 반전 디더 신호(DITHER_N)의 신호값이 "1"인 기간에 한하여 스위치(604b)가 ON 상태로 되어, 정전류원(604a)으로부터 아날로그 신호 처리부(504)로 전류가 출력된다. 그리고, 아날로그 신호 처리부(504)에는 이렇게 하여 전압 전류 변환부[603(k)(k=0∼15)] 및 전압 전류 변환부(604)로부터 출력되는 전류의 총합이 입력된다.
이상적인 상황에 있어서, 전압 전류 변환부[603(k)(k=0∼15)]의 각 정전류원(603a)의 출력 전류값(I1)은 같다. 전압 전류 변환부(604)의 정전류원(604a)의 전류값(I2)은 디더 신호(DITHER)의 진폭에 의거하여 결정된다. 즉, 전압 전류 변환부[603(k)(k=0∼15)]로부터 출력되는 전류의 총합의 최대값은 I1*16이 되므로, 예를 들면 디더 신호(DITHER)의 진폭이 -20dB(=1/10)인 경우에는, 정전류원(604a)의 전류값(I2)은 전류값(I1*16)을 1/10배한 값, 즉 (I1*16)/10이 된다.
도 4(a) 및 (b)는 DEM 디코더(502)로부터 출력되는 시계열 디지털 신호[DP(k)(k=0∼15)], 디더 신호 발생부(505)로부터 출력되는 디더 신호(DITHER) 및 반전 디더 신호(DITHER_N)의 파형을 예시하는 파형도이다. 또한, 도 4(a) 및 (b)에서는 도면이 번잡해지는 것을 방지하기 위하여 시계열 디지털 신호[DP(k)(k=0∼15)]에 포함되는 디더 신호(DITHER)에 대응한 성분의 도시는 생략되어 있다. 이하, 도 4(a) 및 (b)를 참조하여 본 실시형태의 동작을 설명한다.
DEM 디코더(502)에 대한 입력 신호(즉, 디지털 신호)의 레벨이 0인 경우, 디더 신호(DITHER)에 대응한 신호를 무시하면 도 4(a)에 나타내는 바와 같이, 시계열 디지털 신호[DP(k)(k=0∼15)]에는 "1"과 "0"이 같은 밀도로 똑같이 발생한다. 그리고, DEM 디코더(502)에 대한 입력 신호의 레벨이 플러스 방향으로 상승하면, 도 4(b)에 나타내는 바와 같이, 시계열 디지털 신호[DP(k)(k=0∼15)]에서는 "1"의 밀도가 증가하고, "0"의 밀도가 감소한다. 그리고, DEM 디코더(502)에 대한 입력 신호의 레벨이 0보다 약간 높은 상태에서는, 디더 신호(DITHER)의 입력이 없으면 시 계열 디지털 신호[DP(k)(k=0∼15)]에 상술한 리미트 사이클 성분이 나타난다. 즉, 시계열 디지털 신호[DP(k)(k=0∼15)] 중에 "1"의 밀도와 "0"의 밀도의 균형 상태를 깨는 "1"이 낮은 주파수에서 주기적으로 나타난다. 그러나, 본 실시형태에서는 DEM 디코더(502)에 대한 입력 신호가 100kHz정도인 디더 신호(DITHER)를 포함하기 때문에, 시계열 디지털 신호[DP(k)(k=0∼15)]에 있어서 리미트 사이클 성분이 마스킹된다.
여기에서, 가령 아날로그 가산부(503)에 대하여 시계열 디지털 신호[DP(k)(k=0∼15)]만을 공급하고, 반전 디더 신호(DITHER_N)를 공급하지 않았다고 하면, 아날로그 가산부(503)에 있어서 시계열 디지털 신호[DP(k)(k=0∼15)]에 대응한 아날로그 신호를 가산함으로써 얻어지는 아날로그 신호 파형에 디더 신호(DITHER)의 성분이 나타난다. 이 아날로그 신호 파형 중의 디더 신호(DITHER)의 성분은 아날로그 신호 처리부(504)가 응답할 수 있는 정도로 주파수가 낮기 때문에, 아날로그 신호 처리부(504)를 통과하여 아날로그 신호 처리부(504)의 부하(도시 생략)의 구동 파형으로 나타나므로 바람직하지 않다.
그러나, 본 실시형태에서는 시계열 디지털 신호[DP(k)(k=0∼15)]와 아울러, 디더 신호(DITHER)를 반전한 반전 디더 신호(DITHER_N)가 아날로그 가산부(503)에 공급된다. 그리고, 아날로그 가산부(503)가 행하는 가산 처리에 있어서, 시계열 디지털 신호[DP(k)(k=0∼15)]에 대응한 아날로그 신호 중의 디더 신호(DITHER)의 성분과 반전 디더 신호(DITHER_N)에 대응한 아날로그 신호가 상쇄된다. 따라서, 디더 신호(DITHER) 성분의 아날로그 신호 처리부(504)로의 전파를 방지하여, 아날로그 신호 처리부(504)의 부하(도시 생략)의 구동 파형에 디더 신호(DITHER)의 성분(직류 성분 및 교류 성분)이 나타나는 것을 방지할 수 있다.
이상과 같이 본 실시형태에 의하면, 디더 신호(DITHER)의 발생에 의해 DEM 디코더(502)에 대한 입력 신호의 레벨이 낮은 상황에 있어서의 리미트 사이클의 발생을 방지하면서, 디더 신호(DITHER)의 성분이 아날로그 신호 처리부(504)에 전파되는 것을 방지할 수 있다.
<제 2 실시형태>
도 5는 본 발명의 제 2 실시형태인 D/A 변환 회로를 포함하는 오디오 회로의 구성예를 나타내는 블럭도이다. 이 오디오 회로는 상기 제 1 실시형태와 같은 ΔΣ변조부(501)와, DEM 디코더(10)와, 아날로그 가산부(513P 및 513N)와, 차동 입력형의 아날로그 신호 처리부(514)와, 상기 제 1 실시형태와 같은 디더 신호 발생부(505)를 갖는다. 여기에서, DEM 디코더(10)와, 아날로그 가산부(513P 및 513N)와, 디더 신호 발생부(505)가 본 실시형태에 의한 D/A 변환 회로의 주요한 구성 요소이다.
도 5에 있어서, DEM 디코더(10)는 디더 신호의 성분을 포함하는 입력 디지털 신호를 처리 대상으로 하고, 처리 대상인 입력 디지털 신호에 따른 "1" 또는 "0"의 밀도를 가지는 정상(正相)의 시계열 디지털 신호[DP(k)(k=0∼M-1)]와 이 시계열 디지털 신호[DP(k)(k=0∼M-1)]와 평형한 역상(逆相)의 시계열 디지털 신호[DN(k)(k=0∼M-1)]를 출력한다.
본 실시형태에 적합한 DEM 알고리즘으로서는 각종의 알고리즘이 고려되지만, 적어도 다음 조건을 만족시키도록 DEM 디코더(10)에 대한 입력 디지털 신호(Din)로부터 시계열 디지털 신호[DP(k)(k=0∼M-1) 및 DN(k)(k=0∼M-1)]를 생성하는 것이면 된다.
a. 도 6에 나타내는 바와 같이, 입력 디지털 신호(Din)의 샘플이 공급되는 샘플링 주기를 포함하는 전후 J샘플링 주기에 발생하는 시계열 디지털 신호[DP(k)(k=0∼M-1)]의 모든 비트(M×L×J 비트) 중 "1"의 밀도 및 같은 기간의 시계열 디지털 신호[DN(k)(k=0∼M-1)]의 모든 비트(M×L×J 비트) 중 "0"의 밀도는 각각 입력 디지털 신호(Din)의 샘플값에 비례한 밀도가 된다.
b. 임의의 샘플링 주기에 있어서, 시계열 디지털 신호[DP(k)(k=0∼M-1)]의 비트마다의 "1" 또는 "0"의 출현 밀도는 비트 사이에서 균일로 되고, 시계열 디지털 신호[DN(k)(k=0∼M-1)]의 비트마다의 "1" 또는 "0"의 출현 밀도도 비트 사이에서 균일로 된다.
아날로그 가산부(513P)는 정상의 시계열 디지털 신호[DP(k)(k=0∼M-1)]와 반전 디더 신호(DITHER_N)를 아날로그 신호로 각각 변환해서 가산하고, D/A 변환 결과인 정상의 아날로그 신호를 차동 입력형의 아날로그 신호 처리부(514)의 정상 입력 단자에 출력한다. 또한, 아날로그 가산부(513N)는 역상의 시계열 디지털 신호[DN(k)(k=0∼M-1)]와 디더 신호(DITHER)를 아날로그 신호로 각각 변환해서 가산하고, D/A 변환 결과인 역상의 아날로그 신호를 차동 입력형의 아날로그 신호 처리부(514)의 역상 입력 단자에 출력한다. 아날로그 가산부(513P 및 513N)의 구성은 상기 제 1 실시형태의 아날로그 가산부(503)와 같다.
아날로그 가산부(513P)에 있어서, 정상의 시계열 디지털 신호[DP(k)(k=0∼M-1)]에 대응한 각 아날로그 신호의 가산 결과에는 디더 신호(DITHER)의 성분이 포함되어 있다. 그러나, 아날로그 가산부(513P)에서는 정상의 시계열 디지털 신호[DP(k)(k=0∼M-1)]에 대응한 각 아날로그 신호의 가산 결과와, 반전 디더 신호(DITHER_N)에 대응한 아날로그 신호가 가산되기 때문에, 전자에 포함되는 디더 신호(DITHER)의 성분과 후자에 포함되는 반전 디더 신호의 성분이 상쇄되어, D/A 변환 결과인 정상의 아날로그 신호에 디더 신호(DITHER)의 성분이 나타나는 것을 방지할 수 있다. 또한, 아날로그 가산부(513N)에 있어서, 역상의 시계열 디지털 신호[DN(k)(k=0∼M-1)]에 대응한 각 아날로그 신호의 가산 결과에는 디더 신호(DITHER)를 반전한 파형의 성분이 포함되어 있다. 그러나, 아날로그 가산부(513N)에서는 역상의 시계열 디지털 신호[DN(k)(k=0∼M-1)]에 대응한 각 아날로그 신호의 가산 결과와, 디더 신호(DITHER)에 대응한 아날로그 신호가 가산되기 때문에, 전자에 포함되는 디더 신호(DITHER)의 파형을 반전한 성분과 후자에 포함되는 디더 신호의 성분이 상쇄되어, D/A 변환 결과인 역상의 아날로그 신호에 디더 신호(DITHER)의 성분이 나타나는 것을 방지할 수 있다. 따라서, 본 실시형태에 의하면 상기 제 1 실시형태와 같은 효과가 얻어진다.
<제 3 실시형태>
도 7은 본 발명의 제 3 실시형태인 D/A 변환 회로를 포함하는 디지털 입력형 D급 증폭기의 구성을 나타내는 회로도이다. 본 실시형태 및 후술하는 제 4∼제 8 실시형태는 상기 제 2 실시형태에 의한 D/A 변환 회로를 디지털 입력형 D급 증폭기 에 적용한 것이다. 또한, 제 3∼제 4 실시형태에 의한 디지털 입력형 D급 증폭기는 상기 제 2 실시형태에 있어서의 ΔΣ 변조부(501), 디더 신호 발생부(505)에 상당하는 회로를 포함하고 있지만, 그들의 도시는 생략되어 있다.
도 7에 있어서, 전압 전류 변환부[21(k)(k=0∼M-1)] 및 전압 전류 변환부(701)는 상기 제 2 실시형태에 있어서의 아날로그 가산부(513P)에 대응하고 있다. DEM 디코더(10)로부터 출력되는 정상의 시계열 디지털 신호[DP(k)(k=0∼M-1)]는 각각 비반전 버퍼(21a) 및 저항(21b)으로 이루어지는 전압 전류 변환부[21(k)(k=0∼M-1)]에 공급된다. 도시 생략한 디더 신호 발생부로부터 출력되는 반전 디더 신호(DITHER_N)는 비반전 버퍼(701a) 및 저항(701b)으로 이루어지는 전압 전류 변환부(701)에 공급된다. 또한, 전압 전류 변환부[22(k)(k=0∼M-1)] 및 전압 전류 변환부(702)는 상기 제 2 실시형태에 있어서의 아날로그 가산부(513N)에 대응하고 있다. DEM 디코더(10)로부터 출력되는 역상의 시계열 디지털 신호[DN(k)(k=0∼M-1)]는 각각 비반전 버퍼(22a) 및 저항(22b)으로 이루어지는 전압 전류 변환부[22(k)(k=0∼M-1)]에 공급된다. 도시 생략한 디더 신호 발생부로부터 출력되는 디더 신호(DITHER)는 비반전 버퍼(702a) 및 저항(702b)으로 이루어지는 전압 전류 변환부(702)에 공급된다. 이상적인 상황에 있어서, 전압 전류 변환부[21(k)(k=0∼M-1)]의 각 저항(21b)의 저항값 및 전압 전류 변환부[22(k)(k=0∼M-1)]의 각 저항(22b)의 저항값은 같다. 또한, 전압 전류 변환부(701)의 저항(701b) 및 전압 전류 변환부(702)의 저항(702b)의 저항값은 상기 제 1 실시형태에 있어서 설명한 바와 같이, 디더 신호(DITHER)의 진폭에 의거하여 결정된다.
오차 적분기(30), PWM 변조 회로(40), 프리드라이버(51 및 52), 출력 버퍼(60)로 이루어지는 부분은 상기 제 2 실시형태에 있어서의 차동 입력형의 아날로그 신호 처리부(514)에 대응하고 있다. 오차 적분기(30)는 차동 증폭기(31)와, 적분용의 커패시터(32 및 33)에 의해 구성되어 있다. 여기에서, 커패시터(32)는 차동 증폭기(31)의 역상 출력 단자(-출력 단자)와 정상 입력 단자(+입력 단자) 사이에 끼워져 삽입되어 있고, 커패시터(33)는 차동 증폭기(31)의 정상 출력 단자(+출력 단자)와 역상 입력 단자(-입력 단자) 사이에 끼워져 삽입되어 있다.
상술한 전압 전류 변환부[21(k)(k=0∼M-1)]의 각 전류 출력 단자[저항(21b)의 양단 중 비반전 버퍼(21a)에 접속되어 있지 않은 측의 끝부] 및 전압 전류 변환부(701)의 전류 출력 단자[저항(701b)의 양단 중 비반전 버퍼(701a)에 접속되어 있지 않은 측의 끝부]는 오차 적분기(30)에 있어서의 차동 증폭기(31)의 정상 입력 단자(+입력 단자)에 공통 접속되어 있다. 또한, 전압 전류 변환부[22(k)(k=0∼M-1)]의 각 전류 출력 단자[저항(22b)의 양단 중 비반전 버퍼(22a)에 접속되어 있지 않은 측의 끝부] 및 전압 전류 변환부(702)의 전류 출력 단자[저항(702b)의 양단 중 비반전 버퍼(702a)에 접속되어 있지 않은 측의 끝부]는 오차 적분기(30)에 있어서의 차동 증폭기(31)의 역상 입력 단자(-입력 단자)에 공통 접속되어 있다. 또한, 차동 증폭기(31)의 정상 입력 단자에는 후술하는 출력 버퍼(60)의 출력 전압(VOn)에 따른 전류가 저항(71)을 통해서 부귀환되고, 역상 입력 단자에는 후술하는 출력 버퍼(60)의 출력 전압(VOp)에 따른 전류가 저항(72)을 통해서 부귀환된다.
차동 증폭기(31)의 정상 입력 단자에 공급되는 전류의 총합과, 차동 증폭 기(31)의 역상 입력 단자에 공급되는 전류의 총합은 오차 적분기(30)에 대한 정역 2상의 입력 아날로그 신호로 된다. 여기에서, 차동 증폭기(31)의 정상 입력 단자에는 정상의 시계열 디지털 신호[DP(k)(k=0∼M-1)]에 대응한 전류와, 반전 디더 신호(DITHER_N)에 대응한 전류가 공급되지만, 전자의 전류에 포함되는 디더 신호(DITHER)의 성분과 후자의 전류에 포함되는 반전 디더 신호(DITHER_N)의 성분이 상쇄된다. 따라서, 차동 증폭기(31)의 정상 입력 단자에는 디더 신호의 성분은 공급되지 않는다. 또한, 차동 증폭기(31)의 역상 입력 단자에는 역상의 시계열 디지털 신호[DN(k)(k=0∼M-1)]에 대응한 전류와, 디더 신호(DITHER)에 대응한 전류가 공급되지만, 전자의 전류에 포함되어 있는 디더 신호(DITHER)의 파형을 반전한 성분과, 후자의 전류에 포함되어 있는 디더 신호(DITHER)에 대응한 성분이 상쇄된다. 따라서, 차동 증폭기(31)의 역상 입력 단자에도 디더 신호(DITHER)의 성분은 공급되지 않는다.
본 실시형태에 따른 디지털 입력형 D급 증폭기의 전원 전압이 VDD인 경우, 차동 증폭기(31)는 그 정상 입력 단자 및 역상 입력 단자의 전위를 예를 들면 VDD/2의 레벨에 가상 접지시킨 상태에서 상술한 부귀환을 받으면서 정역 2상의 입력 아날로그 신호의 차동 증폭을 행한다. 이것에 의해 각 상의 입력 아날로그 신호를 적분한 캐리어가 커패시터(32 및 33)에 축적되고, 적분 결과를 나타내는 정역 2상의 적분 결과 신호(VEp 및 VEn)가 오차 적분기(30)로부터 출력된다.
PWM 변조 회로(40)는 오차 적분기(30)로부터 출력되는 적분 결과 신호(VEp 및 VEn)를 소정 주파수의 삼각파와 비교하고, 적분 결과 신호(VEp 및 VEn)의 전압 차(VEp-VEn)에 따라서 펄스 폭 변조된 펄스(VDp 및 VDn)를 발생시켜 프리드라이버(51 및 52)에 공급하는 회로이다. 더욱 상술하면, PWM 변조 회로(40)는 전압차(VEp-VEn)가 플러스인 경우에는, 전압차(VEp-VEn)에 따른 시간 길이만큼 삼각파의 주기의 1/2보다 긴 펄스 폭을 가진 펄스(VDp)를 프리드라이버(51)에 공급하는 한편, 펄스(VDp)를 위상 반전한 펄스(VDn)를 프리드라이버(52)에 공급한다. 또한, PWM 변조 회로(40)는 전압차(VEp-VEn)가 마이너스인 경우에는, 전압차(VEn-VEp)에 따른 시간 길이만큼 삼각파의 주기의 1/2보다 짧은 펄스 폭을 가진 펄스(VDp)를 프리드라이버(51)에 공급하는 한편, 펄스(VDp)를 위상 반전한 펄스(VDn)를 프리드라이버(52)에 공급한다.
출력 버퍼(60)는 전원(VDD) 및 접지 사이에 직렬로 삽입된 P채널의 MOS형 출력 트랜지스터(61P) 및 N채널의 MOS형 출력 트랜지스터(61N)와, 마찬가지로 전원(VDD) 및 접지 사이에 직렬로 삽입된 P채널의 MOS형 출력 트랜지스터(62P) 및 N채널의 MOS형 출력 트랜지스터(62N)에 의해 구성되어 있다. 여기에서, 출력 트랜지스터(61P 및 61N)의 드레인끼리의 접속점과, 출력 트랜지스터(62P 및 62N)의 드레인끼리의 접속점 사이에는 스피커 및 로우패스 필터 등으로 이루어지는 부하(100)가 삽입되어 있다.
프리드라이버(51 및 52)는 펄스(VDp)의 펄스 폭에 따른 기간, 출력 트랜지스터(61P 및 62N)를 통해서 부하(100)에 대한 통전이 행하여지고, 펄스(VDn)의 펄스 폭에 따른 기간, 출력 트랜지스터(62P 및 61N)를 통해서 부하(100)에 대한 통전이 행하여지도록 각 트랜지스터(61P, 61N, 62P, 62N)의 게이트에 펄스를 각각 공급한 다. 또한, 프리드라이버(51 및 52)는 소위 관통 전류를 방지하기 위하여 부하(100)를 통하지 않고 직접 접속된 2개의 P채널 트랜지스터와 N채널 트랜지스터[즉, 출력 트랜지스터(61P 및 61N)의 세트와 출력 트랜지스터(62P 및 62N)의 세트]가 동시에 ON 상태로 되지 않도록 각 트랜지스터의 게이트에 공급하는 펄스의 타이밍 조정을 행하는 회로를 포함하고 있다.
출력 버퍼(60)에 있어서의 출력 트랜지스터(61P 및 61N)의 드레인끼리의 접속점에서 발생하는 출력 전압(VOp)은 저항(72)을 통해서 상술한 오차 적분기(30)의 차동 증폭기(31)의 역상 입력 단자로 부귀환된다. 또한, 출력 버퍼(60)에 있어서의 출력 트랜지스터(62P 및 62N)의 드레인끼리의 접속점에서 발생하는 출력 전압(VOn)은 저항(71)을 통해서 상술한 오차 적분기(30)의 차동 증폭기(31)의 정상 입력 단자로 부귀환된다.
이상이 본 실시형태에 따른 디지털 입력형 D급 증폭기의 상세이다.
본 실시형태에 의하면, DEM 디코더(10)에 대한 입력 디지털 신호(Din)의 샘플값에 따른 "1"의 밀도를 가진 시계열 디지털 신호[DP(k)(k=0∼M-1)]와, 동 샘플값에 따른 "0"의 밀도를 가진 시계열 디지털 신호[DN(k)(k=0∼M-1)]가 DEM 디코더(10)에 의해 발생된다. 그리고, 시계열 디지털 신호[DP(k)(k=0∼M-1)]에 따른 전류가 전압 전류 변환부[21(k)(k=0∼M-1)]를 통해서 오차 적분기(30)에 공급되고, 시계열 디지털 신호[DN(k)(k=0∼M-1)]에 따른 전류가 전압 전류 변환부[22(k)(k=0∼M-1)]를 통해서 오차 적분기(30)에 공급된다. 또한, 그때에 반전 디더 신호(DITHER_N)에 따른 전류가 시계열 디지털 신호[DP(k)(k=0∼M-1)]에 따른 전류와 가산됨과 아울러, 디더 신호(DITHER)에 따른 전류가 시계열 디지털 신호[DN(k)(k=0∼M-1)]에 따른 전류와 가산됨으로써 디더 신호(DITHER)의 성분의 오차 적분기(30)로의 입력이 방지된다.
그리고, 오차 적분기(30)는 부하(100)에 공급되는 구동 파형에 따른 신호의 부귀환을 받으면서, 각각 시계열 디지털 신호[DP(k)(k=0∼M-1)]에 따른 각 전류의 합과 시계열 디지털 신호[DN(k)(k=0∼M-1)]에 따른 각 전류의 합인 정역 2상의 입력 아날로그 신호의 적분을 행한다. 그리고, PWM 변조 회로(40)는 그 적분 결과에 따른 펄스 폭의 펄스(VDp 및 VDn)를 발생시키고, 프리드라이버(51, 52) 및 출력 버퍼(60)는 이 펄스(VDp 및 VDn)에 의거하여 부하(100)의 구동을 행한다.
이와 같이 부하(100)로부터의 부귀환 제어를 작동시키면서, 시계열 디지털 신호[DP(k)(k=0∼M-1)]에 대응한 각 전류의 합과 시계열 디지털 신호[DN(k)(k=0∼M-1)]에 대응한 각 전류의 합의 차분의 적분, 적분 결과에 따른 펄스 폭의 펄스(VDp 및 VDn)의 발생 및 이들의 펄스에 의거하여 부하(100)의 구동이 행하여지는 결과, 부하(100)의 구동 파형은 시계열 디지털 신호[DP(k)(k=0∼M-1)]의 합과 시계열 디지털 신호[DN(k)(k=0∼M-1)]의 합의 차분을 시간축 상에 있어서 평균한 파형이고, 디더 신호(DITHER)의 성분을 포함하지 않는 파형이 된다.
그런데, 전압 전류 변환부[21(k)(k=0∼M-1)]의 각 저항(21b)의 저항값에 불균일이 없는 이상적인 상황에서는 각 전압 전류 변환부[21(k)]는 각각에 공급되는 시계열 디지털 신호[DP(k)]가 "1"인 기간에 전류 ΔI(=VDD/(2R))를 출력하고, 각각에 공급되는 시계열 디지털 신호[DP(k)]가 "0"인 기간에는 전류 -ΔI(=-VDD/(2R)) 를 출력한다. 마찬가지로, 전압 전류 변환부[22(k)(k=0∼M-1)]의 각 저항(22b)의 저항값에 불균일이 없는 이상적인 상황에서는, 각 전압 전류 변환부[22(k)]는 각각에 공급되는 시계열 디지털 신호[DN(k)]가 "1"인 기간은 전류 ΔI를 출력하고, 각각에 공급되는 시계열 디지털 신호[DN(k)]가 "0"인 기간은 전류 -ΔI를 출력한다.
그러나, 실제로는 각 저항(21b)의 저항값 및 각 저항(22b)의 저항값에는 불균일이 발생하므로, 전압 전류 변환부[21(k)(k=0∼M-1)]의 각 출력 전류 및 전압 전류 변환부[22(k)(k=0∼M-1)]의 각 출력 전류는 전류 ΔI 또는 -ΔI를 중심으로 해서 불균일을 가진 것이 된다.
그러나, 상기 아날로그 신호의 적분 처리의 과정에 있어서, 전압 전류 변환부[21(k)(k=0∼M-1)]의 각 출력 전류 및 전압 전류 변환부[22(k)(k=0∼M-1)]의 각 출력 전류의 이상적인 전류값으로부터의 어긋남이 상쇄되기 때문에, 각 샘플링 주기에 있어서 오차 적분기(30)에 실질적으로 입력되는 아날로그 신호는 그 샘플링 주기에 있어서의 입력 디지털 신호(Din)가 나타내는 샘플값에 정확하게 대응한 것이 된다.
그리고, 오차 적분기(30)에서는 출력 버퍼(60)로부터 부하(100)에 공급되는 출력 전압(VOp 및 VOn)에 따른 부귀환을 작동시킨 상태에서 전압 전류 변환부[21(k)(k=0∼M-1)]의 각 출력 전류의 합과 전압 전류 변환부[22(k)(k=0∼M-1)]의 각 출력 전류의 합의 차분에 상당하는 아날로그 신호의 적분이 행하여지고, PWM 변조 회로(40)에 의해 이 적분 결과에 따른 펄스 폭의 펄스(VDp 및 VDn)가 발생된다. 따라서, 본 실시형태에 의하면 입력 디지털 신호(Din)를 정확하게 반영한 파형에 의해 부하(100)의 구동이 행하여진다.
또한, 본 실시형태에 의하면 전압 전류 변환부[21(k)(k=0∼M-1)]의 각 출력 전류의 합 및 전압 전류 변환부[22(k)(k=0∼M-1)]의 각 출력 전류의 합을 시간축 상에 있어서 평균화하는 평균화 회로를 특별히 설치하지 않고, 이 평균화 회로로서의 처리를 오차 적분기(30)에서 행하게 하고 있기 때문에 회로 규모를 소규모로 하여, 디지털 입력형 D급 증폭기를 반도체 집적 회로로서 실현할 경우에는 그 칩 면적을 작게 할 수 있다. 또한, 평균화 회로가 없는 만큼 디지털 입력형 D급 증폭기의 출력 노이즈를 작게 하고, 오프셋 전압을 작게 하며, 또한 소비 전력을 작게 할 수 있다.
또한, 본 실시형태에 의하면 DEM 디코더(10)에 대한 입력 디지털 신호(Din)에 포함되어 있었던 디더 신호(DITHER)의 성분이 오차 적분기(30)에 입력되기 전에 제거된다. 따라서, 부하(100)의 구동 파형에 디더 신호(DITHER)의 성분이 나타나는 것을 방지할 수 있다.
또한, 본 실시형태에서는 다음의 효과가 더 얻어진다. 우선, PWM 변조 회로(40)는 오차 적분기(30)의 출력 신호를 이를테면 리샘플링하는 것이다. 여기에서, 디더 신호(DITHER)의 주파수와 이 리샘플링을 행하는 주파수(PWM 변조에 사용하는 삼각파의 주파수)가 가까운 경우에 있어서, 디더 신호(DITHER)의 성분이 오차 적분기(30)를 통과해서 PWM 변조 회로(40)까지 전파되고, 거기에서 리샘플링되면 PWM 변조 회로(40)의 출력 신호(VDp 및 VDn)에 에일리어싱 노이즈(aliasing noise)가 발생한다고 하는 문제가 있다. 그러나, 본 실시형태에 의하면, 디더 신 호(DITHER) 성분의 오차 적분기(30)로의 전파가 방지되기 때문에 이러한 문제의 발생이 방지된다.
<제 4 실시형태>
상기 제 3 실시형태에서는 DEM 디코더(10)로부터 출력되는 복수 계열의 시계열 디지털 신호의 각각에 따른 전류를 오차 적분기(30)의 입력 단자에 각각 출력하는 전압 전류 변환부[21(k)(k=0∼M-1), 22(k)(k=0∼M-1), 701 및 702]를 설치하고, DEM 디코더(10)와 오차 적분기(30) 사이에 전류 가산형 D/A 변환기를 구성했다. 그러나, 이러한 전류 가산형 D/A 변환기를 구성하는 대신에 전압 가산형 D/A 변환기를 DEM 디코더(10)와 오차 적분기(30) 사이에 구성해도 좋다.
도 8에 나타내는 예에서는, DEM 디코더(10)로부터 출력되는 시계열 디지털 신호[DP(k)(k=0∼M-1)]에 따른 각 전압과 반전 디더 신호(DITHER_N)에 따른 전압을 가산해서 오차 적분기(30)의 정상 입력 단자에 공급하는 전압 가산 회로(110)와, 시계열 디지털 신호[DN(k)(k=0∼M-1)]에 따른 각 전압과 디더 신호(DITHER)에 따른 전압을 가산해서 오차 적분기(30)의 역상 입력 단자에 공급하는 전압 가산 회로(120)가 DEM 디코더(10)와 오차 적분기(30) 사이에 삽입되어 있다. 또한, 도 8에서는 도 7에 있어서의 PWM 변조 회로(40) 이후의 회로 구성의 도시를 생략하고 있다.
전압 가산 회로(110)는 일단이 전원(VDD)에 접속되고, 각각 시계열 디지털 신호[DP(k)]가 "1"일 때에 ON 상태로 되는 M개의 스위치[111(k)(k=0∼M-1)]와, 일단이 전원(VDD)에 접속되고, 반전 디더 신호(DITHER_N)가 "1"일 때에 ON 상태로 되 는 스위치(703)와, 스위치[111(k)(k=0∼M-1)]의 각 타단에 각각의 일단이 접속된 M개의 저항[112(k)(k=0∼M-1)]과, 스위치(703)의 타단에 일단이 접속된 저항(704)과, 저항[112(k)(k=0∼M-1)]의 각 타단 및 저항(704)의 타단의 공통 접속점과 접지선 사이에 삽입된 저항(113)과, 저항[112(k)(k=0∼M-1) 및 (704)]과 저항(113)의 공통 접속점에 발생하는 전압을 받고, 이것과 같은 전압값의 전압을 출력하는 볼티지 팔로워 회로(114)와, 이 볼티지 팔로워 회로(114)의 출력 단자와 차동 증폭기(31)의 정상 입력 단자 사이에 삽입된 저항(115)을 갖는다.
또한, 전압 가산 회로(120)도 전압 가산 회로(110)와 마찬가지의 구성이고, 일단이 전원(VDD)에 접속되며, 각각 시계열 디지털 신호[DN(k)]가 "1"일 때에 ON 상태로 되는 M개의 스위치[121(k)(k=0∼M-1)]와, 일단이 전원(VDD)에 접속되고, 디더 신호(DITHER)가 "1"일 때에 ON 상태로 되는 스위치(705)와, 스위치[121(k)(k=0∼M-1)]의 각 타단에 각각의 일단이 접속된 M개의 저항[122(k)(k=0∼M-1)]과, 스위치(705)의 타단에 일단이 접속된 저항(706)과, M개의 저항[122(k)(k=0∼M-1)] 및 저항(706)의 각 타단의 공통 접속점과 접지선 사이에 삽입된 저항(123)과, 저항[122(k)(k=0∼M-1) 및 (706)]과 저항(123)의 공통 접속점에 발생하는 전압을 받고, 이것과 같은 전압값의 전압을 출력하는 볼티지 팔로워 회로(124)와, 이 볼티지 팔로워 회로(124)의 출력 단자와 차동 증폭기(31)의 역상 입력 단자 사이에 삽입된 저항(125)을 갖는다.
여기에서, 저항[112(k)(k=0∼M-1)] 및 저항[122(k)(k=0∼M-1)]은 같은 저항값이고, 저항(113 및 123)은 같은 저항값이다. 또한, 저항(704 및 706)은 상기 제 1 실시형태에 있어서 서술한 바와 같이, 디더 신호(DITHER)의 진폭에 따른 저항값을 갖는다. 또한, 이 예에 있어서, 저항[112(k)(k=0∼M-1)], 저항[122(k)(k=0∼M-1)], 저항(704 및 706)은 저항(113 및 123)보다 저항값이 충분히 크고, 정전류원으로서 작용한다.
따라서, 각 시점에 있어서, M비트의 시계열 디지털 신호[DP(k)(k=0∼M-1)]의 각 비트 중 "1"인 것의 개수에 비례한 전류와, 반전 디더 신호(DITHER_N)에 따른 전류가 저항(113)에 흐르고, M비트의 시계열 디지털 신호[DP(k)(k=0∼M-1)]가 나타내는 신호값으로부터 디더 신호(DITHER)의 성분을 제거한 전압이 저항(113)의 양단에 발생하며, 이 전압이 볼티지 팔로워 회로(114)로부터 출력된다. 또한, 각 시점에 있어서, M비트의 시계열 디지털 신호[DN(k)(k=0∼M-1)]의 각 비트 중 "1"인 것의 개수에 비례한 전류와, 디더 신호(DITHER)에 따른 전류가 저항(123)에 흐르고, M비트의 시계열 디지털 신호[DN(k)(k=0∼M-1)]가 나타내는 신호값으로부터 디더 신호(DITHER)를 반전한 신호의 성분을 제거한 전압이 저항(123)의 양단에 발생하며, 이 전압이 볼티지 팔로워 회로(124)로부터 출력된다.
그리고, 시계열 디지털 신호[DP(k)] 중 M/2 비트가 "1"이고, 시계열 디지털 신호[DN(k)] 중 M/2 비트가 "0"(즉, 다른 M/2 비트는 "1")일 때에 볼티지 팔로워 회로(114 및 124)는 같은 전압값의 전압(예를 들면 Vref라고 한다)을 출력한다. 그리고, 이 예에서는 이 전압(Vref)은 차동 증폭기(31)의 정상 입력 단자 및 역상 입력 단자의 가상 접지 레벨과 같은 레벨로 되어 있다.
따라서, 이 예에 있어서, 시계열 디지털 신호[DP(k)] 중 각 비트 중 "1"인 것의 개수가 M/2+ΔM 비트인 경우에는 그 ΔM에 비례한 전압이 저항(115)의 양단에 발생하고, 이 전압값에 비례한 전류가 차동 증폭기(31)의 정상 입력 단자에 유입된다. 또한, 이 경우에는 시계열 디지털 신호[DN(k)] 중 각 비트 중 "0"인 것의 개수가 M/2+ΔM개, "1"인 것의 개수가 M/2-ΔM개가 되기 때문에, -ΔM에 비례한 전압이 저항(125)의 양단에 발생하고, 이 전압값에 비례한 전류가 차동 증폭기(31)의 역상 입력 단자에 유입된다(이 전류의 방향은 정상 입력 단자에 대한 전류와는 역방향이 된다).
본 실시형태에 있어서도, 상기 제 3 실시형태와 같은 효과가 얻어진다.
<제 5 실시형태>
도 9에 나타내는 예에서는, 도 8에 있어서의 전압 가산 회로(110 및 120)가 전압 가산 회로(110A 및 120A)로 치환되어 있다. 여기에서, 전압 가산 회로(110A)는 전압 가산 회로(110)에 있어서의 저항[112(k)(k=0∼M-1)] 및 저항(704)을 정전류원[116(k)(k=0∼M-1)] 및 정전류원(707)으로 치환한 것이고, 전압 가산 회로(120A)는 전압 가산 회로(120)에 있어서의 저항[122(k)(k=0∼M-1)] 및 저항(706)을 정전류원[126(k)(k=0∼M-1)] 및 정전류원(708)으로 치환한 것이다. 이 예에 있어서도 상기 제 4 실시형태와 같은 효과가 얻어진다.
<제 6 실시형태>
도 10에 나타내는 예는, DEM 디코더(10)와 오차 적분기(30) 사이에 구성하는 전압 가산형 D/A 변환기를 보다 간소화한 것이다. 이 예에서는, 상기 제 3 실시형태(도 7)에 있어서의 전압 전류 변환부[21(k)(k=0∼M-1)] 및 전압 전류 변환 부(701)의 출력 단자가 저항(131)의 일단에 공통 접속되고, 이 저항(131)의 타단이 차동 증폭기(31)의 정상 입력 단자에 접속되어 있다. 또한, 상기 제 3 실시형태(도 7)에 있어서의 전압 전류 변환부[22(k)(k=0∼M-1)] 및 전압 전류 변환부(702)의 출력 단자가 저항(141)의 일단에 공통 접속되고, 이 저항(141)의 타단이 차동 증폭기(31)의 역상 입력 단자에 접속되어 있다. 또한, 이 예에서는 전원 전압을 VDD라고 했을 경우에 차동 증폭기(31)의 정상 입력 단자 및 역상 입력 단자의 가상 접지 레벨을 VDD/2라고 하고 있다.
이 예에 있어서도, 시계열 디지털 신호[DP(k)(k=0∼M-1)]의 각 비트 중 "1"인 것의 개수가 M/2+ΔM인 경우에 ΔM에 비례한 전압이 저항(131)의 양단에 발생하고, 이 전압에 비례한 전류가 차동 증폭기(31)의 정상 입력 단자를 향해서 유입된다. 또한, 시계열 디지털 신호[DN(k)(k=0∼M-1)]의 각 비트 중 "0"인 것의 개수가 M/2+ΔM이 되고, -ΔM에 비례한 전압이 저항(141)의 양단에 발생하며, 이 전압에 비례한 전류가 차동 증폭기(31)의 역상 입력 단자를 향해서 유입된다. 따라서, 상기 제 3∼제 5 실시형태와 같은 효과가 얻어진다.
<제 7 실시형태>
도 11에 나타내는 예는, 도 10에 있어서의 저항(131 및 141)을 스위치드 커패시터 회로(150 및 160)로 각각 치환한 것이다. 스위치드 커패시터 회로(150)는 스위치(151∼154)와, 커패시터(155)를 갖는다. 스위치드 커패시터 회로(150)의 입력 단자[전압 전류 변환부[21(k)(k=0∼M-1)]측의 단자]와 출력 단자[차동 증폭기(31)측의 단자] 사이에는 스위치(151), 커패시터(155) 및 스위치(154)가 순차적 으로 삽입되어 있다. 그리고, 스위치(151) 및 커패시터(155)의 한쪽 전극의 접속점과 기준 레벨(Vref)을 발생시키는 전원 사이에는 스위치(152)가 삽입되고, 스위치(154) 및 커패시터(155)의 다른쪽 전극의 접속점과 기준 레벨(Vref)을 발생시키는 전원 사이에는 스위치(153)가 삽입되어 있다. 스위치드 커패시터 회로(160)도 스위치드 커패시터 회로(150)와 같은 구성이고, 스위치(161∼164)와, 커패시터(165)에 의해 구성되어 있다.
도 10에 나타내는 예와 같이 전원 전압을 VDD라고 했을 경우에, 차동 증폭기(31)의 정상 입력 단자 및 역상 입력 단자의 가상 접지 레벨을 VDD/2라고 하고 있다. 그리고, 기준 레벨(Vref)은 이 가상 접지 레벨과 같은 레벨로 하고 있다.
스위치드 커패시터 회로(150 및 160)에는 2상의 클럭(φa 및 φb)이 공급된다. 이들 클럭(φa 및 φb)은 도 12에 나타내는 바와 같이, 시계열 디지털 신호[DP(k)(k=0∼M-1) 및 DN(k)(k=0∼M-1)]의 비트 주기(Tb)마다 1개씩 발생하는 클럭이다.
각 비트 주기(Tb)에 있어서, 처음에 발생하는 클럭(φa)에 의해 스위치드 커패시터 회로(150)에 있어서의 스위치(151 및 153)와, 스위치드 커패시터 회로(160)에 있어서의 스위치(161 및 163)가 ON 상태로 된다. 이것에 의해 스위치드 커패시터 회로(150 및 160)에 대한 각 입력 전압에 따른 전하가 커패시터(155 및 165)에 각각 축적된다. 그리고, 후에 발생하는 클럭(φb)에 의해 스위치드 커패시터 회로(150)에 있어서의 스위치(152 및 154)와, 스위치드 커패시터 회로(160)에 있어서의 스위치(162 및 164)가 ON 상태로 된다. 이것에 의해 스위치드 커패시터 회 로(150)의 커패시터(155)에 축적된 전하가 차동 증폭기(31)의 정상 입력 단자를 향해서 유입되고, 스위치드 커패시터 회로(160)의 커패시터(165)에 축적된 전하가 차동 증폭기(31)의 역상 입력 단자를 향해서 유입된다.
이러한 동작의 반복에 의해, 스위치드 커패시터 회로(150 및 160)는 각각의 입력 단자 및 출력 단자 간의 전압에 비례한 전류를 차동 증폭기(31)의 정상 입력 단자 및 역상 입력 단자에 공급하는 저항으로서 기능한다. 따라서, 이 예에 있어서도 상기 제 6 실시형태와 같은 효과가 얻어진다.
<제 8 실시형태>
도 13은 도 7에 있어서의 DEM 디코더(10)와 오차 적분기(30) 사이에 전압 전류 변환부 대신에 용량 가산형 D/A 변환기를 구성한 예를 나타내는 것이다. 이 예에 있어서, DEM 디코더(10)와 오차 적분기(30) 사이에는 스위치드 커패시터 회로[170(k)(k=0∼M-1)]와, 스위치드 커패시터 회로[180(k)(k=0∼M-1)]가 삽입되어 있다. 스위치드 커패시터 회로[170(k)(k=0∼M-1)]에는 DEM 디코더(10)로부터 시계열 디지털 신호[DP(k)(k=0∼M-1)]가 각각 공급되고, 스위치드 커패시터 회로[180(k)(k=0∼M-1)]에는 DEM 디코더(10)로부터 시계열 디지털 신호[DN(k)(k=0∼M-1)]가 각각 공급된다. 스위치드 커패시터 회로[170(k)(k=0∼M-1)]는 각각의 출력 단자가 차동 증폭기(31)의 정상 입력 단자에 공통 접속되어 있다. 또한, 스위치드 커패시터 회로[180(k)(k=0∼M-1)]는 각각의 출력 단자가 차동 증폭기(31)의 역상 입력 단자에 공통 접속되어 있다.
스위치드 커패시터 회로[170(k)(k=0∼M-1)]는 비반전 버퍼(171)와, 스위 치(172∼175)와, 커패시터(176)를 가지고 있다. 또한, 스위치드 커패시터 회로[180(k)(k=0∼M-1)]는 비반전 버퍼(181)와, 스위치(182∼185)와, 커패시터(186)를 가지고 있다. 그리고, 스위치드 커패시터 회로[170(k)(k=0∼M-1) 및 180(k)(k=0∼M-1)]는 각각 입력부에 비반전 버퍼(171 및 181)를 가지는 점을 제외하면, 앞서 게재한 도 11의 스위치드 커패시터 회로(150 또는 160)와 같은 구성이다.
또한, 이 예에서는 스위치드 커패시터 회로[170(k)(k=0∼M-1) 및 180(k)(k=0∼M-1)]와 같은 구성의 스위치드 커패시터 회로(711 및 712)가 설치되어 있다. 여기에서, 스위치드 커패시터 회로(711)는 반전 디더 신호(DITHER_N)가 입력 단자에 공급되고, 그 출력 단자는 차동 증폭기(31)의 정상 입력 단자에 접속되어 있다. 또한, 스위치드 커패시터 회로(712)는 디더 신호(DITHER)가 입력 단자에 공급되고, 그 출력 단자는 차동 증폭기(31)의 역상 입력 단자에 접속되어 있다.
도 11에 나타내는 예와 같이, 이 예에서는 전원 전압을 VDD라고 했을 경우에 차동 증폭기(31)의 정상 입력 단자 및 역상 입력 단자의 가상 접지 레벨을 VDD/2라고 하고 있다. 그리고, 각 비트 주기에 있어서, 시계열 디지털 신호[DP(k)(k=0∼M-1)]의 각 비트 중 "1"인 것의 개수를 M/2+ΔM이라고 하면, 스위치드 커패시터 회로[170(k)(k=0∼M-1)]는 ΔM에 비례한 전하를 차동 증폭기(31)의 정상 입력 단자에 공급한다. 또한, 이 경우에 있어서, 시계열 디지털 신호[DN(k)(k=0∼M-1)]의 각 비트 중 "1"인 것의 개수는 M/2-ΔM이 되고, 스위치드 커패시터 회로[180(k)(k=0∼M-1)]는 -ΔM에 비례한 전하를 차동 증폭기(31)의 역상 입력 단자에 공급한다.
또한, 본 실시형태에서는 스위치드 커패시터 회로(711)가 반전 디더 신 호(DITHER_N)에 따른 전하를 차동 증폭기(31)의 정상 입력 단자에 공급하고, 스위치드 커패시터 회로[170(k)(k=0∼M-1)]를 통해서 공급되는 전류 파형에 포함되는 디더 신호(DITHER)에 대응한 성분과 상쇄시킨다. 또한, 스위치드 커패시터 회로(712)가 디더 신호(DITHER)에 따른 전하를 차동 증폭기(31)의 역상 입력 단자에 공급하고, 스위치드 커패시터 회로[180(k)(k=0∼M-1)]를 통해서 공급되는 전류 파형에 포함되는 디더 신호(DITHER)를 반전한 파형의 성분과 상쇄시킨다.
따라서, 이 예에 있어서도 상기 제 7 실시형태와 같은 효과가 얻어진다.
<기타 실시형태>
이상, 본 발명의 각 실시형태를 설명했지만, 본 발명에는 이외에도 각종 실시형태가 고려된다. 예를 들면 다음과 같다.
(1) 상기 제 3∼제 8 실시형태에서는 본 발명을 오차 적분기의 출력 전압(VEp 및 VEn)에 의거하여 펄스 폭 변조를 행하는 디지털 입력형 D급 증폭기에 적용했지만, 오차 적분기의 출력 전압(VEp 및 VEn)에 의거하여 펄스 밀도 변조를 행하는 디지털 입력형 D급 증폭기에 본 발명을 적용해도 좋다.
(2) 본 발명에 의한 디지털 입력형 D급 증폭기의 적용 범위는 오디오용의 파워 앰프에 한정되는 것은 아니다. 예를 들면 서멀 프린터 등에 있어서의 발열 소자를 구동시키기 위한 앰프, 표시 장치의 구동 신호를 발생시키기 위한 앰프 등에 사용해도 된다.
(3) 상기 각 실시형태에서는 디더 신호(DITHER) 및 반전 디더 신호(DITHER_N)로서 구형파를 사용했지만, 삼각파 등의 다른 교류 신호를 사용해도 된다.
도 1은 본 발명의 제 1 실시형태인 D/A 변환 회로를 포함하는 오디오 회로의 구성을 나타내는 블럭도이다.
도 2는 동 실시형태에 있어서의 아날로그 가산부(530)의 구성예를 나타내는 회로도이다.
도 3은 동 실시형태에 있어서의 아날로그 가산부(530)의 다른 구성예를 나타내는 회로도이다.
도 4는 동 실시형태에 있어서의 DEM 디코더(502)의 출력 신호 파형, 디더 신호 발생부(505)의 출력 신호 파형을 나타내는 파형도이다.
도 5는 본 발명의 제 2 실시형태인 D/A 변환 회로를 포함하는 오디오 회로의 구성을 나타내는 블럭도이다.
도 6은 동 실시형태에 있어서의 DEM 디코더(10)의 동작을 나타내는 도면이다.
도 7은 본 발명의 제 3 실시형태인 디지털 입력형 D급 증폭기의 구성을 나타내는 회로도이다.
도 8은 본 발명의 제 4 실시형태인 디지털 입력형 D급 증폭기의 구성을 나타내는 회로도이다.
도 9는 본 발명의 제 5 실시형태인 디지털 입력형 D급 증폭기의 구성을 나타내는 회로도이다.
도 10은 본 발명의 제 6 실시형태인 디지털 입력형 D급 증폭기의 구성을 나 타내는 회로도이다.
도 11은 본 발명의 제 7 실시형태인 디지털 입력형 D급 증폭기의 구성을 나타내는 회로도이다.
도 12는 동 실시형태에 있어서 사용하는 클럭(φa 및 φb)의 파형을 나타내는 도면이다.
도 13은 본 발명의 제 8 실시형태인 디지털 입력형 D급 증폭기의 구성을 나타내는 회로도이다.
<도면의 주요 부분에 대한 부호의 설명>
501 : ΔΣ 변조부
503, 503A, 503B, 513P, 513N : 아날로그 가산부
504, 514 : 아날로그 신호 처리부 505 : 디더 신호 발생부
502, 512, 10 : DEM 디코더
21(k)(k=0∼M-1), 22(k)(k=0∼M-1), 601(k)(k=0∼15), 603(k)(k=0~15), 602, 604, 701, 702 : 전압 전류 변환부
30 : 오차 적분기 71, 72, 131, 141 : 저항
40 : PWM 변조 회로 51, 52 : 프리드라이버
60 : 출력 버퍼 100 : 부하
110, 120, 110A, 120A : 전압 가산 회로
150, 160, 170(k)(k=0∼M-1), 180(k)(k=0∼M-1), 711, 712 : 스위치드 커패시터 회로

Claims (7)

  1. 교류 신호인 디더 신호와 상기 디더 신호를 반전한 반전 디더 신호를 출력하는 디더 신호 발생 수단;
    상기 디더 신호의 성분을 포함하는 입력 디지털 신호를 처리 대상으로 하고,처리 대상인 입력 디지털 신호에 따른 "1" 또는 "0"의 밀도를 가지는 복수 계열의 시계열 디지털 신호를 출력하는 디코더; 및
    상기 복수 계열의 시계열 디지털 신호와 상기 반전 디더 신호를 아날로그 신호로 각각 변환해서 가산하고, D/A 변환 결과인 아날로그 신호로서 출력하는 아날로그 가산 수단을 구비하는 것을 특징으로 하는 D/A 변환 회로.
  2. 교류 신호인 디더 신호와 상기 디더 신호를 반전한 반전 디더 신호를 출력하는 디더 신호 발생 수단;
    상기 디더 신호의 성분을 포함하는 입력 디지털 신호를 처리 대상으로 하고, 처리 대상인 입력 디지털 신호에 따른 "1" 또는 "0"의 밀도를 가지는 복수 계열의 정상의 시계열 디지털 신호와 상기 복수 계열의 정상의 시계열 디지털 신호와 평형한 복수 계열의 역상의 시계열 디지털 신호를 출력하는 디코더; 및
    상기 복수 계열의 정상의 시계열 디지털 신호와 상기 반전 디더 신호를 아날로그 신호로 각각 변환해서 가산하고, D/A 변환 결과인 정상의 아날로그 신호로서 차동 입력형의 아날로그 신호 처리부에 출력함과 아울러 상기 복수 계열의 역상의 시계열 디지털 신호와 상기 디더 신호를 아날로그 신호로 각각 변환해서 가산하고, D/A 변환 결과인 역상의 아날로그 신호로서 상기 차동 입력형의 아날로그 신호 처리부에 출력하는 아날로그 가산 수단을 구비하는 것을 특징으로 하는 D/A 변환 회로.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 아날로그 가산 수단은 복수의 입력 신호 각각에 따른 전류를 각각 출력하는 복수의 전압 전류 변환부를 가지고, 상기 복수의 전압 전류 변환부의 출력 전류를 가산해서 출력하는 것을 특징으로 하는 D/A 변환 회로.
  4. 제 1 항 또는 제 2 항에 있어서, 상기 아날로그 가산 수단은 복수의 입력 신호 각각에 따른 전압을 가산하고, 가산 결과에 따른 전류를 출력하는 것을 특징으로 하는 D/A 변환 회로.
  5. 제 1 항 또는 제 2 항에 있어서, 상기 아날로그 가산 수단은 복수의 입력 신호 각각에 따른 전하를 발생하는 복수의 스위치드 커패시터 회로를 가지고, 상기 복수의 스위치드 커패시터 회로를 통해서 출력되는 전류의 합을 출력하는 것을 특징으로 하는 D/A 변환 회로.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서, 상기 디코더는 다이나믹 엘 리먼트 매칭 디코더인 것을 특징으로 하는 D/A 변환 회로.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 기재된 D/A 변환 회로,
    상기 D/A 변환 회로의 출력 신호와 부하에 공급되는 구동 파형의 오차를 적분하는 오차 적분기, 및
    상기 오차 적분기의 적분 결과에 따라 펄스 폭 변조 또는 펄스 밀도 변조된 펄스를 발생하는 변조 회로를 구비하고;
    상기 변조 회로에 의해 발생되는 펄스에 의거하여 상기 부하를 구동하는 것을 특징으로 하는 디지털 입력형 D급 증폭기.
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