KR20040058118A - 다중-비트 시그마-델타 변조기용의 디더링 및 다중-한계값생성 기능을 갖는 정전용량이 작고, 킥백 잡음이 낮은다중-레벨 양자화기 입력단 - Google Patents

다중-비트 시그마-델타 변조기용의 디더링 및 다중-한계값생성 기능을 갖는 정전용량이 작고, 킥백 잡음이 낮은다중-레벨 양자화기 입력단 Download PDF

Info

Publication number
KR20040058118A
KR20040058118A KR10-2003-7016656A KR20037016656A KR20040058118A KR 20040058118 A KR20040058118 A KR 20040058118A KR 20037016656 A KR20037016656 A KR 20037016656A KR 20040058118 A KR20040058118 A KR 20040058118A
Authority
KR
South Korea
Prior art keywords
signal
input
current
output
comparators
Prior art date
Application number
KR10-2003-7016656A
Other languages
English (en)
Other versions
KR100893885B1 (ko
Inventor
루하안티
루오트살라이넨타르모
테르발루오토주시-펙카
Original Assignee
노키아 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 노키아 코포레이션 filed Critical 노키아 코포레이션
Publication of KR20040058118A publication Critical patent/KR20040058118A/ko
Application granted granted Critical
Publication of KR100893885B1 publication Critical patent/KR100893885B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/02—Delta modulation, i.e. one-bit differential modulation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/322—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M3/324—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement
    • H03M3/326—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement by averaging out the errors
    • H03M3/328—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement by averaging out the errors using dither
    • H03M3/3287—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement by averaging out the errors using dither the dither being at least partially dependent on the input signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
    • H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
    • H03M7/3002—Conversion to or from differential modulation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/322—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M3/324—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement
    • H03M3/326—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement by averaging out the errors
    • H03M3/328—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement by averaging out the errors using dither
    • H03M3/33—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement by averaging out the errors using dither the dither being a random signal
    • H03M3/332—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement by averaging out the errors using dither the dither being a random signal in particular a pseudo-random signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
    • H03M3/412—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution
    • H03M3/422—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only
    • H03M3/424—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only the quantiser being a multiple bit one

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)

Abstract

N-레벨 양자화기 회로는 하나의 아날로그 입력 단자 및 N-1개의 출력 단자를 지니며, 샘플링된 입력 전압 신호를 제공하도록 상기 입력 단자에 연결되어 있는 샘플링 회로; 상기 샘플링된 입력 전압 신호를 전류 신호로 변환하고 증폭된 샘플링된 입력 신호를 제공하는 적어도 하나의 전치증폭기 단; 각각의 비교기 단이 상기 적어도 하나의 전치증폭기 단의 출력에 연결된 입력을 지니고 상기 입력 전류를 균등하게 공유하는 N-1개의 비교기 단을 포함한다. 상기 N-1개의 비교기 단 중 개별적인 비교기 단들이 상기 증폭된 샘플링된 신호를 N-1개의 기준 신호 중 관련 기준 신호와 비교하도록 동작한다. 상기 양자화기는, 개별적인 래치들이 상기 N-1개의 비교기 중 하나의 비교기의 출력 상태를 래칭하고 상기 양자화기 회로의 N-1개의 디지털 출력 단자 중 하나의 디지털 출력 단자에 연결된 출력을 지니는 N-1개의 래치를 더 포함한다. 상기 N-1개의 비교기 중 개별적인 비교기들이 상기 N-1개의 래치로부터 나머지 비교기들로 그리고 상기 양자화기 회로의 입력 단자로의 잡음 피드백을 억압하기 위해 복수개의 공통 게이트 구성 트랜지스터를 사용하여 구성된다. 한 실시예에서는, 공통 전치증폭기 단의 사용은 또한 상기 양자화기의 입력 정전용량을 저감시키는 데 일조하고, 그럼으로써 루프 필터의 출력 증폭기(이는 적분기일 수 있음)에 걸린 용량성 부하를 저감시킨다. 상기 양자화기는 적어도 하나의 전치증폭기 단의 출력에 연결된 출력을 지니는 디더 신호 생성기, 및 상기 N-1개의 기준 신호를 출력시키는 한계 신호 생성기를 더 포함한다. 상기 한계 신호 생성기는 단순히 양(+) 및 음(-)의 기준 전압들 간에 연결된 직렬 결합 저항들의 스트링을 사용하여 구성될 수도 있고, 배율형 전류 미러들에 공급되는 트랜스컨덕터가 이용될 수도 있다.

Description

다중-비트 시그마-델타 변조기용의 디더링 및 다중-한계값 생성 기능을 갖는 정전용량이 작고, 킥백 잡음이 낮은 다중-레벨 양자화기 입력단{Low capacitance, low kickback noise input stage of a multi-level quantizer with dithering and multi-threshold generation for a multi-bit sigma-delta modulator}
아날로그-디지털 변환기(analog-to-digital converter; ADC) 및 다른 용도에 사용되는 SD 변조기가 당업계에 공지되어 있다. 예를 들면, IEEE Press, NY, 1997에 에스.알. 노르스워디와 그의 동료 명의로 기고된 "델타-시그마 데이터 변환기" (S.R. Norsworthy et al., "Delta-Sigma Data Converters", IEEE Press, NY, 1997)와 Third Edition, Prentice Hall, 1996에 제이.지. 프로아키스와 그의 동료 명의로 기고된 "디지털 신호 프로세싱"(J.G. Proakis et al., "Digital Signal Proce-ssing" Third Edition, Prentice Hall, 1996)이 참고가 될 수 있다. SD 변조기의 전형적인 실시예는 양자화기가 후속 연결된 루프 필터, 및 피드백 경로를 이루는 디지털-아날로그 변환기(digital-to-analog converter; DAC)를 포함한다.
다중 비트들(다중-비트)을 출력하는 SD 변조기에 있어서, 루프 필터의 출력 신호는 다중-비트 양자화기와 양자화된다. 예를 들면, 4비트 SD 변조기에 있어서, 상기 루프 필터의 출력은 16개의 레벨로 양자화된다. 그러나, N개(예컨대, 16개)의 레벨로의 양자화는 N-1개, 즉 15개의 비교기의 존재를 필요로 한다. 알다시피, 이러한 많은 비교기의 사용으로 많은 문제가 생길 수 있다. 예를 들면, 비교기의 스위칭 동작 및/또는 클럭형 또는 동적 출력 래치의 동작으로 킥백 잡음(kickback noise)이 생성되어, 정확성이 떨어지고 또한 다른 비교기들 및 다중-비트 양자화기에서 사용되는 다중 한계 전압들을 생성하는 회로와 같은 다른 회로가 교란될 수 있다. 또한, 비교기의 입력 정전용량은 루프 필터의 최종 증폭기의 출력에 부하가 걸리게 함으로써, 그의 전력 소비를 증가시킨다. 단일-비트 시그마-델타 변조기에서 사용되는 비교적 간단한 비교기에 대립하는 것으로, 비교적 큰 입력 트랜지스터들이 전형적으로는 오프셋을 작게 하도록 다중-레벨 양자화기에서 사용된다는 점에 유념하기 바란다. 더군다나, 비교기 자체는 상당량의 전류와 아울러, 집적회로 면적을 소비할 수 있다. 또한, 단일-비트 양자화기에서 전형적으로 찾아볼 수 있는 간단하고 드레인 전류가 낮은 동적 래치에 대립하는 것으로, 다중-비트 양자화기에서, 연속 시간 전치증폭기가 종종 오프셋 값을 작게 하는 데 사용된다는 점에 유념하기 바란다.
그러므로, 스위치드 커패시터(switched capacitor; SC) 다중-비트 SD 변조기와 같은 개선된 다중-비트 시그마-델타 변조기와 아울러, 감소된 킥백 잡음, 입력 정전용량 및 전력 소비를 나타내는 개선된 양자화기를 지니는 연속 시간 다중-비트SD 변조기를 제공할 필요성이 있다.
본 발명은, 일반적으로 기술하면, 시그마-델타(sigma-delta; SD) 변조기에 관한 것이며, 보다 구체적으로 기술하면, 다중-비트 SD 변조기에 사용되는 N-레벨 양자화기에 관한 것이다.
도 1a는 루프 필터, N-레벨 양자화기, DAC 및 디더 신호 생성기를 지니는 종래의 다중-비트 SDM을 간략하게 보여주는 블럭선도이다.
도 1b는 루프 필터가 분산 피드백 기능(계수(bn 내지 b1))을 갖는 n개 적분기의 체인을 포함하는 n차 SD 변조기의 종래 구조를 예시하는 도면이다.
도 1c는 루프 필터가 가중치 순방향 합산 기능(계수(b1 내지 bn))을 갖는 n개 적분기의 체인을 포함하는 n차 SD 변조기를 보여주는 도면이다.
도 2는 도 1a의 N-레벨 양자화기를 개념상으로 간략하게 보여주는 회로 다이어그램이다.
도 3은 입력 신호 샘플링 기능이 추가되고 또한 (선택적인) 분산 피드백 기능이 구비된 도 2의 N-레벨 양자화기를 개념상으로 간략하게 보여주는 회로 다이어그램이다.
도 4는 도 3의 경우와 같이, 입력 신호 샘플링 기능이 추가되고, 또한 각각의 비교기용의 캐스코드 트랜지스터들을 지니는 전치증폭기가 구비된 도2의 N-레벨 양자화기를 간략하게 보여주는 회로 다이어그램이다.
도 5는 도 3의 경우와 같이 입력 신호 샘플링 기능이 추가되고, 복수개의 전류 입력 비교기들용의 공통 전치증폭기가 구비된 도 2의 N-레벨 양자화기를 간략하게 보여주는 회로 다이어그램이다.
도 6은 도3의 경우와 같이 입력 신호 샘플링 기능을 지니고, 복수개의 전류 입력 비교기용의 공통 전치증폭기를 지니며, 디더링 기능을 지니고 비교기 한계값들을 생성하는 저항기 스트링을 지니는 도 2의 N-레벨 양자화기를 부분적으로 보여주는 회로 다이어그램이다.
도 7a는 도 6의 실시예에 따른 하나의 비교기 구조와 아울러, 공통 회로 블럭들, 및 동적 래치, 출력 래치 및 출력 버퍼의 구조를 보여주는 N-레벨 양자화기를 완전하게 보여주는 회로 다이어그램이다.
도 7b는 도 7b-1, 도 7b-2 및 도 7b-3으로 나타낸 도면으로서, 도 1c에 도시된 SDM 회로의 결합된 합산 및 양자화 기능을 전개 형태로 예시하는 도면이다.
도 7c는 디바이스 레벨에서의 도 1c의 다중-비트 양자화기에 대한 구현을 보여주는 도면이다.
도 7d는 단일의 선형화 트랜스컨덕터 및 다수개(예컨대, 6개)의 배율형 전류 미러를 사용하여 구성되는 기준 전류 생성기의 변형 실시예를 보여주는 도면이다.
도 8 및 도 9는 각각 대표적인 의사 랜덤 디더 신호 및 상기 의사 램덤 디더 신호를 생성하는 회로를 보여주는 도면들이다.
위에서 언급된 문제점 및 기타의 문제점이 본 발명의 실시예에 따른 방법 및 장치에 의해 극복된다.
본 발명은 n-차 시그마-델타 변조기(sigma-delta modulator; SDM)에서 사용하기 위한 N-레벨 양자화기의 실시예들을 제공하는 데, 이러한 실시예들에서 입력 정전용량 및 다른 회로 내로의 킥백 잡음 결합이 모두 저감된다. 킥백 잡음이 저감되면, 교란들 및 양자화 오차를 저감시킴으로써 상기 SDM의 동적 범위을 향상시키는 유리한 효과가 제공된다. 상기 양자화기의 저감된 입력 정전용량은 전력 소비를 저감시키는 데, 그 이유는 루프 필터의 최종 증폭기의 부하가 저감되기 때문이며, 따라서, 상기 증폭기는 저감된 바이어스 전류로 동작하도록 설계될 수 있다. 본 발명의 부가적인 이점은 상기 킥백 잡음이 또한 다중-레벨 양자화에서 사용되는 필요한 다수의 비교기 한계 전압 또는 전류를 생성하는 회로에서 저감됨으로써, 한계값을 샘플링하는 데 사용되는 스위치드 커패시터 회로와 같은 종래의 해결 수단과 비교해서 보다 간단하고 보다 낮은 전력 회로가 이용될 수 있다는 점이다. 그 외에도, 개시된 회로에 의해 디더(dither) 신호가 간단한 방식으로 부가될 수 있음으로써, 낮은 입력 신호 레벨에 대한 원치 않는 톤(tone)의 생성이 저감되고 상기 SDM의 동적 범위가 개선된다.
본 발명에 따라 제공되는 N-레벨 양자화기 회로는 하나의 아날로그 입력 단자 및 N-1개의 디지털 출력 단자를 지니며, 샘플링된 입력 신호를 제공하도록 상기입력 단자에 연결되는 샘플링 회로; 상기 샘플링된 전압 입력 신호를 전류 신호로 변환하고 증폭된 샘플링된 입력 신호를 제공하는 적어도 하나의 전치증폭기 단; 및 각각의 비교기 단이 공통의 전치증폭기 단의 출력에 연결된 입력을 지니는 N-1개의 비교기 단들을 포함한다. 상기 N-1개의 비교기 단 중 개별적인 비교기 단들은 상기 증폭된 샘플링된 입력 신호를 N-1개의 기준 신호 중 관련 기준 신호와 비교하도록 동작한다. 상기 양자화기는 개별적인 래치들이 상기 N-1개의 비교기 중 하나의 비교기의 출력 상태를 래칭하고 상기 양자화기 회로의 N-1개의 디지털 출력 단자 중 하나의 디지털 출력 단자에 연결된 출력을 지니는 N-1개의 래치를 더 포함한다. 상기 N-1개의 비교기 중 개별적인 비교기들이 상기 N-1개의 래치로부터 나머지 비교기들로 그리고 상기 양자화기 회로의 입력 단자로의 잡음 피드백을 억압하기 위해 복수개의 공통 게이트 구성 트랜지스터를 사용하여 구성된다. 공통 전치증폭기 단의 사용은 또한 상기 양자화기의 입력 정전용량을 저감시키는 데 일조하고, 그럼으로써 루프 필터의 출력 증폭기(이는 적분기일 수 있음)에 걸린 용량성 부하를 저감시킨다.
본 발명의 목적으로는, 출력 래치가 비교기의 불가분한 부분이라고 간주될 수 있는 데, 그 이유는 상기 래치가 양(+)의 피드백의 도움으로, 아날로그 신호 표시로부터 디지털 신호 표시로의 실제 변환을 수행하기 때문이다. 따라서, 이러한 문맥에서의 비교기는, 하나가 입력 신호용이고 다른 하나가 기준 신호용이며, 출력에는 래치(들)가 존재하는 2개의 공통 게이트 전류 버퍼들에 의해 형성된다고 간주될 수 있다.
상기 양자화기는 공통 전치증폭기 단의 출력에 연결된 출력을 지니는 디더 신호 생성기, 및 N-1개의 기준 신호를 출력하는 한계 신호 생성기를 더 포함한다. 상기 한계 신호 생성기는 양(+) 및 음(-)의 기준 전압들 간에 접속된 직렬 결합 저항들의 스트링을 사용하여 간단하게 구성될 수 있다.
개시된 양자화기 회로는 가중치 순방향 합산 기능을 갖는 적분기들의 체인이 구비된 시그마-델타 변조기 형태를 유지하도록 확장될 수 있다. 이러한 구조에 있어서는, 상기 적분기들 모두의 출력이 먼저 합산기에서 합산되고, 그후 상기 합산기의 출력이 상기 양자화기에 공급된다. 개시된 양자화기 구조에서는, 적분기에 대하여 하나의 선형화 전치증폭기를 제공함으로써, 그리고 이러한 전치증폭기들의 출력을 공동 배선함으로써 합산 기능이 전류 모드에서 용이하게 구현될 수 있다. 전류 모드의 디더 신호는 이러한 동일 합산 노드에 연결될 수 있다. 그후, 합산된 전류는 N-1개의 비교기 단에 공급된다.
상기 전치증폭기 단(들)은 샘플링된 전압 신호를 제1 전류 신호로 변환하는 제1의 차동 트랜지스터 쌍을 포함한다. 상기 N-1개의 비교기 중 개별적인 비교기들은 상기 N-1개의 래치로부터 상기 양자화기 회로의 입력 단자로의 잡음 피드백을 억압하도록 동작하는 제1의 공통 게이트 구성 트랜지스터들을 포함하도록 구성된 입력단을 포함한다. 상기 공통 게이트 트랜지스터들 모두가 동일한 치수를 지닐 수 있기 때문에, 그리고 상기 공통 게이트 트랜지스터들 모두가 동일한 소스 및 게이트 전압을 지니기 때문에, 이러한 트랜지스터들을 통해 흐르는 전류는 동일하다. 그러므로, 상기 N-1개의 비교기 단 간에는 전류가 균등하게 분할된다. 또한, 상기N-1개의 비교기 중 개별적인 비교기들은 관련 기준 전압을 제2 전류로 변환하기 위해 제2의 차동 입력 트랜지스터 쌍을 사용하여 구성된 한계 입력단을 포함하며, 또한 상기 N-1개의 래치로부터 기준 신호 생성기로의 잡음 피드백을 억압하도록 동작하는 제2의 공통 게이트 구성 트랜지스터들을 포함한다. 상기 제2 전류는 상기 제2의 공통 게이트 구성 트랜지스터들을 통해 결합되고 상기 비교기의 출력 노드에서 상기 제1 전류 신호와 합산된다.
상기 N-레벨 양자화기는 다중-비트, n차 시그마-델타 변조기의 일부를 형성할 수 있다.
본 발명에 따른 N-레벨 양자화기의 동작 방법은 (a) 샘플링된 입력 전압 신호를 제공하도록 입력 신호를 샘플링하는 단계; (b) 상기 샘플링된 입력 전압 신호를 전치증폭하고 전치증폭된 샘플링된 입력 신호를 나타내는 제1 전류 신호를 출력하는 단계; (c) 디더링된 제1 전류 신호를 생성하도록 상기 제1 전류 신호에 디더 전류 신호를 부가하는 단계; (d) 상기 디더링된 제1 전류 신호를 N-1개의 비교기 단 중 개별적인 비교기 단들의 입력 단자에 연결하는 단계로서, 상기 전류가 상기 N-1개의 비교기 단 간에 균등하게 분할되는 연결 단계; (e) 상기 디더링된 제1 전류 신호를 N-1개의 기준 전류 신호 중 관련 기준 전류 신호와 비교하도록 상기 N-1개의 비교기 단 중 개별적인 비교기 단들을 동작시키는 단계; 및 (f) 동적 래치를 사용하여 상기 N-1개의 비교기 단 중 각각의 비교기 단의 출력을 래칭하는 단계를 포함하며, 상기 N-1개의 비교기 중 개별적인 비교기들이 나머지 비교기들 및 상기 N-레벨 양자화기의 입력 단자로의 상기 래칭 단계에 의해 생성된 잡음의 피드백을억압하기 위해 복수개의 공통 게이트 구성 트랜지스터를 사용하여 구성된다.
본 발명이 가중치 순방향 합산 기능을 갖는 적분기들의 체인이 구비된 시그마-델타 변조기 형태의 경우에 이르기까지 확장될 경우에, 결합된 합산기/N-레벨 양자화기의 동작 방법은 (a) 샘플링된 입력 신호들을 제공하도록 복수개의 입력 신호를 샘플링하는 단계; (b) 상기 샘플링된 입력 전압 신호들을 전치증폭하고 전치증폭된 샘플링된 입력 신호들을 나타내는 제1 전류 신호들을 출력하도록 복수개의 전치증폭기를 동작시키는 단계; (c) 상기 전치증폭기들의 출력을 공동으로 접속하여 상기 제1 전류 신호들을 합산하는 단계; (d) 상기 디더링된 제1 전류 신호들의 합을 생성하도록 상기 제1 전류 신호들의 합에 디더 전류 신호를 부가하는 단계; (e) N-1개의 비교기 단 중 개별적인 비교기 단들의 입력 단자에 상기 디더링된 제1 전류 신호들의 합을 연결하는 단계로서, 상기 전류가 상기 N-1개의 비교기 단 간에 균등하게 분할되는 연결 단계; (f) 상기 디더링된 제1 전류 신호들의 합을 N-1개의 기준 전류 신호 중 관련 기준 전류 신호와 비교하도록 상기 N-1개의 비교기 단 중 개별적인 비교기 단들을 동작시키는 단계; 및 동적 래치를 사용하여 상기 N-1개의 비교기 단 중 각각의 비교기 단의 출력을 래칭하는 단계를 포함한다. 바람직한 실시예에 있어서는, 상기 N-1개의 비교기 중 개별적인 비교기들이 나머지 비교기들과 아울러 상기 N-레벨 양자화기의 입력 단자로의 상기 래칭 단계에 의해 생성된 잡음의 피드백을 억압하기 위해 복수개의 공통 게이트 구성 트랜지스터를 사용하여 구성된다.
상기 제1 전류 신호에 디더 전류 신호를 부가하는 단계는 의사 랜덤 진폭 변동들, 및 상기 입력 신호의 크기와는 역으로 변화하는 크기를 지니는 디더 신호를 생성하는 단계를 포함한다.
위에서 언급된 본 발명의 특징 및 다른 특징은 첨부 도면과 연관지어 취해진 이하 본 발명의 바람직한 실시예들에 대한 상세한 설명을 이해하면 보다 자명해질 것이다.
도 1a를 참조하면, 도 1a에는 본 발명에 따라 동작하는 다중-비트 "시그마-델타 변조기(sigma-delta modulator; SDM; 10)의 간략한 회로 다이어그램이 도시되어 있다. 상기 SDM(10)은 아날로그 입력 신호를 수신하는 입력 노드와 다중-비트 (k-비트) 디지털 출력 신호를 출력하는 출력 노드를 포함한다. 상기 입력 신호는 루프 필터(12)에 인가되고 상기 루프 필터(12)의 출력으로부터 양자화기(14)로 인가된다. 상기 입력 신호는 또한 디더(dither) 신호 생성기 블럭(15)에도 인가되며, 상기 디더 신호 생성기 블럭(15)은 진폭 측정 블럭을 포함하고, 상기 진폭 측정 블럭은 의사 랜덤(pseudorandom) 디더 신호 생성 블럭(도시되지 않음)에 진폭 제어 신호를 출력한다. 상기 의사 랜덤 디더 신호 생성 블럭의 출력은 디더 전류(I디더)와 같은 디더 신호이고, 이러한 디더 신호는 제2 입력으로서 상기 양자화기(14)에 인가된다. 그 결과로, 상기 양자화기(14)의 입력에는 의사 랜덤 잡음, 즉, 디더 신호가 부가된다. 상기 의사 랜덤 잡음(I디더)의 진폭은 상기 입력 신호의 진폭과는 역비례하는 방식으로 제어된다. 즉, 상기 디더 신호의 진폭은 상기 입력 신호의 진폭이 가장 클 경우에 가장 작고, 이와는 반대로, 상기 디더 신호의 진폭은 상기 입력 신호의 진폭이 가장 작을 경우에 가장 크다. 상기 디더 신호의 사용은 바람직한 데, 그 이유는 상기 입력 신호의 진폭이 작을 때 상기 디더 신호가 상기 SDM(10)의 출력 신호에서의 톤(tone)의 생성을 저감시킴으로써, 또한 상기 SDM(10)의 동적 범위를 증가시키기 때문이다. 비제한적인 예로서, 상기 의사 랜덤 디더 신호 생성 블럭은, 전류 조종용 DAC를 형성하는 복수개의 트랜지스터의 온 및 오프 상태, 결과적으로는, 디더 전류 신호의 진폭(및 극성)을 제어하기 위해 진폭 측정 블럭의 출력에 따라 동작되는 적어도 하나의 선형 피드백 시프트 레지스터(linear feedback shift register; LFSR)를 포함할 수 있다. 이하에서 보다 상세하게 설명되겠지만, 대표적인 의사 랜덤 디더 신호 및 상기 의사 랜덤 디더 신호를 생성하는 회로를 각각 보여주는 도 8 및 도 9가 참조될 수 있다.
상기 양자화기(14)의 출력은, 상기 다중-비트 디지털 신호를 출력하는 적합한 부호기(16)에 인가되며, 또한 상기 루프 필터(12)의 제2 입력으로 되돌아 가는 피드백 경로를 형성하는 DAC(18)에도 인가된다.
도 2는 도 1a의 N-레벨 양자화기(14)의 한 실시예를 개념상으로 간략하게 보여주는 회로 다이어그램이다. 상기 양자화기(14)는 루프 필터(12)의 최종 증폭기, 전형적으로는, n개 적분기 중 최종 적분기(12A)의 출력을 수신한다.
상기 양자화기(14)는 상기 최종 적분기(12A)의 출력을 수신하기 위해 병렬 연결된 N-1개의 비교기(COM 1 내지 COMP N-1)를 포함한다. 각각의 비교기(COMP 1 내지 COMP N-1)는 서로 다른 한계 전압으로 동작하고, 결과적으로는 상기 증폭기( 12A)로부터의 입력 신호의 진폭이 변화함에 따라 각각의 비교기의 출력 상태를 변화시킨다.
도 2의 실시예는 많은 문제점을 나타내는 데, 이러한 문제점들을 극복하는 것이 본 발명의 목적이다. 첫번째 문제점은, 상기 비교기(COMP 1 내지 COMP N-1)들이 대용량성 부하, 즉, 각각의 비교기의 Cinx (N-1)과 동일한 용량성 부하를 증폭기(12A)의 출력에 제공한다는 점이다. 두번째 문제점은, 상기 비교기(COMP 1 내지COMP N-1)들 중 각각의 비교기의 상태 변화로부터 생기는 킥백 잡음이 나머지 비교기들의 동작을 교란시키고, 또한 증폭기(12A)의 출력단으로 직접 피드백한다는 점이다.
도 3은 샘플링 스위치(SWsamp)들 및 샘플링 커패시터(Cs)들로 구체화되는 입력 신호 샘플링 기능이 추가되고, 또한 다수개의 DAC(12B)들을 사용하는 (선택적인) 분산 피드백 기능이 구비된 도 2의 N-레벨 양자화기를 개념상으로 간략하게 보여주는 회로 다이어그램이다. 이러한 실시예에서는, 상기 샘플링 스위치(SWsamp)들은 최종 적분기(12A)의 출력에서 발생하는 신호를 상기 샘플링 커패시터(Cs)들 상에 저장하도록 주기적으로 폐쇄됨으로써, 상기 루프 필터(12)의 최종 적분기(12A)에 대한 킥백 잡음을 저감시키는 데 일조한다. 그러나, 비교적 큰 값의 정전용량은 Cs가 상기 킥백 잡음을 억압하는 데 필요하며, 더군다나 상기 적분기(12A)의 출력에 걸린 총체적인 정전용량은 현재, 상기 샘플링 스위치들이 폐쇄된 시간 동안, 상기 비교기들의 Cinx (N-1)과 Cs를 더한 값과 동일해진다.
알다시피, 도 2 또는 도 3의 실시예들 중 어떤 실시예도 현재 다중-레벨 SDM 양자화기(14)의 용도에는 바람직하지 않다.
도 4는 도 3의 경우와 같이, 샘플링 스위치(SWsamp)들 및 샘플링 커패시터(Cs)들에 의해 제공되는 입력 신호 샘플링 기능이 추가되고, 또한 각각의 비교기(14B)에 대하여 하나의 전치증폭기(14A)가 구비된 도2의 N-레벨 양자화기를 보여주는 회로 다이어그램이다. 상기 전치증폭기/비교기는 차동쌍 트랜지스터(M1,M2), 캐스코드 트랜지스터(M3,M4) 및 전류원(CS1,CSN-1)으로 구성된다. 상기 양자화기(14)는 래칭 신호들에 의해 제어되는 동적 래치(14C)들을 더 포함한다. 상기 동적 래치(14C)들의 한 실시예는 도 7C에 도시되어 있다.
이러한 실시예는 도 2 및 도 3의 실시예들을 개선시키는 데, 그 이유는 상기 적분기(12A)에 보다 적은 킥백 잡음을 도입시키고, 또한 한 비교기로부터 다른 한 비교기로 보다 적은 킥백 잡음을 도입시키기 때문이다. 더군다나, 상기 전치증폭기 (14A)의 사용으로 보다 작은 정전용량 값이 상기 샘플링 커패시터(Cs)용으로 사용될 수 있고, 그럼으로써 루프 필터의 최종 적분기 증폭기(12A)의 출력에 걸린 총체적인 정전용량이 저감된다.
도 5는 도 3의 경우와 같이, 샘플링 스위치(SWsamp)들 및 샘플링 커패시터(Cs)들에 의해 제공되는 입력 신호 샘플링 기능이 추가되고, 도 4 실시예의 변형예인 도 2의 N-레벨 양자화기를 보여주는 회로 다이어그램이다. 즉, 전류 입력 비교기( 14B)들 중 각각의 전류 입력 비교기에 대하여 단지 하나의 공통 전치증폭기(14A)만이 제공되어 있다.
도 4의 실시예에 있어서와 같이, 이러한 실시예는 또한 상기 증폭기(12A)에 보다 적은 킥백 잡음을 도입시키고, 한 비교기로부터 다른 한 비교기로 보다 적은 킥백 잡음을 도입시킨다. 그 외에도, 단일의 공통 전치증폭기(14A)가 N-1개의 개별 전치증폭기가 제공하는 것보다 작은 용량성 부하를 루프 필터 적분기 증폭기(12A)에 제공한다.
도 6은 도3의 경우와 같이 입력 신호 샘플링 기능이 구비되고, 도 5에서와 같이 복수개의 전류 입력 비교기가 구비되며, 디더 생성기(15)로부터의 디더 신호가 추가되고, 양극성(bipolar)의 비교기 한계 기준 전압(thresh1,thresh2,..., threshN-1)들을 생성하기 위해 전위(Vref+,Vref-)들 사이에 접속된 저항기 스트링( 14D')으로 구성되어 있는 기준 전류 생성기(14D)가 구비된 도 1a의 N-레벨 양자화기를 보여주는 회로 다이어그램이다. 도 6에는 또한, 저항기 스트링(14D')에 의해 생성되는 인가된 양극성의 한계 전압들을 신호 입력 블럭(14B')으로부터 출력된 전류와 합산된 전류로 변환시키는 하나의 한계 입력(threshold input; TI)단(14E; 비교기당 하나씩)이 도시되어 있다.
도 7d는 단일의 선형화 트랜스컨덕터(25)가 배율형 전류 미러(26)에 인가되고, 결과적으로는 N-1개의 비교기(14B)에 대하여 서로 다른 배율 인자(예컨대, X1, X3,X5)로 미러되는 단일의 기준 전류를 생성하는 데 사용되는, N-1개의 기준 전류의 생성을 위한 기준 전류 생성기(14D)의 변형 실시예를 보여준다. 이러한 실시예에서는, 상기 저항기(14D')들이 필요하지 않다.
여기에서 유념해야 할 점은 상기 N-1개의 비교기(14B)의 입력에 있는 공통 게이트 트랜지스터들 모두가 바람직하게는 동일한 치수를 지니기 때문에, 그리고 상기 공통 게이트 트랜지스터들 모두가 동일한 소스 및 게이트 전압들을 지니기 때문에, 상기 공통 게이트 구성 트랜지스터들의 전류도 또한 동일하다는 점이다. 그러므로, 디더링된 입력 전류는 N-1개의 비교기 단 간에 동일하게 분할된다.
또한, 여기에서 유념해야 할 점은 Ib가 전치증폭기(14A)의 전류원(CS)에 의해 생성된 전류의 크기인 경우, TI 단(14E)의 전류원(CS')이 Ib/(N-1)의 크기를 지닌다는 점이다. 또한, 하나의 비교기(14B)가 실제로 공통 게이트 구성 신호 입력단 (14B') 및 관련 공통 게이트 구성 TI 단(14E)으로부터 구성된다는 점에 유념하기 바란다.
신호 입력단(14B') 및 한계 입력단(14E)에서 공통 게이트 트랜지스터들을 사용하는 이같은 실시예는, 마찬가지로 상기 증폭기(12A)내로의 킥백 잡음 도입을 억압하고 또한 한 비교기(14B)로부터 다른 한 비교기로의 킥백 잡음 결합을 억압하는 데, 그 이유는 공통 한계 생성기 회로 내로의 킥백 잡음 도입을 억압하기 때문이다. 그 외에도, 전치증폭기(14A)의 사용으로 보다 작은 값이 샘플링 커패시터(Cs)용으로 사용될 수 있고, 그럼으로써 최종 루프 필터 증폭기(12A)의 출력에 걸린 총체적인 정전용량이 저감된다. 또한, 디더 신호는 단순히 상기 비교기(14B) 모두의 입력들에 직접 공통으로 부가된다. 상기 캐스코드 트랜지스터 구조의 사용으로 인해, 한계 전압을 생성하는 데 사용되는 저항기 스트링 내로 도입되는 킥백 잡음이 거의 없어짐으로써, 저항기 스트링(14D')의 임피던스가 보다 커지게 되어 전력 소비가 저감될 수 있다.
디더 신호의 크기는 전류원(CS)들의 Ib의 크기에 비례하고, 양자화 레벨들의 개수 및 입력 신호 크기의 제곱에 반비례하는 것이 바람직하다. 이러한 방식으로 바람직하지 않은 톤의 생성이 억압된다.
도 8에는 의사 랜덤 디더 신호 및, 예를 들면, 사인 입력 신호의 진폭에 대한 상기 의사 랜덤 디더 신호의 진폭의 관계가 예시되어 있다.
도 9는 발명의 명칭이 '시그마-델타 변조기용의 신호 종속 디더 생성기를 제공하는 방법 및 장치(Method and Apparatus for Providing Signal Dependent Dither Generator for Sigma-Delta Modulator)'이며 본원 출원의 발명자들에 의해 출원된 공동 계류중인 미국 특허출원 제09/ 호에 개시된 바와 같은 디더 생성기(15)의 한가지의 적합한 실시예에 대한 회로 다이어그램이다.
도 9에 도시된 디더 생성기(15)는 입력 신호 제곱 및 차분 회로(30), 및 전류 미러(CM; 32)들의 체인을 이용하여 전류 조종용의 DAC(24)를 통해 흐르는 전류를 제어함으로써 디더 전류의 진폭을 변조시킨다. 상기 디더 회로(15)에 대한 입력 신호는 Csmp를 통해 샘플링된다. 킥백 잡음을 회피하기 위하여, 스위치(SI)에 의해 제어되는 입력 신호 샘플링은, SDM(10)이 입력 신호를 샘플링하지 않는 순간에 이루어진다. 즉, 상기 디더링 회로에 대한 입력 신호의 샘플링이 SDM 샘플링과 이상(異相) 관계를 이룬다. 상기 디더 회로의 샘플링은 정확할 필요가 없기 때문에, Csmp의 값은 작을 수 있다. 샘플링된 입력 신호 진폭의 제곱은 제곱기 회로(30)를 사용하여 생성된다. 제곱 기능은 정확할 필요가 없기 때문에, 소형 디바이스들로 구성된 단순 구조가 사용될 수 있다. 상기 제곱기 회로의 출력은 어느 정도의 오프셋이 추가된 샘플링된 입력 신호 진폭의 제곱에 비례하는 전류이다. 오프셋의 양은 그다지 중요하지 않으며, 원한다면 공지된 기법을 사용하여 최소화될 수 있다. 입력 크기의 제곱을 나타내는 전류는 미리 결정된 일정 전류로부터 Q1만큼 감산되고, 그 결과로 나타나는 차분 전류는 전류 미러(32)들의 체인에 공급된다. 전류 미러(32)들은, 신호(Vgs(PMOS),Vgs(NMOS))들을 통해, 전류 조종용의 DAC(24)들의 전류원들의 전류를 제어하는 데 사용된다. 따라서, 전류 미러(32)들의 제1 출력은 전류 조종용의 DAC(24)들의 PMOS 전류원들에 대한 신호(Vgs; 게이트-소스 전압)이며, 전류 미러(32)들의 제2 출력은 전류 조종용 DAC(24)들의 NMOS 전류원들에 대한 신호( Vgs)이다. 상기 전류 조종용의 DAC(24)들의 전류원들을 형성하는 PMOS 및 NMOS FET들의 게이트-소스 전압을 제어하는 것은 이러한 FET들을 통해 흐르는 전류의 양을 제어하는 데 일조하며, Vgs를 입력 신호 크기의 함수이게 하는 것은 바람직한 결과인 입력 신호의 크기의 함수이도록 결과적으로 생성된 디더 전류 신호의 크기를 제어하는 것이다.
이러한 실시예에서, 디더 전류 신호의 값은 의사 랜덤(pseudorandom) 값인 데, 그 이유는 상기 값이 복수개의 LFSR(22A,22B,22C)과 관련 피드백 논리(23A, 23B,23C)에 의해 제어되기 때문이다. 상기 디더 전류 신호의 최대 진폭은 미리 결정된 연속 범위의 값들에서 어느 하나의 값을 취할 수 있는 데, 그 이유는 상기 값이 제곱-감산 회로에 의해 제어되기 때문이다.
LFSR(22A,22B,22C)들은 의사 랜덤 코드를 생성한다. 제1의 최장 LFSR(22A)는, 직접적으로 그리고 인버터 구동기(27)를 통해 스위치(S3,S4,S5,S6)들의 상태를 제어함으로써 디더 전류의 부호(양(+) 또는 음(-))를 (의사 랜덤 방식으로) 제어하는 출력을 제공한다. 제2의 최장 LFSR(22B)은 가중치=2로 할당되고, 2개의 PMOS 전류원 및 2개의 NMOS 전류원의 상태(온(on) 또는 오프(off))를 제어한다. 제3의 최장 LFSR(22C)은 가중치=1로 할당되고, 상기 PMOS 및 NOMS 전류원 중 어느 하나의 전류원의 상태를 제어한다.
이러한 방식으로, 그리고 전류 조종용의 DAC(24)들이 의사 랜덤 방식으로 들락날락 스위칭되고, 결과적으로 생성되는 디더 전류의 부호가 또한 의사 랜덤 방식으로 선택되는 동안, 제곱기 및 차분 논리(30) 및 전류 미러(32)들은 입력 신호의 크기가 감소할 때 전류를 증가시키고, 입력 신호의 크기가 증가할 때 전류를 감소시키는 방식으로 전류 조종용의 DAC(24)들을 통해 흐르는 전류의 크기를 제어하도록 동작한다. 그 결과로, 백색 잡음(도 8 참조)과 유사한 진폭 변조된 디더 전류 신호, 즉, SDM(10)의 입력 신호와는 그다지 상관이 없는 것이 이상적인 디더 신호가 생성된다.
여기에서 유념해야 할 점은 도 9에 도시된 디더 신호 생성기(15)의 특정 실시예가, 다른 실시예들도 또한 사용될 수 있기 때문에, 본 발명의 실시에 대한 제한으로서 해석되어선 안된다는 점이다. 더군다나, 어떤 용도에서는, 상기 디더 신호가 사실상 의사 랜덤 신호일 필요는 없으며, 어떤 용도에서는, 상기 디더 신호의 사용이 전혀 필요하지 않을 수도 있다.
지금부터 도 6에 도시된 실시예를 참조하면, (도 6에서 종횡비(S1,S2)로서 표시된) 트랜지스터 채널 폭/길이가 전체 양자화 범위에 걸쳐 선형 동작을 제공할 정도로 충분히 작은 것이 바람직하다는 점에 유념하기 바란다. 그러나, 정확한 선형성은 필요하지 않은 데, 그 이유는 2개의 유사한 차동 쌍으로부터의 전류들이 비교됨에 따라, 단지 종횡비들의 정합만이 중요하기 때문이다. 전치증폭기(14A)의 차동 트랜지스터 쌍의 종횡비가 S1으로서 표기되고, TI(14E)의 차동 트랜지스터 쌍의 종횡비가 S2로서 표기되며, 각각의 비교기에 대하여, 한계 전압을 수신하는 차동 트랜지스터 쌍의 종횡비가 S1/(N-1)로서 표시되는 종횡비를 지니고, 전류원(CS')에 의해 출력되는 전류의 크기가 양자화 레벨들의 개수(즉, 비교기 단들의 개수)로 배율화된다는 점에 유념하기 바란다.
도 7a는 도 6의 실시예에 따른 하나의 비교기(14B)의 구조와 아울러, 공통 회로 블럭들, 및 동적 래치(14C), 출력(정적) 래치(14F) 및 출력 버퍼(14G)의 구조를 보여주는 N-레벨 양자화기(14)를 완전하게 보여주는 회로 다이어그램이다.
도 7a에 도시된 회로의 동작은 다음과 같다. 양자화기(14)의 입력 신호(루프 필터(12)의 최종 적분기 증폭기(12A)의 출력 신호)는 샘플링 스위치(SWsamp)들에 따라 샘플링 커패시터(Cs)들을 통해 샘플링된다. 차동쌍 전치증폭기(14A)는 입력 전압을 전류로 변환시킨다. 디더 생성기(15)로부터의 출력 전류는 상기 전치증폭기(14A )에 의해 생성된 전류에 부가된다. 결과적으로 생성된 합산 전류는 전류 버퍼단( 14B')의 N-1(N-레벨 양자화) 공통 게이트 입력 트랜지스터들의 소스 단자들에 공급된다. 이러한 공통 게이트 트랜지스터들은 양자화기(14)의 입력단을 제2단의 동적 래치(14C)들과 분리시킴으로써, 루프 필터(12)에 대한 킥백 잡음을 저감시킨다. 상기 한계 생성기(14D)의 저항기 스트링(14D')(또는 도 7D의 실시예의 트랜스컨덕터( 25) 및 전류 미러(26)들)은 양(+) 및 음(-)의 기준 전압들 간에 (N-1)/2의 균등 분산 전압들을 생성하도록 동작한다. 한계 입력 블럭(14E)의 차동 트랜지스터쌍은 적합한 쌍의 한계 전압들을 태핑(tapping)하고 이러한 전압들을 전류들로 변환시킨다. 이러한 전류들은 한계 입력 블럭(14E)의 공통 게이트 입력 트랜지스터들의 소스 단자에 공급된다. 이러한 공통 게이트 트랜지스터(종횡비(S2))들은 동적 래치( 14C)들과 기준 전류 한계 생성기(14D)를 분리시키는 데 일조하고, 그럼으로써 기준 전류 한계 생성기(14D) 내로의 킥백 잡음 결합을 저감시키도록 동작한다. 신호 입력 블럭(14B')의 공통 게이트 트랜지스터들의 드레인 단자에서 발생하는 전류 및 한계 입력 블럭(14E)의 공통 게이트 트랜지스터들의 드레인 단자에서 발생하는 전류가 합산되어 동적 래치(14C)의 입력에 공급되고, 상기 동적 래치(14C)는 래치 신호의 상승 구간에 대하여 입력들의 상태를 래칭하도록 동작한다. 루프 필터(12)로부터의 입력 신호의 크기, 및 디더 전류 신호의 순간 크기에 따라, 신호 입력 블럭 (14B')의 공통 게이트 트랜지스터들의 드레인 단자에서 발생하는 전류는, 상기 한계 생성기(14D)에 의해 생성되는 한계 전압의 크기로 설정되어, 비교기 기능을 제공하는 한계 입력 블럭(14E)의 공통 게이트 트랜지스터들의 드레인 단자에서 발생하는 전류보다 작거나 크다. 상기 래치(14F)의 NAND 게이트들 및 상기 출력 버퍼 (14G)의 인버터들은 상기 동적 래치(14C)의 출력을 증폭시킨다. 원한다면, 게이트 기능(gating function)을 제공하기 위하여 추가의 NAND 회로들이 사용될 수도 있다.
개시된 양자화기는 도 1C에 도시된 바와 같이, 가중치 순방향 합산 기능을 갖는 적분기(12A)들의 체인을 포함하는 시그마-델타 변조기 구조를 유지하도록 확장될 수 있다. 이러한 구조에서, 모든 적분기들의 출력은 먼저 합산 블럭(13)에서 합산되고, 그후 상기 합산 블럭(13)의 출력은 상기 양자화기(14)에 공급된다. 개시된 양자화기 구조에서는, 적분기당 하나의 선형화 전치증폭기(14A)를 제공하고 그리고 이러한 전치증폭기들의 출력을 공동 배선함으로써, 합산 기능이 전류 모드에서 용이하게 구현될 수 있다. 전류 모드의 디더 신호는 이러한 동일 합산 노드에 접속될 수 있다. 이러한 실시예의 이점은 소형화 및 낮은 전력 구조를 달성하기 위해 합산기(13) 및 양자화기(14)가 결합될 수 있고, 합산 및 양자화 동작에 가해지는 타이밍 제약들이 완화된다는 점이다.
도 7b는 도 7b-1, 도 7b-2 및 도 7b-3으로 나타낸 도면으로서, 도 1c에 도시된 SDM 회로 구조의 결합된 합산 및 양자화 기능을 전개 형태로 예시하는 도면이다. 도 7b-1은 루프 필터(12)의 적분기(12A)들, 계수(bn 내지 b1)들, 합산 블럭(13 ) 및 양자화기(14)를 도시한 것이다. 도 7b-2는 (양자화기(14)로부터 루프 필터(12 )로의 킥백 잡음 전파를 회피하기 위하여) 적분기(12A)들의 출력이 먼저 샘플링되고, 트랜스컨덕터들(상호컨덕턴스(gmn내지 gm1)들이 계수(bn 내지 b1)들에 대응함)의 전류들로 변환되며, 전류 모드에서 합산(13)되고 전류 모드 양자화기(14)에서 양자화된다. 도 7b-3은 다중-비트 양자화기(14)를 보다 세부적으로 도시한 것이며, 또한 공통 전류 합산 노드에 디더 신호가 부가되는 것을 보여준다.
이러한 실시예의 블럭 레벨 구조 및 동작은 도 7c에 보다 세부적으로 도시되어 있다. 예시된 예는 가장 일반적인 경우이지만, 합산 및 양자화 기능의 결합이단일-비트 변조기들에도 동등하게 적용되는 다중-비트 양자화기(14)이다. 시그마- 델타 루프 필터(12)의 각각의 스위치드 커패시터 적분기(12A)의 출력은 간단한 샘플링 커패시터로 샘플링된다. 예를 들면, 3차 변조기에서는, 3개의 적분기(12A)들이 있기 때문에, 3개의 서로 다른 전압이 샘플링된다. 샘플링은 양자화기(14)로부터 루프 필터(12)로의 킥백 잡음 전파를 회피하는 데 사용된다. 상기 샘플링된 전압들 각각은 선형화 차동쌍(14A)을 사용하여 전류 샘플로 변환된다. 각각의 차동쌍 (14A)은 그의 바이어스 전류, 디바이스 치수들 및 축퇴(degeneration)로 설정되는 상호컨덕턴스를 지니고, 변환 계수들(상호컨덕턴스들)의 비율이 공지 형태의 적합한 정합 기법들의 사용으로 정확하게 제어될 수 있다. 그러므로, 전류 샘플들의 비율은 정확하게 제어될 수 있다(정확한 절대값은 그다지 각별한 관심사가 아님). 전류 샘플들은, 합산 접합점 또는 노드(13)에서 선형화 차동쌍(14A)의 출력들을 공동 접속함으로써, 전류 모드에서 합산된다. 또한, 디더 블럭(15)의 출력 전류는 공동 합산 노드(13)에서 부가된다. 합산 전류는 N-1개의 비교기(14B)들의 공동 게이트 입력 트랜지스터(14E)들의 소소에 공급된다. 상기 공통 게이트 구성은 저입력 임피던스를 나타내는 데, 이는 전류들의 합산을 보다 정확하게 한다. 그 외에도, 공통 게이트 트랜지스터(14E)들은 출력단의 동적 래치(14C)들과 입력단을 분리시킴으로써, 루프 필터(12)로의 킥백 잡음 전파를 저감시킨다. 한계 생성기(14D)는 (저항기들 또는 트랜지스터들로 구성된) 저항기 스트링을 사용하여 구현될 수 있으며, 다중-비트 양자화기에서 한계 전압들을 생성하는 데 필요한 양(+) 및 음(-)의 기준 전압들 간에 균등 분산 전압들을 만들어내는 데 사용된다. 선형화 차동쌍(14E)들은적합한 한계 전압들을 태핑하여 이러한 전압들을 전류들로 변환하는 데 사용된다. 다시, 변환 계수들(상호컨덕턴스들)의 비율은 적합한 정합 기법의 사용으로 정확하게 제어될 수 있다. 그러므로, 이러한 변환 계수들은 적분기들의 샘플링된 출력 전압들을 변환시키는 데 사용되는 트랜스컨덕터들의 변환 계수들에 대하여 정확한 관계를 유지한다. 이러한 정확한 관계가 중요하지만, 정확한 절대값들은 그다지 중요하지 않다. 기준 전류들은 N-1개의 비교기의 공통 게이트 입력 트랜지스터(14B)들의 소스에 공급된다. 상기 공통 게이트 트랜지스터(14B)들은 동적 래치(14C)들과 한계 생성기(14D)의 저항 스트링을 분리시킴으로써, 한계 생성기(14D)로의 킥백 잡음 전파를 저감시킨다. 루프 필터(12)의 적분기(12A)들의 출력을 감지하는 입력단들로부터의 전류와 아울러, 기준 전류 한계값들을 감지하는 입력단들로부터의 전류가 노드(13A)에서 합산되고 래치 재생형 부하(14C)들 중 하나에 공급된다.
피드백 DAC(18)는 회로 면적 및 전력을 절약하기 위하여 적분기(12A)들과 동일한 하드웨어를 사용하여 구현될 수 있다. 그 외에도, 잡음이 저감된다. 도 3에 도시된 바와 같이, 분산 피드백 기능을 갖는 적분기들의 체인이 구비된 구조와는 대조적으로, 각각의 적분기(12A)는 디지털-아날로그 변환 기능을 유지하는 데 필요한 데, 이는 하드웨어를 더 복잡하게 만든다. 가중치 순방향 합산 기능을 갖는 적분기들의 체인이 구비된 구조에 있어서는, 단지 첫번째 적분기만이 상기 디지털-아날로그 변환 기능을 유지하는 데 필요로 하며, 나머지 적분기들은 구성적인 면에서 종래 사항일 수 있다.
기준 전류 버퍼의 부하가 또한 저감되는 데, 그 이유는 디지털-아날로그 변환 기능이 단지 첫번째 적분기에서만 수행되기 때문이다. 전형적으로는, 상기 기준 버퍼의 전류 소비는 변조기 그 자체의 전류 소비와 같은 정도의 전류 소비이다. 본 발명은 전반적인 아날로그-디지털 변환기의 면적 및 전류 소비를 저감시킨다.
적분기(12A)들의 전류 소비 및 정전용량들의 배율에 있어서의 개선점들이 또한 실현되는 데, 그 이유는 단지 첫번째 적분기만이 디지털-아날로그 변환 기능을 유지하는 데 필요하므로, 나머지 적분기들의 정전용량들이 보다 자유롭게 배율화될 수 있기 때문이다.
합산 및 양자화 기능은, 다음 디지털-아날로그 변환에 앞서, 필터링 단계의 종료시 단시간에 수행되는 것이 바람직하다. 이는 적분기(12A)들의 고정, 합산 블럭(13)의 고정 및 양자화기(14)의 의사결정 시간에 관한 보다 많이 요구하는 타이밍 제약들의 여지를 제공한다. 이는 보다 많은 전류 소비를 초래시킨다. 그러나, 도 1c 및 도 7c의 실시예에 있어서는 면적 및 전력 요구, 합산 및 양자화 속도가 개선된다. 예를 들면, (전류 모드 합산 블럭이 소형화 및 고속화된) 루프 필터에 있어서의 지연은 개별 합산 블럭 및 양자화기를 사용하는 경우에 비하면 개선된다.
일반적으로는, 본 발명의 개시된 실시예들은 유리하게 킥백 잡음의 생성을 저감시키고, 더욱이 양자화기(14)의 입력 정전용량을 저감시킴으로써, 루프 필터( 12)의 최종 증폭기의 부하를 저감시킨다.
개시된 실시예들은 일반적인 집적회로 기법들을 사용하여 용이하게 구현되며, 이러한 실시예들은 집적회로 면적 중 단지 적정량만을 필요로 하고, 이러한 실시예들의 전력 소비는 비교적 적정하다. 이러한 실시예들은 또한 디지털 '스위치드커패시터(switched capacitor; SC)' 또는 아날로그 CMOS 회로에서 구현될 수 있으며, 예를 들면, 다중-레벨 양자화 오디오 및 수신기 아날로그-디지털 변환기에서 유리하게 이용될 수 있다.
본 발명에 대한 여러 변형예들은, 다른 유형의 디더 신호 생성기들의 제공 및/또는 다른 유형의 기준 신호 생성기들의 제공에 의해서와 같이(예컨대, 하나가 다이오드 전압강하들에 의존하거나 아니면 하나가 디지털-아날로그 변환기들을 사용하여서와 같이) 구현될 수 있다.
예시된 실시예들에서는, 샘플링 및 래칭 주파수들이 주문형이고, 예를 들면, 수 kHz에서 100 MHz에 이르는 범위를 지닐 수 있다.
입력 샘플링 스위치의 폐쇄 및 래치 신호의 상승 구간 간의 지연에 대하여는, 이러한 이벤트들이 동시에 일어날 수 있는 데, 그 이유는 상기 래치들 및 상기 비교기의 입력단이 입력 신호를 연속적으로 트래킹(tracking)하고 있기 때문이라는 점에 유념해야 한다. 만약 이러한 이벤트들이 동시에 일어난다면, 샘플링 회로 및 래칭 회로의 물리적 분리(및 관련 지연) 때문에, 입력 샘플링 스위치에 의해 생성되는 교란들은 래칭에 영향을 주지 않을 수도 있고 이와는 반대로 래치에 의해 생성되는 교란들은 입력 샘플링 스위칭에 영향을 주지 않을 수도 있다. 만약 이러한 이벤트들이 동시에 일어나지 않는다면, 래칭 동작이 수행되기 전에 상기 샘플링 클럭에 의해 생성되는 교란들이 감쇠되게 하기 위해서는 샘플링 클럭에서 래칭 클럭에 이르기까지의 적합한 지연이 적어도 약 1나노초일 수 있다.
따라서, 지금까지 본 발명이 특히 본 발명의 바람직한 실시예에 대하여 도시및 기재되었지만, 당업자라면 본 발명의 범위 및 사상으로부터 이탈하지 않고서도 본 발명의 형태 및 세부들에 있어서의 변경들이 이루어질 수 있다는 점을 이해할 것이다.

Claims (20)

  1. 하나의 아날로그 입력 단자 및 N-1개의 출력 단자를 지니는 N-레벨 양자화기 회로에 있어서,
    샘플링된 입력 전압 신호를 제공하도록 상기 입력 단자에 연결되는 샘플링 회로;
    상기 샘플링된 입력 전압 신호를 증폭하고 샘플링된 입력 전류 신호를 제공하는 적어도 하나의 전치증폭기 단;
    각각의 비교기 단이 상기 적어도 하나의 전치증폭기 단의 출력에 연결된 입력을 지니는 N-1개의 비교기 단으로서, 개별적인 비교기 단들이 상기 전류 신호를 공유하고 상기 전류 신호를 N-1개의 기준 전류 신호 중 관련 기준 전류 신호와 비교하도록 동작하는 N-1개의 비교기 단; 및
    개별적인 래치들이 상기 N-1개의 비교기 중 하나의 비교기의 출력 상태를 래칭하고 상기 양자화기 회로의 N-1개의 디지털 출력 단자 중 하나의 디지털 출력 단자에 연결된 출력을 지니는 N-1개의 래치를 포함하고,
    상기 N-1개의 비교기 중 개별적인 비교기들이 상기 N-1개의 래치로부터 나머지 비교기들로 그리고 상기 양자화기 회로의 입력 단자로의 잡음 피드백을 억압하기 위해 복수개의 공통 게이트 구성 트랜지스터를 사용하여 구성되는 것을 특징으로 하는 N-레벨 양자화기 회로.
  2. 제1항에 있어서, 상기 적어도 하나의 전치증폭기 단의 출력에 연결된 출력을 지니는 디더 신호 생성기를 더 포함하는 것을 특징으로 하는 N-레벨 양자화기 회로.
  3. 제1항에 있어서, 상기 N-1개의 기준 전류 신호를 출력하는 한계 신호 생성기를 더 포함하는 것을 특징으로 하는 N-레벨 양자화기 회로.
  4. 제3항에 있어서, 상기 한계 신호 생성기는 양(+) 및 음(-)의 기준 전압들 사이에 접속된 직렬 결합 저항들의 스트링으로 구성되는 것을 특징으로 하는 N-레벨 양자화기 회로.
  5. 제3항에 있어서, 상기 적어도 하나의 전치증폭기 단은 상기 샘플링된 입력 신호를 제1 전류 신호로 변환하는 제1의 차동 트랜지스터쌍으로 구성되며, 상기 N-1개의 비교기 중 개별적인 비교기들이 상기 N-1개의 래치로부터 상기 양자화기 회로의 입력 단자로의 잡음 피드백을 억압하도록 동작하는 제1의 공통 게이트 구성 트랜지스터들로 구성된 입력단을 포함하며, 관련 기준 신호 전압을 제2 전류로 변환하기 위해 제2의 차동 입력 트랜지스터쌍으로 구성된 한계 입력단을 더 포함하고, 상기 N-1개의 래치로부터 상기 기준 신호 생성기로의 잡음 피드백을 억압하도록 동작하는 제2의 공통 게이트 구성 트랜지스터들을 더 포함하며, 상기 제2 전류는 상기 제2의 공통 게이트 구성 트랜지스터들을 통해 연결되고 상기 비교기의 출력 노드에서 상기 제1 전류 신호와 합산되는 것을 특징으로 하는 N-레벨 양자화기 회로.
  6. 제1항에 있어서, 상기 양자화기의 입력 단자에 걸린 용량성 부하는 상기 전치증폭기 단의 입력 정전용량과 상기 샘플링 회로의 정전용량을 더한 값으로 구성되는 것을 특징으로 하는 N-레벨 양자화기 회로.
  7. 제1항에 있어서, 상기 양자화기는 다중-비트 시그마-델타 변조기의 일부를 형성하며, 상기 양자화기의 입력 단자는 루프 필터의 일부를 형성하는 적어도 하나의 적분기의 출력에 연결되는 것을 특징으로 하는 N-레벨 양자화기 회로.
  8. 제1항에 있어서, 상기 적어도 하나의 전치증폭기 단은 공동으로 연결된 출력들을 지니며 공동 출력 노드에서의 합산을 위하여 샘플링된 입력 전류들에 대해 가중치 순방향 합산을 취하는 복수개의 전치증폭기 단으로 구성되는 것을 특징으로 하는 N-레벨 양자화기 회로.
  9. 다중-비트 시그마-델타 변조기에 있어서,
    아날로그 입력 신호에의 연결을 위한 입력, 및 출력을 갖는 증폭기로 구성된 적어도 하나의 적분기를 지니는 루프 필터;
    상기 적어도 하나의 루프 필터 증폭기의 출력에 연결된 하나의 아날로그 입력 단자 및 N-1개의 디지털 출력 단자를 지니는 N-레벨 양자화기 회로로서, 샘플링된 입력 신호의 제공을 위해 상기 루프 필터 증폭기의 출력을 샘플링하도록 상기 입력 단자에 연결된 샘플링 회로, 상기 샘플링된 입력 신호를 나타내는 제1 전류 신호를 출력하는 적어도 하나의 전치증폭기 단, 각각의 비교기 단이 제1 전류 신호에 연결된 입력을 지니고, 개별적인 비교기 단들이 상기 제1 전류 신호를 균등하게 공유하고 상기 제1 전류 신호의 공유 부분을 N-1개의 기준 전류 신호 중 관련 기준 전류 신호와 비교하도록 동작하는 N-1개의 비교기 단, 및 개별적인 래치들이 상기 N-1개의 비교기 중 하나의 비교기의 출력 상태를 래칭하고 상기 양자화기 회로의 N-1개의 디지털 출력 단자 중 하나의 디지털 출력 단자에 연결된 출력을 지니는 N-1개의 동적 래치를 더 포함하며, 상기 N-1개의 비교기 중 개별적인 비교기들이 상기 N-1개의 동적 래치로부터 나머지 비교기들로 그리고 상기 양자화기 회로의 입력 단자로의 잡음 피드백을 억압하기 위해 복수개의 공통 게이트 구성 트랜지스터를 사용하여 구성된 N-레벨 양자화기 회로; 및
    상기 적어도 하나의 전치증폭기 단의 출력에 연결된 디더 전류 출력 신호를 지니는 의사 랜덤 디더 전류 신호 생성기로서, 상기 디더 전류 출력 신호는 공유되어 상기 N-1개의 기준 전류 신호 중 관련 기준 전류 신호와 비교되기 전에 상기 제1 전류 신호와 합산되는 의사 랜덤 디더 전류 신호 생성기를 포함하는 다중-비트 시그마-델타 변조기.
  10. 제9항에 있어서, N-1개의 기준 전압을 생성하는 한계 신호 생성기를 더 포함하고, 상기 N-1개의 비교기 중 개별적인 비교기들은 상기 N-1개의 기준 전압 중 관련 기준 전압을 상기 N-1개의 기준 전류 신호로 변환하기 위해 차동 입력 트랜지스터 쌍으로 구성된 한계 입력단으로 구성되는 것을 특징으로 하는 다중-비트 시그마-델타 변조기.
  11. 제10항에 있어서, 상기 전치증폭기 단은 상기 샘플링된 입력 신호를 상기 제1 전류 신호로 변환하는 제1의 차동 트랜지스터 쌍으로 구성되고, 상기 N-1개의 비교기 중 개별적인 비교기들은 상기 N-1개의 래치들부터 상기 양자화기 회로의 입력 단자로의 잡음 피드백을 억압하도록 동작하는 제1의 공통 게이트 구성 트랜지스터들로 구성된 입력단을 포함하며, 상기 N-1개의 기준 전압 중 관련 기준 전압을 상기 N-1개의 기준 전류 신호 중 관련 기준 전류 신호로 변환하기 위해 제2의 차동 입력 쌍으로 구성된 한계 입력 단을 더 포함하고, 상기 N-1개의 래치로부터 상기 기준 신호 생성기로의 잡음 피드백을 억압하도록 동작하는 제2의 공통 게이트 구성 트랜지스터들을 더 포함하며, 상기 N-1개의 기준 전류 신호 중 관련 기준 전류 신호가 상기 제2의 공통 게이트 구성 트랜지스터들을 통해 연결되고 상기 비교기의 출력 노드에서 상기 제1 전류 신호와 합산되는 것을 특징으로 하는 다중-비트 시그마-델타 변조기.
  12. 제10항에 있어서, 상기 한계 신호 생성기는 양(+) 및 음(-)의 기준 전압들 사이에 접속된 직렬 결합 저항들의 스트링으로 구성되어 있는 것을 특징으로 하는다중-비트 시그마-델타 변조기.
  13. 제10항에 있어서, 상기 한계 신호 생성기는 복수개의 배율화된 기준 전류를 출력하기 위한 복수개의 배율형 전류 미러에 공급되는 트랜스컨덕터로 구성되는 것을 특징으로 하는 다중-비트 시그마-델타 변조기.
  14. 제9항에 있어서, 상기 적어도 하나의 전치증폭기 단은 상기 샘플링된 입력 전압 신호들을 증폭하고 상기 증폭된 샘플링된 입력 전류 신호들을 제공하여 이들을 공통 출력 노드에서 합산하도록 가중치 순방향 합산 기능을 갖는 복수개의 전치증폭기 단으로 구성되는 것을 특징으로 하는 다중-비트 시그마-델타 변조기.
  15. 제9항에 있어서, 상기 양자화기의 입력 단자에 걸린 용량성 부하는 상기 샘플링 회로의 일부를 포함하는 정전용량과 상기 전치증폭기의 입력 정전용량을 더한 값으로 구성되는 것을 특징으로 하는 다중-비트 시그마-델타 변조기.
  16. N-레벨 양자화기의 동작 방법에 있어서,
    샘플링된 입력 전압 신호를 제공하도록 입력 신호를 샘플링하는 단계;
    상기 샘플링된 입력 신호를 전치증폭하고 전치증폭된 샘플링된 입력 신호를 나타내는 제1 전류 신호를 출력하는 단계;
    디더링된 제1 전류 신호를 생성하도록 상기 제1 전류 신호에 디더 전류 신호를 부가하는 단계;
    상기 디더링된 제1 전류 신호를 N-1개의 비교기 단 중 개별적인 비교기 단의 입력 단자에 연결하는 단계;
    상기 N-1개의 비교기 단 간에 상기 디더링된 제1 전류 신호를 균등하게 분할하는 단계;
    상기 디더링된 제1 전류 신호 중 분할된 부분을 N-1개의 기준 전류 신호 중 관련 기준 전류 신호와 비교하도록 상기 N-1개의 비교기 단 중 개별적인 비교기들을 동작시키는 단계; 및
    동적 래치를 사용하여 상기 N-1개의 비교기 단 중 각각의 비교기 단의 출력을 래칭하는 단계를 포함하며,
    상기 N-1개의 비교기 중 개별적인 비교기들이 나머지 비교기들 및 상기 N-레벨 양자화기의 입력 단자로의 상기 래칭 단계에 의해 생성된 잡음의 피드백을 억압하기 위해 복수개의 공통 게이트 구성 트랜지스터를 사용하여 구성되는 것을 특징으로 하는 N-레벨 양자화기의 동작 방법.
  17. 제16항에 있어서, 상기 제1 전류 신호에 디더 전류 신호를 부가하는 단계는 의사 랜덤 진폭 변동들과, 상기 입력 신호의 크기와는 역으로 변화하는 크기를 지니는 디더 신호를 생성하는 단계를 포함하는 것을 특징으로 하는 N-레벨 양자화기의 동작 방법.
  18. N-레벨 양자화기의 동작 방법에 있어서,
    복수개의 샘플링된 입력 전압 신호를 제공하도록 복수개의 입력 신호를 샘플링하는 단계;
    상기 샘플링된 입력 전압 신호들을 전치증폭하고 전치증폭된 샘플링된 입력 전압 신호들을 나타내는 제1 전류 신호들을 출력하도록 복수개의 전치증폭기를 동작시키는 단계;
    상기 전치증폭기들의 출력을 공동으로 접속하여 상기 제1 전류 신호들을 합산하는 단계;
    디더링된 제1 전류 신호들의 합을 생성하도록 상기 제1 전류 신호들의 합에 디더 전류 신호를 부가하는 단계;
    N-1개의 비교기 단 중 개별적인 비교기 단들의 입력 단자들에 상기 디더링된 제1 전류 신호들의 합을 연결하는 단계로서, 상기 디더링된 제1 전류 신호들의 합이 상기 N-1개의 비교기 단 간에 균등하게 분할되는 연결 단계;
    상기 디더링된 제1 전류 신호들의 합의 분할된 부분을 N-1개의 기준 전류 신호 중 관련 기준 전류 신호와 비교하도록 상기 N-1개의 비교기 단 중 개별적인 비교기 단들을 동작시키는 단계; 및
    동적 래치를 사용하여 상기 N-1개의 비교기 단 중 각각의 비교기 단의 출력을 래칭하는 단계를 포함하는 것을 특징으로 하는 N-레벨 양자화기의 동작 방법.
  19. 제18항에 있어서, 상기 N-1개의 비교기 중 개별적인 비교기들은 나머지 비교기들과 아울러 상기 N-레벨 양자화기의 입력 단자로의 상기 래칭 단계에 의해 생성된 잡음의 피드백을 억압하기 위해 복수개의 공통 게이트 구성 트랜지스터를 사용하여 구성되는 것을 특징으로 하는 N-레벨 양자화기의 동작 방법.
  20. 제18항에 있어서, 상기 디더 전류 신호를 생성하는 단계는 의사 랜덤 진폭 변동들, 및 상기 입력 신호의 크기와는 역으로 변화하는 크기를 지니는 디더 신호를 생성하는 단계를 포함하는 것을 특징으로 하는 N-레벨 양자화기의 동작 방법.
KR1020037016656A 2001-06-21 2002-06-19 다중-비트 시그마-델타 변조기용의 디더링 및 다중-한계값생성 기능을 갖는 정전용량이 작고, 킥백 잡음이 낮은다중-레벨 양자화기 입력단 KR100893885B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US09/886,412 2001-06-21
US09/886,412 US6473019B1 (en) 2001-06-21 2001-06-21 Low capacitance, low kickback noise input stage of a multi-level quantizer with dithering and multi-threshold generation for a multi-bit sigma-delta modulator
PCT/IB2002/002276 WO2003001675A2 (en) 2001-06-21 2002-06-19 Nmulti-level quantizer with dithering and multi-threshold generation for a multi-bt sigma-delta modulator

Publications (2)

Publication Number Publication Date
KR20040058118A true KR20040058118A (ko) 2004-07-03
KR100893885B1 KR100893885B1 (ko) 2009-04-20

Family

ID=25389003

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020037016656A KR100893885B1 (ko) 2001-06-21 2002-06-19 다중-비트 시그마-델타 변조기용의 디더링 및 다중-한계값생성 기능을 갖는 정전용량이 작고, 킥백 잡음이 낮은다중-레벨 양자화기 입력단

Country Status (6)

Country Link
US (1) US6473019B1 (ko)
EP (1) EP1479169A4 (ko)
KR (1) KR100893885B1 (ko)
CN (1) CN100426677C (ko)
AU (1) AU2002314406A1 (ko)
WO (1) WO2003001675A2 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100716737B1 (ko) * 2005-08-20 2007-05-14 삼성전자주식회사 양자화 레벨에 디더 노이즈를 적용한 델타-시그마 변환기및 이를 이용한 델타-시그마 변환 방법

Families Citing this family (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6901108B2 (en) * 2001-05-04 2005-05-31 Lucent Technologies Inc. Apparatus and method for adaptive control
DE10142191C2 (de) * 2001-08-29 2003-08-28 Infineon Technologies Ag SD-ADC mit digitaler Dithersignalverarbeitung
US7206341B2 (en) * 2001-12-11 2007-04-17 Agilent Technologies, Inc. System and method for providing equalization in a multiphase communications receiver
US7254157B1 (en) * 2002-03-27 2007-08-07 Xilinx, Inc. Method and apparatus for generating a phase locked spread spectrum clock signal
DE10228942A1 (de) * 2002-06-28 2004-01-15 Philips Intellectual Property & Standards Gmbh Verfahren und Schaltungsanordnung zur Sigma-Delta-Wandlung mit reduzierten Leerlauftönen
US7345605B2 (en) * 2002-12-20 2008-03-18 Intel Corporation Pulse amplitude-modulated signal processing
DE10342056B4 (de) * 2003-09-11 2005-11-10 Infineon Technologies Ag Additionsschaltung für Sigma-Delta-Modulatorschaltungen
US6940436B2 (en) * 2003-10-31 2005-09-06 Texas Instruments Incorporated Analog-to-digital conversion system with second order noise shaping and a single amplifier
US7106234B2 (en) * 2004-01-22 2006-09-12 University College Cork - National University Of Ireland Digital to analog converter with reduced output noise
US7453381B2 (en) * 2004-02-27 2008-11-18 Infineon Technologies Ag Power-saving multibit delta-sigma converter
US7221299B2 (en) * 2004-06-12 2007-05-22 Nordic Semiconductor Asa Method and apparatus for an ADC circuit with wider input signal swing
JP4539446B2 (ja) * 2004-06-24 2010-09-08 ソニー株式会社 デルタシグマ変調装置及びデルタシグマ変調方法
DE102005001733A1 (de) * 2005-01-14 2006-07-27 Robert Bosch Gmbh Analog-Digital-Umsetzer
DE102005015390B4 (de) * 2005-04-04 2009-05-28 Infineon Technologies Ag Quantisierer in einem Multilevel-Sigma-Delta-Analog-Digital-Umsetzer
US7321325B2 (en) * 2005-07-07 2008-01-22 Realtek Semiconductor Corp. Background calibration of continuous-time delta-sigma modulator
US7324028B2 (en) * 2005-09-23 2008-01-29 Realtek Semiconductor Corp. Self-calibrating continuous-time delta-sigma modulator
US7277032B2 (en) * 2005-10-21 2007-10-02 Realtek Semiconductor Corp. Low-pass filter based delta-sigma modulator
US7436338B2 (en) * 2005-12-21 2008-10-14 Slicex, Inc. Current mode sigma-delta modulator
US7515084B1 (en) 2007-03-22 2009-04-07 Hrl Laboratories, Llc Analog to digital converter using asynchronous pulse technology
US7277033B1 (en) * 2006-02-13 2007-10-02 Honeywell International, Inc. System and method for subtracting dither reference during analog-to-digital conversion
US7423567B2 (en) * 2006-09-12 2008-09-09 Cirrus Logic, Inc. Analog-to-digital converter (ADC) having a reduced number of quantizer output levels
US7375666B2 (en) * 2006-09-12 2008-05-20 Cirrus Logic, Inc. Feedback topology delta-sigma modulator having an AC-coupled feedback path
US7446687B2 (en) * 2006-10-27 2008-11-04 Realtek Semiconductor Corp. Method and apparatus to reduce internal circuit errors in a multi-bit delta-sigma modulator
US7996452B1 (en) 2006-11-10 2011-08-09 Hrl Laboratories, Llc Pulse domain hadamard gates
US7822698B1 (en) 2007-03-23 2010-10-26 Hrl Laboratories, Llc Spike domain and pulse domain non-linear processors
US7420494B1 (en) * 2007-04-30 2008-09-02 Analog Devices, Inc. Mismatch shaping Δ-Σ analog to digital converter system
US7965216B1 (en) 2007-10-31 2011-06-21 Hrl Laboratories, Llc Compressed sensing analog-to-digital converter
US7724168B1 (en) 2007-10-31 2010-05-25 Hrl Laboratories, Llc Pulse domain linear programming circuit
US7592939B1 (en) 2008-05-09 2009-09-22 Hrl Laboratories, Llc Digital domain to pulse domain time encoder
CN101350623B (zh) * 2008-09-16 2011-08-10 华为技术有限公司 一种调制器电路及实现方法
US7961125B2 (en) * 2008-10-23 2011-06-14 Microchip Technology Incorporated Method and apparatus for dithering in multi-bit sigma-delta digital-to-analog converters
TWI339006B (en) * 2008-11-19 2011-03-11 Ind Tech Res Inst Power amplifier and modulator therein
US7999620B2 (en) * 2008-12-12 2011-08-16 Analog Devices, Inc. Amplifier with dither
US7903010B1 (en) * 2009-08-31 2011-03-08 Cirrus Logic, Inc. Delta-sigma analog-to-digital converter (ADC) having a serialized quantizer output
US8174425B1 (en) 2010-06-14 2012-05-08 Hrl Laboratories, Llc Asynchronous pulse processing apparatus and method providing signal normalization
US8390500B1 (en) 2010-06-14 2013-03-05 Hrl Laboratories, Llc Asynchronous pulse processing apparatus and method providing signal reverberation
US8724739B2 (en) * 2010-11-09 2014-05-13 Raytheon Company Variable phase shifter-attenuator
US8566265B1 (en) 2011-03-10 2013-10-22 Hrl Laboratories, Llc Combined spike domain and pulse domain signal processing
US8595157B2 (en) 2011-06-02 2013-11-26 Hrl Laboratories, Llc High-order time encoder based neuron circuit using a hysteresis quantizer, a one bit DAC, and a second order filter
US8471740B2 (en) * 2011-11-14 2013-06-25 Analog Devices, Inc. Reducing the effect of non-linear kick-back in switched capacitor networks
US8810443B2 (en) * 2012-04-20 2014-08-19 Linear Technology Corporation Analog-to-digital converter system and method
US8643524B1 (en) * 2012-09-27 2014-02-04 Cirrus Logic, Inc. Feed-forward analog-to-digital converter (ADC) with a reduced number of amplifiers and feed-forward signal paths
US8836566B2 (en) 2013-02-21 2014-09-16 Freescale Semiconductor, Inc. Low power quantizer for analog to digital converter
US9221679B2 (en) 2013-03-12 2015-12-29 Freescale Semiconductor, Inc. Compensation and calibration for MEMS devices
US9154172B1 (en) 2013-12-31 2015-10-06 Hrl Laboratories, Llc Time encoded circuits and methods and a time encoder based beamformer for use in receiving and transmitting applications
US9923572B2 (en) * 2015-11-18 2018-03-20 Cypress Semiconductor Corporation Delta modulator receive channel for capacitance measurement circuits
US9838031B2 (en) 2015-12-16 2017-12-05 Analog Devices Global Dither injection for continuous-time MASH ADCS
US9768793B2 (en) * 2015-12-17 2017-09-19 Analog Devices Global Adaptive digital quantization noise cancellation filters for mash ADCs
US9843339B1 (en) 2016-08-26 2017-12-12 Hrl Laboratories, Llc Asynchronous pulse domain to synchronous digital domain converter
US9722623B1 (en) * 2016-12-19 2017-08-01 Stmicroelectronics International N.V. Analog-to-digital converter with dynamic element matching
CN110235372B (zh) * 2017-01-31 2021-06-01 华为技术有限公司 一种具有降低回扫噪声的双倍数据速率时间内插量化器
EP3407500A1 (en) * 2017-05-25 2018-11-28 Nxp B.V. A sigma delta modulator, integrated circuit and method therefor
EP3413468A1 (en) * 2017-06-08 2018-12-12 Nxp B.V. A sigma delta modulator, integrated circuit and method therefor
CN107192850B (zh) * 2017-07-17 2023-05-26 四川知微传感技术有限公司 一种加速度计电容检测电路
KR102443224B1 (ko) * 2017-12-14 2022-09-15 삼성전자주식회사 커패시터들을 포함하는 양자화기 및 양자화기의 동작 방법
WO2023287361A2 (en) * 2021-07-16 2023-01-19 Agency For Science, Technology And Research A quantizer device
DE102022130047B3 (de) 2022-11-14 2024-01-11 Dr. Ing. H.C. F. Porsche Aktiengesellschaft Verfahren und Steuergerät für eine Multilevelmodulationsmethode mit hoher Ausgangsbreite

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04154212A (ja) * 1990-10-17 1992-05-27 Mitsubishi Electric Corp 半導体記憶装置の出力回路
GB9209498D0 (en) 1992-05-01 1992-06-17 Univ Waterloo Multi-bit dac with dynamic element matching
US5305004A (en) 1992-09-29 1994-04-19 Texas Instruments Incorporated Digital to analog converter for sigma delta modulator
US5323158A (en) * 1993-04-06 1994-06-21 Analog Devices, Inc. Switched capacitor one-bit digital-to-analog converter
JP3334419B2 (ja) * 1995-04-20 2002-10-15 ソニー株式会社 ノイズ低減方法及びノイズ低減装置
JP3361222B2 (ja) * 1995-12-12 2003-01-07 シャープ株式会社 量子化回路
US5801657A (en) * 1997-02-05 1998-09-01 Stanford University Serial analog-to-digital converter using successive comparisons
US6768779B1 (en) 1997-04-02 2004-07-27 Bang & Olufsen Powerhouse A/S Pulse referenced control method for enhanced power amplification of a pulse modulated
JP3852721B2 (ja) 1997-07-31 2006-12-06 旭化成マイクロシステム株式会社 Ｄ／ａ変換器およびデルタシグマ型ｄ／ａ変換器
US5889482A (en) 1997-10-06 1999-03-30 Motorola Inc. Analog-to-digital converter using dither and method for converting analog signals to digital signals
US6326911B1 (en) 1997-11-19 2001-12-04 Texas Instruments Incorporated Method and apparatus for dithering idle channel tones in delta-sigma analog-to-digital converters
US6087969A (en) 1998-04-27 2000-07-11 Motorola, Inc. Sigma-delta modulator and method for digitizing a signal
US6304608B1 (en) * 1998-11-04 2001-10-16 Tai-Haur Kuo Multibit sigma-delta converters employing dynamic element matching with reduced baseband tones
US6011501A (en) 1998-12-31 2000-01-04 Cirrus Logic, Inc. Circuits, systems and methods for processing data in a one-bit format

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100716737B1 (ko) * 2005-08-20 2007-05-14 삼성전자주식회사 양자화 레벨에 디더 노이즈를 적용한 델타-시그마 변환기및 이를 이용한 델타-시그마 변환 방법
US7471223B2 (en) 2005-08-20 2008-12-30 Samsung Electronics Co., Ltd. Delta-sigma modulator circuits in which DITHER is added to the quantization levels of methods of operating the same

Also Published As

Publication number Publication date
EP1479169A2 (en) 2004-11-24
KR100893885B1 (ko) 2009-04-20
WO2003001675A2 (en) 2003-01-03
CN1593009A (zh) 2005-03-09
AU2002314406A1 (en) 2003-01-08
EP1479169A4 (en) 2005-04-20
WO2003001675A3 (en) 2004-09-10
CN100426677C (zh) 2008-10-15
US6473019B1 (en) 2002-10-29

Similar Documents

Publication Publication Date Title
KR100893885B1 (ko) 다중-비트 시그마-델타 변조기용의 디더링 및 다중-한계값생성 기능을 갖는 정전용량이 작고, 킥백 잡음이 낮은다중-레벨 양자화기 입력단
US7102557B1 (en) Switched capacitor DAC
US6426714B1 (en) Multi-level quantizer with current mode DEM switch matrices and separate DEM decision logic for a multibit sigma delta modulator
KR100367339B1 (ko) 디지탈논리게이트코어를갖는시그마-델타변환기
US5920273A (en) Digital-to-analog converter
US7423573B2 (en) Architecture combining a continuous-time stage with a switched-capacitor stage for digital-to-analog converters and low-pass filters
US6445318B1 (en) Method and apparatus for providing signal dependent dither generator for sigma-delta modulator
US20080238743A1 (en) Dither circuit and analog digital converter having dither circuit
EP2366221B1 (en) Amplifier with dither
US4866442A (en) Analog to digital converter employing delta-sigma modulation
US10284187B1 (en) High speed dynamic comparator with common mode stabilization
Falakshahi et al. A 14-bit, 10-Msamples/s D/A converter using multibit/spl Sigma//spl Delta/modulation
US6909394B2 (en) Quantizer for a sigma delta modulator, and sigma delta modulator
KR100384787B1 (ko) 디지털-아날로그 변환기
US6804697B2 (en) Circuit for precise measurement of the average value of the outputs of multiple circuit unit elements
US6208278B1 (en) System and method for logarithmic digital to analog conversion
KR20000029488A (ko) 디지털/아날로그변환기및시그마델타아날로그/디지털변환기
KR100766073B1 (ko) 단일 ｄａｃ 캐패시터를 이용한 멀티 비트 시그마 델타변조기 및 디지털 아날로그 변환기
US6628217B1 (en) Signal scaling scheme for a delta sigma modulator
JP2874218B2 (ja) Ａ−ｄコンバータ
JPS63267017A (ja) アナログ・デイジタル変換回路装置
Navin An analysis of a digitally self calibrated parallel pipelined analog-to-digital converter
van de Plassche et al. Introduction to high-speed digital-to-analog converter design
Elkafrawy Concept and design of a high speed current mode based SAR ADC
Falakshahi et al. A 14-bit, 5-MHz digital-to-analog converter using multi-bit/spl Sigma//spl Delta/modulation

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee