JP2874218B2 - Ａ−ｄコンバータ - Google Patents
Ａ−ｄコンバータInfo
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- JP2874218B2 JP2874218B2 JP1273450A JP27345089A JP2874218B2 JP 2874218 B2 JP2874218 B2 JP 2874218B2 JP 1273450 A JP1273450 A JP 1273450A JP 27345089 A JP27345089 A JP 27345089A JP 2874218 B2 JP2874218 B2 JP 2874218B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、Ａ−Ｄコンバータに関し、特に、いわゆる
トライステートバッファを用いた出力回路を帰還手段に
用いて成るＡ−Ｄコンバータに関する。
トライステートバッファを用いた出力回路を帰還手段に
用いて成るＡ−Ｄコンバータに関する。
本発明は、出力端子が中間電位にバイアスされたトラ
イステートバッファに入力デジタルデータを供給し、上
記入力デジタルデータの各ビット毎にイネーブルとディ
セーブルとを行うようにした出力回路により、歪みの無
い出力信号を供給できるようにしたものである。また、
本発明は、加算手段と、積分手段と、比較手段と、標本
化手段と、帰還手段とを有するＡ−Ｄコンバータにおい
て、上記帰還手段に出力端子が中間電位にバイアスされ
たトライステートバッファを用い、上記標本化器からの
出力信号の各ビット毎にイネーブルとディセーブルとを
行うことにより、上記積分手段等の遅延が回路特性に影
響を及ぼすことのないようにしたものである。
イステートバッファに入力デジタルデータを供給し、上
記入力デジタルデータの各ビット毎にイネーブルとディ
セーブルとを行うようにした出力回路により、歪みの無
い出力信号を供給できるようにしたものである。また、
本発明は、加算手段と、積分手段と、比較手段と、標本
化手段と、帰還手段とを有するＡ−Ｄコンバータにおい
て、上記帰還手段に出力端子が中間電位にバイアスされ
たトライステートバッファを用い、上記標本化器からの
出力信号の各ビット毎にイネーブルとディセーブルとを
行うことにより、上記積分手段等の遅延が回路特性に影
響を及ぼすことのないようにしたものである。
従来の出力回路として、例えばPDM（パルス密度変
調）方式を用いた出力回路が知られている。
調）方式を用いた出力回路が知られている。
このPDM方式を用いた出力回路は、供給される多ビッ
トのデジタルデータを、いわゆるノイズシェイピングに
より１ビットのデータ信号に変換する。この１ビットの
データ信号は、第５図（ａ）に示すような“1"と“0"の
２値のパルスの密度により該信号のレベルを表す。そし
て、このデータ信号は、例えば帯域制限をするLPF（ロ
ーパスフィルタ）を介して滑らかな連続するアナログ信
号に変換され出力される。
トのデジタルデータを、いわゆるノイズシェイピングに
より１ビットのデータ信号に変換する。この１ビットの
データ信号は、第５図（ａ）に示すような“1"と“0"の
２値のパルスの密度により該信号のレベルを表す。そし
て、このデータ信号は、例えば帯域制限をするLPF（ロ
ーパスフィルタ）を介して滑らかな連続するアナログ信
号に変換され出力される。
一方、従来のＡ−Ｄコンバータに使われてきた方式と
して、例えば積分型、逐次比較型、全並列型等があが、
これらのＡ−Ｄコンバータは、時とともに該Ａ−Ｄコン
バータに対する要求が高度になってきたため、ハードウ
ェアの規模が大きくなりすぎたり、S/Nの劣化等の問題
が生じ上記要求を満たすには至らなかった。
して、例えば積分型、逐次比較型、全並列型等があが、
これらのＡ−Ｄコンバータは、時とともに該Ａ−Ｄコン
バータに対する要求が高度になってきたため、ハードウ
ェアの規模が大きくなりすぎたり、S/Nの劣化等の問題
が生じ上記要求を満たすには至らなかった。
そこで、オーバーサンプリングを用いたデルタシグマ
（ΔΣ）方式のＡ−Ｄコンバータが用いられるようにな
ってきている。
（ΔΣ）方式のＡ−Ｄコンバータが用いられるようにな
ってきている。
第４図に１次のΔΣ方式のＡ−Ｄコンバータを示す。
この第４図に示すΔΣ方式のＡ−Ｄコンバータは、加
算器52と、積分器53と、比較器54と、標本化器56と、遅
延器58とを有しており、入力端子51からは入力アナログ
信号が供給されている。
算器52と、積分器53と、比較器54と、標本化器56と、遅
延器58とを有しており、入力端子51からは入力アナログ
信号が供給されている。
この入力アナログ信号は加算器52を介して積分器53に
供給され、該積分器53において積分され、比較器54に供
給される。比較器54に供給されたアナログ信号は、該比
較器54に端子55から別に供給されている所定レベルの基
準電圧と比較され、例えば該基準電圧より大きいレベル
のときは“1",基準電圧より小さいレベルのときは“0"
とされて２値化され、標本化器56に供給される。標本化
器56に供給された上記２値化信号は、別に端子57から供
給されるクロックによりサンプルされ、１ビットのデジ
タルデータ信号として遅延器58を介し上記加算器52に帰
還されると共に、出力端子59を介して取り出される。こ
の出力信号が、上記入力アナログ信号を１ビットのデジ
タルデータに変換した信号となっている。すなわち、上
記入力アナログ信号をＸ（ｚ）、積分器53の伝達関数を
Ｈ（ｚ）＝1/（１−ｚ-1）、比較器54での量子化誤差を
Ｑ（ｚ）とするとき、端子59から得られる出力信号Ｙ
（ｚ）は、 Ｙ（ｚ）＝Ｘ（ｚ）十（１−ｚ-1）Ｑ（ｚ）‥‥（１） となる。したがって、上記出力端子59を介して取り出さ
れるデジタル信号は、上記（１）式により信号Ｘ（ｚ）
と量子化誤差のＱ（ｚ）の１次差分をとった雑音の和と
なる。上記入力信号の電圧がある程度大きければ、標本
化器54で生ずる量子化誤差自体は略々自色であるが、上
記出力されるデジタル信号に現れる雑音は、周波数が高
いほど大きく周波数が低いところでは少なくなる。すな
わち、いわゆるノイズシェーピングを施すことにより、
雑音電力を高域側にシフトすることができ、出力される
デジタル信号を、例えばデジタルフィルタを介すことに
より、該デジタルフィルタで取り出したい周波数の近辺
では雑音が少なく、フィルタで遮断する高域側に雑音分
が集中するようになる。
供給され、該積分器53において積分され、比較器54に供
給される。比較器54に供給されたアナログ信号は、該比
較器54に端子55から別に供給されている所定レベルの基
準電圧と比較され、例えば該基準電圧より大きいレベル
のときは“1",基準電圧より小さいレベルのときは“0"
とされて２値化され、標本化器56に供給される。標本化
器56に供給された上記２値化信号は、別に端子57から供
給されるクロックによりサンプルされ、１ビットのデジ
タルデータ信号として遅延器58を介し上記加算器52に帰
還されると共に、出力端子59を介して取り出される。こ
の出力信号が、上記入力アナログ信号を１ビットのデジ
タルデータに変換した信号となっている。すなわち、上
記入力アナログ信号をＸ（ｚ）、積分器53の伝達関数を
Ｈ（ｚ）＝1/（１−ｚ-1）、比較器54での量子化誤差を
Ｑ（ｚ）とするとき、端子59から得られる出力信号Ｙ
（ｚ）は、 Ｙ（ｚ）＝Ｘ（ｚ）十（１−ｚ-1）Ｑ（ｚ）‥‥（１） となる。したがって、上記出力端子59を介して取り出さ
れるデジタル信号は、上記（１）式により信号Ｘ（ｚ）
と量子化誤差のＱ（ｚ）の１次差分をとった雑音の和と
なる。上記入力信号の電圧がある程度大きければ、標本
化器54で生ずる量子化誤差自体は略々自色であるが、上
記出力されるデジタル信号に現れる雑音は、周波数が高
いほど大きく周波数が低いところでは少なくなる。すな
わち、いわゆるノイズシェーピングを施すことにより、
雑音電力を高域側にシフトすることができ、出力される
デジタル信号を、例えばデジタルフィルタを介すことに
より、該デジタルフィルタで取り出したい周波数の近辺
では雑音が少なく、フィルタで遮断する高域側に雑音分
が集中するようになる。
しかし、上述の出力回路において、第５図（ａ）に示
すような出力信号波形は理想的な波形であり、実際に
は、例えば（ｂ）に示すようなオーバーシュートやリン
ギングの生じた波形となる。すなわち、第５図（ｂ）に
おいて、時刻ｔ1〜ｔ4間のように“1"が連続する場合、
時刻ｔ1〜ｔ2間には時刻ｔ1の時点でオーバーシュート6
0が生じ、時刻ｔ3〜ｔ4間には時刻ｔ4の時点でオーバー
シュート61が生じている。このため、これらのビットの
面積が増加しているのに対し、時刻ｔ2〜ｔ3間のビット
ではオーバーシュートが生じていないため面積が異なっ
たものとなってしまっていた。
すような出力信号波形は理想的な波形であり、実際に
は、例えば（ｂ）に示すようなオーバーシュートやリン
ギングの生じた波形となる。すなわち、第５図（ｂ）に
おいて、時刻ｔ1〜ｔ4間のように“1"が連続する場合、
時刻ｔ1〜ｔ2間には時刻ｔ1の時点でオーバーシュート6
0が生じ、時刻ｔ3〜ｔ4間には時刻ｔ4の時点でオーバー
シュート61が生じている。このため、これらのビットの
面積が増加しているのに対し、時刻ｔ2〜ｔ3間のビット
ではオーバーシュートが生じていないため面積が異なっ
たものとなってしまっていた。
また、上述のΔΣ方式のＡ−Ｄコンバータの積分器
は、SC（スイッチドキャパシタ）回路で実現することが
でき、この場合、上述したΔΣ方式のＡ−Ｄコンバータ
を離散系で構成できるという長所を有する反面、スイッ
チングノイズが信号処理に影響を及ぼすという問題があ
る。
は、SC（スイッチドキャパシタ）回路で実現することが
でき、この場合、上述したΔΣ方式のＡ−Ｄコンバータ
を離散系で構成できるという長所を有する反面、スイッ
チングノイズが信号処理に影響を及ぼすという問題があ
る。
一般的に積分器は第６図に示すようにオペアンプ53a,
抵抗53b及びコンデンサ53cを用いて構成することができ
る。
抵抗53b及びコンデンサ53cを用いて構成することができ
る。
このとき、積分器53の出力電圧をＶ0，入力電圧を
Ｖi，抵抗53bの抵抗値をR,コンデンサ53cの容量をC,サ
ンプリング周期をＴとすると、 Ｖ0（ｎ）＝Ｖ0（ｎ−１）−Ｖi（ｎ−１）T/（RC） よって、 伝達関数Ｈ（ｚ）は、 Ｈ（ｚ）＝Ｖ0（ｚ）/Vi（ｚ） ＝−T/（RC）・ｚ-1／（１−ｚ-1） であり、積分器として用いることができることが、上記
標本化器56の前まではアナログ信号処理であるため、積
分器53及び比較器54の回路の遅延がフィードバックルー
プ内の遅延時間とみなされ上式（１）を満足することが
できないという問題がある。
Ｖi，抵抗53bの抵抗値をR,コンデンサ53cの容量をC,サ
ンプリング周期をＴとすると、 Ｖ0（ｎ）＝Ｖ0（ｎ−１）−Ｖi（ｎ−１）T/（RC） よって、 伝達関数Ｈ（ｚ）は、 Ｈ（ｚ）＝Ｖ0（ｚ）/Vi（ｚ） ＝−T/（RC）・ｚ-1／（１−ｚ-1） であり、積分器として用いることができることが、上記
標本化器56の前まではアナログ信号処理であるため、積
分器53及び比較器54の回路の遅延がフィードバックルー
プ内の遅延時間とみなされ上式（１）を満足することが
できないという問題がある。
本発明は上述の課題に鑑みて成されたものであり、正
確な出力信号を供給することができるような出力回路を
用い、積分回路等の遅延が回路特性に影響を与えないよ
うなＡ−Ｄコンバータの提供を目的とする。
確な出力信号を供給することができるような出力回路を
用い、積分回路等の遅延が回路特性に影響を与えないよ
うなＡ−Ｄコンバータの提供を目的とする。
本発明にかかるＡ−Ｄコンバータは、デジタル化しよ
うとするアナログ信号が入力されるアナログ信号入力手
段と、上記アナログ信号と帰還信号とを加算して加算信
号を出力する加算手段と、上記加算手段からの上記加算
信号を積分し積分信号を出力する積分手段と、上記積分
手段からの上記積分信号を所定レベルの信号と比較する
比較手段と、上記比較手段からの出力信号を標本化して
デジタル信号を出力する標本化手段と、上記標本化手段
からの上記デジタル信号が入力されるスイッチ手段とを
備え、上記スイッチ手段は、上記デジタル信号が入力さ
れるデジタルデータ入力手段と、クロック信号が入力さ
れるクロック信号入力手段と、上記クロック信号に基づ
いて、上記デジタルデータの各ビット毎にイネーブルと
ディセーブルとを行うことによって上記デジタル信号を
補正し、補正デジタル信号を出力する補正デジタルデー
タ出力手段と、上記補正デジタルデータ出力手段に所望
のバイアスをかけるバイアス手段とを有し、上記補正デ
ジタルデータ出力手段からの出力を上記帰還信号として
上記加算手段に出力することにより、上述の課題を解決
する。
うとするアナログ信号が入力されるアナログ信号入力手
段と、上記アナログ信号と帰還信号とを加算して加算信
号を出力する加算手段と、上記加算手段からの上記加算
信号を積分し積分信号を出力する積分手段と、上記積分
手段からの上記積分信号を所定レベルの信号と比較する
比較手段と、上記比較手段からの出力信号を標本化して
デジタル信号を出力する標本化手段と、上記標本化手段
からの上記デジタル信号が入力されるスイッチ手段とを
備え、上記スイッチ手段は、上記デジタル信号が入力さ
れるデジタルデータ入力手段と、クロック信号が入力さ
れるクロック信号入力手段と、上記クロック信号に基づ
いて、上記デジタルデータの各ビット毎にイネーブルと
ディセーブルとを行うことによって上記デジタル信号を
補正し、補正デジタル信号を出力する補正デジタルデー
タ出力手段と、上記補正デジタルデータ出力手段に所望
のバイアスをかけるバイアス手段とを有し、上記補正デ
ジタルデータ出力手段からの出力を上記帰還信号として
上記加算手段に出力することにより、上述の課題を解決
する。
本発明にかかるＡ−Ｄコンバータは、加算手段、積分
手段、比較手段及び標本化手段を備えるいわゆるデルタ
シグマ（ΔΣ）形Ａ−Ｄコンバータの、標本化手段から
のデジタル信号を加算手段に帰還する帰還路中にスイッ
チ手段を設け、上記標本化器から供給されるデジタル信
号の各ビット毎にイネーブルとディセーブルとを行うこ
とにより、積分器等の遅延時間が回路特性に影響を与え
ないようにすることができる。
手段、比較手段及び標本化手段を備えるいわゆるデルタ
シグマ（ΔΣ）形Ａ−Ｄコンバータの、標本化手段から
のデジタル信号を加算手段に帰還する帰還路中にスイッ
チ手段を設け、上記標本化器から供給されるデジタル信
号の各ビット毎にイネーブルとディセーブルとを行うこ
とにより、積分器等の遅延時間が回路特性に影響を与え
ないようにすることができる。
以下、本発明にかかるＡ−Ｄコンバータの実施例につ
いて図面を参照しながら説明する。
いて図面を参照しながら説明する。
第１図は本発明に係るＡ−Ｄコンバータの実施例に用
いられる出力回路の具体例の回路図である。
いられる出力回路の具体例の回路図である。
この第１図において出力回路は、デジタル信号が供給
される端子１をトライステートバッファ３のデジタルデ
ータ信号入力端子3aに接続し、所定の時間毎にクロック
が供給される端子２を該トライステートバッファ３のク
ロック入力端子3bに接続している。
される端子１をトライステートバッファ３のデジタルデ
ータ信号入力端子3aに接続し、所定の時間毎にクロック
が供給される端子２を該トライステートバッファ３のク
ロック入力端子3bに接続している。
このトライステートバッファ３のアナログ信号出力端
子3cは端子８に接続されており、上記アナログ信号出力
端子3c及び端子８間に抵抗４及び抵抗６が接続されてい
る。この抵抗４及び抵抗６は直列接続されており、各抵
抗4,6の片端は、それぞれ電圧ＶD,VSが供給されている
端子５及び端子７に接続されている。
子3cは端子８に接続されており、上記アナログ信号出力
端子3c及び端子８間に抵抗４及び抵抗６が接続されてい
る。この抵抗４及び抵抗６は直列接続されており、各抵
抗4,6の片端は、それぞれ電圧ＶD,VSが供給されている
端子５及び端子７に接続されている。
次に動作説明をする。
上記端子１からは、例えばＡ−Ｄ（アナログ−デジタ
ル）コンバータ等からの第２図（ａ）に示すような、
“1"と“0"のいわゆる２値化されオーバーシュートが生
じたデジタルデータ信号が供給され、トライステートバ
ッファ３のデジタルデータ信号入力端子3aに供給され
る。
ル）コンバータ等からの第２図（ａ）に示すような、
“1"と“0"のいわゆる２値化されオーバーシュートが生
じたデジタルデータ信号が供給され、トライステートバ
ッファ３のデジタルデータ信号入力端子3aに供給され
る。
このトライステートバッファ３の出力は、例えば端子
５から抵抗４を介して電圧ＶDが、また、端子７から抵
抗６を介して電圧ＶSが印加されており中間電位
（Ｖref）にバイアスされている。
５から抵抗４を介して電圧ＶDが、また、端子７から抵
抗６を介して電圧ＶSが印加されており中間電位
（Ｖref）にバイアスされている。
そして、該トライステートバッファ３には、別にクロ
ック入力端子3aから端子２を介して第２図（ｂ）に示す
ような、例えば１サンプル間（ｔ1〜ｔ2,t2〜ｔ3,t3〜
ｔ4‥‥）で１周期のクロックが供給されており、供給
されたデジタルデータ信号を上記クロックのパルス幅
分、すなわち“1"が供給される間のみイネーブルし、次
のクロックが供給されるまでの間はディセーブルする。
このため、供給されるデジタルデータに“1"や“0"が連
続していても第２図（ｃ）に示すように上記１サンプル
間の出力信号は同じ面積となり、正確なレベルの出力信
号を出力端子８を介して供給することかできる。
ック入力端子3aから端子２を介して第２図（ｂ）に示す
ような、例えば１サンプル間（ｔ1〜ｔ2,t2〜ｔ3,t3〜
ｔ4‥‥）で１周期のクロックが供給されており、供給
されたデジタルデータ信号を上記クロックのパルス幅
分、すなわち“1"が供給される間のみイネーブルし、次
のクロックが供給されるまでの間はディセーブルする。
このため、供給されるデジタルデータに“1"や“0"が連
続していても第２図（ｃ）に示すように上記１サンプル
間の出力信号は同じ面積となり、正確なレベルの出力信
号を出力端子８を介して供給することかできる。
以上の説明から明らかなように本発明に係るＡ−Ｄコ
ンバータの実施の形態に用いられる出力回路は、他の方
式に比べて非常に簡単に達成でき、集積化に際して特別
な回路を必要とせず、正確な出力信号を供給することが
できる。
ンバータの実施の形態に用いられる出力回路は、他の方
式に比べて非常に簡単に達成でき、集積化に際して特別
な回路を必要とせず、正確な出力信号を供給することが
できる。
なお、上記トライステートバッファの代わりにアナロ
グスイッチ等を用いても良いこと等は勿論である。
グスイッチ等を用いても良いこと等は勿論である。
次に本発明にかかるＡ−Ｄコンバータの実施例の説明
をする。
をする。
第３図は本発明にかかるＡ−Ｄコンバータの実施例の
回路図である。なお、このＡ−Ｄコンバータには、上述
した出力回路を帰還手段として設けた。
回路図である。なお、このＡ−Ｄコンバータには、上述
した出力回路を帰還手段として設けた。
先ず、第３図において、Ａ−Ｄコンバータは、アナロ
グ信号の供給される入力端子11を抵抗12の片端と接続
し、該抵抗12のもう片端をアンプ13のアナログ信号入力
端子13aに接続している。
グ信号の供給される入力端子11を抵抗12の片端と接続
し、該抵抗12のもう片端をアンプ13のアナログ信号入力
端子13aに接続している。
このアンプ13の基準信号入力端子13bは、基準電圧が
供給されている端子14と接続されており、出力端子13c
は比較器15のアナログ信号入力端子15aに接続されてい
る。また、上記抵抗12と基準信号入力端子13b間にはコ
ンデンサ15の片端が挿入接続されており、上記出力端子
13cと比較器16のアナログ信号入力端子16aの間に該コン
デンサ15のもう片端が挿入接続されている。そして上記
抵抗12,アンプ13及びコンデンサ15で積分器17を構成し
ている。
供給されている端子14と接続されており、出力端子13c
は比較器15のアナログ信号入力端子15aに接続されてい
る。また、上記抵抗12と基準信号入力端子13b間にはコ
ンデンサ15の片端が挿入接続されており、上記出力端子
13cと比較器16のアナログ信号入力端子16aの間に該コン
デンサ15のもう片端が挿入接続されている。そして上記
抵抗12,アンプ13及びコンデンサ15で積分器17を構成し
ている。
比較器16の基準信号入力端子16bは、上記アナログ信
号入力端子13bと端子14との間に挿入接続されており、
出力端子16cは標本化器18に接続されている。
号入力端子13bと端子14との間に挿入接続されており、
出力端子16cは標本化器18に接続されている。
この標本化器18は、別にクロックが供給される端子19
と接続されており、デジタル信号を出力すべく出力端子
20と接続されている。
と接続されており、デジタル信号を出力すべく出力端子
20と接続されている。
トライステートバッファ21は、デジタル信号入力端子
21aが標本化器18と出力端子20との間に挿入接続されて
おり、クロック入力端子21bが標本化器18と端子19との
間に挿入接続されており、出力端子21cは抵抗22の片端
に接続されている。この抵抗22のもう片端は、上記抵抗
12とアンプ13のアナログ信号入力端子13aとの間に挿入
接続されている。
21aが標本化器18と出力端子20との間に挿入接続されて
おり、クロック入力端子21bが標本化器18と端子19との
間に挿入接続されており、出力端子21cは抵抗22の片端
に接続されている。この抵抗22のもう片端は、上記抵抗
12とアンプ13のアナログ信号入力端子13aとの間に挿入
接続されている。
そして、上記端子14と比較器16の基準信号入力端子16
bとの間に抵抗23の片端を接続し、上記抵抗22とトライ
ステートバッファ21の出力端子21cとの間に該抵抗23の
もう片端を挿入接続している。
bとの間に抵抗23の片端を接続し、上記抵抗22とトライ
ステートバッファ21の出力端子21cとの間に該抵抗23の
もう片端を挿入接続している。
次に動作説明をする。
先ず、入力端子11から供給されたアナログ信号は、抵
抗12、アンプ13及びコンデンサ15から成る積分器17によ
り積分され比較器16に供給される。
抗12、アンプ13及びコンデンサ15から成る積分器17によ
り積分され比較器16に供給される。
この比較器16に供給された積分処理されたアナログ信
号は、該比較器16に別に供給される上記アンプ13に基準
電圧として供給された基準電圧Ｖrefに基づいて、例え
ば“1"または“0"の、いわゆる２値信号とされ標本化器
18に供給される。
号は、該比較器16に別に供給される上記アンプ13に基準
電圧として供給された基準電圧Ｖrefに基づいて、例え
ば“1"または“0"の、いわゆる２値信号とされ標本化器
18に供給される。
標本化器18は、端子19から供給される、例えば第２図
（ｂ）に示すような１サンプル間で１周期のようなクロ
ックで上記２値化された信号をサンプルしデジタルデー
タ信号として出力する。
（ｂ）に示すような１サンプル間で１周期のようなクロ
ックで上記２値化された信号をサンプルしデジタルデー
タ信号として出力する。
このデジタルデータ信号は、帰還手段を構成するトラ
イステートバッファ21に供給される。
イステートバッファ21に供給される。
トライステートバッファ21には上記標本化器18に供給
されるクロックと同様のクロックが供給されており、上
記出力回路の実施例で述べたようにへ該トライステート
バッファ21は、出力が抵抗23を介して印加される電圧に
より、レベルがＶrefにバイアスされており、該トライ
ステートバッファ21は、供給されるデジタルデータ信号
を上記クロックが供給されている間のみ帰還信号として
イネーブルする。そして、次のクロックが供給されるま
での間はディセーブルする。このため、トライステート
バッファ21に供給されるデジタルデータ信号に“1"や
“0"が連続していても帰還信号は、第２図（ｃ）に示す
ように１サンプル間の面積が同じである正確なレベルの
帰還信号となり、抵抗22を介してフィードバックされ
る。
されるクロックと同様のクロックが供給されており、上
記出力回路の実施例で述べたようにへ該トライステート
バッファ21は、出力が抵抗23を介して印加される電圧に
より、レベルがＶrefにバイアスされており、該トライ
ステートバッファ21は、供給されるデジタルデータ信号
を上記クロックが供給されている間のみ帰還信号として
イネーブルする。そして、次のクロックが供給されるま
での間はディセーブルする。このため、トライステート
バッファ21に供給されるデジタルデータ信号に“1"や
“0"が連続していても帰還信号は、第２図（ｃ）に示す
ように１サンプル間の面積が同じである正確なレベルの
帰還信号となり、抵抗22を介してフィードバックされ
る。
この帰還信号は入力アナログ信号と加算され、上述の
信号処理が施され出力端子20を介してデジタルデータ信
号を取り出すことができる。
信号処理が施され出力端子20を介してデジタルデータ信
号を取り出すことができる。
すなわち、上記積分器17は入力されるアナログ信号の
レベルが基準電圧Ｖrefに等しい場合は出力を保持する
ため、帰還信号に対してクロック毎の上記“1"のときの
み積分動作を行うことになり、該クロックが“0"のとき
には積分器17の出力は保持されるため、積分器17,比較
器16等の回路の遅延の総和が上記１サンプル間の半分以
下（クロックが“1"のとき以内）であれば当該Ａ−Ｄコ
ンバータの回路動作に影響を与えないため上述の従来例
で述べた Ｙ（ｚ）＝Ｘ（ｚ）＋（１−ｚ-1）Ｑ（ｚ）‥‥（１） 式を満足することができる。
レベルが基準電圧Ｖrefに等しい場合は出力を保持する
ため、帰還信号に対してクロック毎の上記“1"のときの
み積分動作を行うことになり、該クロックが“0"のとき
には積分器17の出力は保持されるため、積分器17,比較
器16等の回路の遅延の総和が上記１サンプル間の半分以
下（クロックが“1"のとき以内）であれば当該Ａ−Ｄコ
ンバータの回路動作に影響を与えないため上述の従来例
で述べた Ｙ（ｚ）＝Ｘ（ｚ）＋（１−ｚ-1）Ｑ（ｚ）‥‥（１） 式を満足することができる。
以上の説明から明らかなように本発明にかかるＡ−Ｄ
コンバータは、ΔΣ方式におけるＡ−Ｄコンバータにお
いて、アナログ回路を用いる場合、サンプリング周期の
後半を積分出力が保持されるようにすることにより積分
器や比較器等の回路の遅延が回路特性に影響を与えない
ようにすることができる。また、アナログ積分器を用い
ることにより、SC（スイッチングキャパシタ）回路を用
いたときのようなスイッチングノイズ等の問題がなく良
好な回路特性を得ることができる。
コンバータは、ΔΣ方式におけるＡ−Ｄコンバータにお
いて、アナログ回路を用いる場合、サンプリング周期の
後半を積分出力が保持されるようにすることにより積分
器や比較器等の回路の遅延が回路特性に影響を与えない
ようにすることができる。また、アナログ積分器を用い
ることにより、SC（スイッチングキャパシタ）回路を用
いたときのようなスイッチングノイズ等の問題がなく良
好な回路特性を得ることができる。
本発明にかかるＡ−Ｄコンバータによれば、加算手
段、積分手段、比較手段及び標本化手段を備えるいわゆ
るデルタシグマ（ΔΣ）形Ａ−Ｄコンバータにおいて、
標本化手段からのデジタル信号を加算手段に帰還する帰
還路中にスイッチ手段を設け、上記標本化器から供給さ
れるデジタル信号の各ビット毎にイネーブルとディセー
ブルとを行うことにより、積分器や比較器等の遅延が回
路特性に影響を与えないようにすることができ、また、
アナログ積分器を用いることでSC（スイッチングキャパ
シタ）回路を用いたときのようなスイッチングノイズ等
の問題がなく良好な回路特性を得ることができる。
段、積分手段、比較手段及び標本化手段を備えるいわゆ
るデルタシグマ（ΔΣ）形Ａ−Ｄコンバータにおいて、
標本化手段からのデジタル信号を加算手段に帰還する帰
還路中にスイッチ手段を設け、上記標本化器から供給さ
れるデジタル信号の各ビット毎にイネーブルとディセー
ブルとを行うことにより、積分器や比較器等の遅延が回
路特性に影響を与えないようにすることができ、また、
アナログ積分器を用いることでSC（スイッチングキャパ
シタ）回路を用いたときのようなスイッチングノイズ等
の問題がなく良好な回路特性を得ることができる。
第１図は本発明にかかる出力回路の回路図、第２図は本
発明にかかる出力回路の実施例の動作を及び本発明にか
かるＡ−Ｄコンバータの実施例の動作を説明するための
タイムチャート、第３図は本発明にかかるＡ−Ｄコンバ
ータの実施例の回路図である。 第４図は、従来のＡ−Ｄコンバータの回路図、第５図は
従来のＡ−Ｄコンバータの動作を説明するためのフロー
チャート、第６図は積分器の具体的な回路図である。 3,21……トライステートバッファ 13……アンプ 16……比較器 18……標本化器
発明にかかる出力回路の実施例の動作を及び本発明にか
かるＡ−Ｄコンバータの実施例の動作を説明するための
タイムチャート、第３図は本発明にかかるＡ−Ｄコンバ
ータの実施例の回路図である。 第４図は、従来のＡ−Ｄコンバータの回路図、第５図は
従来のＡ−Ｄコンバータの動作を説明するためのフロー
チャート、第６図は積分器の具体的な回路図である。 3,21……トライステートバッファ 13……アンプ 16……比較器 18……標本化器
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−254025（ＪＰ，Ａ) 特開 昭57−101458（ＪＰ，Ａ) 特開 平２−65527（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03M 3/04
Claims (1)
- 【請求項１】デジタル化しようとするアナログ信号が入
力されるアナログ信号入力手段と、 上記アナログ信号と帰還信号とを加算して加算信号を出
力する加算手段と、 上記加算手段からの上記加算信号を積分し積分信号を出
力する積分手段と、 上記積分手段からの上記積分信号を所定レベルの信号と
比較する比較手段と、 上記比較手段からの出力信号を標本化してデジタル信号
を出力する標本化手段と、 上記標本化手段からの上記デジタル信号が入力されるス
イッチ手段と を備え、 上記スイッチ手段は、 上記デジタル信号が入力されるデジタルデータ入力手段
と、 クロック信号が入力されるクロック信号入力手段と、 上記クロック信号に基づいて、上記デジタルデータの各
ビット毎にイネーブルとディセーブルとを行うことによ
って上記デジタル信号を補正し、補正デジタル信号を出
力する補正デジタルデータ出力手段と、 上記補正デジタルデータ出力手段に所望のバイアスをか
けるバイアス手段と を有し、 上記補正デジタルデータ出力手段からの出力を上記帰還
信号として上記加算手段に出力することを特徴とするＡ
−Ｄコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1273450A JP2874218B2 (ja) | 1989-10-20 | 1989-10-20 | Ａ−ｄコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1273450A JP2874218B2 (ja) | 1989-10-20 | 1989-10-20 | Ａ−ｄコンバータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03135231A JPH03135231A (ja) | 1991-06-10 |
| JP2874218B2 true JP2874218B2 (ja) | 1999-03-24 |
Family
ID=17528084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1273450A Expired - Fee Related JP2874218B2 (ja) | 1989-10-20 | 1989-10-20 | Ａ−ｄコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2874218B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7079063B1 (en) * | 2005-04-18 | 2006-07-18 | Analog Devices, Inc. | System and method for tri-level logic data shuffling for oversampling data conversion |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB8804811D0 (en) * | 1988-03-01 | 1988-03-30 | Shaye Communications Ltd | Waveform encoder/decoder |
-
1989
- 1989-10-20 JP JP1273450A patent/JP2874218B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03135231A (ja) | 1991-06-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |