JPH07321661A - Ａ／ｄコンバータ - Google Patents
Ａ／ｄコンバータInfo
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- JPH07321661A JPH07321661A JP11576894A JP11576894A JPH07321661A JP H07321661 A JPH07321661 A JP H07321661A JP 11576894 A JP11576894 A JP 11576894A JP 11576894 A JP11576894 A JP 11576894A JP H07321661 A JPH07321661 A JP H07321661A
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Abstract
(57)【要約】
【目的】 より高いＳ／Ｎを得ることができるようにす
る。 【構成】 積分回路３５，４０，４５で、入力アナログ
信号とフィードバック信号とを積分した後、その積分出
力を、同時比較型Ａ／Ｄコンバータ４６において、４値
のデジタル信号に変換する。この４値のデジタル信号
は、２の補数デコーダ５４により、その絶対値が１より
大きい２の補数のデジタル信号に変換されるとともに、
ＰＷＭデコーダ５６によりＰＷＭ信号用のデータに変換
される。ＰＷＭデコーダ５６より出力されたデジタルデ
ータは、差動増幅器５９に入力され、その差が演算さ
れ、ＰＷＭ信号に変換される。このＰＷＭ信号が積分回
路３５，４０，４５にフィードバックされる。
る。 【構成】 積分回路３５，４０，４５で、入力アナログ
信号とフィードバック信号とを積分した後、その積分出
力を、同時比較型Ａ／Ｄコンバータ４６において、４値
のデジタル信号に変換する。この４値のデジタル信号
は、２の補数デコーダ５４により、その絶対値が１より
大きい２の補数のデジタル信号に変換されるとともに、
ＰＷＭデコーダ５６によりＰＷＭ信号用のデータに変換
される。ＰＷＭデコーダ５６より出力されたデジタルデ
ータは、差動増幅器５９に入力され、その差が演算さ
れ、ＰＷＭ信号に変換される。このＰＷＭ信号が積分回
路３５，４０，４５にフィードバックされる。
Description
【０００１】
【産業上の利用分野】本発明は、アナログ信号をデジタ
ル信号に変換するＡ／Ｄコンバータに関する。
ル信号に変換するＡ／Ｄコンバータに関する。
【０００２】
【従来の技術】図３は、従来のＡ／Ｄコンバータの一例
の構成を示している。アナログ信号は、加算器１に入力
され、複数ビットＤ／Ａコンバータ１１が出力する信号
と加算された後、積分回路２に供給され、積分される。
積分回路２の出力は、バッファアンプ３を介して加算器
４に入力され、Ｄ／Ａコンバータ１１の出力と加算され
る。加算器４の出力は、積分回路５に入力され、積分さ
れた後、バッファアンプ６を介して加算器７に入力され
る。
の構成を示している。アナログ信号は、加算器１に入力
され、複数ビットＤ／Ａコンバータ１１が出力する信号
と加算された後、積分回路２に供給され、積分される。
積分回路２の出力は、バッファアンプ３を介して加算器
４に入力され、Ｄ／Ａコンバータ１１の出力と加算され
る。加算器４の出力は、積分回路５に入力され、積分さ
れた後、バッファアンプ６を介して加算器７に入力され
る。
【０００３】加算器７は、バッファアンプ６からの入力
信号と、Ｄ／Ａコンバータ１１からの信号とを加算し、
積分回路８に出力する。積分回路８は、入力された信号
を積分し、複数ビット同時比較型Ａ／Ｄコンバータ９に
出力する。Ａ／Ｄコンバータ９は、入力されたアナログ
信号を複数の所定の基準レベルと同時に比較し、複数ビ
ットのデジタル信号として出力する。
信号と、Ｄ／Ａコンバータ１１からの信号とを加算し、
積分回路８に出力する。積分回路８は、入力された信号
を積分し、複数ビット同時比較型Ａ／Ｄコンバータ９に
出力する。Ａ／Ｄコンバータ９は、入力されたアナログ
信号を複数の所定の基準レベルと同時に比較し、複数ビ
ットのデジタル信号として出力する。
【０００４】Ａ／Ｄコンバータ９の出力は、遅延回路１
０により１サンプル分だけ遅延された後、Ｄ／Ａコンバ
ータ１１に入力され、Ｄ／Ａ変換される。Ｄ／Ａコンバ
ータ１１の出力が加算器１，４および７にそれぞれフィ
ードバックされる。
０により１サンプル分だけ遅延された後、Ｄ／Ａコンバ
ータ１１に入力され、Ｄ／Ａ変換される。Ｄ／Ａコンバ
ータ１１の出力が加算器１，４および７にそれぞれフィ
ードバックされる。
【０００５】これにより、所謂、ΔΣ変調器を用いたオ
ーバサンプリングＡ／Ｄ変換が行われ、そのデジタル信
号出力を、図示せぬ後段のデジタルデシメーションフィ
ルタでフィルタリングすることにより、例えば１６ビッ
トのデジタルデータを得ることができる。
ーバサンプリングＡ／Ｄ変換が行われ、そのデジタル信
号出力を、図示せぬ後段のデジタルデシメーションフィ
ルタでフィルタリングすることにより、例えば１６ビッ
トのデジタルデータを得ることができる。
【０００６】Ａ／Ｄコンバータ９、従って、Ｄ／Ａコン
バータ１１を、複数ビットではなく、１ビットの構成と
して、デジタル出力を＋１または−１とし、かつ、ΔΣ
変調器を２次以上の構成にした場合、アナログ信号の入
力レベルが大きくなり、それに対応して出力されるデジ
タル信号が＋１または−１に近くなると（ΔΣ変調器の
変調率が１に近づくと）、その信号波形が歪むことにな
る。そこで、例えば米国特許４８５１８４１号に開示さ
れているように、後段のデジタルデシメーションフィル
タにおいて、ゲインを１以上の値に設定しないと、良好
なフルスケール（±１）のデジタル信号を得ることがで
きない。
バータ１１を、複数ビットではなく、１ビットの構成と
して、デジタル出力を＋１または−１とし、かつ、ΔΣ
変調器を２次以上の構成にした場合、アナログ信号の入
力レベルが大きくなり、それに対応して出力されるデジ
タル信号が＋１または−１に近くなると（ΔΣ変調器の
変調率が１に近づくと）、その信号波形が歪むことにな
る。そこで、例えば米国特許４８５１８４１号に開示さ
れているように、後段のデジタルデシメーションフィル
タにおいて、ゲインを１以上の値に設定しないと、良好
なフルスケール（±１）のデジタル信号を得ることがで
きない。
【０００７】しかしながら、図３に示すように、Ａ／Ｄ
コンバータ９、従って、Ｄ／Ａコンバータ１１を複数ビ
ットの構成とすると、ΔΣ変調器が安定し、より高いＳ
／Ｎを得ることができる。
コンバータ９、従って、Ｄ／Ａコンバータ１１を複数ビ
ットの構成とすると、ΔΣ変調器が安定し、より高いＳ
／Ｎを得ることができる。
【０００８】即ち、Ａ／Ｄコンバータ９における量子化
ビットが１ビットでない場合、その精度が問題となるの
であるが、このＡ／Ｄコンバータ９に誤差があったとし
ても、その誤差を補正するように、ΔΣ変調器が動作す
るため、オーバサンプリングＡ／Ｄコンバータ全体とし
ての精度には影響が及ばない。
ビットが１ビットでない場合、その精度が問題となるの
であるが、このＡ／Ｄコンバータ９に誤差があったとし
ても、その誤差を補正するように、ΔΣ変調器が動作す
るため、オーバサンプリングＡ／Ｄコンバータ全体とし
ての精度には影響が及ばない。
【０００９】
【発明が解決しようとする課題】しかしながら、従来の
Ａ／Ｄコンバータにおいては、フィードバック用のＤ／
Ａコンバータ１１として、Ｒ−２Ｒ方式などの抵抗分割
のＤ／Ａコンバータを用いるようにしているため、抵抗
値のバラツキや経時変化に起因して、誤差が発生する。
Ａ／Ｄコンバータ９の誤差は、ΔΣ変調器の作用により
補償されるが、Ｄ／Ａコンバータ１１の誤差は、ΔΣ変
調器の作用によっては補償されず、その誤差がそのまま
Ａ／Ｄコンバータ全体の誤差となり、Ｓ／Ｎが悪化す
る。
Ａ／Ｄコンバータにおいては、フィードバック用のＤ／
Ａコンバータ１１として、Ｒ−２Ｒ方式などの抵抗分割
のＤ／Ａコンバータを用いるようにしているため、抵抗
値のバラツキや経時変化に起因して、誤差が発生する。
Ａ／Ｄコンバータ９の誤差は、ΔΣ変調器の作用により
補償されるが、Ｄ／Ａコンバータ１１の誤差は、ΔΣ変
調器の作用によっては補償されず、その誤差がそのまま
Ａ／Ｄコンバータ全体の誤差となり、Ｓ／Ｎが悪化す
る。
【００１０】本発明はこのような状況に鑑みてなされた
ものであり、より良好なＳ／Ｎが得られるようにするも
のである。
ものであり、より良好なＳ／Ｎが得られるようにするも
のである。
【００１１】
【課題を解決するための手段】本発明のＡ／Ｄコンバー
タは、入力信号を積分する積分手段（例えば図１の積分
回路３５，４０，４５）と、積分手段の出力を、所定の
周波数のサンプリングクロックで、所定の基準レベルと
比較し、デジタル信号を出力するＡ／Ｄ変換手段（例え
ば図１の同時比較型Ａ／Ｄコンバータ４６）と、Ａ／Ｄ
変換手段の出力をアナログ信号に変換し、積分手段にフ
ィードバックするＤ／Ａ変換手段（例えば図１のＰＷＭ
・Ｄ／Ａコンバータ６０）とを備えるＡ／Ｄコンバータ
において、Ｄ／Ａ変換手段は、Ａ／Ｄ変換手段における
サンプリングクロックより高い周波数のサンプリングク
ロックで、Ａ／Ｄ変換手段が出力するアナログ信号に対
応するＰＷＭ信号を生成し、積分手段に供給することを
特徴とする。
タは、入力信号を積分する積分手段（例えば図１の積分
回路３５，４０，４５）と、積分手段の出力を、所定の
周波数のサンプリングクロックで、所定の基準レベルと
比較し、デジタル信号を出力するＡ／Ｄ変換手段（例え
ば図１の同時比較型Ａ／Ｄコンバータ４６）と、Ａ／Ｄ
変換手段の出力をアナログ信号に変換し、積分手段にフ
ィードバックするＤ／Ａ変換手段（例えば図１のＰＷＭ
・Ｄ／Ａコンバータ６０）とを備えるＡ／Ｄコンバータ
において、Ｄ／Ａ変換手段は、Ａ／Ｄ変換手段における
サンプリングクロックより高い周波数のサンプリングク
ロックで、Ａ／Ｄ変換手段が出力するアナログ信号に対
応するＰＷＭ信号を生成し、積分手段に供給することを
特徴とする。
【００１２】Ａ／Ｄ変換手段には、積分手段の出力を、
複数の所定の基準レベルと同時に比較させ、複数ビット
のデジタル信号を出力させるようにするとともに、Ａ／
Ｄ変換手段の出力を、その絶対値が１より大きい値に変
換する絶対値変換手段（例えば図１の２の補数デコーダ
５４）をさらに設けることができる。
複数の所定の基準レベルと同時に比較させ、複数ビット
のデジタル信号を出力させるようにするとともに、Ａ／
Ｄ変換手段の出力を、その絶対値が１より大きい値に変
換する絶対値変換手段（例えば図１の２の補数デコーダ
５４）をさらに設けることができる。
【００１３】また、Ｄ／Ａ変換手段は、Ａ／Ｄ変換手段
の出力するデジタル信号をＰＷＭ信号に変換するデコー
ダ（例えば図１のＰＷＭデコーダ５６）と、デコーダの
出力を保持するシフトレジスタ（例えば図１のシフトレ
ジスタ５７，５８）と、シフトレジスタの出力の差を演
算する差動増幅器（例えば図１の差動増幅器５９）とに
より構成することができる。
の出力するデジタル信号をＰＷＭ信号に変換するデコー
ダ（例えば図１のＰＷＭデコーダ５６）と、デコーダの
出力を保持するシフトレジスタ（例えば図１のシフトレ
ジスタ５７，５８）と、シフトレジスタの出力の差を演
算する差動増幅器（例えば図１の差動増幅器５９）とに
より構成することができる。
【００１４】
【作用】上記構成のＡ／Ｄコンバータにおいては、同時
比較型Ａ／Ｄコンバータ４６の出力がＰＷＭ・Ｄ／Ａコ
ンバータ６０によりＰＷＭ信号に変換され、積分回路３
５，４０，４５にフィードバックされる。従って、Ｓ／
Ｎをより改善することが可能となる。
比較型Ａ／Ｄコンバータ４６の出力がＰＷＭ・Ｄ／Ａコ
ンバータ６０によりＰＷＭ信号に変換され、積分回路３
５，４０，４５にフィードバックされる。従って、Ｓ／
Ｎをより改善することが可能となる。
【００１５】
【実施例】図１は、本発明のＡ／Ｄコンバータの一実施
例の構成を示すブロック図である。この実施例において
は、３段に縦続接続された積分回路３５，４０，４５
に、入力信号とフィードバック信号とが、加算用抵抗３
１，３２，３６，３７，４１，４２を介して入力され、
積分されるようになされている。積分回路３５は、演算
増幅器３３とコンデンサ３４により構成され、積分回路
４０は、演算増幅器３８とコンデンサ３９により構成さ
れ、そして、積分回路４５は、演算増幅器４３とコンデ
ンサ４４により構成されている。
例の構成を示すブロック図である。この実施例において
は、３段に縦続接続された積分回路３５，４０，４５
に、入力信号とフィードバック信号とが、加算用抵抗３
１，３２，３６，３７，４１，４２を介して入力され、
積分されるようになされている。積分回路３５は、演算
増幅器３３とコンデンサ３４により構成され、積分回路
４０は、演算増幅器３８とコンデンサ３９により構成さ
れ、そして、積分回路４５は、演算増幅器４３とコンデ
ンサ４４により構成されている。
【００１６】積分回路４５の出力は、同時比較型Ａ／Ｄ
コンバータ４６に入力されている。同時比較型Ａ／Ｄコ
ンバータ４６は、３つのコンパレータ５１，５２，５３
と、これらのコンパレータに対して所定の基準電位を供
給する分圧抵抗４７乃至５０により構成されている。抵
抗４７乃至５０は、同一の抵抗値とされ、コンパレータ
５１，５２，５３に供給される基準電圧は、それぞれ所
定の電圧Ｖを１／４、１／２、または３／４に分圧した
値とされている。
コンバータ４６に入力されている。同時比較型Ａ／Ｄコ
ンバータ４６は、３つのコンパレータ５１，５２，５３
と、これらのコンパレータに対して所定の基準電位を供
給する分圧抵抗４７乃至５０により構成されている。抵
抗４７乃至５０は、同一の抵抗値とされ、コンパレータ
５１，５２，５３に供給される基準電圧は、それぞれ所
定の電圧Ｖを１／４、１／２、または３／４に分圧した
値とされている。
【００１７】コンパレータ５１乃至５３の出力は、２の
補数デコーダ５４に供給され、２の補数のデータに変換
された後、レジスタ５５を介してＡ／Ｄ変換出力とし
て、図示せぬ回路（例えば、デジタルデシメーションフ
ィルタ）に供給される。
補数デコーダ５４に供給され、２の補数のデータに変換
された後、レジスタ５５を介してＡ／Ｄ変換出力とし
て、図示せぬ回路（例えば、デジタルデシメーションフ
ィルタ）に供給される。
【００１８】また、コンパレータ５１乃至５３の出力
は、ＰＷＭ・Ｄ／Ａコンバータ６０に供給されている。
このＰＷＭ・Ｄ／Ａコンバータ６０は、コンパレータ５
１乃至５３の出力をＰＷＭ信号に変換するＰＷＭデコー
ダ５６と、ＰＷＭデコーダ５６の出力を順次保持するシ
フトレジスタ５７，５８と、シフトレジスタ５７，５８
の出力の差を演算する差動増幅器５９とにより構成され
ている。差動増幅器５９の出力は、抵抗６１並びに抵抗
３２，３７，４２を介して、それぞれ積分回路３５，４
０，４５にフィードバックされるようになされている。
は、ＰＷＭ・Ｄ／Ａコンバータ６０に供給されている。
このＰＷＭ・Ｄ／Ａコンバータ６０は、コンパレータ５
１乃至５３の出力をＰＷＭ信号に変換するＰＷＭデコー
ダ５６と、ＰＷＭデコーダ５６の出力を順次保持するシ
フトレジスタ５７，５８と、シフトレジスタ５７，５８
の出力の差を演算する差動増幅器５９とにより構成され
ている。差動増幅器５９の出力は、抵抗６１並びに抵抗
３２，３７，４２を介して、それぞれ積分回路３５，４
０，４５にフィードバックされるようになされている。
【００１９】クロック発生回路７１は、クロックＣＫ１
とＣＫ２を発生し、クロックＣＫ１を、同時比較型Ａ／
Ｄコンバータ４６、２の補数デコーダ５４およびレジス
タ５５に出力し、クロックＣＫ２を、ＰＷＭ・Ｄ／Ａコ
ンバータ６０に出力している。クロックＣＫ２の周波数
は、クロックＣＫ１の周波数の４倍の周波数とされてい
る。即ち、ＰＷＭ・Ｄ／Ａコンバータ６０において、オ
ーバサンプリングが行われるようになされている。
とＣＫ２を発生し、クロックＣＫ１を、同時比較型Ａ／
Ｄコンバータ４６、２の補数デコーダ５４およびレジス
タ５５に出力し、クロックＣＫ２を、ＰＷＭ・Ｄ／Ａコ
ンバータ６０に出力している。クロックＣＫ２の周波数
は、クロックＣＫ１の周波数の４倍の周波数とされてい
る。即ち、ＰＷＭ・Ｄ／Ａコンバータ６０において、オ
ーバサンプリングが行われるようになされている。
【００２０】次に、その動作について説明する。入力さ
れたアナログ信号は、差動増幅器５９が出力するフィー
ドバック信号と、抵抗３１と３２を介して加算され、積
分回路３５により積分される。積分回路３５の出力は、
フィードバック信号と、抵抗３６と３７を介して加算さ
れ、積分回路４０に入力され、積分される。積分回路４
０の出力は、差動増幅器５９の出力と、さらに抵抗４１
と４２を介して加算され、積分回路４５に入力され、積
分される。
れたアナログ信号は、差動増幅器５９が出力するフィー
ドバック信号と、抵抗３１と３２を介して加算され、積
分回路３５により積分される。積分回路３５の出力は、
フィードバック信号と、抵抗３６と３７を介して加算さ
れ、積分回路４０に入力され、積分される。積分回路４
０の出力は、差動増幅器５９の出力と、さらに抵抗４１
と４２を介して加算され、積分回路４５に入力され、積
分される。
【００２１】積分回路４５の出力するアナログ信号は、
同時比較型Ａ／Ｄコンバータ４６のコンパレータ５１乃
至５３の非反転入力端子に供給される。コンパレータ５
１乃至５３の反転入力端子には、それぞれＶ／４、Ｖ／
２、３Ｖ／４の基準電圧が供給されている。
同時比較型Ａ／Ｄコンバータ４６のコンパレータ５１乃
至５３の非反転入力端子に供給される。コンパレータ５
１乃至５３の反転入力端子には、それぞれＶ／４、Ｖ／
２、３Ｖ／４の基準電圧が供給されている。
【００２２】従って、積分回路４５の出力するアナログ
信号のレベルが、３Ｖ／４より大きいとき、コンパレー
タ５１乃至５３の出力Ｃ０，Ｃ１，Ｃ２は、それぞれ全
て１となる。アナログ信号のレベルがＶ／２乃至３Ｖ／
４の範囲の大きさであるとき、コンパレータ５３の出力
Ｃ２が０となり、コンパレータ５２と５１の出力Ｃ１，
Ｃ０は、それぞれ１となる。また、アナログ信号のレベ
ルがＶ／４乃至Ｖ／２の範囲の大きさであるとき、コン
パレータ５３と５２の出力Ｃ２，Ｃ１が０となり、コン
パレータ５１の出力Ｃ０が１となる。さらにまた、アナ
ログ信号のレベルがＶ／４より小さいとき、コンパレー
タ５３乃至５１の出力Ｃ２，Ｃ１，Ｃ０は、全て０とな
る。
信号のレベルが、３Ｖ／４より大きいとき、コンパレー
タ５１乃至５３の出力Ｃ０，Ｃ１，Ｃ２は、それぞれ全
て１となる。アナログ信号のレベルがＶ／２乃至３Ｖ／
４の範囲の大きさであるとき、コンパレータ５３の出力
Ｃ２が０となり、コンパレータ５２と５１の出力Ｃ１，
Ｃ０は、それぞれ１となる。また、アナログ信号のレベ
ルがＶ／４乃至Ｖ／２の範囲の大きさであるとき、コン
パレータ５３と５２の出力Ｃ２，Ｃ１が０となり、コン
パレータ５１の出力Ｃ０が１となる。さらにまた、アナ
ログ信号のレベルがＶ／４より小さいとき、コンパレー
タ５３乃至５１の出力Ｃ２，Ｃ１，Ｃ０は、全て０とな
る。
【００２３】即ち、同時比較型Ａ／Ｄコンバータ４６の
出力（Ｃ２，Ｃ１，Ｃ０）は、（１１１），（０１
１），（００１）または（０００）の４値のデジタルデ
ータのいずれかとなる。
出力（Ｃ２，Ｃ１，Ｃ０）は、（１１１），（０１
１），（００１）または（０００）の４値のデジタルデ
ータのいずれかとなる。
【００２４】２の補数デコーダ５４は、このデジタルデ
ータを、図２に示すように、＋３，＋１，−１または−
３の２の補数の値に変換し、レジスタ５５に出力する。
ータを、図２に示すように、＋３，＋１，−１または−
３の２の補数の値に変換し、レジスタ５５に出力する。
【００２５】即ち、同時比較型Ａ／Ｄコンバータ４６の
出力（Ｃ２，Ｃ１，Ｃ０）が、それぞれ（１１１），
（０１１），（００１）または（０００）であるとき、
２の補数デコーダ５４の出力（Ｑ２，Ｑ１，Ｑ０）は、
それぞれ（０１１）（＋３），（００１）（＋１），
（１１１）（−１）または（１０１）（−３）となる。
出力（Ｃ２，Ｃ１，Ｃ０）が、それぞれ（１１１），
（０１１），（００１）または（０００）であるとき、
２の補数デコーダ５４の出力（Ｑ２，Ｑ１，Ｑ０）は、
それぞれ（０１１）（＋３），（００１）（＋１），
（１１１）（−１）または（１０１）（−３）となる。
【００２６】一方、ＰＷＭ・Ｄ／Ａコンバータ６０のＰ
ＷＭデコーダ５６は、同時比較型Ａ／Ｄコンバータ４６
のコンパレータ５３，５２，５１が出力する３ビットの
データを、図２に示すように、２つのＰＷＭ信号Ｐ，Ｎ
に変換し、出力する。
ＷＭデコーダ５６は、同時比較型Ａ／Ｄコンバータ４６
のコンパレータ５３，５２，５１が出力する３ビットの
データを、図２に示すように、２つのＰＷＭ信号Ｐ，Ｎ
に変換し、出力する。
【００２７】即ち、コンパレータ出力（Ｃ２，Ｃ１，Ｃ
０）が、（１１１）であるとき、ＰＷＭ信号のＰ信号の
第１相乃至第４相の出力は、それぞれ（００００）とさ
れ、Ｎ信号は、（１１１０）とされる。コンパレータ出
力（Ｃ２，Ｃ１，Ｃ０）が（０１１）であるとき、ＰＷ
Ｍ信号のＰ信号は（１０００）とされ、Ｎ信号は（１１
００）とされる。また、コンパレータ出力（Ｃ２，Ｃ
１，Ｃ０）が（００１）であるとき、ＰＷＭ信号のＰ信
号は（１１００）とされ、Ｎ信号は（１０００）とされ
る。さらに、コンパレータ出力（Ｃ２，Ｃ１，Ｃ０）が
（０００）であるとき、ＰＷＭ信号のＰ信号は（１１１
０）とされ、Ｎ信号は（００００）とされる。
０）が、（１１１）であるとき、ＰＷＭ信号のＰ信号の
第１相乃至第４相の出力は、それぞれ（００００）とさ
れ、Ｎ信号は、（１１１０）とされる。コンパレータ出
力（Ｃ２，Ｃ１，Ｃ０）が（０１１）であるとき、ＰＷ
Ｍ信号のＰ信号は（１０００）とされ、Ｎ信号は（１１
００）とされる。また、コンパレータ出力（Ｃ２，Ｃ
１，Ｃ０）が（００１）であるとき、ＰＷＭ信号のＰ信
号は（１１００）とされ、Ｎ信号は（１０００）とされ
る。さらに、コンパレータ出力（Ｃ２，Ｃ１，Ｃ０）が
（０００）であるとき、ＰＷＭ信号のＰ信号は（１１１
０）とされ、Ｎ信号は（００００）とされる。
【００２８】ＰＷＭデコーダ５６が出力するＰＷＭ信号
のうち、Ｐ信号はシフトレジスタ５７を介して、また、
Ｎ信号はシフトレジスタ５８を介して、それぞれ順次差
動増幅器５９に入力される。差動増幅器５９は、シフト
レジスタ５７と５８を介して、その非反転入力端子と反
転入力端子に入力されるＰ信号とＮ信号の差（Ｐ−Ｎ）
を演算し、図２に示すようなＰＷＭ信号を生成する。
のうち、Ｐ信号はシフトレジスタ５７を介して、また、
Ｎ信号はシフトレジスタ５８を介して、それぞれ順次差
動増幅器５９に入力される。差動増幅器５９は、シフト
レジスタ５７と５８を介して、その非反転入力端子と反
転入力端子に入力されるＰ信号とＮ信号の差（Ｐ−Ｎ）
を演算し、図２に示すようなＰＷＭ信号を生成する。
【００２９】即ち、Ｐ信号が（００００）であり、Ｎ信
号が（１１１０）であるとき、第１相乃至第４相におけ
るレベルが（−１，−１，−１，０）のＰＷＭ信号とな
り、Ｐ信号が（１０００）であり、Ｎ信号が（１１０
０）であるとき、（０，−１，０，０）のＰＷＭ信号と
なる。また、Ｐ信号が（１１００）であり、Ｎ信号が
（１０００）であるとき、（０，＋１，０，０）のＰＷ
Ｍ信号となり、Ｐ信号が（１１１０）であり、Ｎ信号が
（００００）であるとき、（１，１，１，０）のＰＷＭ
信号となる。この＋１を例えば＋５Ｖ、−１を−５Ｖ、
０を０Ｖの、それぞれ各レベルに対応させることができ
る。
号が（１１１０）であるとき、第１相乃至第４相におけ
るレベルが（−１，−１，−１，０）のＰＷＭ信号とな
り、Ｐ信号が（１０００）であり、Ｎ信号が（１１０
０）であるとき、（０，−１，０，０）のＰＷＭ信号と
なる。また、Ｐ信号が（１１００）であり、Ｎ信号が
（１０００）であるとき、（０，＋１，０，０）のＰＷ
Ｍ信号となり、Ｐ信号が（１１１０）であり、Ｎ信号が
（００００）であるとき、（１，１，１，０）のＰＷＭ
信号となる。この＋１を例えば＋５Ｖ、−１を−５Ｖ、
０を０Ｖの、それぞれ各レベルに対応させることができ
る。
【００３０】上述したように、ＰＷＭ・Ｄ／Ａコンバー
タ６０に供給されるクロックＣＫ２は、同時比較型Ａ／
Ｄコンバータ４６、２の補数デコーダ５４、レジスタ５
５に供給されるクロックＣＫ１の４倍の周波数（１／４
の周期）の信号であるから、この１周期分（第１相乃至
第４相の信号）が、積分回路３５，４０，４５にフィー
ドバックされる。従って、これらの積分回路において、
ＰＷＭ信号の平均値が積分されることになる。
タ６０に供給されるクロックＣＫ２は、同時比較型Ａ／
Ｄコンバータ４６、２の補数デコーダ５４、レジスタ５
５に供給されるクロックＣＫ１の４倍の周波数（１／４
の周期）の信号であるから、この１周期分（第１相乃至
第４相の信号）が、積分回路３５，４０，４５にフィー
ドバックされる。従って、これらの積分回路において、
ＰＷＭ信号の平均値が積分されることになる。
【００３１】以上のようにして、フィードバック用のＤ
／Ａコンバータ６０の精度がクロックの時間軸に対応し
て決定されるため、従来の抵抗を用いた場合におけるト
リミングなどの加工が不要となり、高精度のＡ／Ｄコン
バータを実現することが可能となる。
／Ａコンバータ６０の精度がクロックの時間軸に対応し
て決定されるため、従来の抵抗を用いた場合におけるト
リミングなどの加工が不要となり、高精度のＡ／Ｄコン
バータを実現することが可能となる。
【００３２】また、Ａ／Ｄコンバータ４６、従って、Ｄ
／Ａコンバータ６０を複数ビット構成とするようにした
ため、Ａ／Ｄ変換動作を安定して動作させることができ
るとともに、より低いオーバサンプリングレートで、高
いＳ／Ｎを実現することができる。
／Ａコンバータ６０を複数ビット構成とするようにした
ため、Ａ／Ｄ変換動作を安定して動作させることができ
るとともに、より低いオーバサンプリングレートで、高
いＳ／Ｎを実現することができる。
【００３３】さらにまた、Ａ／Ｄコンバータ４６の最大
（絶対値）出力を、±１（（００１）または（１１
１））ではなく、±３（（０１１）または（１０１））
として出力するようにしたので、ΔΣ変調器を２次以上
の構成にし、かつ、図示せぬ後段のデジタルデシメーシ
ョンフィルタのゲインが１以下であったとしても、±１
の範囲においては、歪の無いデジタルデータを得ること
ができる。従って、この±１の範囲のデジタルデータだ
けを実質的に用いるようにすることで、フルスケール
（±１）においても、歪の無いデータを得ることが可能
となる。
（絶対値）出力を、±１（（００１）または（１１
１））ではなく、±３（（０１１）または（１０１））
として出力するようにしたので、ΔΣ変調器を２次以上
の構成にし、かつ、図示せぬ後段のデジタルデシメーシ
ョンフィルタのゲインが１以下であったとしても、±１
の範囲においては、歪の無いデジタルデータを得ること
ができる。従って、この±１の範囲のデジタルデータだ
けを実質的に用いるようにすることで、フルスケール
（±１）においても、歪の無いデータを得ることが可能
となる。
【００３４】
【発明の効果】以上の如く、本発明のＡ／Ｄコンバータ
によれば、Ａ／Ｄ変換手段が出力するアナログ信号に対
応するＰＷＭ信号を生成し、積分手段に供給するように
したので、簡単な構成で高いＳ／Ｎを実現することがで
きる。
によれば、Ａ／Ｄ変換手段が出力するアナログ信号に対
応するＰＷＭ信号を生成し、積分手段に供給するように
したので、簡単な構成で高いＳ／Ｎを実現することがで
きる。
【図１】本発明のＡ／Ｄコンバータの一実施例の構成を
示すブロック図である。
示すブロック図である。
【図２】図１の実施例における各部の入出力を説明する
図である。
図である。
【図３】従来のＡ／Ｄコンバータの一例の構成を示すブ
ロック図である。
ロック図である。
１ 加算器 ２ 積分回路 ３ バッファアンプ ４ 加算器 ５ 積分回路 ６ バッファアンプ ７ 加算器 ８ 積分回路 ９ 複数ビット同時比較型Ａ／Ｄコンバータ １０ 遅延回路 １１ 複数ビットＤ／Ａコンバータ ３５，４０，４５ 積分回路 ４６ 同時比較型Ａ／Ｄコンバータ ５１乃至５３ コンパレータ ５４ ２の補数デコーダ ５５ レジスタ ５６ ＰＷＭデコーダ ５７，５８ シフトレジスタ ５９ 差動増幅器 ６０ ＰＷＭ・Ｄ／Ａコンバータ ７１ クロック発生回路
Claims (3)
- 【請求項１】 入力信号を積分する積分手段と、 前記積分手段の出力を、所定の周波数のサンプリングク
ロックで、所定の基準レベルと比較し、デジタル信号を
出力するＡ／Ｄ変換手段と、 前記Ａ／Ｄ変換手段の出力をアナログ信号に変換し、前
記積分手段にフィードバックするＤ／Ａ変換手段とを備
えるＡ／Ｄコンバータにおいて、 前記Ｄ／Ａ変換手段は、前記Ａ／Ｄ変換手段におけるサ
ンプリングクロックより高い周波数のサンプリングクロ
ックで、前記Ａ／Ｄ変換手段が出力するアナログ信号に
対応するＰＷＭ信号を生成し、前記積分手段に供給する
ことを特徴とするＡ／Ｄコンバータ。 - 【請求項２】 前記Ａ／Ｄ変換手段は、前記積分手段の
出力を、複数の所定の基準レベルと同時に比較し、複数
ビットのデジタル信号を出力し、 前記Ａ／Ｄ変換手段の出力を、その絶対値が１より大き
い値に変換する絶対値変換手段をさらに備えることを特
徴とする請求項１に記載のＡ／Ｄコンバータ。 - 【請求項３】 前記Ｄ／Ａ変換手段は、 前記Ａ／Ｄ変換手段の出力するデジタル信号をＰＷＭ信
号に変換するデコーダと、 前記デコーダの出力を保持するシフトレジスタと、 前記シフトレジスタの出力の差を演算する差動増幅器と
を備えることを特徴とする請求項２または３に記載のＡ
／Ｄコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11576894A JP3230227B2 (ja) | 1994-05-30 | 1994-05-30 | Ａ／ｄコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11576894A JP3230227B2 (ja) | 1994-05-30 | 1994-05-30 | Ａ／ｄコンバータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07321661A true JPH07321661A (ja) | 1995-12-08 |
| JP3230227B2 JP3230227B2 (ja) | 2001-11-19 |
Family
ID=14670578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11576894A Expired - Fee Related JP3230227B2 (ja) | 1994-05-30 | 1994-05-30 | Ａ／ｄコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3230227B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6642875B2 (en) | 2001-12-26 | 2003-11-04 | Mitsubishi Denki Kabushiki Kaisha | PWM converting circuit, D/A converter and PWM converting method with improved resolution |
| WO2011131202A1 (en) * | 2010-04-23 | 2011-10-27 | Pr Electronics A/S | A delta sigma modulator |
-
1994
- 1994-05-30 JP JP11576894A patent/JP3230227B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6642875B2 (en) | 2001-12-26 | 2003-11-04 | Mitsubishi Denki Kabushiki Kaisha | PWM converting circuit, D/A converter and PWM converting method with improved resolution |
| WO2011131202A1 (en) * | 2010-04-23 | 2011-10-27 | Pr Electronics A/S | A delta sigma modulator |
| US8803717B2 (en) | 2010-04-23 | 2014-08-12 | Pr Electronics A/S | Delta sigma modulator |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3230227B2 (ja) | 2001-11-19 |
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Legal Events
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|---|---|---|---|
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