JP2001345700A - Ａ／ｄ変換回路 - Google Patents
Ａ／ｄ変換回路Info
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- H03M1/48—Servo-type converters
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- Theoretical Computer Science (AREA)
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- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】
【課題】 オーディオ用の高性能のＡ／Ｄ変換回路を提
供すること 【解決手段】 複数ビットのディジタル信号をアナログ
信号に変換するＤ／Ａ変換回路１０と、入力アナログ信
号と、ディジタル積分回路１４の出力信号を入力信号と
しＤ／Ａ変換回路１０のアナログ出力信号とを比較し、
比較結果に応じた１ビットデータを出力するコンパレー
タ１２と、コンパレータ１２から出力される１ビットデ
ータを取り込み、ディジタル積分し、複数ビットのディ
ジタル信号を出力するディジタル積分回路１４とを有す
る。
供すること 【解決手段】 複数ビットのディジタル信号をアナログ
信号に変換するＤ／Ａ変換回路１０と、入力アナログ信
号と、ディジタル積分回路１４の出力信号を入力信号と
しＤ／Ａ変換回路１０のアナログ出力信号とを比較し、
比較結果に応じた１ビットデータを出力するコンパレー
タ１２と、コンパレータ１２から出力される１ビットデ
ータを取り込み、ディジタル積分し、複数ビットのディ
ジタル信号を出力するディジタル積分回路１４とを有す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、Ａ／Ｄ変換回路に
係り、特にオーディオ信号の信号処理に使用するに好適
な高性能のＡ／Ｄ変換回路に関する。
係り、特にオーディオ信号の信号処理に使用するに好適
な高性能のＡ／Ｄ変換回路に関する。
【０００２】
【従来の技術】従来のこの種の高性能のＡ／Ｄ変換回路
としては、逐次比較方式Ａ／Ｄ変換回路、オーバーサン
プリング方式のものとしてΔ変調方式Ａ／Ｄ変換回路、
ΔΣ変調方式Ａ／Ｄ変換回路がある。図４に逐次比較方
式Ａ／Ｄ変換回路の構成を示す。同図において、逐次比
較方式Ａ／Ｄ変換回路は、サンプリングホールド回路
（Ｓ／Ｈ）４０と、Ｄ／Ａ変換回路（ＤＡＣ）４２と、
逐次比較レジスタ４４と、サンプリングホールド回路
（Ｓ／Ｈ）４０の出力信号とＤ／Ａ変換回路（ＤＡＣ）
４２のアナログ出力を比較するコンパレータ４６とを有
している。
としては、逐次比較方式Ａ／Ｄ変換回路、オーバーサン
プリング方式のものとしてΔ変調方式Ａ／Ｄ変換回路、
ΔΣ変調方式Ａ／Ｄ変換回路がある。図４に逐次比較方
式Ａ／Ｄ変換回路の構成を示す。同図において、逐次比
較方式Ａ／Ｄ変換回路は、サンプリングホールド回路
（Ｓ／Ｈ）４０と、Ｄ／Ａ変換回路（ＤＡＣ）４２と、
逐次比較レジスタ４４と、サンプリングホールド回路
（Ｓ／Ｈ）４０の出力信号とＤ／Ａ変換回路（ＤＡＣ）
４２のアナログ出力を比較するコンパレータ４６とを有
している。
【０００３】逐次比較方式Ａ／Ｄ変換回路は、入力端子
１００から入力されたアナログ信号がサンプルホールド
回路４０により保持され、一方、逐次比較レジスタ４４
によりＤ／Ａ変換回路４２のＭＳＢをＭＳＢ＝１とし、
このＤ／Ａ変換回路４２の出力とサンプルホールド回路
４０の出力とがコンパレータ４６により比較される。Ｄ
／Ａ変換回路４２の出力がサンプルホールド回路４０の
出力より大きい場合には、ＭＳＢ＝１、小さい場合には
ＭＳＢ＝０に固定し、Ｄ／Ａ変換回路４２の１ビット目
の出力が決定される。コンパレータ４６におけるこの比
較動作はＤ／Ａ変換回路４２の出力におけるＭＳＢから
ＬＳＢまで、繰り返し行われ、サンプルホールド回路４
０の出力とＤ／Ａ変換回路４２の出力とが一致した時点
におけるＤ／Ａ変換回路４２と連動する逐次比較レジス
タ４４のディジタル出力が、この逐次比較方式Ａ／Ｄ変
換回路の出力となる。
１００から入力されたアナログ信号がサンプルホールド
回路４０により保持され、一方、逐次比較レジスタ４４
によりＤ／Ａ変換回路４２のＭＳＢをＭＳＢ＝１とし、
このＤ／Ａ変換回路４２の出力とサンプルホールド回路
４０の出力とがコンパレータ４６により比較される。Ｄ
／Ａ変換回路４２の出力がサンプルホールド回路４０の
出力より大きい場合には、ＭＳＢ＝１、小さい場合には
ＭＳＢ＝０に固定し、Ｄ／Ａ変換回路４２の１ビット目
の出力が決定される。コンパレータ４６におけるこの比
較動作はＤ／Ａ変換回路４２の出力におけるＭＳＢから
ＬＳＢまで、繰り返し行われ、サンプルホールド回路４
０の出力とＤ／Ａ変換回路４２の出力とが一致した時点
におけるＤ／Ａ変換回路４２と連動する逐次比較レジス
タ４４のディジタル出力が、この逐次比較方式Ａ／Ｄ変
換回路の出力となる。
【０００４】オーバサンプリング方式の高性能Ａ／Ｄ変
換回路として、従来のΔ変調方式Ａ／Ｄ変換回路の構成
を図５に示す。同図において、Δ変調方式Ａ／Ｄ変換回
路は、基準電圧（図５では接地電圧）と加算回路５２の
出力電圧とを比較し、比較結果に基づいて１ビットのデ
ィジタルデータを出力するコンパレータ５０と、コンパ
レータ５０の出力である１ビットのディジタルデータを
入力とするＤ／Ａ変換回路５４と、Ｄ／Ａ変換回路５４
のアナログ出力を積分するアナログ積分回路５６と、ア
ナログ積分回路５６の積分出力を反転する反転回路５７
と、入力端子１０１から入力されるアナログ入力電圧と
前記反転回路５７の反転出力とを加算する加算回路５２
とを有している。
換回路として、従来のΔ変調方式Ａ／Ｄ変換回路の構成
を図５に示す。同図において、Δ変調方式Ａ／Ｄ変換回
路は、基準電圧（図５では接地電圧）と加算回路５２の
出力電圧とを比較し、比較結果に基づいて１ビットのデ
ィジタルデータを出力するコンパレータ５０と、コンパ
レータ５０の出力である１ビットのディジタルデータを
入力とするＤ／Ａ変換回路５４と、Ｄ／Ａ変換回路５４
のアナログ出力を積分するアナログ積分回路５６と、ア
ナログ積分回路５６の積分出力を反転する反転回路５７
と、入力端子１０１から入力されるアナログ入力電圧と
前記反転回路５７の反転出力とを加算する加算回路５２
とを有している。
【０００５】上記Δ変調方式Ａ／Ｄ変換回路は、コンパ
レータ５０において、基準電圧と加算回路５２の出力信
号との大小比較に応じて、「１」または「０」の１ビッ
トのディジタルデータが出力され、この１ビットのディ
ジタルデータがＤ／Ａ変換回路５４によりアナログ信号
に変換され、さらにこのアナログ信号がアナログ積分回
路５６により積分され、反転回路５７に出力される。反
転回路５７ではアナログ積分回路５６の積分出力を反転
し、この反転出力が加算回路５２で入力端子１０１より
入力されるアナログ入力電圧に加算され、この加算出力
がコンパレータ５０により基準電圧と比較される。この
ように、入力端子１０１から入力されるアナログ入力電
圧とアナログ積分回路５６の出力信号との信号レベルが
一致するまで上記コンパレータ５０より比較動作が行わ
れ、コンパレータ５０より連続的に出力される１ビット
のディジタルデータがΔ変調方式Ａ／Ｄ変換回路の変換
出力となる。
レータ５０において、基準電圧と加算回路５２の出力信
号との大小比較に応じて、「１」または「０」の１ビッ
トのディジタルデータが出力され、この１ビットのディ
ジタルデータがＤ／Ａ変換回路５４によりアナログ信号
に変換され、さらにこのアナログ信号がアナログ積分回
路５６により積分され、反転回路５７に出力される。反
転回路５７ではアナログ積分回路５６の積分出力を反転
し、この反転出力が加算回路５２で入力端子１０１より
入力されるアナログ入力電圧に加算され、この加算出力
がコンパレータ５０により基準電圧と比較される。この
ように、入力端子１０１から入力されるアナログ入力電
圧とアナログ積分回路５６の出力信号との信号レベルが
一致するまで上記コンパレータ５０より比較動作が行わ
れ、コンパレータ５０より連続的に出力される１ビット
のディジタルデータがΔ変調方式Ａ／Ｄ変換回路の変換
出力となる。
【０００６】オーバサンプリング方式の高性能Ａ／Ｄ変
換回路として、従来のΔΣ変調方式Ａ／Ｄ変換回路の構
成を図６に示す。同図において、ΔΣ変調方式Ａ／Ｄ変
換回路は、基準電圧（図６では接地電圧）とアナログ積
分回路６６の出力とを大小比較し、その比較結果に応じ
て１ビットのディジタルデータを出力するコンパレータ
６０と、コンパレータ６０より出力される１ビットのデ
ィジタルデータをＤ／Ａ変換するＤ／Ａ変換回路６２
と、Ｄ／Ａ変換回路６２のアナログ出力を反転する反転
回路６３と、入力端子１０３から入力されるアナログ入
力電圧と反転回路６３の反転出力とを加算する加算回路
６４と、加算回路６４の出力信号を積分するアナログ積
分回路６６とを有している。
換回路として、従来のΔΣ変調方式Ａ／Ｄ変換回路の構
成を図６に示す。同図において、ΔΣ変調方式Ａ／Ｄ変
換回路は、基準電圧（図６では接地電圧）とアナログ積
分回路６６の出力とを大小比較し、その比較結果に応じ
て１ビットのディジタルデータを出力するコンパレータ
６０と、コンパレータ６０より出力される１ビットのデ
ィジタルデータをＤ／Ａ変換するＤ／Ａ変換回路６２
と、Ｄ／Ａ変換回路６２のアナログ出力を反転する反転
回路６３と、入力端子１０３から入力されるアナログ入
力電圧と反転回路６３の反転出力とを加算する加算回路
６４と、加算回路６４の出力信号を積分するアナログ積
分回路６６とを有している。
【０００７】上記ΔΣ変調方式Ａ／Ｄ変換回路は、入力
端子１０３から入力されるアナログ入力電圧と反転回路
６３の反転出力とが加算回路６４で加算され、この加算
出力がアナログ積分回路６６で積分される。そしてコン
パレータ６０でアナログ積分回路６６の積分出力と基準
電圧とが比較され、比較結果に応じて１ビットのディジ
タルデータが出力端子１０４及びＤ／Ａ変換回路６２に
出力される。Ｄ／Ａ変換回路６２では、入力された１ビ
ットのディジタルデータがアナログ電圧に変換され、こ
のアナログ電圧は反転回路６３で反転される。この反転
回路６３の反転出力は加算回路６４で、入力端子１０３
から入力されるアナログ入力電圧と加算され、この加算
出力がアナログ積分回路６６に入力される。
端子１０３から入力されるアナログ入力電圧と反転回路
６３の反転出力とが加算回路６４で加算され、この加算
出力がアナログ積分回路６６で積分される。そしてコン
パレータ６０でアナログ積分回路６６の積分出力と基準
電圧とが比較され、比較結果に応じて１ビットのディジ
タルデータが出力端子１０４及びＤ／Ａ変換回路６２に
出力される。Ｄ／Ａ変換回路６２では、入力された１ビ
ットのディジタルデータがアナログ電圧に変換され、こ
のアナログ電圧は反転回路６３で反転される。この反転
回路６３の反転出力は加算回路６４で、入力端子１０３
から入力されるアナログ入力電圧と加算され、この加算
出力がアナログ積分回路６６に入力される。
【０００８】このようにして、基準電圧と、アナログ積
分回路６６の出力信号との信号レベルが一致するまで上
記コンパレータ５０より比較動作が行われ、コンパレー
タ５０より連続的に出力される１ビットのディジタルデ
ータがΔΣ変調方式Ａ／Ｄ変換回路の変換出力となる。
分回路６６の出力信号との信号レベルが一致するまで上
記コンパレータ５０より比較動作が行われ、コンパレー
タ５０より連続的に出力される１ビットのディジタルデ
ータがΔΣ変調方式Ａ／Ｄ変換回路の変換出力となる。
【０００９】
【発明が解決しようとする課題】上述した逐次比較方式
Ａ／Ｄ変換回路では、サンプルホールド回路が必要であ
り、また、例えば、サンプリング周波数が１９２ＫＨｚ
で、２４ビットのディジタル信号を出力するＡ／Ｄ変換
回路を構成するには、１／１９２×１０3＝５．２μsec
内でサンプルホールドと２４回の逐次比較動作を行う必
要があり、セトリング時間が１００ｎｓ程度の２４ビッ
ト出力のＡ／Ｄ変換回路が必要となるが、これは実現が
非常に困難である。さらに、逐次比較方式Ａ／Ｄ変換回
路では、コンパレータで入力アナログ電圧と、Ｄ／Ａ変
換回路のフルスケール電圧の１／２の電圧（Ｄ／Ａ変換
回路のＭＳＢに相当するビットが示す電圧値）ＭＳＢ
と、から比較していくので、分解能を上げていくと、フ
ルスケール電圧／２付近の単調性を失ったり、コード欠
けを発生し易くなり、高性能の逐次比較方式Ａ／Ｄ変換
回路を得ることは困難であるという問題が有った。
Ａ／Ｄ変換回路では、サンプルホールド回路が必要であ
り、また、例えば、サンプリング周波数が１９２ＫＨｚ
で、２４ビットのディジタル信号を出力するＡ／Ｄ変換
回路を構成するには、１／１９２×１０3＝５．２μsec
内でサンプルホールドと２４回の逐次比較動作を行う必
要があり、セトリング時間が１００ｎｓ程度の２４ビッ
ト出力のＡ／Ｄ変換回路が必要となるが、これは実現が
非常に困難である。さらに、逐次比較方式Ａ／Ｄ変換回
路では、コンパレータで入力アナログ電圧と、Ｄ／Ａ変
換回路のフルスケール電圧の１／２の電圧（Ｄ／Ａ変換
回路のＭＳＢに相当するビットが示す電圧値）ＭＳＢ
と、から比較していくので、分解能を上げていくと、フ
ルスケール電圧／２付近の単調性を失ったり、コード欠
けを発生し易くなり、高性能の逐次比較方式Ａ／Ｄ変換
回路を得ることは困難であるという問題が有った。
【００１０】また、オーバサンプリング方式の従来のΔ
変調方式Ａ／Ｄ変換回路やΔΣ変調方式Ａ／Ｄ変換回路
では、アナログ積分回路を有するために高いＳ／Ｎを得
るには、ＬＳＩ内に大きな容量を有する必要があるが、
ＬＳＩ内に大きな容量を作ると、チップサイズが大きく
なり、また高性能化を図るには高い周波数のオーバサン
プリングクロックが必要となるという問題が有った。
変調方式Ａ／Ｄ変換回路やΔΣ変調方式Ａ／Ｄ変換回路
では、アナログ積分回路を有するために高いＳ／Ｎを得
るには、ＬＳＩ内に大きな容量を有する必要があるが、
ＬＳＩ内に大きな容量を作ると、チップサイズが大きく
なり、また高性能化を図るには高い周波数のオーバサン
プリングクロックが必要となるという問題が有った。
【００１１】さらに、Δ変調方式Ａ／Ｄ変換回路やΔΣ
変調方式Ａ／Ｄ変換回路では、１ビットのディジタルデ
ータをアナログ処理することにより１２０ｄＢ以上のダ
イナミックレンジ、Ｓ／Ｎを得るのは困難であり、ま
た、Ａ／Ｄ変換回路を構成する積分回路としてアナログ
積分回路を使用しているために、時分割による多チャン
ネルＡ／Ｄ変換を行うことは困難である。最近の高性能
オーディオ機器では、２４ビットのＡ／Ｄ変換を要求さ
れるようになったが、上述した従来の各種Ａ／Ｄ変換回
路では、２４ビット精度のＡ／Ｄ変換を行うことは困難
であった。本発明は、このような事情に鑑みてなされた
ものであり、オーディオ用の高性能のＡ／Ｄ変換回路を
提供することを目的とする。
変調方式Ａ／Ｄ変換回路では、１ビットのディジタルデ
ータをアナログ処理することにより１２０ｄＢ以上のダ
イナミックレンジ、Ｓ／Ｎを得るのは困難であり、ま
た、Ａ／Ｄ変換回路を構成する積分回路としてアナログ
積分回路を使用しているために、時分割による多チャン
ネルＡ／Ｄ変換を行うことは困難である。最近の高性能
オーディオ機器では、２４ビットのＡ／Ｄ変換を要求さ
れるようになったが、上述した従来の各種Ａ／Ｄ変換回
路では、２４ビット精度のＡ／Ｄ変換を行うことは困難
であった。本発明は、このような事情に鑑みてなされた
ものであり、オーディオ用の高性能のＡ／Ｄ変換回路を
提供することを目的とする。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、請求項１に記載の発明は、複数ビットのディジタル
信号をアナログ信号に変換するＤ／Ａ変換回路と、入力
アナログ信号と、前記Ｄ／Ａ変換回路のアナログ出力信
号とを比較し、比較結果に応じた１ビットデータを出力
するコンパレータと、前記コンパレータから出力される
１ビットデータを取り込み、ディジタル積分し、複数ビ
ットのディジタル信号を出力するディジタル積分回路と
を有し、前記Ｄ／Ａ変換回路は、前記ディジタル積分回
路の出力信号を入力信号とし、ディジタル出力信号を、
少なくとも、前記コンパレータの出力、もしくは、前記
ディジタル積分回路の出力、のいずれか１つから得るこ
とを特徴とする。
に、請求項１に記載の発明は、複数ビットのディジタル
信号をアナログ信号に変換するＤ／Ａ変換回路と、入力
アナログ信号と、前記Ｄ／Ａ変換回路のアナログ出力信
号とを比較し、比較結果に応じた１ビットデータを出力
するコンパレータと、前記コンパレータから出力される
１ビットデータを取り込み、ディジタル積分し、複数ビ
ットのディジタル信号を出力するディジタル積分回路と
を有し、前記Ｄ／Ａ変換回路は、前記ディジタル積分回
路の出力信号を入力信号とし、ディジタル出力信号を、
少なくとも、前記コンパレータの出力、もしくは、前記
ディジタル積分回路の出力、のいずれか１つから得るこ
とを特徴とする。
【００１３】また、請求項２に記載の発明は、請求項１
に記載のＡ／Ｄ変換回路において、前記ディジタル積分
回路は、前記コンパレータから出力される符号を示す１
ビットデータに応じてカウントアップまたはカウントダ
ウンを行い、複数ビットの計数出力を行うアップダウン
カウンタと、前記アップダウンカウンタの計数出力とこ
れまでの計数結果とを加算し、前記Ｄ／Ａ変換回路の入
力信号となる複数ビットのディジタル信号を出力する加
算器とを有することを特徴とする。
に記載のＡ／Ｄ変換回路において、前記ディジタル積分
回路は、前記コンパレータから出力される符号を示す１
ビットデータに応じてカウントアップまたはカウントダ
ウンを行い、複数ビットの計数出力を行うアップダウン
カウンタと、前記アップダウンカウンタの計数出力とこ
れまでの計数結果とを加算し、前記Ｄ／Ａ変換回路の入
力信号となる複数ビットのディジタル信号を出力する加
算器とを有することを特徴とする。
【００１４】また、請求項３に記載の発明は、請求項１
に記載のＡ／Ｄ変換回路において、前記ディジタル積分
回路は、前記コンパレータから出力される符号を示す１
ビットデータに応じてカウントアップまたはカウントダ
ウンを行い、複数ビットの計数出力を行うアップダウン
カウンタと、前記アップダウンカウンタの計数出力とこ
れまでの計数結果とを加算し出力する第１の加算器と、
前記第１の加算器の加算出力をこれまでの加算結果と加
算し出力する第２の加算器と、前記アップダウンカウン
タ、第１の加算器および第２の加算器の各出力を所定の
比率で加算し、前記Ｄ／Ａ変換回路の入力信号となる複
数ビットのディジタル信号を出力する第３の加算手段と
を有することを特徴とする。
に記載のＡ／Ｄ変換回路において、前記ディジタル積分
回路は、前記コンパレータから出力される符号を示す１
ビットデータに応じてカウントアップまたはカウントダ
ウンを行い、複数ビットの計数出力を行うアップダウン
カウンタと、前記アップダウンカウンタの計数出力とこ
れまでの計数結果とを加算し出力する第１の加算器と、
前記第１の加算器の加算出力をこれまでの加算結果と加
算し出力する第２の加算器と、前記アップダウンカウン
タ、第１の加算器および第２の加算器の各出力を所定の
比率で加算し、前記Ｄ／Ａ変換回路の入力信号となる複
数ビットのディジタル信号を出力する第３の加算手段と
を有することを特徴とする。
【００１５】請求項１乃至３に記載の発明によれば、複
数ビットのディジタル信号をアナログ信号に変換するＤ
／Ａ変換回路と、入力アナログ信号と、前記Ｄ／Ａ変換
回路のアナログ出力信号とを比較し、比較結果に応じた
１ビットデータを出力するコンパレータと、前記コンパ
レータから出力される１ビットデータを取り込み、ディ
ジタル積分し、複数ビットのディジタル信号を出力する
ディジタル積分回路とを有し、前記Ｄ／Ａ変換回路は、
前記ディジタル積分回路の出力信号を入力信号とし、デ
ィジタル出力信号を、少なくとも、前記コンパレータの
出力、もしくは、前記ディジタル積分回路の出力、のい
ずれか１つから得るようにしたので、低いオーバサンプ
リングレートで高性能のＡ／Ｄ変換回路を構成すること
ができる。すなわち、従来のΔ変調方式Ａ／Ｄ変換回
路、ΔΣ変調方式Ａ／Ｄ変換回路は１６ビット分解能、
もしくは２０ビット分解能しかなく、これらの従来のＡ
／Ｄ変換回路を用いてＡ／Ｄ変換における２４ビットの
分解能を得ようとすると、オーバサンプリングレートを
従来（従来のオーバサンプリングレートは１２８ｆs乃
至５１２ｆs、但し、ｆsはサンプリング周波数）のもの
よりもさらに高くする必要がある。例えば、４４．１ｋ
Ｈｚサンプリングフォーマットのデータをさらに高い１
０２４ｆs、あるいは２０４８ｆsにするということは、
４５ＭＨz、あるいは９０ＭＨzのクロックが必要にな
る。また、ＤＶＤオーディオフォーマットでは、１９２
ＫＨz、９６ＫＨz等のより高いサンプリング周波数が使
用されるが、これらのサンプリング周波数を１０２４ｆ
sあるいは２０４８ｆsにオーバサンプリングすると、最
大で約４００ＭＨzのクロックが必要になり、実用的で
はない。これらの高いオーバーサンプリングレートと比
較すると、本発明に係るＡ／Ｄ変換回路では、より低い
オーバーサンプリングレート（従来と同程度のオーバー
サンプリングレート）で、２４ビットという高分解能で
Ａ／Ｄ変換を行うことができる。
数ビットのディジタル信号をアナログ信号に変換するＤ
／Ａ変換回路と、入力アナログ信号と、前記Ｄ／Ａ変換
回路のアナログ出力信号とを比較し、比較結果に応じた
１ビットデータを出力するコンパレータと、前記コンパ
レータから出力される１ビットデータを取り込み、ディ
ジタル積分し、複数ビットのディジタル信号を出力する
ディジタル積分回路とを有し、前記Ｄ／Ａ変換回路は、
前記ディジタル積分回路の出力信号を入力信号とし、デ
ィジタル出力信号を、少なくとも、前記コンパレータの
出力、もしくは、前記ディジタル積分回路の出力、のい
ずれか１つから得るようにしたので、低いオーバサンプ
リングレートで高性能のＡ／Ｄ変換回路を構成すること
ができる。すなわち、従来のΔ変調方式Ａ／Ｄ変換回
路、ΔΣ変調方式Ａ／Ｄ変換回路は１６ビット分解能、
もしくは２０ビット分解能しかなく、これらの従来のＡ
／Ｄ変換回路を用いてＡ／Ｄ変換における２４ビットの
分解能を得ようとすると、オーバサンプリングレートを
従来（従来のオーバサンプリングレートは１２８ｆs乃
至５１２ｆs、但し、ｆsはサンプリング周波数）のもの
よりもさらに高くする必要がある。例えば、４４．１ｋ
Ｈｚサンプリングフォーマットのデータをさらに高い１
０２４ｆs、あるいは２０４８ｆsにするということは、
４５ＭＨz、あるいは９０ＭＨzのクロックが必要にな
る。また、ＤＶＤオーディオフォーマットでは、１９２
ＫＨz、９６ＫＨz等のより高いサンプリング周波数が使
用されるが、これらのサンプリング周波数を１０２４ｆ
sあるいは２０４８ｆsにオーバサンプリングすると、最
大で約４００ＭＨzのクロックが必要になり、実用的で
はない。これらの高いオーバーサンプリングレートと比
較すると、本発明に係るＡ／Ｄ変換回路では、より低い
オーバーサンプリングレート（従来と同程度のオーバー
サンプリングレート）で、２４ビットという高分解能で
Ａ／Ｄ変換を行うことができる。
【００１６】また、本発明に係るＡ／Ｄ変換回路はフィ
ードバックタイプであるので、逐次比較方式のＡ／Ｄ変
換回路のように単調性の劣化がない。また、本発明で
は、Ａ／Ｄ変換回路の構成要素である積分回路として、
ディジタル積分回路を使用しており、アナログ積分回路
が不要であるので、容量を必要とせず、ＬＳＩ化に適し
たＡ／Ｄ変換回路が得られる。さらに、ディジタル積分
回路を使用してＡ／Ｄ変換を行なっているので、時分割
による多チャンネルＡ／Ｄ変換が可能となる。
ードバックタイプであるので、逐次比較方式のＡ／Ｄ変
換回路のように単調性の劣化がない。また、本発明で
は、Ａ／Ｄ変換回路の構成要素である積分回路として、
ディジタル積分回路を使用しており、アナログ積分回路
が不要であるので、容量を必要とせず、ＬＳＩ化に適し
たＡ／Ｄ変換回路が得られる。さらに、ディジタル積分
回路を使用してＡ／Ｄ変換を行なっているので、時分割
による多チャンネルＡ／Ｄ変換が可能となる。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。本発明の実施の形態
に係るＡ／Ｄ変換回路の構成を図１に示す。ディジタル
積分回路１４の出力信号を入力信号とし、複数ビット
（本実施の形態では２４ビット）のディジタル信号をア
ナログ信号に変換するＤ／Ａ変換回路（ＤＡＣ）１０
と、入力される信号源１６から入力端子２００を介して
入力されるアナログ信号とＤ／Ａ変換回路１０のアナロ
グ出力信号とを比較し、比較結果に応じた１ビットのデ
ィジタルデータを出力するコンパレータ１２と、コンパ
レータ１２から出力される１ビットデータを取り込み、
ディジタル積分し、複数ビットのディジタル信号を出力
するディジタル積分回路１４とを有している。
て図面を参照して詳細に説明する。本発明の実施の形態
に係るＡ／Ｄ変換回路の構成を図１に示す。ディジタル
積分回路１４の出力信号を入力信号とし、複数ビット
（本実施の形態では２４ビット）のディジタル信号をア
ナログ信号に変換するＤ／Ａ変換回路（ＤＡＣ）１０
と、入力される信号源１６から入力端子２００を介して
入力されるアナログ信号とＤ／Ａ変換回路１０のアナロ
グ出力信号とを比較し、比較結果に応じた１ビットのデ
ィジタルデータを出力するコンパレータ１２と、コンパ
レータ１２から出力される１ビットデータを取り込み、
ディジタル積分し、複数ビットのディジタル信号を出力
するディジタル積分回路１４とを有している。
【００１８】上記構成において、入力端子２００から入
力される信号源１６からのアナログ信号とＤ／Ａ変換回
路１０から出力されるアナログ信号とがコンパレータ１
２で比較され、入力アナログ信号のレベルがＤ／Ａ変換
回路１０の出力信号のレベルより大きい場合には
「１」、入力アナログ信号のレベルがＤ／Ａ変換回路１
０の出力信号のレベルより小さい場合には、「０」の１
ビットのディジタルデータをディジタル積分回路１４に
出力する。ディジタル積分回路１４では、入力される１
ビットのディジタルデータをディジタル積分、すなわ
ち、加算し、その加算結果である２４ビットのディジタ
ルデータを入力されるクロックＣＬＫに同期してＤ／Ａ
変換回路１０に出力する。
力される信号源１６からのアナログ信号とＤ／Ａ変換回
路１０から出力されるアナログ信号とがコンパレータ１
２で比較され、入力アナログ信号のレベルがＤ／Ａ変換
回路１０の出力信号のレベルより大きい場合には
「１」、入力アナログ信号のレベルがＤ／Ａ変換回路１
０の出力信号のレベルより小さい場合には、「０」の１
ビットのディジタルデータをディジタル積分回路１４に
出力する。ディジタル積分回路１４では、入力される１
ビットのディジタルデータをディジタル積分、すなわ
ち、加算し、その加算結果である２４ビットのディジタ
ルデータを入力されるクロックＣＬＫに同期してＤ／Ａ
変換回路１０に出力する。
【００１９】このようにしてコンパレータ１２では入力
端子２００より入力されるアナログ電圧とＤ／Ａ変換回
路１０のアナログ出力とが一致するまで比較動作が行な
われ、一致した時点におけるディジタル積分回路１４か
らの２４ビットのディジタル出力が入力アナログ電圧の
Ａ／Ｄ変換結果となる。
端子２００より入力されるアナログ電圧とＤ／Ａ変換回
路１０のアナログ出力とが一致するまで比較動作が行な
われ、一致した時点におけるディジタル積分回路１４か
らの２４ビットのディジタル出力が入力アナログ電圧の
Ａ／Ｄ変換結果となる。
【００２０】次に、図１におけるディジタル積分回路１
４の具体的構成の一例を図２に示す。同図において、デ
ィジタル積分回路１４は、コンパレータ１２の出力信号
である１ビットのディジタルデータ（アップダウン信号
（ＵＤ））が入力端子２０１を介して入力されるアップ
ダウンカウンタ（Ｕ／Ｄ）２０と、アップダウンカウン
タ２０の計数出力をこれまでの計数値に加算する加算器
２２とを有している。上記構成において、入力端子２０
１を介して、図１におけるコンパレータ１２からの入力
アナログ電圧とＤ／Ａ変換回路１０のアナログ出力との
比較結果を示す１ビットのディジタルデータが、アップ
ダウンカウンタ２０に入力される。ここでディジタルデ
ータの「１」はカウントアップを、「０」はカウントダ
ウンを指示する信号となる。
４の具体的構成の一例を図２に示す。同図において、デ
ィジタル積分回路１４は、コンパレータ１２の出力信号
である１ビットのディジタルデータ（アップダウン信号
（ＵＤ））が入力端子２０１を介して入力されるアップ
ダウンカウンタ（Ｕ／Ｄ）２０と、アップダウンカウン
タ２０の計数出力をこれまでの計数値に加算する加算器
２２とを有している。上記構成において、入力端子２０
１を介して、図１におけるコンパレータ１２からの入力
アナログ電圧とＤ／Ａ変換回路１０のアナログ出力との
比較結果を示す１ビットのディジタルデータが、アップ
ダウンカウンタ２０に入力される。ここでディジタルデ
ータの「１」はカウントアップを、「０」はカウントダ
ウンを指示する信号となる。
【００２１】アップダウンカウンタ２０では、クロック
ＣＬＫに同期して入力された１ビットのディジタルデー
タに応じてカウントアップ、またはカウントダウンを行
ない、その計数結果（２４ビット）を加算器２２に出力
する。加算器２２は、加算器２２においてこれまでに加
算した結果と入力されたアップダウンカウンタ２０の計
数出力とをクロックＣＬＫに同期して加算し、その加算
結果（２４ビット）を、出力端子２０２を介してＤ／Ａ
変換回路１０に出力する。このようにしてディジタル積
分が行われる。
ＣＬＫに同期して入力された１ビットのディジタルデー
タに応じてカウントアップ、またはカウントダウンを行
ない、その計数結果（２４ビット）を加算器２２に出力
する。加算器２２は、加算器２２においてこれまでに加
算した結果と入力されたアップダウンカウンタ２０の計
数出力とをクロックＣＬＫに同期して加算し、その加算
結果（２４ビット）を、出力端子２０２を介してＤ／Ａ
変換回路１０に出力する。このようにしてディジタル積
分が行われる。
【００２２】次に、図１におけるディジタル積分回路１
４の具体的構成の他の例を図３に示す。図３に示すディ
ジタル積分回路が図２に示すそれと構成上、異なるの
は、加算器２２の出力をさらに、加算する加算器３０
と、アップダウンカウンタ２０、加算器２２及び加算器
３０の各出力を所定の比率で加算する加算器３２とを有
する点であり、他の構成は同一である。図２に示すディ
ジタル積分回路が１段積分回路であるのに対し、この構
成例では多段積分回路としして構成され、加算器２２、
３０で２段階のディジタル積分を行っている。このた
め、図３に示す構成例では、図２に示す構成例に比して
コンパレータの１２の収束時間が早くなる、という効果
が得られる。上記構成において、ディジタル積分回路１
４は、入力端子２０３を介して図１におけるコンパレー
タ１２より、入力アナログ電圧とＤ／Ａ変換回路１０の
アナログ出力との比較結果、すなわちカウントアップ、
またはカウントダウンを示す１ビットのディジタルデー
タがアップダウンカウンタ２０に入力される。
４の具体的構成の他の例を図３に示す。図３に示すディ
ジタル積分回路が図２に示すそれと構成上、異なるの
は、加算器２２の出力をさらに、加算する加算器３０
と、アップダウンカウンタ２０、加算器２２及び加算器
３０の各出力を所定の比率で加算する加算器３２とを有
する点であり、他の構成は同一である。図２に示すディ
ジタル積分回路が１段積分回路であるのに対し、この構
成例では多段積分回路としして構成され、加算器２２、
３０で２段階のディジタル積分を行っている。このた
め、図３に示す構成例では、図２に示す構成例に比して
コンパレータの１２の収束時間が早くなる、という効果
が得られる。上記構成において、ディジタル積分回路１
４は、入力端子２０３を介して図１におけるコンパレー
タ１２より、入力アナログ電圧とＤ／Ａ変換回路１０の
アナログ出力との比較結果、すなわちカウントアップ、
またはカウントダウンを示す１ビットのディジタルデー
タがアップダウンカウンタ２０に入力される。
【００２３】アップダウンカウンタ２０では、クロック
ＣＬＫに同期して入力された１ビットのディジタルデー
タに応じてカウントアップ、またはカウントダウンを行
ない、その計数結果（２４ビット）を加算器２２及び加
算器３２に出力する。加算器２２は、加算器２２におい
てこれまでに加算した結果と入力されたアップダウンカ
ウンタ２０の計数出力とをクロックＣＬＫに同期して加
算し、その加算結果（２４ビット）を加算器３０及び加
算器３２に出力する。
ＣＬＫに同期して入力された１ビットのディジタルデー
タに応じてカウントアップ、またはカウントダウンを行
ない、その計数結果（２４ビット）を加算器２２及び加
算器３２に出力する。加算器２２は、加算器２２におい
てこれまでに加算した結果と入力されたアップダウンカ
ウンタ２０の計数出力とをクロックＣＬＫに同期して加
算し、その加算結果（２４ビット）を加算器３０及び加
算器３２に出力する。
【００２４】加算器３０では、これまでに加算した結果
と入力された加算器２２の加算出力とをクロックＣＬＫ
に同期して加算し、その出力を加算器３２に出力する。
加算器３２では、クロックＣＬＫに同期してアップダウ
ンカウンタ２０、加算器２２及び加算器３０の各出力を
所定の比率で加算し、出力端子２０４を介してＤ／Ａ変
換回路１０に出力する。
と入力された加算器２２の加算出力とをクロックＣＬＫ
に同期して加算し、その出力を加算器３２に出力する。
加算器３２では、クロックＣＬＫに同期してアップダウ
ンカウンタ２０、加算器２２及び加算器３０の各出力を
所定の比率で加算し、出力端子２０４を介してＤ／Ａ変
換回路１０に出力する。
【００２５】本発明の実施の形態に係るＡ／Ｄ変換回路
によれば、複数ビットのディジタル信号をアナログ信号
に変換するＤ／Ａ変換回路と、入力アナログ信号と、前
記Ｄ／Ａ変換回路のアナログ出力信号とを比較し、比較
結果に応じた１ビットデータを出力するコンパレータ
と、前記コンパレータから出力される１ビットデータを
取り込み、ディジタル積分し、複数ビットのディジタル
信号を出力するディジタル積分回路とを有し、前記Ｄ／
Ａ変換回路は、前記ディジタル積分回路の出力信号を入
力信号とし、ディジタル出力信号を、少なくとも、前記
コンパレータの出力、もしくは、前記ディジタル積分回
路の出力、のいずれか１つから得るようにしたので、低
いオーバサンプリングレートで高性能のＡ／Ｄ変換回路
を構成することができる。すなわち、従来のΔ変調方式
Ａ／Ｄ変換回路、ΔΣ変調方式Ａ／Ｄ変換回路は１６ビ
ット分解能、もしくは２０ビット分解能しかなく、これ
らの従来のＡ／Ｄ変換回路を用いてＡ／Ｄ変換における
２４ビットの分解能を得ようとすると、オーバサンプリ
ングレートを従来（従来のオーバサンプリングレートは
１２８ｆsまたは５１２ｆs、但し、ｆsはサンプリング
周波数）のものよりもさらに高くする必要がある。例え
ば、４４．１ｋＨｚサンプリングフォーマットのデータ
をさらに高い１０２４ｆs、あるいは２０４８ｆsにする
ということは、４５ＭＨz、あるいは９０ＭＨzのクロッ
クが必要になる。また、ＤＶＤオーディオフォーマット
では、１９２ＫＨz、９６ＫＨz等のより高いサンプリン
グ周波数が使用されるが、これらのサンプリング周波数
を１０２４ｆsあるいは２０４８ｆsにオーバサンプリン
グすると、最大で約４００ＭＨzのクロックが必要にな
り、実用的ではない。これらの高いオーバーサンプリン
グレートと比較すると、本発明に係るＡ／Ｄ変換回路で
は、より低いオーバーサンプリングレート（従来と同程
度のオーバーサンプリングレート）で、２４ビットとい
う高分解能でＡ／Ｄ変換を行うことができる。
によれば、複数ビットのディジタル信号をアナログ信号
に変換するＤ／Ａ変換回路と、入力アナログ信号と、前
記Ｄ／Ａ変換回路のアナログ出力信号とを比較し、比較
結果に応じた１ビットデータを出力するコンパレータ
と、前記コンパレータから出力される１ビットデータを
取り込み、ディジタル積分し、複数ビットのディジタル
信号を出力するディジタル積分回路とを有し、前記Ｄ／
Ａ変換回路は、前記ディジタル積分回路の出力信号を入
力信号とし、ディジタル出力信号を、少なくとも、前記
コンパレータの出力、もしくは、前記ディジタル積分回
路の出力、のいずれか１つから得るようにしたので、低
いオーバサンプリングレートで高性能のＡ／Ｄ変換回路
を構成することができる。すなわち、従来のΔ変調方式
Ａ／Ｄ変換回路、ΔΣ変調方式Ａ／Ｄ変換回路は１６ビ
ット分解能、もしくは２０ビット分解能しかなく、これ
らの従来のＡ／Ｄ変換回路を用いてＡ／Ｄ変換における
２４ビットの分解能を得ようとすると、オーバサンプリ
ングレートを従来（従来のオーバサンプリングレートは
１２８ｆsまたは５１２ｆs、但し、ｆsはサンプリング
周波数）のものよりもさらに高くする必要がある。例え
ば、４４．１ｋＨｚサンプリングフォーマットのデータ
をさらに高い１０２４ｆs、あるいは２０４８ｆsにする
ということは、４５ＭＨz、あるいは９０ＭＨzのクロッ
クが必要になる。また、ＤＶＤオーディオフォーマット
では、１９２ＫＨz、９６ＫＨz等のより高いサンプリン
グ周波数が使用されるが、これらのサンプリング周波数
を１０２４ｆsあるいは２０４８ｆsにオーバサンプリン
グすると、最大で約４００ＭＨzのクロックが必要にな
り、実用的ではない。これらの高いオーバーサンプリン
グレートと比較すると、本発明に係るＡ／Ｄ変換回路で
は、より低いオーバーサンプリングレート（従来と同程
度のオーバーサンプリングレート）で、２４ビットとい
う高分解能でＡ／Ｄ変換を行うことができる。
【００２６】また、本発明の実施の形態に係るＡ／Ｄ変
換回路はフィードバックタイプであるので、逐次比較方
式のＡ／Ｄ変換回路のように単調性の劣化がない。ま
た、本発明の実施の形態に係るＡ／Ｄ変換回路では、Ａ
／Ｄ変換回路の構成要素である積分回路として、ディジ
タル積分回路を使用しており、アナログ積分回路が不要
であるので、容量を必要とせず、ＬＳＩ化に適したＡ／
Ｄ変換回路が得られる。さらに、ディジタル積分回路を
使用してＡ／Ｄ変換を行なっているので、時分割による
多チャンネルＡ／Ｄ変換が可能となる。本実施の形態に
係るＡ／Ｄ変換回路では、図２、図３で示したように、
ディジタル積分回路に１段構成のものと、多段（２段）
構成のものとについて開示しているが、本願発明の内容
は、これに限定されず、３段以上の多段積分回路を用い
ても本発明の目的を達成できることは明らかである。
換回路はフィードバックタイプであるので、逐次比較方
式のＡ／Ｄ変換回路のように単調性の劣化がない。ま
た、本発明の実施の形態に係るＡ／Ｄ変換回路では、Ａ
／Ｄ変換回路の構成要素である積分回路として、ディジ
タル積分回路を使用しており、アナログ積分回路が不要
であるので、容量を必要とせず、ＬＳＩ化に適したＡ／
Ｄ変換回路が得られる。さらに、ディジタル積分回路を
使用してＡ／Ｄ変換を行なっているので、時分割による
多チャンネルＡ／Ｄ変換が可能となる。本実施の形態に
係るＡ／Ｄ変換回路では、図２、図３で示したように、
ディジタル積分回路に１段構成のものと、多段（２段）
構成のものとについて開示しているが、本願発明の内容
は、これに限定されず、３段以上の多段積分回路を用い
ても本発明の目的を達成できることは明らかである。
【００２７】
【発明の効果】以上に説明したように、請求項１乃至３
に記載の発明によれば、複数ビットのディジタル信号を
アナログ信号に変換するＤ／Ａ変換回路と、入力アナロ
グ信号と、前記Ｄ／Ａ変換回路のアナログ出力信号とを
比較し、比較結果に応じた１ビットデータを出力するコ
ンパレータと、前記コンパレータから出力される１ビッ
トデータを取り込み、ディジタル積分し、複数ビットの
ディジタル信号を出力するディジタル積分回路とを有
し、前記Ｄ／Ａ変換回路は、前記ディジタル積分回路の
出力信号を入力信号とし、ディジタル出力信号を、少な
くとも、前記コンパレータの出力、もしくは、前記ディ
ジタル積分回路の出力、のいずれか１つから得るように
したので、低いオーバサンプリングレートで高性能のＡ
／Ｄ変換回路を構成することができる。
に記載の発明によれば、複数ビットのディジタル信号を
アナログ信号に変換するＤ／Ａ変換回路と、入力アナロ
グ信号と、前記Ｄ／Ａ変換回路のアナログ出力信号とを
比較し、比較結果に応じた１ビットデータを出力するコ
ンパレータと、前記コンパレータから出力される１ビッ
トデータを取り込み、ディジタル積分し、複数ビットの
ディジタル信号を出力するディジタル積分回路とを有
し、前記Ｄ／Ａ変換回路は、前記ディジタル積分回路の
出力信号を入力信号とし、ディジタル出力信号を、少な
くとも、前記コンパレータの出力、もしくは、前記ディ
ジタル積分回路の出力、のいずれか１つから得るように
したので、低いオーバサンプリングレートで高性能のＡ
／Ｄ変換回路を構成することができる。
【００２８】また、本発明の実施の形態に係るＡ／Ｄ変
換回路はフィードバックタイプであるので、逐次比較方
式のＡ／Ｄ変換回路のように単調性の劣化がない。ま
た、本発明の実施の形態では、Ａ／Ｄ変換回路の構成要
素である積分回路として、ディジタル積分回路を使用し
ており、アナログ積分回路が不要であるので、容量を必
要とせず、ＬＳＩ化に適したＡ／Ｄ変換回路が得られ
る。さらに、本実施の形態に係るＡ／Ｄ変換回路ではデ
ィジタル積分回路を使用してＡ／Ｄ変換を行なっている
ので、時分割による多チャンネルＡ／Ｄ変換が可能とな
る。
換回路はフィードバックタイプであるので、逐次比較方
式のＡ／Ｄ変換回路のように単調性の劣化がない。ま
た、本発明の実施の形態では、Ａ／Ｄ変換回路の構成要
素である積分回路として、ディジタル積分回路を使用し
ており、アナログ積分回路が不要であるので、容量を必
要とせず、ＬＳＩ化に適したＡ／Ｄ変換回路が得られ
る。さらに、本実施の形態に係るＡ／Ｄ変換回路ではデ
ィジタル積分回路を使用してＡ／Ｄ変換を行なっている
ので、時分割による多チャンネルＡ／Ｄ変換が可能とな
る。
【図１】 本発明の実施の形態に係るＡ／Ｄ変換回路の
構成を示すブロック図。
構成を示すブロック図。
【図２】 図１に示すＡ／Ｄ変換回路におけるディジタ
ル積分回路の具体的構成の一例を示すブロック図。
ル積分回路の具体的構成の一例を示すブロック図。
【図３】 図１に示すＡ／Ｄ変換回路におけるディジタ
ル積分回路の具体的構成の他の例を示すブロック図。
ル積分回路の具体的構成の他の例を示すブロック図。
【図４】 従来の逐次比較方式Ａ／Ｄ変換回路の構成を
示すブロック図。
示すブロック図。
【図５】 従来のΔ変調方式Ａ／Ｄ変換回路の構成を示
すブロック図。
すブロック図。
【図６】 従来のΔΣ変調方式Ａ／Ｄ変換回路の構成を
示すブロック図。
示すブロック図。
１０ Ｄ／Ａ変換回路 １２ コンパレータ １４ ディジタル積分回路 １６ 信号源 ２０ アップダウンカウンタ ２２、３０、３２ 加算器
Claims (3)
- 【請求項１】 複数ビットのディジタル信号をアナログ
信号に変換するＤ／Ａ変換回路と、入力アナログ信号
と、前記Ｄ／Ａ変換回路のアナログ出力信号とを比較
し、比較結果に応じた１ビットデータを出力するコンパ
レータと、前記コンパレータから出力される１ビットデ
ータを取り込み、ディジタル積分し、複数ビットのディ
ジタル信号を出力するディジタル積分回路とを有し、前
記Ｄ／Ａ変換回路は、前記ディジタル積分回路の出力信
号を入力信号とし、ディジタル出力信号を、少なくと
も、前記コンパレータの出力、もしくは、前記ディジタ
ル積分回路の出力、のいずれか１つから得ることを特徴
とするＡ／Ｄ変換回路。 - 【請求項２】 前記ディジタル積分回路は、前記コンパ
レータから出力される符号を示す１ビットデータに応じ
てカウントアップまたはカウントダウンを行い、複数ビ
ットの計数出力を行うアップダウンカウンタと、前記ア
ップダウンカウンタの計数出力とこれまでの計数結果と
を加算し、前記Ｄ／Ａ変換回路の入力信号となる複数ビ
ットのディジタル信号を出力する加算器と、を有するこ
とを特徴とする請求項１に記載のＡ／Ｄ変換回路。 - 【請求項３】 前記ディジタル積分回路は、前記コンパ
レータから出力される符号を示す１ビットデータに応じ
てカウントアップまたはカウントダウンを行い、複数ビ
ットの計数出力を行うアップダウンカウンタと、前記ア
ップダウンカウンタの計数出力とこれまでの計数結果と
を加算し出力する第１の加算器と、前記第１の加算器の
加算出力をこれまでの加算結果と加算し出力する第２の
加算器と、前記アップダウンカウンタ、第１の加算器お
よび第２の加算器の各出力を所定の比率で加算し、前記
Ｄ／Ａ変換回路の入力信号となる複数ビットのディジタ
ル信号を出力する第３の加算手段と、を有することを特
徴とする請求項１に記載のＡ／Ｄ変換回路。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000160896A JP3956582B2 (ja) | 2000-05-30 | 2000-05-30 | Ａ／ｄ変換回路 |
| TW090113039A TW483260B (en) | 2000-05-30 | 2001-05-30 | An analog-to-digital converter |
| US09/870,153 US6703958B2 (en) | 2000-05-30 | 2001-05-30 | Analog-to-digital converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000160896A JP3956582B2 (ja) | 2000-05-30 | 2000-05-30 | Ａ／ｄ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001345700A true JP2001345700A (ja) | 2001-12-14 |
| JP3956582B2 JP3956582B2 (ja) | 2007-08-08 |
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ID=18665019
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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|---|---|
| US (1) | US6703958B2 (ja) |
| JP (1) | JP3956582B2 (ja) |
| TW (1) | TW483260B (ja) |
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|---|---|---|---|---|
| WO2006025232A1 (ja) * | 2004-09-02 | 2006-03-09 | Sony Corporation | 撮像装置及び撮像結果の出力方法 |
| JP2006222782A (ja) * | 2005-02-10 | 2006-08-24 | National Univ Corp Shizuoka Univ | ２重積分型ａ／ｄ変換器、カラム処理回路、及び固体撮像装置 |
| JP2008017239A (ja) * | 2006-07-07 | 2008-01-24 | Tomoaki Ueda | Ｄａコンバータおよびａｄコンバータ |
| JP2017504141A (ja) * | 2013-11-26 | 2017-02-02 | オラクル・インターナショナル・コーポレイション | 光学テープウォブル信号のための高速ａｄｃ |
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|---|---|---|---|---|
| KR100571781B1 (ko) * | 2002-08-13 | 2006-04-18 | 삼성전자주식회사 | 디지털 비디오 시스템의 ａ／ｄ 변환장치 및 방법 |
| US7652723B1 (en) | 2004-04-19 | 2010-01-26 | Video Accessory Corporation | Composite video signal correction unit for video imaging and video recording systems |
| CN100582792C (zh) * | 2004-12-23 | 2010-01-20 | Nxp股份有限公司 | 集成在半导体芯片上、用于互连电容（Cx）测量的电路 |
| JP5347341B2 (ja) * | 2008-06-06 | 2013-11-20 | ソニー株式会社 | 固体撮像装置、撮像装置、電子機器、ａｄ変換装置、ａｄ変換方法 |
| US9112522B2 (en) * | 2013-07-02 | 2015-08-18 | Enphase Energy, Inc. | Delta conversion analog to digital converter providing direct and quadrature output |
| US10177833B2 (en) * | 2016-09-19 | 2019-01-08 | Chi-Box, Inc. | Capture and regeneration of subtle energy resonance signals |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4243974A (en) | 1978-02-24 | 1981-01-06 | E. I. Du Pont De Nemours And Company | Wide dynamic range analog to digital converter |
| CH640379A5 (de) * | 1978-12-01 | 1983-12-30 | Bbc Brown Boveri & Cie | Verfahren und einrichtung zur signaluebertragung. |
| DE3147409A1 (de) * | 1981-11-30 | 1983-06-01 | Siemens AG, 1000 Berlin und 8000 München | Verfahren und anordnung zur a/d-wandlung |
| FR2570831B1 (fr) * | 1984-09-21 | 1987-04-24 | Efcis | Detecteur de niveau de signal analogique |
| JPH0779243B2 (ja) * | 1987-04-10 | 1995-08-23 | 日本電気株式会社 | オ−バ−サンプル形ａ／ｄ変換器 |
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