WO2006025232A1 - 撮像装置及び撮像結果の出力方法 - Google Patents

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Definitions

  • the present invention relates to an imaging apparatus and an output method of imaging results, and can be applied to an imaging apparatus using, for example, a CMOS solid-state imaging device.
  • the present invention effectively avoids the decrease in aperture ratio in the configuration in which the imaging element is provided with the analog-to-digital converter by providing the analog-to-digital converter on the side opposite to the imaging surface of the semiconductor chip.
  • CMOS solid-state imaging device can be integrally formed on a substrate with various integrated circuits, various configurations relating to these integrations have been proposed.
  • U.S. Pat. No. 5,461,425 discloses a configuration in which a 1-bit analog-to-digital conversion circuit by ⁇ modulation is provided for each pixel.
  • pixels arranged in a two-dimensional array are selected for each row and connected to an output signal line, and an imaging result by a digital signal of 1 bit is output from the output signal line to output an 8-bit filter.
  • Convert to image data of Also, the image data obtained in this way is output by one system via a multiplexer.
  • pixels are scanned row by row to output an imaging result.
  • the present invention has been made in consideration of the above points, and an imaging apparatus and an imaging method for outputting imaging results can be effectively avoided in the configuration in which an analog digital conversion circuit is provided in an imaging element. I will try to propose.
  • the present invention is applied to an imaging device that outputs an imaging result by a semiconductor chip in which pixels are arranged in a matrix, and the semiconductor chip has the pixels arranged on one surface.
  • An analog-to-digital converter circuit that outputs the imaging result of the pixel to the other side by XY address control, and performs analog digital conversion processing of the imaging result of the corresponding pixel on the other side. And are formed corresponding to the pixels.
  • the present invention is applied to an imaging device that outputs an imaging result by a semiconductor chip in which pixels are arranged in a matrix, and the semiconductor chip has the pixels arranged on one surface.
  • An analog-to-digital converter that outputs an imaging result of the pixel to the other side, and an analog-to-digital conversion process of the imaging result of the corresponding pixel on the other side to output a digital signal
  • the wiring of the analog-to-digital conversion circuit is provided on the other side, whereby the reduction of the aperture ratio of each pixel by the analog-to-digital conversion circuit can be prevented.
  • the present invention is applied to an output method of an imaging result of outputting an imaging result by a semiconductor chip in which pixels are arranged in a matrix, and the XY address control of the pixels arranged on one surface of the semiconductor chip
  • the image pickup result of the pixel is subjected to an analog-to-digital conversion process to output a digital signal.
  • FIG. 1 is a block diagram showing an imaging apparatus according to a first embodiment of the present invention.
  • FIG. 2 is a block diagram showing an integrated circuit applied to the imaging device of FIG.
  • FIG. 3 is a block diagram showing a configuration of each pixel of the imaging device of FIG.
  • FIG. 4 is a signal waveform diagram for describing the operation of the analog-to-digital converter in the pixel of FIG. 3.
  • FIG. 5 is a cross-sectional view showing a configuration of a sensor chip in the imaging device of FIG. 6 (A), 6 (B), 6 (C) and 6 (D) are schematic diagrams for explaining the output of the imaging result by the sensor chip of FIG.
  • FIG. 7 is a cross-sectional view for explaining connection of a sensor chip and a logic chip in the imaging device of FIG. 2;
  • FIG. 8 is a block diagram showing a configuration of a filter unit in the imaging device of FIG.
  • FIG. 9 is a signal waveform diagram for explaining the operation of the filter unit of FIG.
  • FIG. 10 is a block diagram showing the configuration of each pixel of the imaging device according to Embodiment 2 of the present invention.
  • FIG. 11 is a block diagram showing a configuration of a filter unit in an imaging apparatus according to Embodiment 2 of the present invention.
  • FIG. 12 is a signal waveform diagram for describing the operation of the analog-to-digital converter in the pixel of FIG.
  • FIG. 13 is a signal waveform diagram for explaining the operation of the filter unit of FIG.
  • FIG. 14 is a block diagram showing an imaging device according to Embodiment 3 of the present invention.
  • FIG. 15 is a block diagram showing an imaging device according to Embodiment 4 of the present invention.
  • FIG. 16 is a block diagram showing an imaging device according to Embodiment 5 of the present invention.
  • FIG. 17 is a block diagram showing an imaging device according to Embodiment 6 of the present invention.
  • FIG. 1 is a block diagram showing an imaging apparatus according to Embodiment 1 of the present invention.
  • the imaging device compresses the data of the imaging result of a desired subject, records it on a recording medium, and sends it to a desired transmission object.
  • a lens 102 changes a zoom magnification and an aperture in response to an operation by a user and condenses incident light on an image pickup surface of the image pickup element 103.
  • the optical low pass filter 1 0 4 has a spatial frequency higher than the light emitted from this lens 1 0 2
  • the subsequent color correction filter 105 corrects the color temperature of the light emitted from the optical low-pass filter 104 and emits the corrected light.
  • the imaging device 103 is formed of, for example, a CMOS solid-state imaging device, operates according to various timing signals output from the driving unit 106, and photoelectrically converts an optical image formed on the imaging surface by each pixel.
  • the imaging signal S 1 is output.
  • the drive unit 106 generates various timing signals of the image pickup device 103 under the control of the control unit 100 and outputs the timing signals to the image pickup device 103, thereby controlling the control unit 100. Control the operation of the image sensor 103.
  • An analog-to-digital converter (AD) 1 0 7 subjects the image pickup signal S 1 to an analog-to-digital conversion process to output image data D 1.
  • the image processing unit 108 compresses the image data D 1 and outputs the encoded data D 2 according to the processing result to the recording system and the transmission system.
  • the encoded data D2 is recorded on a predetermined recording medium by the recording system, and the encoded data D2 is transmitted to the external device by the transmission system.
  • the control unit 10 9 is constituted by arithmetic processing means by a microcomputer, and by executing a predetermined control program, in response to the operation of the operator by the user, the imaging device 1
  • control program is provided in advance and installed in the imaging apparatus 101.
  • the control program is downloaded via a network such as the Internet.
  • it may be provided by downloading from a recording medium, and various recording media such as an optical disk and a memory card can be widely applied to such a recording medium.
  • control unit 1 0 9 starts its operation when the power is turned on by the user, and in response to the user's operation of the operation element, starts the acquisition of the imaging result by the imaging device 1 0 3, The entire operation is controlled to start recording and transmitting this imaging result.
  • FIG. 2 is a block diagram showing an integrated circuit 1 applied to this imaging device 101.
  • the integrated circuit 1 is an integrated circuit using an imaging device, and is formed by packaging a stacked body of a sensor chip 2 and a logic chip 3.
  • the integrated circuit 1 constitutes an input stage of an image pickup device 103, a drive unit 106, an analog-digital conversion circuit 107, and an image processing unit 108.
  • the sensor chip 2 is a semiconductor chip of an imaging device that outputs an imaging result by an X-ray address system, and in this embodiment, a CMOS solid-state imaging device is applied to this imaging device.
  • the sensor chip 2 is formed by an imaging unit 5 in which the pixels 4 are arranged in a matrix, and a control unit 6 that controls the operation of the imaging unit 5, and performs analog-to-digital conversion processing of imaging results in each pixel 4.
  • An analog-to-digital converter is provided.
  • each pixel 4 outputs an imaging signal S 1 (FIG. 4 (A)) whose signal level changes according to incident light from the light receiving element 7.
  • the analog-to-digital converter 8 is a ⁇ modulation type analog-to-digital converter, and converts the imaging signal S 1 into a digital signal and outputs it. That is, in the analog-to-digital converter 8, the subtracting unit 9 samples the imaging signal S1 at a predetermined cycle, subtracts the output signal S3 of the integrating unit 10 from the sampling result, and outputs the difference signal S2 Figure 4 (B)).
  • the comparison unit 11 determines the difference signal S 2 based on a predetermined determination reference TH and outputs a determination result.
  • Integration unit 10 integrates this determination result and outputs an output signal S 3 (FIG. 4 (A)).
  • the analog-to-digital converter circuit 8 obtains the determination result in which the logic value changes to logic 1 and logic 0 respectively by the increase and decrease of the signal level of the imaging signal S 1 by the comparison unit 11. The result is output as the analog-to-digital conversion result of the imaging signal S 1 (FIG. 4 (C)).
  • the analog-to-digital converter circuit 8 converts the imaging signal S 1 into a digital signal according to the resolution ⁇ determined by the gain of the integration unit 10, and in this embodiment This resolution ⁇ is set to 18 for the maximum amplitude to construct a 3-bit analog-to-digital converter.
  • the imaging signal S 1 is subjected to analog-to-digital conversion processing by 3 bits, and the analog-to-digital conversion result is output as a 1-bit digital signal. 10 Make a feedback by means of correction.
  • An output unit 12 is a buffer circuit that outputs an analog-to-digital conversion result based on the comparison result of the comparison unit 11.
  • the output unit 13 outputs a digital signal S from an output terminal 13 provided in the sensor chip 2.
  • the sensor chip 2 has the analog-to-digital conversion circuit 8 and the output unit 12 formed on the back surface opposite to the light receiving surface, and the output terminal 13 is formed from the microbumps formed on the back surface. Further, as a result, the sensor chip 2 simultaneously and in parallel outputs the digital signal S 4 according to the imaging result of each pixel 4.
  • FIG. 5 is a cross-sectional view showing a part of the sensor chip 2.
  • an element layer 22 is formed of a silicon (Si) layer having a thickness of about 10 to 20 rn], and a light receiving element 7 is formed in the element layer 22.
  • a silicon oxide (Si 2 ) film 24, a light shielding film 25, a silicon nitride film (Si N) 26, a color filter 27, and a microlens 2 are sequentially formed on the upper layer of the portion related to the light receiving element 7. 8 is stacked to form a pixel 4.
  • a wiring layer 29 for wiring the circuit elements of the light receiving element 7 and the analog-to-digital converter 8 is formed in the lower layer of the element layer 22, and a substrate for holding the whole on the lower layer side of the wiring layer 29.
  • a support 30 is provided.
  • the sensor chip 2 is provided with the wiring layer 29 on the opposite side to the light receiving surface, and the analog digital conversion circuit 8 etc. is provided on the opposite side to the light receiving surface. Even when the digital conversion circuit 8 is provided, the reduction of the aperture ratio can be effectively avoided.
  • various restrictions in the case of providing a wiring layer on the light receiving surface side are eliminated, and the degree of freedom of wiring is greatly improved.
  • each pixel output is individually output to the peripheral circuit to be analog It is also possible to configure the connection between the image sensor section and the peripheral circuit so as to perform digital conversion processing.
  • imaging is performed in units of column lines. It is also possible to output the result and process it in the peripheral circuit.
  • the imaging results can be output in units of lines and processed by peripheral circuits, and furthermore, as shown in FIG. 6 (D), units of predetermined blocks may be used. It is also possible to output the imaging result and process it in the peripheral circuit.
  • the CMOS solid-state image sensor has a horizontally extending horizontal address line and a vertical address line.
  • the signal line is imaged from the pixel selected by the horizontal address line and the vertical address line. Is output.
  • the CMOS solid-state imaging device can output imaging results by various XY address control as shown in FIGS. 6 (A) to 6 (C).
  • the MOS FETs provided for all the pixels are simultaneously turned on to obtain imaging results by all the pixels. Output in parallel.
  • a plurality of pixels connected in the vertical direction share the signal line by one column line, so that a plurality of pixels connected to one column line are connected.
  • the horizontal address line is common to the pixels continuous in the horizontal direction, and time division assignment of each pixel continuous in the vertical direction to such a column line is made. Is executed simultaneously and in parallel with pixels which are continuous in the horizontal direction, and by this control of horizontal address lines, imaging results are output in line units.
  • control of the vertical address lines allows one signal line to be continuous in the horizontal direction by time division. It assigns to pixels sequentially and outputs imaging results by pixels continuously in the vertical direction simultaneously and in parallel.
  • the imaging results can be output in various orders such as raster scan and zigzag scan in one block by this one signal line.
  • the horizontal and vertical address lines are commonly provided to the pixels which are continuous in the horizontal direction and the vertical direction, the scan order of these pixels is the same for a plurality of blocks.
  • the sensor chip 2 is thus formed with the wiring layer 29 on the side opposite to the light receiving surface.
  • the semiconductor substrate having a small thickness is processed from the wiring layer 29 side to form the light receiving element 7 and the circuit element of the peripheral circuit, and then the wiring layer 29 and the substrate support material 3 0 are sequentially formed on the semiconductor substrate. Then, the semiconductor substrate is turned over and polished by CMP to form an element layer.
  • a light shielding film 25, a silicon nitride film (S i N) 26, a color filter 27, and a microlens 28 are sequentially formed.
  • the logic chip 3 is assigned to the substrate support 30, and the micro bumps 31 formed on the wiring layer 29 side and the logic chip 3 are formed. They are electrically connected to and held by the logic chip 3 by the microphone port bumps 31.
  • micro bumps are micro connection terminals made of gold, copper or the like.
  • the logic chip 3 (FIG. 2) is an integrated circuit by a digital signal processing circuit that processes the imaging result of each pixel 4.
  • this digital signal processing circuit A filter circuit 35 for processing an imaging result by a digital signal output for each pixel for each pixel, and a control unit 36 for controlling the operation of the filter circuit 35 in conjunction with the control of the imaging unit 5 in the sensor chip 2
  • An output unit 37 configured to time-division multiplex and output a processing result of the filter circuit 35 under the control of the control unit 36.
  • the filter circuit 35 is provided with filter units 40 for processing digital signals from the respective pixels 4 corresponding to the pixels 4 of the sensor chip 2, and the micro bumps 3 2 are provided in the respective filter units 40. Is provided. This makes the filter circuit
  • the imaging result S4 of each pixel 4 output from the sensor chip 2 is input to the corresponding filter unit 40, where the imaging result S4 of each pixel 4 is converted into image data.
  • the integrating unit 43 sequentially integrates and outputs the digital signal S4 output from each pixel 4 in accordance with the clock cycle of the digital signal S4.
  • the integrator 43 adds the value 1 to the addition result S 6 up to that point.
  • the addition result S 6 up to that point is subtracted by 1 and output.
  • the decimation filter 42 performs a filtering process on the addition result S 6 to rate convert the digital signal based on the addition result S 6 into image data S 7 at a predetermined sampling rate, and outputs the image data S 7.
  • the decimation finisher 42 reduces the sampling rate of the digital signal S 4 to 1 Zn and outputs the image data S 7, and thus the successive addition results by the n-tap filter at the corresponding sampling timing. Add S 6 and output.
  • this value n is set to 8, and as a result, as shown in FIG. 9 (D), for every 8 samples of the addition result S 6, 8 consecutive samples of the addition result S 6 are Add and output 6-bit image data S7.
  • FIG. 9 (D) shows the numbers of the eight consecutive samples.
  • FIG. 9 (E) shows the case where the sampling rate is increased by setting the value n to 4, and the number of bits of the image data S 7 is reduced accordingly.
  • the decimation filter 4 2 adds the successive addition result S 6 of 4 samples every 4 samples of the addition result S 6 and outputs the image data S 7 by 5 bits.
  • the decimation filter 42 can switch the number of gradations by switching the number of taps used for arithmetic processing, and can switch the sampling rate in conjunction with the switching of the number of gradations.
  • the image data S 7 can be output at a desired frame rate by setting the number of taps.
  • the case of processing the addition result S 6 by the simple addition has been described, but instead, filter processing with better frequency characteristics may be applied.
  • the logic chip 3 is transferred to the output unit 37 sequentially, for example, line by line under the control of the image data S 7 power control unit 36 generated for each pixel 4 in this manner, and time division is performed by the output unit 37.
  • the image data D1 is output in the order of raster scanning.
  • this imaging device 101 (FIG. 2), an optical image is formed on the imaging surface of the sensor chip 2 by a predetermined optical system, and the optical image is formed by the pixels 4 arranged in a matrix.
  • the image is photoelectrically converted to obtain an imaging result of each pixel 4.
  • the imaging result of each pixel 4 is converted into a digital signal S 4 by an analog-to-digital conversion circuit 8 provided on the side opposite to the imaging surface of the sensor chip 2 and input to the filter circuit 35 of the logic chip 3.
  • the imaging result of each pixel is converted to image data and output.
  • the imaging result is converted into a digital signal by the analog-to-digital conversion circuit 8 provided in each pixel 4 and processed by the mouth chip 3.
  • the configuration can be simplified. Also, even when the analog-to-digital converter 8 is provided for each pixel as described above, the analog-to-digital converter 8 is provided on the side opposite to the imaging surface. It is possible to effectively avoid the decrease in the aperture ratio of each pixel 4 due to the wiring and the like, and to reduce the crosstalk and the like with the adjacent pixels due to the wiring.
  • each pixel 4 it is possible to prevent a reduction in the occupied area on the imaging surface as in the case where an analog digital conversion circuit is provided on the imaging surface, thereby facilitating the miniaturization of the pixels to facilitate reduction of the imaging device. Manufacturing can be made easy. Also, the degree of freedom in connection to the subsequent logic chip 3 can be significantly improved, and the degree of freedom in design can be improved accordingly.
  • digital signals are processed by the logic chip 3, and in the imaging device 101, digital signals according to the respective imaging results are output to the logic chip 3 by the connection by the micro bumps.
  • the imaging result can be output to the logic chip 3 in parallel to the pixels, and the sampling rate by the analog digital conversion circuit 8 can be set high.
  • digital signal processing can be performed in parallel to pixels, and for example, imaging results can be processed without providing a memory for temporarily recording digital signals, and the configuration can be simplified accordingly. Also, since the digital signal processing can be performed in parallel in this way, the frame rate can be increased.
  • the analog-to-digital converter circuit 8 related to the premise of this digital signal processing is constituted by a ⁇ modulation type analog-to-digital converter circuit (FIG. 3). Reduce the sampling rate of the digital signal S 4 obtained from the analog-to-digital converter 8 And an output unit 37 for time division multiplexing processing of the processing result by the filter circuit 35 and outputting the result, and according to the desired sampling rate, the number of gradations, and the scanning order, The imaging results can be converted into image data and output.
  • the fall of the aperture ratio can be effectively avoided in the configuration in which the analog-to-digital conversion circuit is provided on the imaging device. can do.
  • each imaging result is output, for example, in the order of raster scanning, and a decoder etc. that processes image data in the order of raster scanning.
  • Image data can be processed by using it, and peripheral circuits related to the CCD solid-state imaging device can be used effectively.
  • chip semiconductors provided with an analog-to-digital converter are connected by micro bumps to the semiconductor chip of the integrated circuit by digital signal processing circuit related to processing such as time division multiplexing etc. It is possible to perform digital signal processing on the pixel-by-pixel analog-to-digital conversion processing stably and simultaneously in parallel, and this makes it possible to reliably process the imaging result with the eyelid frame rate.
  • decimation filter circuit which is a filter circuit for converting a sampling rate
  • FIGS. 10 and 11 are block diagrams showing the configuration of a pixel and a filter unit applied to an imaging device according to a second embodiment of the present invention.
  • the pixel 4 4 and the filter unit 45 shown in FIGS. 10 and 11 are applied instead of the pixel 4 and the filter unit 40 according to the first embodiment.
  • the imaging device according to this embodiment is configured in the same manner as the imaging device 101 according to the first embodiment except that the configuration according to the pixel 44 and the filter unit 45 is different. In the embodiments, duplicate explanations are omitted.
  • this pixel 44 performs analog-to-digital conversion processing of the image pickup signal S 1 by the light receiving element 7 by the analog-to-digital conversion circuit 48, and outputs the digital signal S 14 according to the processing result to the output unit 12. Output to logic chip through electrode 13 by.
  • the analog-to-digital conversion circuit 48 is a ⁇ modulation type analog-to-digital conversion circuit, and the subtraction unit 49 samples the imaging signal S 1 at a predetermined cycle, as shown in FIG.
  • the output signal of the delay unit 50 is subtracted from the sampling result to output a differential signal S12 (Fig. 12) and (B)).
  • Integration unit 51 integrates this difference signal S 12 and outputs integration signal S 13.
  • Comparison unit 52 determines this integration signal S 13 according to a predetermined threshold voltage TH and makes a determination.
  • Result Output S 14 (Fig. 12 (C)).
  • the delay unit 50 delays this determination result S 14 by one sampling period and feeds it back to the subtracting unit 49.
  • the signal level corresponding to the maximum amplitude of the positive side and negative side of the imaging signal S1 is the logic 1 in the comparison unit 52, respectively.
  • 0 is set to be the signal level according to the determination result.
  • the analog-to-digital converter 48 feeds back the determination result and outputs a digital signal S 14 with logic 1 and logic 0 according to the signal level of the imaging signal S 1.
  • the filter section 45 (FIG. 11) is composed of a decimation filter 54, and is input via an electrode 32 by a micro bump.
  • Digital signal S14 is input to the decimation filter 54, where the digital signal S14 is filtered as shown in FIGS. 13 (A) to (D) in comparison with FIG.
  • the digital signal S14 is rate converted to image data S7 at a predetermined sampling rate and output.
  • the filter unit 45 can switch the number of gradations by switching the number of taps provided to the calculation processing of the decimation filter 54, and can switch the sampling rate in conjunction with the switching of the number of gradations.
  • the image data S7 can be output at a desired frame rate.
  • an analog digital conversion circuit is provided on the side of the semiconductor chip opposite to the imaging surface, so that the fall of the aperture ratio is effectively avoided in the configuration where the analog to digital conversion circuit is provided on the imaging device.
  • FIG. 14 is a block diagram showing an integrated circuit 61 applied to an imaging device according to a third embodiment of the present invention, in contrast to FIG.
  • the imaging device according to this embodiment is configured the same as the imaging device according to the first embodiment or the second embodiment except that the digital signal processing circuit mounted on the logic chip 63 is different. Note that, in the following, the same reference numerals are given to the same configurations as the imaging devices of the first embodiment and the second embodiment, and the duplicate description will be omitted.
  • the sensor chip 2 is stacked using micropumps, and the digital signal processing circuit 64 of the logic chip 63 is a digital signal S4, (S14) of each pixel.
  • S4, (S14) are formed by memories 65 each having a capacity of several to several tens of bits.
  • the logic chip 63 has operations of the digital signal processing circuit 64 by the memory 65, the output unit 67 outputting the output data from each memory 65 to the outside, the memory 65, and the output unit 67. It comprises the control unit 66 that controls.
  • each memory unit 65 digital signals of imaging results by each pixel are buffered by each memory unit 65, and, for example, raster scanning is performed in predetermined data amount units. Output in order.
  • the analog digital conversion circuit by providing the analog digital conversion circuit on the side opposite to the imaging surface of the semiconductor chip, it is possible to effectively avoid the decrease in the aperture ratio in the configuration in which the analog digital conversion circuit is provided on the imaging device. Then, by storing digital signals in the memory circuit on the logic chip side and outputting them, it is possible to achieve consistency with the processing timing in the processing circuit of the latter stage.
  • FIG. 15 is a block diagram showing an integrated circuit 71 applied to an imaging device according to a fourth embodiment of the present invention in contrast to FIG.
  • the imaging device according to this embodiment is configured the same as the imaging device according to the first embodiment or the second embodiment except that the digital signal processing mounted on the logic chip 73 is different. Note that, in the following, the same reference numerals are given to the same configurations as those of the imaging devices of the first embodiment and the second embodiment, and duplicate explanations will be omitted.
  • the logic chip 73 is formed by stacking the sensor chips 2 using micro bumps, and inputs digital signals S 4 and (S 14) of each pixel to the multiplexer (MU X) 74.
  • the multiplexer 74 is formed, for example, by a plurality of registers for inputting the digital signal S 4 (S 14) output from the pixel 4 (44) of the sensor chip 2 to each bit, and is continuous in the horizontal direction
  • the 1-bit digital signal S 4 and (S 14) of the predetermined number of pixels 4 and (4 4) are collectively output as a bit parallel digital signal.
  • the control unit 76 Under control of the multiplexer 74, the control unit 76 records the imaging result of each pixel 4 (14) in the multiplexer 74 at each sampling cycle of the digital signal S 4 (S 14). The multiplexer 74 outputs the imaging result by the digital signal recorded in the memory 75 in line units. Further, the imaging results in line units, which are output to the memory 75, are accumulated for a predetermined frame period, and are output under the control of the output unit 77.
  • the fall of the aperture ratio can be effectively avoided in the configuration in which the analog-to-digital conversion circuit is provided on the imaging device.
  • logic The imaging results of the plurality of pixels can be simultaneously processed in parallel by outputting a digital signal of 1 bit each into a digital signal of bit parallel by the multiplexer on the flip side.
  • FIG. 16 is a block diagram showing an integrated circuit 81 applied to an imaging device according to a fifth embodiment of the present invention in contrast to FIG.
  • the imaging device according to this embodiment is configured the same as the imaging device according to the first embodiment or the second embodiment except that the digital signal processing mounted on the logic chip 83 is different. Note that, in the following, the same reference numerals are given to the same configurations as those of the imaging devices of the first embodiment and the second embodiment, and duplicate explanations will be omitted.
  • the logic chip 83 is formed by stacking the sensor chip 2 using micro bumps, and the digital signal processing circuit 84 of the logic chip 83 is a digital signal S4, (S14) of each pixel. Is formed by a compression unit 85 that compresses each data.
  • the logic chip 83 comprises a digital signal processing circuit 84 by the compression unit 85, an output unit 87 for outputting the output data from the compression unit 85 to the outside, a compression unit 85, and an output unit 87. It comprises the control unit 86 that controls the operation.
  • the compression unit 85 compresses the digital signals S 4 and (S I 4) in the time axis direction and outputs the compressed digital signals S 4 and (S I 4) by an arithmetic compression method such as a run length method.
  • the imaging result of each pixel is data-compressed, and output in a predetermined frame unit, for example, in the order of raster scanning.
  • the analog digital conversion circuit by providing the analog digital conversion circuit on the side opposite to the imaging surface of the semiconductor chip, it is possible to effectively avoid the decrease in the aperture ratio in the configuration in which the analog digital conversion circuit is provided on the imaging device. By compressing and outputting data on the logic chip side, even when the imaging result is acquired and output at high speed, the imaging result can be output with certainty.
  • FIG. 17 is a block diagram showing an integrated circuit 91 applied to an imaging device according to a sixth embodiment of the present invention in contrast to FIG.
  • the imaging device according to this embodiment is The imaging result of each pixel 4 (4 4) is analog-to-digital converted by the analog-to-digital converter formed on the back surface of the chip chip 92, and the digital signal according to the processing result is similarly processed on the back surface of the sensor chip 92.
  • the time division multiplexing is performed by the output unit 93 formed in FIG. Note that this embodiment is configured the same as the imaging device according to the first embodiment or the second embodiment except that the processing of the imaging result according to each pixel is different.
  • an analog-to-digital converter circuit is provided on the side of the semiconductor chip opposite to the imaging surface.
  • the imaging device is provided with an analog-to-digital conversion circuit, the reduction of the aperture ratio can be effectively avoided.
  • the present invention is not limited to this, and the sensor chip is formed by various solid-state imaging devices by the XY address method. It can be widely applied in cases.
  • the logic chip is described to be provided with a digital signal processing circuit by data compression processing etc.
  • the present invention is not limited to this, and various digital signal processing circuits such as a motion detection circuit etc. It can be widely applied when providing Industrial applicability
  • the present invention can be applied to, for example, an imaging device using a C 3 M 0 S solid state imaging device.

Abstract

　本発明は、例えばＣＭＯＳ固体撮像素子による撮像装置に適用して、半導体チップ２における撮像面とは逆側の面にアナログディジタル変換回路を設ける。

Description

明細書
撮像装置及び撮像結果の出力方法 発明の背景
技術分野
本発明は、 撮像装置及び撮像結果の出力方法に関し、 例えば CMO S固体撮像 素子による撮像装置に適用することができる。 本発明は、 半導体チップにおける 撮像面とは逆側の面にアナログディジタル変換回路を設けることにより、 撮像素 子にアナログディジタル変換回路を設ける構成において、 開口率の低下を有効に 回避する。 背景技術
従来、 CMO S固体撮像素子は、 種々の集積回路と一体に基板上に形成できる ことにより、 これら一体化に係る構成が種々に提案されている。
これらの提案のうち例えば米国特許第 5 4 6 1 4 2 5号明細書には、 各画素毎 に、 Δ Σ変調による 1ビットのアナログディジタル変換回路を設ける構成が開示 されている。 この構成では、 2次元アレイ状に配置した画素を行毎に選択して出 力信号線に接続し、 この出力信号線より 1ビ トのディジタル信号による撮像結 果を出力してフィルタにより 8ビットの画像データに変換する。 またこのように して得られる画像データをマルチプレクサを介して 1系統により出力する。 これ によりこの米国特許第 5 4 6 1 4 2 5号明細書に開示の構成においては、 画素を 行単位でスキャンして撮像結果を出力するように構成されている。
また米国特許第 6 2 2 9 1 3 3号明細書には、 各画素毎に、 積分型による 1ビ ットのアナログディジタル変換回路を設け、 各画素の撮像結果を周波数変換して 出力する構成が開示されている。 この構成では、 光電変換された電荷をコンデン サに蓄積しながら、 このコンデンサの端子電圧を基準電圧と比較し、 この比較結 果に基づいてこのコンデンサの端子電圧を初期化すると共に論理 1の出力信号を 出力する。 これによりこの構成では、 各画素への入射光量の増大により論理 1の 出力頻度を増大させて各画素の撮像結果を周波数変換し、 この論理 1による出力 信号をフィルタにより処理して画像データを出力する。
このような各画素にアナログディジタル変換回路を設ける構成にあっては、 そ の分、 撮像素子の周辺回路に係る構成を簡略ィ匕することができる。
しかしながらこのようにして各画素毎にアナログディジタル変換回路を設ける 構成にあっては、 撮像素子の受光面に占める各画素の面積が低下し、 これにより いわゆる開口率の低下により感度が低下する問題がある。 これを改善するために は画素面積を大きくする必要があるが、 アナ口グディジタル変換回路を含めた画 素セルの面積が大きくなるために多画素化が困難になる問題がある。 また開口率 を確保するためには、 アナログディジタル変換回路を高密度に作成することが必 要になり、 その分、 撮像素子の製造が困難になる問題がある。
なおこの他にも、 米国特許第 5 4 6 1 4 2 5号明細書に開示の構成では、 画素 を行単位でスキャンして撮像結果を出力することにより、 画素数が増大するとサ ンプリングレートを増大させることが困難になり、 またさらに、 フィルタ部にお いて決められたタップ数でのフィルタ処理を行うため、 所望するフレームレート を確保することが困難になる問題もある。 また米国特許第 6 2 2 9 1 3 3号明細 書に開示の構成では、 入射光量が低下した場合に、 基準電圧に到達するまでの積 分時間が長くなることにより、 フレームレートを高速度化することが困難な問題 もある。 発明の開示
本発明は以上の点を考慮してなされたもので、 撮像素子にアナ口グデイジタル 変換回路を設ける構成において、 開口率の低下を有効に回避することができる撮 像装置及び撮像結果の出力方法を提案しようとするものである。
かかる課題を解決するため本発明は、 マトリックス状に画素を配置した半導体 チップによる撮像結果を出力する撮像装置に適用して、 前記半導体チップは、 一 方の面に、 前記画素が配置されて、 X Yアドレス制御により前記画素の撮像結果 を他方の面の側に出力し、 前記他方の面に、 対応する前記画素の撮像結果をアナ 口グデイジタル変換処理してディジタル信号を出力するアナログディジタル変換 回路が、 前記画素に対応して形成される。 本発明の構成により、 マトリックス状に画素を配置した半導体チップによる撮 像結果を出力する撮像装置に適用して、 前記半導体チップは、 一方の面に、 前記 画素が配置されて、 X Yァドレス制御により前記画素の撮像結果を他方の面の側 に出力し、 前記他方の面に、 対応する前記画素の撮像結果をアナログディジタル 変換処理してディジタル信号を出力するアナログディジタル変換回路が、 前記画 素に対応して形成されることにより、 アナログディジタル変換回路の配線にあつ ては他方の面側に設けられ、 これによりアナログディジタル変換回路による各画 素の開口率の低下を防止することができる。
また本発明は、 マトリックス状に画素を配置した半導体チップによる撮像結果 を出力する撮像結果の出力方法に適用して、 前記半導体チップの一方の面に配置 された前記画素の X Yァドレス制御により、 前記画素の撮像結果を前記半導体チ ップの他方の面の側に出力する撮像結果の出カステツプと、 前記他方の面の側に 、 前記画素に対応して配置されたアナログディジタル変換回路により、 前記画素 の撮像結果をアナログディジタル変換処理してディジタル信号を出力するアナ口 グデイジタル変換処理のステップとを有するようにする。
これにより本発明の構成によれば、 撮像素子にアナログディジタル変換回路を 設ける構成において、 開口率の低下を有効に回避することができる撮像結果の出 力方法を提供することができる。 本発明によれば、 撮像素子にアナログディジタル変換回路を設ける構成におい て、 開口率の低下を有効に回避することができる。 図面の簡単な説明
第 1図は、 本発明の実施例 1に係る撮像装置を示すプロック図である。
第 2図は、 第 1図の撮像装置に適用される集積回路を示すブロック図である。 第 3図は、 第 2図の撮像装置の各画素の構成を示すプロック図である。
第 4図は、 第 3図の画素におけるアナログディジタル変換回路の動作の説明に 供する信号波形図である。
第 5図は、 第 2図の撮像装置におけるセンサチップの構成を示す断面図である 第 6 (A) 図、 第 6 ( B ) 図、 第 6 ( C ) 図及び第 6 (D ) 図は、 第 5図のセ ンサチップによる撮像結果の出力の説明に供する略線図である。
第 7図は、 第 2図の撮像装置におけるセンサチップとロジックチップとの接続 の説明に供する断面図である。
第 8図は、 第 2図の撮像装置におけるフィルタ部の構成を示すプロック図であ る。
第 9図は、 第 8図のフィルタ部の動作の説明に供する信号波形図である。
第 1 0図は、 本発明の実施例 2に係る撮像装置の各画素の構成を示すブロック' 図である。
第 1 1図は、 本発明の実施例 2に係る撮像装置におけるフィルタ部の構成を示 すプロック図である。
第 1 2図は、 第 1 0図の画素におけるアナログディジタル変換回路の動作の説 明に供する信号波形図である。
第 1 3図は、 第 1 1図のフィルタ部の動作の説明に供する信号波形図である。 第 1 4図は、 本発明の実施例 3に係る撮像装置を示すブロック図である。
第 1 5図は、 本発明の実施例 4に係る撮像装置を示すブロック図である。
第 1 6図は、 本発明の実施例 5に係る撮像装置を示すプロック図である。
第 1 7図は、 本発明の実施例 6に係る撮像装置を示すブロック図である。 発明を実施するための最良の形態
以下、 適宜図面を参照しながら本発明の実施例を詳述する。
( 1 ) 実施例 1の構成
第 1図は、 本発明の実施例 1に係る撮像装置を示すブロック図である。 この撮 像装置 1 0 1は、 所望の被写体の撮像結果をデータ圧縮して記録媒体に記録し、 また所望の伝送対象に送出する。
ここでこの撮像装置 1 0 1において、 レンズ 1 0 2は、 ユーザーによる操作に 応動してズーム倍率、 絞りを可変して撮像素子 1 0 3の撮像面に入射光を集光す る。 光学ローパスフィルタ 1 0 4は、 このレンズ 1 0 2の出射光より空間周波数 の高い成分を抑圧し、 続く色補正フィルタ 1 0 5は、 光学ローパスフィルタ 1 0 4から出射される出射光の色温度を補正して出射する。
撮像素子 1 0 3は、 例えば CMO S固体撮像素子により形成され、 駆動部 1 0 6から出力される各種タイミング信号により動作して、 撮像面に形成された光学 像を各画素により光電変換して撮像信号 S 1を出力する。
駆動部 1 0 6は、 制御部 1 0 9の制御により、 この撮像素子 1 0 3の各種タイ ミング信号を生成して撮像素子 1 0 3に出力し、 これにより制御部 1 0 9の制御 により撮像素子 1 0 3の動作を制御する。
アナログディジタル変換回路 （A D ) 1 0 7は、 この撮像信号 S 1をアナログ ディジタル変換処理して画像データ D 1を出力する。
画像処理部 1 0 8は、 この画像データ D 1をデータ圧縮し、 その処理結果によ る符号化データ D 2を記録系、 伝送系に出力し、 これによりこの撮像装置 1 0 1 では、 この記録系により所定の記録媒体に符号化データ D 2を記録し、 またこの 伝送系により符号化データ D 2を外部機器に伝送する。
制御部 1 0 9は、 マイコンによる演算処理手段により構成され、 所定の制御プ ログラムの実行により、 ユーザーによる操作子の操作に応動してこの撮像装置 1
0 1全体の動作を制御する。 なおこの実施例において、 この制御プログラムは、 この撮像装置 1 0 1に事前にインストールされて提供されるものの、 この制御プ ログラムにあっては、 ィンターネット等のネットワークを介したダウンロードに より、 さらには記録媒体からのダウンロードにより提供するようにしてもよく、 このような記録媒体にあっては、 光ディスク、 メモリカード等、 種々の記録媒体 を広く適用することができる。
しかして制御部 1 0 9は、 ユーザーにより電源が立ち上げられると動作を開始 し、 ユーザーによる操作子の操作に応動して撮像素子 1 0 3により撮像結果の取 得を開始するように、 またこの撮像結果の記録、 伝送を開始するように、 全体の 動作を制御する。
第 2図は、 この撮像装置 1 0 1に適用される集積回路 1を示すプロック図であ る。 この集積回路 1は、 撮像素子による集積回路であり、 センサチップ 2とロジ ックチップ 3との積層体をパッケージングして形成される。 撮像装置 1 0 1では 、 この集積回路 1により撮像素子 1 0 3、 駆動部 1 0 6、 アナログディジタル変 換回路 1 0 7、 画像処理部 1 0 8の入力段が構成される。
ここでセンサチップ 2は、 X Yァドレス方式により撮像結果を出力する撮像素 子の半導体チップであり、 この実施例ではこの撮像素子に CMO S固体撮像素子 が適用される。 センサチップ 2は、 画素 4をマトリックス状に配置した撮像部 5 と、 この撮像部 5の動作を制御する制御部 6とにより形成され、 各画素 4にそれ ぞれ撮像結果をアナログディジタル変換処理するアナログディジタル変換回路が 設けられる。
すなわち第 3図及び第 4図に示すように、 各画素 4は、 入射光に応じて信号レ ベルが変化する撮像信号 S 1 (第 4図 （A) ) を受光素子 7より出力する。 アナ 口グディジタル変換回路 8は、 Δ変調型によるアナログディジタル変換回路であ り、 この撮像信号 S 1をディジタル信号に変換して出力する。 すなわちアナログ ディジタル変換回路 8において、 減算部 9は、 撮像信号 S 1を所定周期によりサ ンプリングし、 このサンプリング結果から積分部 1 0の出力信号 S 3を減算して 差分信号 S 2を出力する （第 4図 （B ) ) 。 比較部 1 1は、 この差分信号 S 2を 所定の判定基準 T Hにより判定して判定結果を出力する。 積分部 1 0は、 この判 定結果を積分して出力信号 S 3 (第 4図 （A) ) を出力する。 これによりアナ口 グディジタル変換回路 8は、 撮像信号 S 1の信号レベルの増大及び減少によりそ れぞれ論理値が論理 1、 論理 0に変化する判定結果を比較部 1 1により得、 この 判定結果を撮像信号 S 1のアナログディジタル変換結果として出力する （第 4図 ( C ) ) 。
なおこれらによりアナログディジタル変換回路 8は、 矢印 Aにより示すように 、 積分部 1 0の利得で決まる分解能 Δにより撮像信号 S 1をディジタル信号に変 換し、 この実施例では、 撮像信号 S 1の最大振幅に対してこの分解能 Δが 1 8 に設定されて 3ビットのアナログディジタル変換回路を構成する。 またこのよう に 3ビットにより撮像信号 S 1をアナログディジタル変換処理するようにして、 アナログディジタル変換結果を 1ビットのディジタル信号により出力するように 構成され、 これら一連の処理における量子化誤差を積分部 1 0により帰還して補 正する。 出力部 1 2は、 比較部 1 1の比較結果によるアナログディジタル変換結果を出 力するバッファ回路であり、 このセンサチップ 2に設けられた出力端子 1 3より ディジタノレ信号 S を出力する。
センサチップ 2は、 これらアナログディジタル変換回路 8、 出力部 1 2が受光 面とは逆側の裏面に形成され、 この裏面に形成されたマイクロバンプよりこの出 力端子 1 3が形成される。 またこれによりセンサチップ 2は、 各画素 4の撮像結 果によるディジタル信号 S 4を同時並列的に出力する。
すなわち第 5図は、 センサチップ 2の一部を示す断面図である。 ここでこのセ ンサチップ 2は、 1 0〜2 0 rn] 程度の厚さのシリコン （S i ) 層により素 子層 2 2が形成され、 この素子層 2 2に受光素子 7が形成される。 またこの受光 素子 7に係る部位の上層に、 順次、 シリコン酸化 （S i〇2 ) 膜 2 4、 遮光膜 2 5、 シリコン窒化膜 （S i N) 2 6、 色フィルタ 2 7、 マイクロレンズ 2 8が積 層され、 これにより画素 4が形成される。 またこの素子層 2 2の下層に、 受光素 子 7、 アナログディジタル変換回路 8の回路素子等を配線する配線層 2 9が形成 され、 この配線層 2 9の下層側に、 全体を保持する基板支持材 3 0が設けられる 。 これによりセンサチップ 2は、 受光面とは逆側に配線層 2 9が設けられ、 また アナ口グディジタル変換回路 8等が受光面とは逆側に設けられ、 これらにより各 画素 4にアナ口グデイジタル変換回路 8を設ける場合であっても開口率の低下を 有効に回避することができるように構成される。 また配線層を受光面側に設ける 場合の種々の制約を解消して配線の自由度を格段に向上する。
因みに、 このように受光面の裏面側に配線層 2 9を設ける場合にあっては、 例 えば第 6 (A) 図に示すように、 各画素出力をそれぞれ個別に周辺回路に出力し てアナログディジタル変換処理するように、 撮像素子部と周辺回路との接続を構 成することも可能であり、 またこれに代えて、 第 6 ( B ) 図に示すように、 コラ ム線を単位で撮像結果を出力して周辺回路で処理することも可能になる。 また第 6 ( C ) 図に示すように、 ラインを単位にして撮像結果を出力して周辺回路で処 理することもでき、 さらには第 6 (D ) 図に示すように、 所定ブロックを単位に して撮像結果を出力して周辺回路で処理することも可能となる。
具体的に、 CMO S固体撮像素子は、 水平方向に延長する水平アドレス線と垂 直方向に延長する垂直ァドレス線とにより、 各画素に設けられた MO S F E Tを 選択的にオン動作させることにより、 この水平ァドレス線及び垂直ァドレス線に より選択される画素より信号線に撮像'結果が出力される。 これにより C MO S固 体撮像素子は、 第 6 (A) 図〜第 6 ( C ) 図に示す場合等、 種々の X— Yアドレ ス制御により撮像結果を出力することができる。
より具体的に第 6 (A) 図の例の場合、 各画素にそれぞれ信号線が設けられて いることにより、 例えば全画素に設けられた MO S F E Tを同時にオン動作させ て全ての画素による撮像結果を同時並列的に出力する。 また第 6 ( B ) 図の例の 場合では、 垂直方向に連続する複数の画素で、 1つのコラム線による信号線を共 通に使用していることにより、 1つのコラム線に接続された複数の画素に係る水 平ァドレス線の設定を順次切り換えて、 これら複数の画素に設けられた MO S F E Tを順次オン動作させることにより、 この 1つのコラム線を時分割により垂直 方向に連続する各画素に割り当てて、 これら各画素の撮像結果を出力する。 また これにより水平方向について見た場合には、 水平方向に連続する画素で水平ァド レス線が共通することにより、 このようなコラム線への垂直方向に連続する各画 素の時分割の割り当てが、 水平方向に連続する画素で同時並列的に実行され、 こ れにより水平ァドレス線の制御によりライン単位で撮像結果を出力する。 また第 6 ( C ) 図の場合には、 第 6 ( B ) 図について上述した水平アドレス線の制御に 代えて、 垂直ァドレス線の制御により、 1つの信号線を時分割により水平方向に 連続する画素に順次割り当てて、 垂直方向に連続する画素による撮像結果を同時 並列的に出力する。
これに対して第 6 (D ) 図の例の場合、 1つの信号線に共通に接続された 1つ のプロックの複数画素を、 垂直ァドレス線及び水平ァドレス線の制御により順次 選択することにより、 この 1つの信号線による 1つのブロックで、 ラスタスキヤ ン、 ジグザグスキャン等、 種々の順序により撮像結果を出力することができる。 なお水平ァドレス線及ぴ垂直ァドレス線が水平方向及び垂直方向に連続する画素 でそれぞれ共通に設けられることにより、 これら画素のスキャン順序は、 複数の プロックで同一となる。
なおセンサチップ 2は、 このように受光面とは逆側に配線層 2 9が形成される ことにより、 厚さの薄い半導体基板を配線層 2 9側より処理して受光素子 7、 周 辺回路の回路素子を形成した後、 この半導体基板に配線層 2 9、 基板支持材 3 0 を順次形成し、 その後、 この半導体基板を裏返して CM Pにより研磨して素子層
2 2が完成し、 遮光膜 2 5、 シリコン窒化膜 （S i N) 2 6、 色フィルタ 2 7、 マイクロレンズ 2 8を順次形成して作成される。
センサチップ 2は、 第 7図に示すように、 この基板支持材 3 0にロジックチッ プ 3が割り当てられ、 配線層 2 9側に形成されたマイクロバンプ 3 1と、 ロジッ クチップ 3に形成されたマイク口バンプ 3 1とによりロジックチップ 3に電気的 に接続されて保持される。 なおここでマイクロバンプは、 金、 銅等により形成さ れる微小な接続用の端子である。
ここでロジックチップ 3は (第 2図） 、 各画素 4の撮像結果を処理するデイジ タル信号処理回路による集積回路であり、 この実施例では、 このディジタル信号 処理回路が、 センサチップ 2から各画素毎に出力されるディジタル信号による撮 像結果を画素毎に処理するフィルタ回路 3 5と、 センサチップ 2における撮像部 5の制御に連動してブイルタ回路 3 5の動作を制御する制御部 3 6と、 この制御 部 3 6の制御によりフィルタ回路 3 5の処理結果を時分割多重化して出力する出 力部 3 7とにより構成される。
このためフィルタ回路 3 5は、 センサチップ 2の画素 4に対応して、 それぞれ 各画素 4からのディジタル信号を処理するフィルタ部 4 0が設けられ、 またこの 各フィルタ部 4 0にマイクロバンプ 3 2が設けられる。 これによりフィルタ回路
3 5は、 センサチップ 2から出力される各画素 4の撮像結果 S 4が対応するフィ ルタ部 4 0に入力され、 ここで各画素 4の撮像結果 S 4が画像データに変換され る。
ここで第 8図に示すように、 フィルタ部 4 0において、 積分部 4 3は、 各画素 4から出力されるディジタル信号 S 4をこのディジタル信号 S 4のクロック周期 により順次積分して出力する。 この実施例において、 積分部 4 3は、 第 9図 （A ) 〜 （C ) に示すように、 ディジタル信号 S 4が論理 1の場合、 それまでの加算 結果 S 6に値 1を加算するのに対し、 ディジタル信号 S 4が論理 0の場合、 それ までの加算結果 S 6を値 1だけ減算して出力する。 デシメーションフィルタ 4 2は、 この加算結果 S 6をフィルタリング処理する ことにより、 この加算結果 S 6によるディジタル信号を所定のサンプリングレー トによる画像データ S 7にレート変換して出力する。 ここでデシメーシヨンフィ ノレタ 4 2は、 ディジタル信号 S 4のサンプリングレートを l Znに低減して画像 データ S 7を出力し、 このため対応するサンプリングのタイミングで nタップの フィルタにより連続する加算結果 S 6を加算して出力する。 ここでこの実施例で は、 この値 nが 8に設定され、 これにより第 9図 （D) に示すように、 加算結果 S 6の 8サンプル毎に、 連続する 8サンプルの加算結果 S 6を加算して 6ビット による画像データ S 7を出力する。
ここでこの第 9図 （D ) の各サンプルに表した数字は、 この連続する 8サンプ ルの加算値である。 また第 9図 （E ) は、 この値 nを 4に設定して、 サンプリン グレートを高くし、 その分、 画像データ S 7のビット数を低減した場合であり、 この場合、 デシメーシヨンフィルタ 4 2は、 加算結果 S 6の 4サンプル毎に、 連 続する 4サンプルの加算結果 S 6を加算して 5ビットにより画像データ S 7を出 力する。 これらによりデシメーシヨンフィルタ 4 2は、 演算処理に供するタップ 数の切り換えにより、 階調数を切り換え、 この階調数の切り換えに連動してサン プリングレートを切り換えることができ、 これによりこの撮像装置 1 0 1では、 タップ数の設定により所望するフレームレートにより画像データ S 7を出力する ことができる。 なおこの実施例においては、 単純加算により加算結果 S 6を処理 する場合について述べたが、 これに代えてより周波数特性の良いフィルタ処理を 適用するようにしてもよい。
ロジックチップ 3は、 このようにして各画素 4毎に生成される画像データ S 7 力 制御部 3 6の制御により例えばライン単位で順次出力部 3 7に転送され、 出 力部 3 7により時分割多重化して出力され、 これらによりこの撮像装置 1 0 1は 、 ラスタ走査の順序により画像データ D 1を出力する。
( 2 ) 実施例 1の動作
以上の構成において、 この撮像装置 1 0 1では （第 2図） 、 所定の光学系によ りセンサチップ 2の撮像面に光学像が形成され、 マトリックス状に配置された各 画素 4によりこの光学像が光電変換処理されて各画素 4の撮像結果が得られる。 さらにセンサチップ 2の撮像面とは逆側の面に設けられたアナログディジタル変 換回路 8により各画素 4の撮像結果がディジタル信号 S 4に変換されてロジック チップ 3のフィルタ回路 3 5に入力され、 ここで各画素の撮像結果が画像データ に変換されて出力される。
これによりこの撮像装置 1 0 1では、 各画素 4に設けたアナログディジタル変 換回路 8により撮像結果をディジタル信号に変換して口ジックチップ 3により処 理するようにして、 その分、 周辺の回路構成を簡略化することができる。 またこ のようにアナログディジタル変換回路 8を各画素に設ける場合にあっても、 撮像 面とは逆側の面にアナログディジタル変換回路 8が設けられていることにより、 アナ口グディジタル変換回路 8の配線等による各画素 4の開口率の低下を有効に 回避することができ、 またさらにはこの配線による隣接画素との間のクロストー ク等を低減することができる。 また各画素 4については、 撮像面にアナログディ ジタル変換回路を設ける場合のような、 撮像面における占有面積の減少を防止す ることができ、 これにより画素の微細化を容易としてこの撮像装置の製造を容易 なものとすることができる。 また続くロジックチップ 3への接続の自由度を格段 的に向上することができ、 その分、 設計の自由度を向上することができる。
またこのようにしてロジックチップ 3によりディジタル信号処理するようにし て、 撮像装置 1 0 1では、 マイクロバンプによる接続により、 各撮像結果による ディジタル信号がロジックチップ 3に出力される。 これにより撮像装置 1 0 1で は、 画素並列にロジックチップ 3に撮像結果を出力することができ、 アナログデ イジタル変換回路 8によるサンプリングレートを高く設定することができる。 ま た画素並列にディジタル信号処理することができ、 例えばディジタル信号を一時 記録するメモリ等を設けなくても撮像結果を処理することができ、 その分、 構成 を簡略化することができる。 またこのように画素並列にディジタル信号処理する ことができることにより、 フレームレートも高速度化することができる。
この撮像装置 1 0 1では、 このディジタル信号処理の前提に係るアナログディ ジタル変換回路 8が Δ変調型のアナログディジタル変換回路により構成され （第 3図） 、 ロジックチップ 3におけるディジタル信号処理が、 このアナログデイジ タル変換回路 8より得られるディジタル信号 S 4のサンプリングレートを低減す るフィルタ回路 3 5と、 このフィルタ回路 3 5による処理結果を時分割多重化処 理して出力する出力部 3 7とにより構成され、 これにより所望するサンプリング レート、 階調数、 走査順序により、 撮像結果を画像データに変換して出力するこ とができる。
( 3 ) 実施例 1の効果
以上の構成によれば、 半導体チップにおける撮像面とは逆側の面にアナ口グデ ィジタル変換回路を設けることにより、 撮像素子にアナログディジタル変換回路 を設ける構成において、 開口率の低下を有効に回避することができる。
具体的に、 このアナログディジタル変換回路に、 Δ変調型のアナログディジタ ル変換回路を適用して、 撮像素子にアナログディジタル変換回路を設ける構成に おいて、 開口率の低下を有効に回避することができる。
またこのようにして得られる各画素のディジタル信号を時分割多重化して出力 することにより、 例えばラスタ走査の順序により各撮像結果を出力して、 ラスタ 走查順序により画像データを処理するデコーダ等を用いて画像データを処理する ことができ、 C C D固体撮像素子に係る周辺回路等を有効に利用することができ る。
またこのような時分割多重化等の処理に係るディジタル信号処理回路による集 積回路の半導体チップに対して、 アナログディジタル変換回路を設けたチップセ ンサをマイクロバンプにより接続して積層することにより、 各画素単位によるァ ナログディジタル変換処理結果を安定に、 かつ同時並列的にディジタル信号処理 することができ、 これにより髙フレームレートにより撮像結果を確実に処理する ことができる。
すなわち画素毎にマイク口バンプを設けることにより、 画素毎のアナログディ ジタル変換処理結果を同時並列的に出力してディジタル信号処理することができ る。
またこのディジタル信号処理回路に、 サンプリングレートを変換するフィルタ 回路であるデシメーションフィルタ回路を適用することにより、 所望する階調数 、 サンプリングレートにより撮像結果を出力することができる。
( 4 ) 実施例 2 第 1 0図及び第 1 1図は、 本発明の実施例 2に係る撮像装置に適用される画素 及びフィルタ部の構成を示すプロック図である。 この実施例に係る撮像装置は、 この第 1 0図及び第 1 1図に示す画素 4 4及びフィルタ部 4 5が、 実施例 1に係 る画素 4及びフィルタ部 4 0に代えて適用される。 なおこの実施例に係る撮像装 置は、 この画素 4 4及ぴフィルタ部 4 5に係る構成が異なる点を除いて、 実施例 1の撮像装置 1 0 1と同一に構成されることにより、 この実施例において、 重複 した説明は省略する。
ここでこの画素 4 4は、 受光素子 7による撮像信号 S 1をアナログディジタル 変換回路 4 8によりアナログディジタル変換処理し、 その処理結果によるディジ' タル信号 S 1 4を、 出力部 1 2、 マイクロバンプによる電極 1 3を介してロジッ クチップに出力する。
ここでアナログディジタル変換回路 4 8は、 Δ∑変調型のアナログディジタル 変換回路であり、 減算部 4 9は、 第 1 2図に示すように、 撮像信号 S 1を所定周 期によりサンプリングし、 このサンプリング結果から遅延部 5 0の出力信号を減 算して差分信号 S 1 2を出力する （第 1 2図 ） 及び （B ) ) 。
積分部 5 1は、 この差分信号 S 1 2を積分して積分信号 S 1 3を出力し、 比較 部 5 2は、 この積分信号 S 1 3を所定のしきい値電圧 T Hにより判定して判定結 果 S 1 4を出力する （第 1 2図 （C ) ) 。 遅延部 5 0は、 この判定結果 S 1 4を 1サンプリング周期だけ遅延させて減算部 4 9に帰還する。 なおこれらの処理に おいて、 遅延部 5 0から出力される出力信号においては、 撮像信号 S 1の正側及 び負側の最大振幅に対応する信号レベルが、 それぞれ比較部 5 2における論理 1 及び 0の判定結果による信号レベルとなるように設定される。 これによりアナ口 グディジタル変換回路 4 8は、 判定結果を帰還して撮像信号 S 1の信号レベルに 応じて論理 1、 論理 0によりディジタル信号 S 1 4を出力する。
このアナログディジタル変換回路 4 8の構成に対応して、 フィルタ部 4 5は （ 第.1 1図） 、 デシメーシヨンフィルタ 5 4により構成され、 マイクロバンプによ る電極 3 2を介して入力されるディジタル信号 S 1 4をデシメーシヨンフィルタ 5 4に入力し、 ここで第 9図との対比により第 1 3図 （A) 〜 （D ) に示すよう に、 このディジタル信号 S 1 4をフィルタリング処理することにより、 このディ ジタル信号 S 1 4を所定のサンプリングレートによる画像データ S 7にレート変 換して出力する。 これによりフィルタ部 4 5は、 このデシメーシヨンフィルタ 5 4の演算処理に供するタップ数の切り換えにより、 階調数を切り換え、 この階調 数の切り換えに連動してサンプリングレートを切り換えることができ、 これによ り所望するフレームレートにより画像データ S 7を出力することができる。
この実施例においては、 半導体チップにおける撮像面とは逆側の面にアナ口グ ディジタル変換回路を設けることにより、 撮像素子にアナログディジタル変換回 路を設ける構成において、 開口率の低下を有効に回避するようにして、 このアナ ログディジタル変換回路に、 Δ∑変調型のアナログディジタル変換回路を適用す ることにより、 ロジックチップ側の積分処理を省略し、 さらにはセンサチップ側 で撮像結果を積分することにより、 撮像結果によるディジタル信号の伝送にエラ 一が発生した場合にあっても、 その影響の範囲を限定することができ、 これによ り信頼性を向上することができる。
( 5 ) 実施例 3
第 1 4図は、 第 2図との対比により本発明の実施例 3に係る撮像装置に適用さ れる集積回路 6 1を示すプロック図である。 この実施例に係る撮像装置は、 ロジ ックチップ 6 3に実装されるディジタル信号処理回路が異なる点を除いて、 実施 例 1又は実施例 2に係る撮像装置と同一に構成される。 なお以下においては、 こ れにより実施例 1、 実施例 2の撮像装置と同一の構成にあっては、 対応する符号 を付して示し、 重複した説明は省略する。
この実施例において、 ロジックチップ 6 3は、 マイクロパンプを用いてセンサ チップ 2が積層され、 このロジックチップ 6 3のディジタル信号処理回路 6 4が 、 各画素によるディジタル信号 S 4、 ( S 1 4 ) をそれぞれ蓄積する数〜数十ビ ットの容量のメモリ 6 5により形成される。 ロジックチップ 6 3は、 このメモリ 6 5によるディジタル信号処理回路 6 4と、 各メモリ 6 5からの出力データを外 部に出力する出力部 6 7と、 メモリ 6 5、 出力部 6 7の動作を制御する制御部 6 6とにより構成される。
これによりこの撮像装置では、 各画素による撮像結果のディジタル信号を各メ モリ部 6 5によりバッファリングし、 所定データ量単位で、 例えばラスタ走査の 順序により出力する。
この実施例によれば、 半導体チップにおける撮像面とは逆側の面にアナログデ ィジタル変換回路を設けることにより、 撮像素子にアナログディジタル変換回路 を設ける構成において、 開口率の低下を有効に回避するようにして、 ロジックチ ップ側でディジタル信号をメモリ回路に蓄積して出力することにより、 後段の処 理回路における処理タイミングとの整合性を図ることができる。
( 6 ) 実施例 4
第 1 5図は、 第 2図との対比により本発明の実施例 4に係る撮像装置に適用さ れる集積回路 7 1を示すプロック図である。 この実施例に係る撮像装置は、 ロジ ックチップ 7 3に実装されるディジタル信号処理が異なる点を除いて、 実施例 1 又は実施例 2に係る撮像装置と同一に構成される。 なお以下においては、 これに より実施例 1、 実施例 2の撮像装置と同一の構成にあっては、 対応する符号を付 して示し、 重複した説明は省略する。
この実施例において、 ロジックチップ 7 3は、 マイクロバンプを用いてセンサ チップ 2が積層され、 各画素によるディジタル信号 S 4、 ( S 1 4 ) をマルチプ レクサ (MU X) 7 4に入力する。 ここでマルチプレクサ 7 4は、 例えばセンサ チップ 2の画素 4、 （4 4 ) から出力されるディジタル信号 S 4、 ( S 1 4 ) を 各ビットに入力する複数のレジスタにより形成され、 水平方向に連続する所定個 数の画素 4、 （4 4 ) による各 1ビットのディジタル信号 S 4、 （S 1 4 ) をビ ットパラレルのディジタル信号にまとめて出力する。
制御部 7 6は、 マルチプレクサ 7 4の制御により、 ディジタル信号 S 4、 ( S 1 4 ) の各サンプリング周期で、 各画素 4、 （1 4 ) の撮像結果をマルチプレク サ 7 4に記録すると共に、 マルチプレクサ 7 4に記録したディジタル信号による 撮像結果をライン単位でメモリ 7 5に出力する。 またこのメモリ 7 5に出力した ライン単位による撮像結果を所定フレーム期間の間蓄積し、 出力部 7 7の制御に より出力する。
この実施例によれば、 半導体チップにおける撮像面とは逆側の面にアナ口グデ ィジタル変換回路を設けることにより、 撮像素子にアナログディジタル変換回路 を設ける構成において、 開口率の低下を有効に回避するようにして、 ロジックチ ップ側でマルチプレクサにより各 1ビットによるディジタル信号をビットパラレ ルのディジタル信号にまとめて出力するようにして、 これら複数画素の撮像結果 を同時並列的に処理することができる。
( 7 ) 実施例 5
第 1 6図は、 第 2図との対比により本発明の実施例 5に係る撮像装置に適用さ れる集積回路 8 1を示すブロック図である。 この実施例に係る撮像装置は、 ロジ ックチップ 8 3に実装されるディジタル信号処理が異なる点を除いて、 実施例 1 又は実施例 2に係る撮像装置と同一に構成される。 なお以下においては、 これに より実施例 1、 実施例 2の撮像装置と同一の構成にあっては、 対応する符号を付 して示し、 重複した説明は省略する。
この実施例において、 ロジックチップ 8 3は、 マイクロバンプを用いてセンサ チップ 2が積層され、 このロジックチップ 8 3のディジタル信号処理回路 8 4が 、 各画素によるディジタル信号 S 4、 ( S 1 4 ) をそれぞれデータ圧縮する圧縮 部 8 5により形成される。 ロジックチップ 8 3は、 この圧縮部 8 5によるデイジ タル信号処理回路 8 4と、 圧縮部 8 5からの出力データを外部に出力する出力部 8 7と、 圧縮部 8 5、 出力部 8 7の動作を制御する制御部 8 6とにより構成され る。
ここで圧縮部 8 5は、 例えばランレングス方式等の算術的圧縮方法によってデ イジタル信号 S 4、 （S I 4 ) を時間軸方向にデータ圧縮して出力する。 これに よりこの撮像装置では、 各画素による撮像結果をそれぞれデータ圧縮して、 例え ばラスタ走査の順序により、 所定フレーム単位で出力する。
この実施例によれば、 半導体チップにおける撮像面とは逆側の面にアナログデ ィジタル変換回路を設けることにより、 撮像素子にアナログディジタル変換回路 を設ける構成において、 開口率の低下を有効に回避するようにして、 ロジックチ ップ側でデータ圧縮して出力することにより、 高速度により撮像結果を取得して 出力する場合でも、 確実に撮像結果を出力することができる。
( 8 ) 実施例 6
第 1 7図は、 第 2図との対比により本発明の実施例 6に係る撮像装置に適用さ れる集積回路 9 1を示すブロック図である。 この実施例に係る撮像装置は、 セン サチップ 9 2の裏面に形成されたアナログディジタル変換回路により各画素 4、 ( 4 4 ) の撮像結果をアナログディジタル変換処理し、 その処理結果によるディ ジタル信号を、 同様に、 センサチップ 9 2の裏面に形成された出力部 9 3により 時分割多重化して出力する。 なおこの実施例においては、 各画素に係る撮像結果 の処理が異なる点を除いて、 実施例 1又は実施例 2に係る撮像装置と同一に構成 される。
この実施例のように、 センサチップ側に出力部を設けて撮像結果を多重化して 出力する場合にあっても、 半導体チップにおける撮像面とは逆側の面にアナログ ディジタル変換回路を設けることにより、 撮像素子にアナログディジタル変換回 路を設ける構成において、 開口率の低下を有効に回避することができる。
( 9 ) 他の実施例
なお上述の実施例においては、 C MO S固体撮像素子によりセンサチップを構 成する場合について述べたが、 本発明はこれに限らず、 X Yア ドレス方式による 各種固体撮像素子によりセンサチップを構成する場合に広く適用することができ る。
また上述の実施例においては、 ロジックチップにデータ圧縮処理等によるディ ジタル信号処理回路を設ける場合について述べたが、 本発明はこれに限らず、 例 えば動き検出回路等、 種々のディジタル信号処理回路を設ける場合に広く適用す ることができる。 産業上の利用可能性
本発明は、 例えば C M O S固体撮像素子による撮像装置に適用することができ る。

Claims

請求の範囲
1 . マトリックス状に画素を配置した半導体チップによる撮像結果を出力する撮 像装置において、
前記半導体チップは、
一方の面に、 前記画素が配置されて、 XYア ドレス制御により前記画素の撮像 結果を他方の面の側に出力し、
前記他方の面に、 対応する前記画素の撮像結果をアナ口グディジタル変換処理 してディジタル信号を出力するアナログディジタル変換回路が、 前記画素に対応 して形成された
ことを特徴とする撮像装置。
2 . 前記アナ口グディジタル変換回路が、
Δ変調型のアナログディジタル変換回路である
ことを特徴とする請求の範囲第 1項に記載の撮像装置。
3 . 前記アナログディジタル変換回路が、
厶∑変調型のアナ口グディジタル変換回路である
ことを特徴とする請求の範囲第 1項に記載の撮像装置。
4 . 前記アナログディジタル変換回路から出力されるディジタル信号を、 時分割 多重化して出力する出力回路を有する
ことを特徴とする請求の範囲第 1項に記載の撮像装置。
5 . 前記半導体チップは、
前記ディジタル信号を処理する集積回路による半導体チップに積層されて、 マ ィクロバンプによる接続により前記ディジタル信号を前記半導体チップに形成さ れたディジタル信号処理回路に出力する
ことを特徴とする請求の範囲第 1項に記載の撮像装置。
6 . 前記画素毎に前記マイクロバンプが設けられた
ことを特徴とする請求の範囲第 5項に記載の撮像装置。
7 . 前記アナログディジタル変換回路が、
厶変調型のアナログディジタル変換回路である
ことを特徴とする請求の範囲第 5項に記載の撮像装置。
8 . 前記アナログディジタル変換回路が、
Δ Σ変調型のアナログディジタル変換回路である
ことを特 とする請求の範囲第 5項に記載の撮像装置。
9 . 前記ディジタル信号処理回路は、
前記ディジタル信号のサンプリングレートを変換して出力するフィルタ回路で ある
ことを特徴とする請求の範囲第 5項に記載の撮像装置。
1 0 . 前記ディジタル信号処理回路は、
前記ディジタル信号を時分割多重化して出力する
ことを特徴とする請求の範囲第 5項に記載の撮像装置。
1 1 . 前記ディジタル信号処理回路は、
前記ディジタル信号を記憶して出力するメモリ回路である
ことを特徴とする請求の範囲第 5項に記載の撮像装置。
1 2 . 前記ディジタル信号処理回路は、
前記デイジタル信号を時間軸方向にデータ圧縮して出力する
ことを特徴とする請求の範囲第 5項に記載の撮像装置。
1 3 . マトリ ックス状に画素を配置した半導体チップによる撮像結果を出力する 撮像結果の出力方法において、
前記半導体チップの一方の面に配置された前記画素の χ γァドレス制御により
、 前記画素の撮像結果を前記半導体チップの他方の面の側に出力する撮像結果の 出力ステップと、
前記他方の面の側に、 前記画素に対応して配置されたアナログディジタル変換 回路により、 前記画素の撮像結果をアナログディジタル変換処理してディジタル 信号を出力するアナログディジタル変換処理のステップとを有する
ことを特徴とする撮像結果の出力方法。
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