JPWO2006025232A1 - 撮像装置及び撮像結果の出力方法 - Google Patents
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Abstract
本発明は、例えばＣＭＯＳ固体撮像素子による撮像装置に適用して、半導体チップ２における撮像面とは逆側の面にアナログディジタル変換回路を設ける。
Description
［発明の背景］
［技術分野］
本発明は、撮像装置及び撮像結果の出力方法に関し、例えばＣＭＯＳ固体撮像素子による撮像装置に適用することができる。本発明は、半導体チップにおける撮像面とは逆側の面にアナログディジタル変換回路を設けることにより、撮像素子にアナログディジタル変換回路を設ける構成において、開口率の低下を有効に回避する。
［技術分野］
本発明は、撮像装置及び撮像結果の出力方法に関し、例えばＣＭＯＳ固体撮像素子による撮像装置に適用することができる。本発明は、半導体チップにおける撮像面とは逆側の面にアナログディジタル変換回路を設けることにより、撮像素子にアナログディジタル変換回路を設ける構成において、開口率の低下を有効に回避する。
従来、ＣＭＯＳ固体撮像素子は、種々の集積回路と一体に基板上に形成できることにより、これら一体化に係る構成が種々に提案されている。
これらの提案のうち例えば米国特許第５４６１４２５号明細書には、各画素毎に、ΔΣ変調による１ビットのアナログディジタル変換回路を設ける構成が開示されている。この構成では、２次元アレイ状に配置した画素を行毎に選択して出力信号線に接続し、この出力信号線より１ビットのディジタル信号による撮像結果を出力してフィルタにより８ビットの画像データに変換する。またこのようにして得られる画像データをマルチプレクサを介して１系統により出力する。これによりこの米国特許第５４６１４２５号明細書に開示の構成においては、画素を行単位でスキャンして撮像結果を出力するように構成されている。
また米国特許第６２２９１３３号明細書には、各画素毎に、積分型による１ビットのアナログディジタル変換回路を設け、各画素の撮像結果を周波数変換して出力する構成が開示されている。この構成では、光電変換された電荷をコンデンサに蓄積しながら、このコンデンサの端子電圧を基準電圧と比較し、この比較結果に基づいてこのコンデンサの端子電圧を初期化すると共に論理１の出力信号を出力する。これによりこの構成では、各画素への入射光量の増大により論理１の出力頻度を増大させて各画素の撮像結果を周波数変換し、この論理１による出力信号をフィルタにより処理して画像データを出力する。
このような各画素にアナログディジタル変換回路を設ける構成にあっては、その分、撮像素子の周辺回路に係る構成を簡略化することができる。
しかしながらこのようにして各画素毎にアナログディジタル変換回路を設ける構成にあっては、撮像素子の受光面に占める各画素の面積が低下し、これによりいわゆる開口率の低下により感度が低下する問題がある。これを改善するためには画素面積を大きくする必要があるが、アナログディジタル変換回路を含めた画素セルの面積が大きくなるために多画素化が困難になる問題がある。また開口率を確保するためには、アナログディジタル変換回路を高密度に作成することが必要になり、その分、撮像素子の製造が困難になる問題がある。
なおこの他にも、米国特許第５４６１４２５号明細書に開示の構成では、画素を行単位でスキャンして撮像結果を出力することにより、画素数が増大するとサンプリングレートを増大させることが困難になり、またさらに、フィルタ部において決められたタップ数でのフィルタ処理を行うため、所望するフレームレートを確保することが困難になる問題もある。また米国特許第６２２９１３３号明細書に開示の構成では、入射光量が低下した場合に、基準電圧に到達するまでの積分時間が長くなることにより、フレームレートを高速度化することが困難な問題もある。
これらの提案のうち例えば米国特許第５４６１４２５号明細書には、各画素毎に、ΔΣ変調による１ビットのアナログディジタル変換回路を設ける構成が開示されている。この構成では、２次元アレイ状に配置した画素を行毎に選択して出力信号線に接続し、この出力信号線より１ビットのディジタル信号による撮像結果を出力してフィルタにより８ビットの画像データに変換する。またこのようにして得られる画像データをマルチプレクサを介して１系統により出力する。これによりこの米国特許第５４６１４２５号明細書に開示の構成においては、画素を行単位でスキャンして撮像結果を出力するように構成されている。
また米国特許第６２２９１３３号明細書には、各画素毎に、積分型による１ビットのアナログディジタル変換回路を設け、各画素の撮像結果を周波数変換して出力する構成が開示されている。この構成では、光電変換された電荷をコンデンサに蓄積しながら、このコンデンサの端子電圧を基準電圧と比較し、この比較結果に基づいてこのコンデンサの端子電圧を初期化すると共に論理１の出力信号を出力する。これによりこの構成では、各画素への入射光量の増大により論理１の出力頻度を増大させて各画素の撮像結果を周波数変換し、この論理１による出力信号をフィルタにより処理して画像データを出力する。
このような各画素にアナログディジタル変換回路を設ける構成にあっては、その分、撮像素子の周辺回路に係る構成を簡略化することができる。
しかしながらこのようにして各画素毎にアナログディジタル変換回路を設ける構成にあっては、撮像素子の受光面に占める各画素の面積が低下し、これによりいわゆる開口率の低下により感度が低下する問題がある。これを改善するためには画素面積を大きくする必要があるが、アナログディジタル変換回路を含めた画素セルの面積が大きくなるために多画素化が困難になる問題がある。また開口率を確保するためには、アナログディジタル変換回路を高密度に作成することが必要になり、その分、撮像素子の製造が困難になる問題がある。
なおこの他にも、米国特許第５４６１４２５号明細書に開示の構成では、画素を行単位でスキャンして撮像結果を出力することにより、画素数が増大するとサンプリングレートを増大させることが困難になり、またさらに、フィルタ部において決められたタップ数でのフィルタ処理を行うため、所望するフレームレートを確保することが困難になる問題もある。また米国特許第６２２９１３３号明細書に開示の構成では、入射光量が低下した場合に、基準電圧に到達するまでの積分時間が長くなることにより、フレームレートを高速度化することが困難な問題もある。
本発明は以上の点を考慮してなされたもので、撮像素子にアナログディジタル変換回路を設ける構成において、開口率の低下を有効に回避することができる撮像装置及び撮像結果の出力方法を提案しようとするものである。
かかる課題を解決するため本発明は、マトリックス状に画素を配置した半導体チップによる撮像結果を出力する撮像装置に適用して、前記半導体チップは、一方の面に、前記画素が配置されて、ＸＹアドレス制御により前記画素の撮像結果を他方の面の側に出力し、前記他方の面に、対応する前記画素の撮像結果をアナログディジタル変換処理してディジタル信号を出力するアナログディジタル変換回路が、前記画素に対応して形成される。
本発明の構成により、マトリックス状に画素を配置した半導体チップによる撮像結果を出力する撮像装置に適用して、前記半導体チップは、一方の面に、前記画素が配置されて、ＸＹアドレス制御により前記画素の撮像結果を他方の面の側に出力し、前記他方の面に、対応する前記画素の撮像結果をアナログディジタル変換処理してディジタル信号を出力するアナログディジタル変換回路が、前記画素に対応して形成されることにより、アナログディジタル変換回路の配線にあっては他方の面側に設けられ、これによりアナログディジタル変換回路による各画素の開口率の低下を防止することができる。
また本発明は、マトリックス状に画素を配置した半導体チップによる撮像結果を出力する撮像結果の出力方法に適用して、前記半導体チップの一方の面に配置された前記画素のＸＹアドレス制御により、前記画素の撮像結果を前記半導体チップの他方の面の側に出力する撮像結果の出力ステップと、前記他方の面の側に、前記画素に対応して配置されたアナログディジタル変換回路により、前記画素の撮像結果をアナログディジタル変換処理してディジタル信号を出力するアナログディジタル変換処理のステップとを有するようにする。
これにより本発明の構成によれば、撮像素子にアナログディジタル変換回路を設ける構成において、開口率の低下を有効に回避することができる撮像結果の出力方法を提供することができる。
本発明によれば、撮像素子にアナログディジタル変換回路を設ける構成において、開口率の低下を有効に回避することができる。
かかる課題を解決するため本発明は、マトリックス状に画素を配置した半導体チップによる撮像結果を出力する撮像装置に適用して、前記半導体チップは、一方の面に、前記画素が配置されて、ＸＹアドレス制御により前記画素の撮像結果を他方の面の側に出力し、前記他方の面に、対応する前記画素の撮像結果をアナログディジタル変換処理してディジタル信号を出力するアナログディジタル変換回路が、前記画素に対応して形成される。
本発明の構成により、マトリックス状に画素を配置した半導体チップによる撮像結果を出力する撮像装置に適用して、前記半導体チップは、一方の面に、前記画素が配置されて、ＸＹアドレス制御により前記画素の撮像結果を他方の面の側に出力し、前記他方の面に、対応する前記画素の撮像結果をアナログディジタル変換処理してディジタル信号を出力するアナログディジタル変換回路が、前記画素に対応して形成されることにより、アナログディジタル変換回路の配線にあっては他方の面側に設けられ、これによりアナログディジタル変換回路による各画素の開口率の低下を防止することができる。
また本発明は、マトリックス状に画素を配置した半導体チップによる撮像結果を出力する撮像結果の出力方法に適用して、前記半導体チップの一方の面に配置された前記画素のＸＹアドレス制御により、前記画素の撮像結果を前記半導体チップの他方の面の側に出力する撮像結果の出力ステップと、前記他方の面の側に、前記画素に対応して配置されたアナログディジタル変換回路により、前記画素の撮像結果をアナログディジタル変換処理してディジタル信号を出力するアナログディジタル変換処理のステップとを有するようにする。
これにより本発明の構成によれば、撮像素子にアナログディジタル変換回路を設ける構成において、開口率の低下を有効に回避することができる撮像結果の出力方法を提供することができる。
本発明によれば、撮像素子にアナログディジタル変換回路を設ける構成において、開口率の低下を有効に回避することができる。
第１図は、本発明の実施例１に係る撮像装置を示すブロック図である。
第２図は、第１図の撮像装置に適用される集積回路を示すブロック図である。
第３図は、第２図の撮像装置の各画素の構成を示すブロック図である。
第４図は、第３図の画素におけるアナログディジタル変換回路の動作の説明に供する信号波形図である。
第５図は、第２図の撮像装置におけるセンサチップの構成を示す断面図である。
第６（Ａ）図、第６（Ｂ）図、第６（Ｃ）図及び第６（Ｄ）図は、第５図のセンサチップによる撮像結果の出力の説明に供する略線図である。
第７図は、第２図の撮像装置におけるセンサチップとロジックチップとの接続の説明に供する断面図である。
第８図は、第２図の撮像装置におけるフィルタ部の構成を示すブロック図である。
第９図は、第８図のフィルタ部の動作の説明に供する信号波形図である。
第１０図は、本発明の実施例２に係る撮像装置の各画素の構成を示すブロック図である。
第１１図は、本発明の実施例２に係る撮像装置におけるフィルタ部の構成を示すブロック図である。
第１２図は、第１０図の画素におけるアナログディジタル変換回路の動作の説明に供する信号波形図である。
第１３図は、第１１図のフィルタ部の動作の説明に供する信号波形図である。
第１４図は、本発明の実施例３に係る撮像装置を示すブロック図である。
第１５図は、本発明の実施例４に係る撮像装置を示すブロック図である。
第１６図は、本発明の実施例５に係る撮像装置を示すブロック図である。
第１７図は、本発明の実施例６に係る撮像装置を示すブロック図である。
第２図は、第１図の撮像装置に適用される集積回路を示すブロック図である。
第３図は、第２図の撮像装置の各画素の構成を示すブロック図である。
第４図は、第３図の画素におけるアナログディジタル変換回路の動作の説明に供する信号波形図である。
第５図は、第２図の撮像装置におけるセンサチップの構成を示す断面図である。
第６（Ａ）図、第６（Ｂ）図、第６（Ｃ）図及び第６（Ｄ）図は、第５図のセンサチップによる撮像結果の出力の説明に供する略線図である。
第７図は、第２図の撮像装置におけるセンサチップとロジックチップとの接続の説明に供する断面図である。
第８図は、第２図の撮像装置におけるフィルタ部の構成を示すブロック図である。
第９図は、第８図のフィルタ部の動作の説明に供する信号波形図である。
第１０図は、本発明の実施例２に係る撮像装置の各画素の構成を示すブロック図である。
第１１図は、本発明の実施例２に係る撮像装置におけるフィルタ部の構成を示すブロック図である。
第１２図は、第１０図の画素におけるアナログディジタル変換回路の動作の説明に供する信号波形図である。
第１３図は、第１１図のフィルタ部の動作の説明に供する信号波形図である。
第１４図は、本発明の実施例３に係る撮像装置を示すブロック図である。
第１５図は、本発明の実施例４に係る撮像装置を示すブロック図である。
第１６図は、本発明の実施例５に係る撮像装置を示すブロック図である。
第１７図は、本発明の実施例６に係る撮像装置を示すブロック図である。
１、６１、７１、８１、９１……集積回路、２、９２……センサチップ、３、６３、７３、８３……ロジックチップ、４、４４……画素、５……撮像部、６、３６、６６、７６、８６……制御部、７……受光素子、８、４８、１０７……アナログディジタル変換回路、９、４９……減算部、１０、４３、５１……積分部、１１……比較部、１２、３７、６７、７７、８７、９３……出力部、１３……出力端子、２２……素子層、２４……シリコン酸化膜、２５……遮光膜、２６……シリコン窒化膜、２７……色フィルタ、２８……マイクロレンズ、２９……配線層、３０……基板支持材、３１、３２……マイクロバンプ、３５……フィルタ回路、４０、４５……フィルタ部、４２、５４……デシメーションフィルタ、５０……遅延部、５２……比較部、６４、８４……ディジタル信号処理回路、６５、７５……メモリ、７４……マルチプレクサ、８５……圧縮部、１０１……撮像装置、１０２……レンズ、１０３……撮像素子、１０４……光学ローパスフィルタ、１０５……色補正フィルタ、１０６……駆動部、１０８……画像圧縮部
以下、適宜図面を参照しながら本発明の実施例を詳述する。
（１）実施例１の構成
第１図は、本発明の実施例１に係る撮像装置を示すブロック図である。この撮像装置１０１は、所望の被写体の撮像結果をデータ圧縮して記録媒体に記録し、また所望の伝送対象に送出する。
ここでこの撮像装置１０１において、レンズ１０２は、ユーザーによる操作に応動してズーム倍率、絞りを可変して撮像素子１０３の撮像面に入射光を集光する。光学ローパスフィルタ１０４は、このレンズ１０２の出射光より空間周波数の高い成分を抑圧し、続く色補正フィルタ１０５は、光学ローパスフィルタ１０４から出射される出射光の色温度を補正して出射する。
撮像素子１０３は、例えばＣＭＯＳ固体撮像素子により形成され、駆動部１０６から出力される各種タイミング信号により動作して、撮像面に形成された光学像を各画素により光電変換して撮像信号Ｓ１を出力する。
駆動部１０６は、制御部１０９の制御により、この撮像素子１０３の各種タイミング信号を生成して撮像素子１０３に出力し、これにより制御部１０９の制御により撮像素子１０３の動作を制御する。
アナログディジタル変換回路（ＡＤ）１０７は、この撮像信号Ｓ１をアナログディジタル変換処理して画像データＤ１を出力する。
画像処理部１０８は、この画像データＤ１をデータ圧縮し、その処理結果による符号化データＤ２を記録系、伝送系に出力し、これによりこの撮像装置１０１では、この記録系により所定の記録媒体に符号化データＤ２を記録し、またこの伝送系により符号化データＤ２を外部機器に伝送する。
制御部１０９は、マイコンによる演算処理手段により構成され、所定の制御プログラムの実行により、ユーザーによる操作子の操作に応動してこの撮像装置１０１全体の動作を制御する。なおこの実施例において、この制御プログラムは、この撮像装置１０１に事前にインストールされて提供されるものの、この制御プログラムにあっては、インターネット等のネットワークを介したダウンロードにより、さらには記録媒体からのダウンロードにより提供するようにしてもよく、このような記録媒体にあっては、光ディスク、メモリカード等、種々の記録媒体を広く適用することができる。
しかして制御部１０９は、ユーザーにより電源が立ち上げられると動作を開始し、ユーザーによる操作子の操作に応動して撮像素子１０３により撮像結果の取得を開始するように、またこの撮像結果の記録、伝送を開始するように、全体の動作を制御する。
第２図は、この撮像装置１０１に適用される集積回路１を示すブロック図である。この集積回路１は、撮像素子による集積回路であり、センサチップ２とロジックチップ３との積層体をパッケージングして形成される。撮像装置１０１では、この集積回路１により撮像素子１０３、駆動部１０６、アナログディジタル変換回路１０７、画像処理部１０８の入力段が構成される。
ここでセンサチップ２は、ＸＹアドレス方式により撮像結果を出力する撮像素子の半導体チップであり、この実施例ではこの撮像素子にＣＭＯＳ固体撮像素子が適用される。センサチップ２は、画素４をマトリックス状に配置した撮像部５と、この撮像部５の動作を制御する制御部６とにより形成され、各画素４にそれぞれ撮像結果をアナログディジタル変換処理するアナログディジタル変換回路が設けられる。
すなわち第３図及び第４図に示すように、各画素４は、入射光に応じて信号レベルが変化する撮像信号Ｓ１（第４図（Ａ））を受光素子７より出力する。アナログディジタル変換回路８は、Δ変調型によるアナログディジタル変換回路であり、この撮像信号Ｓ１をディジタル信号に変換して出力する。すなわちアナログディジタル変換回路８において、減算部９は、撮像信号Ｓ１を所定周期によりサンプリングし、このサンプリング結果から積分部１０の出力信号Ｓ３を減算して差分信号Ｓ２を出力する（第４図（Ｂ））。比較部１１は、この差分信号Ｓ２を所定の判定基準ＴＨにより判定して判定結果を出力する。積分部１０は、この判定結果を積分して出力信号Ｓ３（第４図（Ａ））を出力する。これによりアナログディジタル変換回路８は、撮像信号Ｓ１の信号レベルの増大及び減少によりそれぞれ論理値が論理１、論理０に変化する判定結果を比較部１１により得、この判定結果を撮像信号Ｓ１のアナログディジタル変換結果として出力する（第４図（Ｃ））。
なおこれらによりアナログディジタル変換回路８は、矢印Ａにより示すように、積分部１０の利得で決まる分解能Δにより撮像信号Ｓ１をディジタル信号に変換し、この実施例では、撮像信号Ｓ１の最大振幅に対してこの分解能Δが１／８に設定されて３ビットのアナログディジタル変換回路を構成する。またこのように３ビットにより撮像信号Ｓ１をアナログディジタル変換処理するようにして、アナログディジタル変換結果を１ビットのディジタル信号により出力するように構成され、これら一連の処理における量子化誤差を積分部１０により帰還して補正する。
出力部１２は、比較部１１の比較結果によるアナログディジタル変換結果を出力するバッファ回路であり、このセンサチップ２に設けられた出力端子１３よりディジタル信号Ｓ４を出力する。
センサチップ２は、これらアナログディジタル変換回路８、出力部１２が受光面とは逆側の裏面に形成され、この裏面に形成されたマイクロバンプよりこの出力端子１３が形成される。またこれによりセンサチップ２は、各画素４の撮像結果によるディジタル信号Ｓ４を同時並列的に出力する。
すなわち第５図は、センサチップ２の一部を示す断面図である。ここでこのセンサチップ２は、１０〜２０〔μｍ〕程度の厚さのシリコン（Ｓｉ）層により素子層２２が形成され、この素子層２２に受光素子７が形成される。またこの受光素子７に係る部位の上層に、順次、シリコン酸化（ＳｉＯ２）膜２４、遮光膜２５、シリコン窒化膜（ＳｉＮ）２６、色フィルタ２７、マイクロレンズ２８が積層され、これにより画素４が形成される。またこの素子層２２の下層に、受光素子７、アナログディジタル変換回路８の回路素子等を配線する配線層２９が形成され、この配線層２９の下層側に、全体を保持する基板支持材３０が設けられる。これによりセンサチップ２は、受光面とは逆側に配線層２９が設けられ、またアナログディジタル変換回路８等が受光面とは逆側に設けられ、これらにより各画素４にアナログディジタル変換回路８を設ける場合であっても開口率の低下を有効に回避することができるように構成される。また配線層を受光面側に設ける場合の種々の制約を解消して配線の自由度を格段に向上する。
因みに、このように受光面の裏面側に配線層２９を設ける場合にあっては、例えば第６（Ａ）図に示すように、各画素出力をそれぞれ個別に周辺回路に出力してアナログディジタル変換処理するように、撮像素子部と周辺回路との接続を構成することも可能であり、またこれに代えて、第６（Ｂ）図に示すように、コラム線を単位で撮像結果を出力して周辺回路で処理することも可能になる。また第６（Ｃ）図に示すように、ラインを単位にして撮像結果を出力して周辺回路で処理することもでき、さらには第６（Ｄ）図に示すように、所定ブロックを単位にして撮像結果を出力して周辺回路で処理することも可能となる。
具体的に、ＣＭＯＳ固体撮像素子は、水平方向に延長する水平アドレス線と垂直方向に延長する垂直アドレス線とにより、各画素に設けられたＭＯＳＦＥＴを選択的にオン動作させることにより、この水平アドレス線及び垂直アドレス線により選択される画素より信号線に撮像結果が出力される。これによりＣＭＯＳ固体撮像素子は、第６（Ａ）図〜第６（Ｃ）図に示す場合等、種々のＸ−Ｙアドレス制御により撮像結果を出力することができる。
より具体的に第６（Ａ）図の例の場合、各画素にそれぞれ信号線が設けられていることにより、例えば全画素に設けられたＭＯＳＦＥＴを同時にオン動作させて全ての画素による撮像結果を同時並列的に出力する。また第６（Ｂ）図の例の場合では、垂直方向に連続する複数の画素で、１つのコラム線による信号線を共通に使用していることにより、１つのコラム線に接続された複数の画素に係る水平アドレス線の設定を順次切り換えて、これら複数の画素に設けられたＭＯＳＦＥＴを順次オン動作させることにより、この１つのコラム線を時分割により垂直方向に連続する各画素に割り当てて、これら各画素の撮像結果を出力する。またこれにより水平方向について見た場合には、水平方向に連続する画素で水平アドレス線が共通することにより、このようなコラム線への垂直方向に連続する各画素の時分割の割り当てが、水平方向に連続する画素で同時並列的に実行され、これにより水平アドレス線の制御によりライン単位で撮像結果を出力する。また第６（Ｃ）図の場合には、第６（Ｂ）図について上述した水平アドレス線の制御に代えて、垂直アドレス線の制御により、１つの信号線を時分割により水平方向に連続する画素に順次割り当てて、垂直方向に連続する画素による撮像結果を同時並列的に出力する。
これに対して第６（Ｄ）図の例の場合、１つの信号線に共通に接続された１つのブロックの複数画素を、垂直アドレス線及び水平アドレス線の制御により順次選択することにより、この１つの信号線による１つのブロックで、ラスタスキャン、ジグザグスキャン等、種々の順序により撮像結果を出力することができる。なお水平アドレス線及び垂直アドレス線が水平方向及び垂直方向に連続する画素でそれぞれ共通に設けられることにより、これら画素のスキャン順序は、複数のブロックで同一となる。
なおセンサチップ２は、このように受光面とは逆側に配線層２９が形成されることにより、厚さの薄い半導体基板を配線層２９側より処理して受光素子７、周辺回路の回路素子を形成した後、この半導体基板に配線層２９、基板支持材３０を順次形成し、その後、この半導体基板を裏返してＣＭＰにより研磨して素子層２２が完成し、遮光膜２５、シリコン窒化膜（ＳｉＮ）２６、色フィルタ２７、マイクロレンズ２８を順次形成して作成される。
センサチップ２は、第７図に示すように、この基板支持材３０にロジックチップ３が割り当てられ、配線層２９側に形成されたマイクロバンプ３１と、ロジックチップ３に形成されたマイクロバンプ３１とによりロジックチップ３に電気的に接続されて保持される。なおここでマイクロバンプは、金、銅等により形成される微小な接続用の端子である。
ここでロジックチップ３は（第２図）、各画素４の撮像結果を処理するディジタル信号処理回路による集積回路であり、この実施例では、このディジタル信号処理回路が、センサチップ２から各画素毎に出力されるディジタル信号による撮像結果を画素毎に処理するフィルタ回路３５と、センサチップ２における撮像部５の制御に連動してフィルタ回路３５の動作を制御する制御部３６と、この制御部３６の制御によりフィルタ回路３５の処理結果を時分割多重化して出力する出力部３７とにより構成される。
このためフィルタ回路３５は、センサチップ２の画素４に対応して、それぞれ各画素４からのディジタル信号を処理するフィルタ部４０が設けられ、またこの各フィルタ部４０にマイクロバンプ３２が設けられる。これによりフィルタ回路３５は、センサチップ２から出力される各画素４の撮像結果Ｓ４が対応するフィルタ部４０に入力され、ここで各画素４の撮像結果Ｓ４が画像データに変換される。
ここで第８図に示すように、フィルタ部４０において、積分部４３は、各画素４から出力されるディジタル信号Ｓ４をこのディジタル信号Ｓ４のクロック周期により順次積分して出力する。この実施例において、積分部４３は、第９図（Ａ）〜（Ｃ）に示すように、ディジタル信号Ｓ４が論理１の場合、それまでの加算結果Ｓ６に値１を加算するのに対し、ディジタル信号Ｓ４が論理０の場合、それまでの加算結果Ｓ６を値１だけ減算して出力する。
デシメーションフィルタ４２は、この加算結果Ｓ６をフィルタリング処理することにより、この加算結果Ｓ６によるディジタル信号を所定のサンプリングレートによる画像データＳ７にレート変換して出力する。ここでデシメーションフィルタ４２は、ディジタル信号Ｓ４のサンプリングレートを１／ｎに低減して画像データＳ７を出力し、このため対応するサンプリングのタイミングでｎタップのフィルタにより連続する加算結果Ｓ６を加算して出力する。ここでこの実施例では、この値ｎが８に設定され、これにより第９図（Ｄ）に示すように、加算結果Ｓ６の８サンプル毎に、連続する８サンプルの加算結果Ｓ６を加算して６ビットによる画像データＳ７を出力する。
ここでこの第９図（Ｄ）の各サンプルに表した数字は、この連続する８サンプルの加算値である。また第９図（Ｅ）は、この値ｎを４に設定して、サンプリングレートを高くし、その分、画像データＳ７のビット数を低減した場合であり、この場合、デシメーションフィルタ４２は、加算結果Ｓ６の４サンプル毎に、連続する４サンプルの加算結果Ｓ６を加算して５ビットにより画像データＳ７を出力する。これらによりデシメーションフィルタ４２は、演算処理に供するタップ数の切り換えにより、階調数を切り換え、この階調数の切り換えに連動してサンプリングレートを切り換えることができ、これによりこの撮像装置１０１では、タップ数の設定により所望するフレームレートにより画像データＳ７を出力することができる。なおこの実施例においては、単純加算により加算結果Ｓ６を処理する場合について述べたが、これに代えてより周波数特性の良いフィルタ処理を適用するようにしてもよい。
ロジックチップ３は、このようにして各画素４毎に生成される画像データＳ７が、制御部３６の制御により例えばライン単位で順次出力部３７に転送され、出力部３７により時分割多重化して出力され、これらによりこの撮像装置１０１は、ラスタ走査の順序により画像データＤ１を出力する。
（２）実施例１の動作
以上の構成において、この撮像装置１０１では（第２図）、所定の光学系によりセンサチップ２の撮像面に光学像が形成され、マトリックス状に配置された各画素４によりこの光学像が光電変換処理されて各画素４の撮像結果が得られる。さらにセンサチップ２の撮像面とは逆側の面に設けられたアナログディジタル変換回路８により各画素４の撮像結果がディジタル信号Ｓ４に変換されてロジックチップ３のフィルタ回路３５に入力され、ここで各画素の撮像結果が画像データに変換されて出力される。
これによりこの撮像装置１０１では、各画素４に設けたアナログディジタル変換回路８により撮像結果をディジタル信号に変換してロジックチップ３により処理するようにして、その分、周辺の回路構成を簡略化することができる。またこのようにアナログディジタル変換回路８を各画素に設ける場合にあっても、撮像面とは逆側の面にアナログディジタル変換回路８が設けられていることにより、アナログディジタル変換回路８の配線等による各画素４の開口率の低下を有効に回避することができ、またさらにはこの配線による隣接画素との間のクロストーク等を低減することができる。また各画素４については、撮像面にアナログディジタル変換回路を設ける場合のような、撮像面における占有面積の減少を防止することができ、これにより画素の微細化を容易としてこの撮像装置の製造を容易なものとすることができる。また続くロジックチップ３への接続の自由度を格段的に向上することができ、その分、設計の自由度を向上することができる。
またこのようにしてロジックチップ３によりディジタル信号処理するようにして、撮像装置１０１では、マイクロバンプによる接続により、各撮像結果によるディジタル信号がロジックチップ３に出力される。これにより撮像装置１０１では、画素並列にロジックチップ３に撮像結果を出力することができ、アナログディジタル変換回路８によるサンプリングレートを高く設定することができる。また画素並列にディジタル信号処理することができ、例えばディジタル信号を一時記録するメモリ等を設けなくても撮像結果を処理することができ、その分、構成を簡略化することができる。またこのように画素並列にディジタル信号処理することができることにより、フレームレートも高速度化することができる。
この撮像装置１０１では、このディジタル信号処理の前提に係るアナログディジタル変換回路８がΔ変調型のアナログディジタル変換回路により構成され（第３図）、ロジックチップ３におけるディジタル信号処理が、このアナログディジタル変換回路８より得られるディジタル信号Ｓ４のサンプリングレートを低減するフィルタ回路３５と、このフィルタ回路３５による処理結果を時分割多重化処理して出力する出力部３７とにより構成され、これにより所望するサンプリングレート、階調数、走査順序により、撮像結果を画像データに変換して出力することができる。
（３）実施例１の効果
以上の構成によれば、半導体チップにおける撮像面とは逆側の面にアナログディジタル変換回路を設けることにより、撮像素子にアナログディジタル変換回路を設ける構成において、開口率の低下を有効に回避することができる。
具体的に、このアナログディジタル変換回路に、Δ変調型のアナログディジタル変換回路を適用して、撮像素子にアナログディジタル変換回路を設ける構成において、開口率の低下を有効に回避することができる。
またこのようにして得られる各画素のディジタル信号を時分割多重化して出力することにより、例えばラスタ走査の順序により各撮像結果を出力して、ラスタ走査順序により画像データを処理するデコーダ等を用いて画像データを処理することができ、ＣＣＤ固体撮像素子に係る周辺回路等を有効に利用することができる。
またこのような時分割多重化等の処理に係るディジタル信号処理回路による集積回路の半導体チップに対して、アナログディジタル変換回路を設けたチップセンサをマイクロバンプにより接続して積層することにより、各画素単位によるアナログディジタル変換処理結果を安定に、かつ同時並列的にディジタル信号処理することができ、これにより高フレームレートにより撮像結果を確実に処理することができる。
すなわち画素毎にマイクロバンプを設けることにより、画素毎のアナログディジタル変換処理結果を同時並列的に出力してディジタル信号処理することができる。
またこのディジタル信号処理回路に、サンプリングレートを変換するフィルタ回路であるデシメーションフィルタ回路を適用することにより、所望する階調数、サンプリングレートにより撮像結果を出力することができる。
（４）実施例２
第１０図及び第１１図は、本発明の実施例２に係る撮像装置に適用される画素及びフィルタ部の構成を示すブロック図である。この実施例に係る撮像装置は、この第１０図及び第１１図に示す画素４４及びフィルタ部４５が、実施例１に係る画素４及びフィルタ部４０に代えて適用される。なおこの実施例に係る撮像装置は、この画素４４及びフィルタ部４５に係る構成が異なる点を除いて、実施例１の撮像装置１０１と同一に構成されることにより、この実施例において、重複した説明は省略する。
ここでこの画素４４は、受光素子７による撮像信号Ｓ１をアナログディジタル変換回路４８によりアナログディジタル変換処理し、その処理結果によるディジタル信号Ｓ１４を、出力部１２、マイクロバンプによる電極１３を介してロジックチップに出力する。
ここでアナログディジタル変換回路４８は、ΔΣ変調型のアナログディジタル変換回路であり、減算部４９は、第１２図に示すように、撮像信号Ｓ１を所定周期によりサンプリングし、このサンプリング結果から遅延部５０の出力信号を減算して差分信号Ｓ１２を出力する（第１２図（Ａ）及び（Ｂ））。
積分部５１は、この差分信号Ｓ１２を積分して積分信号３１３を出力し、比較部５２は、この積分信号Ｓ１３を所定のしきい値電圧ＴＨにより判定して判定結果Ｓ１４を出力する（第１２図（Ｃ））。遅延部５０は、この判定結果Ｓ１４を１サンプリング周期だけ遅延させて減算部４９に帰還する。なおこれらの処理において、遅延部５０から出力される出力信号においては、撮像信号Ｓ１の正側及び負側の最大振幅に対応する信号レベルが、それぞれ比較部５２における論理１及び０の判定結果による信号レベルとなるように設定される。これによりアナログディジタル変換回路４８は、判定結果を帰還して撮像信号Ｓ１の信号レベルに応じて論理１、論理０によりディジタル信号Ｓ１４を出力する。
このアナログディジタル変換回路４８の構成に対応して、フィルタ部４５は（第１１図）、デシメーションフィルタ５４により構成され、マイクロバンプによる電極３２を介して入力されるディジタル信号Ｓ１４をデシメーションフィルタ５４に入力し、ここで第９図との対比により第１３図（Ａ）〜（Ｄ）に示すように、このディジタル信号Ｓ１４をフィルタリング処理することにより、このディジタル信号Ｓ１４を所定のサンプリングレートによる画像データＳ７にレート変換して出力する。これによりフィルタ部４５は、このデシメーションフィルタ５４の演算処理に供するタップ数の切り換えにより、階調数を切り換え、この階調数の切り換えに連動してサンプリングレートを切り換えることができ、これにより所望するフレームレートにより画像データＳ７を出力することができる。
この実施例においては、半導体チップにおける撮像面とは逆側の面にアナログディジタル変換回路を設けることにより、撮像素子にアナログディジタル変換回路を設ける構成において、開口率の低下を有効に回避するようにして、このアナログディジタル変換回路に、ΔΣ変調型のアナログディジタル変換回路を適用することにより、ロジックチップ側の積分処理を省略し、さらにはセンサチップ側で撮像結果を積分することにより、撮像結果によるディジタル信号の伝送にエラーが発生した場合にあっても、その影響の範囲を限定することができ、これにより信頼性を向上することができる。
（５）実施例３
第１４図は、第２図との対比により本発明の実施例３に係る撮像装置に適用される集積回路６１を示すブロック図である。この実施例に係る撮像装置は、ロジックチップ６３に実装されるディジタル信号処理回路が異なる点を除いて、実施例１又は実施例２に係る撮像装置と同一に構成される。なお以下においては、これにより実施例１、実施例２の撮像装置と同一の構成にあっては、対応する符号を付して示し、重複した説明は省略する。
この実施例において、ロジックチップ６３は、マイクロバンプを用いてセンサチップ２が積層され、このロジックチップ６３のディジタル信号処理回路６４が、各画素によるディジタル信号Ｓ４、（Ｓ１４）をそれぞれ蓄積する数〜数十ビットの容量のメモリ６５により形成される。ロジックチップ６３は、このメモリ６５によるディジタル信号処理回路６４と、各メモリ６５からの出力データを外部に出力する出力部６７と、メモリ６５、出力部６７の動作を制御する制御部６６とにより構成される。
これによりこの撮像装置では、各画素による撮像結果のディジタル信号を各メモリ部６５によりバッファリングし、所定データ量単位で、例えばラスタ走査の順序により出力する。
この実施例によれば、半導体チップにおける撮像面とは逆側の面にアナログディジタル変換回路を設けることにより、撮像素子にアナログディジタル変換回路を設ける構成において、開口率の低下を有効に回避するようにして、ロジックチップ側でディジタル信号をメモリ回路に蓄積して出力することにより、後段の処理回路における処理タイミングとの整合性を図ることができる。
（６）実施例４
第１５図は、第２図との対比により本発明の実施例４に係る撮像装置に適用される集積回路７１を示すブロック図である。この実施例に係る撮像装置は、ロジックチップ７３に実装されるディジタル信号処理が異なる点を除いて、実施例１又は実施例２に係る撮像装置と同一に構成される。なお以下においては、これにより実施例１、実施例２の撮像装置と同一の構成にあっては、対応する符号を付して示し、重複した説明は省略する。
この実施例において、ロジックチップ７３は、マイクロバンプを用いてセンサチップ２が積層され、各画素によるディジタル信号Ｓ４、（Ｓ１４）をマルチプレクサ（ＭＵＸ）７４に入力する。ここでマルチプレクサ７４は、例えばセンサチップ２の画素４、（４４）から出力されるディジタル信号Ｓ４、（Ｓ１４）を各ビットに入力する複数のレジスタにより形成され、水平方向に連続する所定個数の画素４、（４４）による各１ビットのディジタル信号Ｓ４、（Ｓ１４）をビットパラレルのディジタル信号にまとめて出力する。
制御部７６は、マルチプレクサ７４の制御により、ディジタル信号Ｓ４、（Ｓ１４）の各サンプリング周期で、各画素４、（１４）の撮像結果をマルチプレクサ７４に記録すると共に、マルチプレクサ７４に記録したディジタル信号による撮像結果をライン単位でメモリ７５に出力する。またこのメモリ７５に出力したライン単位による撮像結果を所定フレーム期間の間蓄積し、出力部７７の制御により出力する。
この実施例によれば、半導体チップにおける撮像面とは逆側の面にアナログディジタル変換回路を設けることにより、撮像素子にアナログディジタル変換回路を設ける構成において、開口率の低下を有効に回避するようにして、ロジックチップ側でマルチプレクサにより各１ビットによるディジタル信号をビットパラレルのディジタル信号にまとめて出力するようにして、これら複数画素の撮像結果を同時並列的に処理することができる。
（７）実施例５
第１６図は、第２図との対比により本発明の実施例５に係る撮像装置に適用される集積回路８１を示すブロック図である。この実施例に係る撮像装置は、ロジックチップ８３に実装されるディジタル信号処理が異なる点を除いて、実施例１又は実施例２に係る撮像装置と同一に構成される。なお以下においては、これにより実施例１、実施例２の撮像装置と同一の構成にあっては、対応する符号を付して示し、重複した説明は省略する。
この実施例において、ロジックチップ８３は、マイクロバンプを用いてセンサチップ２が積層され、このロジックチップ８３のディジタル信号処理回路８４が、各画素によるディジタル信号Ｓ４、（Ｓ１４）をそれぞれデータ圧縮する圧縮部８５により形成される。ロジックチップ８３は、この圧縮部８５によるディジタル信号処理回路８４と、圧縮部８５からの出力データを外部に出力する出力部８７と、圧縮部８５、出力部８７の動作を制御する制御部８６とにより構成される。
ここで圧縮部８５は、例えばランレングス方式等の算術的圧縮方法によってディジタル信号Ｓ４、（Ｓ１４）を時間軸方向にデータ圧縮して出力する。これによりこの撮像装置では、各画素による撮像結果をそれぞれデータ圧縮して、例えばラスタ走査の順序により、所定フレーム単位で出力する。
この実施例によれば、半導体チップにおける撮像面とは逆側の面にアナログディジタル変換回路を設けることにより、撮像素子にアナログディジタル変換回路を設ける構成において、開口率の低下を有効に回避するようにして、ロジックチップ側でデータ圧縮して出力することにより、高速度により撮像結果を取得して出力する場合でも、確実に撮像結果を出力することができる。
（８）実施例６
第１７図は、第２図との対比により本発明の実施例６に係る撮像装置に適用される集積回路９１を示すブロック図である。この実施例に係る撮像装置は、センサチップ９２の裏面に形成されたアナログディジタル変換回路により各画素４、（４４）の撮像結果をアナログディジタル変換処理し、その処理結果によるディジタル信号を、同様に、センサチップ９２の裏面に形成された出力部９３により時分割多重化して出力する。なおこの実施例においては、各画素に係る撮像結果の処理が異なる点を除いて、実施例１又は実施例２に係る撮像装置と同一に構成される。
この実施例のように、センサチップ側に出力部を設けて撮像結果を多重化して出力する場合にあっても、半導体チップにおける撮像面とは逆側の面にアナログディジタル変換回路を設けることにより、撮像素子にアナログディジタル変換回路を設ける構成において、開口率の低下を有効に回避することができる。
（９）他の実施例
なお上述の実施例においては、ＣＭＯＳ固体撮像素子によりセンサチップを構成する場合について述べたが、本発明はこれに限らず、ＸＹアドレス方式による各種固体撮像素子によりセンサチップを構成する場合に広く適用することができる。
また上述の実施例においては、ロジックチップにデータ圧縮処理等によるディジタル信号処理回路を設ける場合について述べたが、本発明はこれに限らず、例えば動き検出回路等、種々のディジタル信号処理回路を設ける場合に広く適用することができる。
第１図は、本発明の実施例１に係る撮像装置を示すブロック図である。この撮像装置１０１は、所望の被写体の撮像結果をデータ圧縮して記録媒体に記録し、また所望の伝送対象に送出する。
ここでこの撮像装置１０１において、レンズ１０２は、ユーザーによる操作に応動してズーム倍率、絞りを可変して撮像素子１０３の撮像面に入射光を集光する。光学ローパスフィルタ１０４は、このレンズ１０２の出射光より空間周波数の高い成分を抑圧し、続く色補正フィルタ１０５は、光学ローパスフィルタ１０４から出射される出射光の色温度を補正して出射する。
撮像素子１０３は、例えばＣＭＯＳ固体撮像素子により形成され、駆動部１０６から出力される各種タイミング信号により動作して、撮像面に形成された光学像を各画素により光電変換して撮像信号Ｓ１を出力する。
駆動部１０６は、制御部１０９の制御により、この撮像素子１０３の各種タイミング信号を生成して撮像素子１０３に出力し、これにより制御部１０９の制御により撮像素子１０３の動作を制御する。
アナログディジタル変換回路（ＡＤ）１０７は、この撮像信号Ｓ１をアナログディジタル変換処理して画像データＤ１を出力する。
画像処理部１０８は、この画像データＤ１をデータ圧縮し、その処理結果による符号化データＤ２を記録系、伝送系に出力し、これによりこの撮像装置１０１では、この記録系により所定の記録媒体に符号化データＤ２を記録し、またこの伝送系により符号化データＤ２を外部機器に伝送する。
制御部１０９は、マイコンによる演算処理手段により構成され、所定の制御プログラムの実行により、ユーザーによる操作子の操作に応動してこの撮像装置１０１全体の動作を制御する。なおこの実施例において、この制御プログラムは、この撮像装置１０１に事前にインストールされて提供されるものの、この制御プログラムにあっては、インターネット等のネットワークを介したダウンロードにより、さらには記録媒体からのダウンロードにより提供するようにしてもよく、このような記録媒体にあっては、光ディスク、メモリカード等、種々の記録媒体を広く適用することができる。
しかして制御部１０９は、ユーザーにより電源が立ち上げられると動作を開始し、ユーザーによる操作子の操作に応動して撮像素子１０３により撮像結果の取得を開始するように、またこの撮像結果の記録、伝送を開始するように、全体の動作を制御する。
第２図は、この撮像装置１０１に適用される集積回路１を示すブロック図である。この集積回路１は、撮像素子による集積回路であり、センサチップ２とロジックチップ３との積層体をパッケージングして形成される。撮像装置１０１では、この集積回路１により撮像素子１０３、駆動部１０６、アナログディジタル変換回路１０７、画像処理部１０８の入力段が構成される。
ここでセンサチップ２は、ＸＹアドレス方式により撮像結果を出力する撮像素子の半導体チップであり、この実施例ではこの撮像素子にＣＭＯＳ固体撮像素子が適用される。センサチップ２は、画素４をマトリックス状に配置した撮像部５と、この撮像部５の動作を制御する制御部６とにより形成され、各画素４にそれぞれ撮像結果をアナログディジタル変換処理するアナログディジタル変換回路が設けられる。
すなわち第３図及び第４図に示すように、各画素４は、入射光に応じて信号レベルが変化する撮像信号Ｓ１（第４図（Ａ））を受光素子７より出力する。アナログディジタル変換回路８は、Δ変調型によるアナログディジタル変換回路であり、この撮像信号Ｓ１をディジタル信号に変換して出力する。すなわちアナログディジタル変換回路８において、減算部９は、撮像信号Ｓ１を所定周期によりサンプリングし、このサンプリング結果から積分部１０の出力信号Ｓ３を減算して差分信号Ｓ２を出力する（第４図（Ｂ））。比較部１１は、この差分信号Ｓ２を所定の判定基準ＴＨにより判定して判定結果を出力する。積分部１０は、この判定結果を積分して出力信号Ｓ３（第４図（Ａ））を出力する。これによりアナログディジタル変換回路８は、撮像信号Ｓ１の信号レベルの増大及び減少によりそれぞれ論理値が論理１、論理０に変化する判定結果を比較部１１により得、この判定結果を撮像信号Ｓ１のアナログディジタル変換結果として出力する（第４図（Ｃ））。
なおこれらによりアナログディジタル変換回路８は、矢印Ａにより示すように、積分部１０の利得で決まる分解能Δにより撮像信号Ｓ１をディジタル信号に変換し、この実施例では、撮像信号Ｓ１の最大振幅に対してこの分解能Δが１／８に設定されて３ビットのアナログディジタル変換回路を構成する。またこのように３ビットにより撮像信号Ｓ１をアナログディジタル変換処理するようにして、アナログディジタル変換結果を１ビットのディジタル信号により出力するように構成され、これら一連の処理における量子化誤差を積分部１０により帰還して補正する。
出力部１２は、比較部１１の比較結果によるアナログディジタル変換結果を出力するバッファ回路であり、このセンサチップ２に設けられた出力端子１３よりディジタル信号Ｓ４を出力する。
センサチップ２は、これらアナログディジタル変換回路８、出力部１２が受光面とは逆側の裏面に形成され、この裏面に形成されたマイクロバンプよりこの出力端子１３が形成される。またこれによりセンサチップ２は、各画素４の撮像結果によるディジタル信号Ｓ４を同時並列的に出力する。
すなわち第５図は、センサチップ２の一部を示す断面図である。ここでこのセンサチップ２は、１０〜２０〔μｍ〕程度の厚さのシリコン（Ｓｉ）層により素子層２２が形成され、この素子層２２に受光素子７が形成される。またこの受光素子７に係る部位の上層に、順次、シリコン酸化（ＳｉＯ２）膜２４、遮光膜２５、シリコン窒化膜（ＳｉＮ）２６、色フィルタ２７、マイクロレンズ２８が積層され、これにより画素４が形成される。またこの素子層２２の下層に、受光素子７、アナログディジタル変換回路８の回路素子等を配線する配線層２９が形成され、この配線層２９の下層側に、全体を保持する基板支持材３０が設けられる。これによりセンサチップ２は、受光面とは逆側に配線層２９が設けられ、またアナログディジタル変換回路８等が受光面とは逆側に設けられ、これらにより各画素４にアナログディジタル変換回路８を設ける場合であっても開口率の低下を有効に回避することができるように構成される。また配線層を受光面側に設ける場合の種々の制約を解消して配線の自由度を格段に向上する。
因みに、このように受光面の裏面側に配線層２９を設ける場合にあっては、例えば第６（Ａ）図に示すように、各画素出力をそれぞれ個別に周辺回路に出力してアナログディジタル変換処理するように、撮像素子部と周辺回路との接続を構成することも可能であり、またこれに代えて、第６（Ｂ）図に示すように、コラム線を単位で撮像結果を出力して周辺回路で処理することも可能になる。また第６（Ｃ）図に示すように、ラインを単位にして撮像結果を出力して周辺回路で処理することもでき、さらには第６（Ｄ）図に示すように、所定ブロックを単位にして撮像結果を出力して周辺回路で処理することも可能となる。
具体的に、ＣＭＯＳ固体撮像素子は、水平方向に延長する水平アドレス線と垂直方向に延長する垂直アドレス線とにより、各画素に設けられたＭＯＳＦＥＴを選択的にオン動作させることにより、この水平アドレス線及び垂直アドレス線により選択される画素より信号線に撮像結果が出力される。これによりＣＭＯＳ固体撮像素子は、第６（Ａ）図〜第６（Ｃ）図に示す場合等、種々のＸ−Ｙアドレス制御により撮像結果を出力することができる。
より具体的に第６（Ａ）図の例の場合、各画素にそれぞれ信号線が設けられていることにより、例えば全画素に設けられたＭＯＳＦＥＴを同時にオン動作させて全ての画素による撮像結果を同時並列的に出力する。また第６（Ｂ）図の例の場合では、垂直方向に連続する複数の画素で、１つのコラム線による信号線を共通に使用していることにより、１つのコラム線に接続された複数の画素に係る水平アドレス線の設定を順次切り換えて、これら複数の画素に設けられたＭＯＳＦＥＴを順次オン動作させることにより、この１つのコラム線を時分割により垂直方向に連続する各画素に割り当てて、これら各画素の撮像結果を出力する。またこれにより水平方向について見た場合には、水平方向に連続する画素で水平アドレス線が共通することにより、このようなコラム線への垂直方向に連続する各画素の時分割の割り当てが、水平方向に連続する画素で同時並列的に実行され、これにより水平アドレス線の制御によりライン単位で撮像結果を出力する。また第６（Ｃ）図の場合には、第６（Ｂ）図について上述した水平アドレス線の制御に代えて、垂直アドレス線の制御により、１つの信号線を時分割により水平方向に連続する画素に順次割り当てて、垂直方向に連続する画素による撮像結果を同時並列的に出力する。
これに対して第６（Ｄ）図の例の場合、１つの信号線に共通に接続された１つのブロックの複数画素を、垂直アドレス線及び水平アドレス線の制御により順次選択することにより、この１つの信号線による１つのブロックで、ラスタスキャン、ジグザグスキャン等、種々の順序により撮像結果を出力することができる。なお水平アドレス線及び垂直アドレス線が水平方向及び垂直方向に連続する画素でそれぞれ共通に設けられることにより、これら画素のスキャン順序は、複数のブロックで同一となる。
なおセンサチップ２は、このように受光面とは逆側に配線層２９が形成されることにより、厚さの薄い半導体基板を配線層２９側より処理して受光素子７、周辺回路の回路素子を形成した後、この半導体基板に配線層２９、基板支持材３０を順次形成し、その後、この半導体基板を裏返してＣＭＰにより研磨して素子層２２が完成し、遮光膜２５、シリコン窒化膜（ＳｉＮ）２６、色フィルタ２７、マイクロレンズ２８を順次形成して作成される。
センサチップ２は、第７図に示すように、この基板支持材３０にロジックチップ３が割り当てられ、配線層２９側に形成されたマイクロバンプ３１と、ロジックチップ３に形成されたマイクロバンプ３１とによりロジックチップ３に電気的に接続されて保持される。なおここでマイクロバンプは、金、銅等により形成される微小な接続用の端子である。
ここでロジックチップ３は（第２図）、各画素４の撮像結果を処理するディジタル信号処理回路による集積回路であり、この実施例では、このディジタル信号処理回路が、センサチップ２から各画素毎に出力されるディジタル信号による撮像結果を画素毎に処理するフィルタ回路３５と、センサチップ２における撮像部５の制御に連動してフィルタ回路３５の動作を制御する制御部３６と、この制御部３６の制御によりフィルタ回路３５の処理結果を時分割多重化して出力する出力部３７とにより構成される。
このためフィルタ回路３５は、センサチップ２の画素４に対応して、それぞれ各画素４からのディジタル信号を処理するフィルタ部４０が設けられ、またこの各フィルタ部４０にマイクロバンプ３２が設けられる。これによりフィルタ回路３５は、センサチップ２から出力される各画素４の撮像結果Ｓ４が対応するフィルタ部４０に入力され、ここで各画素４の撮像結果Ｓ４が画像データに変換される。
ここで第８図に示すように、フィルタ部４０において、積分部４３は、各画素４から出力されるディジタル信号Ｓ４をこのディジタル信号Ｓ４のクロック周期により順次積分して出力する。この実施例において、積分部４３は、第９図（Ａ）〜（Ｃ）に示すように、ディジタル信号Ｓ４が論理１の場合、それまでの加算結果Ｓ６に値１を加算するのに対し、ディジタル信号Ｓ４が論理０の場合、それまでの加算結果Ｓ６を値１だけ減算して出力する。
デシメーションフィルタ４２は、この加算結果Ｓ６をフィルタリング処理することにより、この加算結果Ｓ６によるディジタル信号を所定のサンプリングレートによる画像データＳ７にレート変換して出力する。ここでデシメーションフィルタ４２は、ディジタル信号Ｓ４のサンプリングレートを１／ｎに低減して画像データＳ７を出力し、このため対応するサンプリングのタイミングでｎタップのフィルタにより連続する加算結果Ｓ６を加算して出力する。ここでこの実施例では、この値ｎが８に設定され、これにより第９図（Ｄ）に示すように、加算結果Ｓ６の８サンプル毎に、連続する８サンプルの加算結果Ｓ６を加算して６ビットによる画像データＳ７を出力する。
ここでこの第９図（Ｄ）の各サンプルに表した数字は、この連続する８サンプルの加算値である。また第９図（Ｅ）は、この値ｎを４に設定して、サンプリングレートを高くし、その分、画像データＳ７のビット数を低減した場合であり、この場合、デシメーションフィルタ４２は、加算結果Ｓ６の４サンプル毎に、連続する４サンプルの加算結果Ｓ６を加算して５ビットにより画像データＳ７を出力する。これらによりデシメーションフィルタ４２は、演算処理に供するタップ数の切り換えにより、階調数を切り換え、この階調数の切り換えに連動してサンプリングレートを切り換えることができ、これによりこの撮像装置１０１では、タップ数の設定により所望するフレームレートにより画像データＳ７を出力することができる。なおこの実施例においては、単純加算により加算結果Ｓ６を処理する場合について述べたが、これに代えてより周波数特性の良いフィルタ処理を適用するようにしてもよい。
ロジックチップ３は、このようにして各画素４毎に生成される画像データＳ７が、制御部３６の制御により例えばライン単位で順次出力部３７に転送され、出力部３７により時分割多重化して出力され、これらによりこの撮像装置１０１は、ラスタ走査の順序により画像データＤ１を出力する。
（２）実施例１の動作
以上の構成において、この撮像装置１０１では（第２図）、所定の光学系によりセンサチップ２の撮像面に光学像が形成され、マトリックス状に配置された各画素４によりこの光学像が光電変換処理されて各画素４の撮像結果が得られる。さらにセンサチップ２の撮像面とは逆側の面に設けられたアナログディジタル変換回路８により各画素４の撮像結果がディジタル信号Ｓ４に変換されてロジックチップ３のフィルタ回路３５に入力され、ここで各画素の撮像結果が画像データに変換されて出力される。
これによりこの撮像装置１０１では、各画素４に設けたアナログディジタル変換回路８により撮像結果をディジタル信号に変換してロジックチップ３により処理するようにして、その分、周辺の回路構成を簡略化することができる。またこのようにアナログディジタル変換回路８を各画素に設ける場合にあっても、撮像面とは逆側の面にアナログディジタル変換回路８が設けられていることにより、アナログディジタル変換回路８の配線等による各画素４の開口率の低下を有効に回避することができ、またさらにはこの配線による隣接画素との間のクロストーク等を低減することができる。また各画素４については、撮像面にアナログディジタル変換回路を設ける場合のような、撮像面における占有面積の減少を防止することができ、これにより画素の微細化を容易としてこの撮像装置の製造を容易なものとすることができる。また続くロジックチップ３への接続の自由度を格段的に向上することができ、その分、設計の自由度を向上することができる。
またこのようにしてロジックチップ３によりディジタル信号処理するようにして、撮像装置１０１では、マイクロバンプによる接続により、各撮像結果によるディジタル信号がロジックチップ３に出力される。これにより撮像装置１０１では、画素並列にロジックチップ３に撮像結果を出力することができ、アナログディジタル変換回路８によるサンプリングレートを高く設定することができる。また画素並列にディジタル信号処理することができ、例えばディジタル信号を一時記録するメモリ等を設けなくても撮像結果を処理することができ、その分、構成を簡略化することができる。またこのように画素並列にディジタル信号処理することができることにより、フレームレートも高速度化することができる。
この撮像装置１０１では、このディジタル信号処理の前提に係るアナログディジタル変換回路８がΔ変調型のアナログディジタル変換回路により構成され（第３図）、ロジックチップ３におけるディジタル信号処理が、このアナログディジタル変換回路８より得られるディジタル信号Ｓ４のサンプリングレートを低減するフィルタ回路３５と、このフィルタ回路３５による処理結果を時分割多重化処理して出力する出力部３７とにより構成され、これにより所望するサンプリングレート、階調数、走査順序により、撮像結果を画像データに変換して出力することができる。
（３）実施例１の効果
以上の構成によれば、半導体チップにおける撮像面とは逆側の面にアナログディジタル変換回路を設けることにより、撮像素子にアナログディジタル変換回路を設ける構成において、開口率の低下を有効に回避することができる。
具体的に、このアナログディジタル変換回路に、Δ変調型のアナログディジタル変換回路を適用して、撮像素子にアナログディジタル変換回路を設ける構成において、開口率の低下を有効に回避することができる。
またこのようにして得られる各画素のディジタル信号を時分割多重化して出力することにより、例えばラスタ走査の順序により各撮像結果を出力して、ラスタ走査順序により画像データを処理するデコーダ等を用いて画像データを処理することができ、ＣＣＤ固体撮像素子に係る周辺回路等を有効に利用することができる。
またこのような時分割多重化等の処理に係るディジタル信号処理回路による集積回路の半導体チップに対して、アナログディジタル変換回路を設けたチップセンサをマイクロバンプにより接続して積層することにより、各画素単位によるアナログディジタル変換処理結果を安定に、かつ同時並列的にディジタル信号処理することができ、これにより高フレームレートにより撮像結果を確実に処理することができる。
すなわち画素毎にマイクロバンプを設けることにより、画素毎のアナログディジタル変換処理結果を同時並列的に出力してディジタル信号処理することができる。
またこのディジタル信号処理回路に、サンプリングレートを変換するフィルタ回路であるデシメーションフィルタ回路を適用することにより、所望する階調数、サンプリングレートにより撮像結果を出力することができる。
（４）実施例２
第１０図及び第１１図は、本発明の実施例２に係る撮像装置に適用される画素及びフィルタ部の構成を示すブロック図である。この実施例に係る撮像装置は、この第１０図及び第１１図に示す画素４４及びフィルタ部４５が、実施例１に係る画素４及びフィルタ部４０に代えて適用される。なおこの実施例に係る撮像装置は、この画素４４及びフィルタ部４５に係る構成が異なる点を除いて、実施例１の撮像装置１０１と同一に構成されることにより、この実施例において、重複した説明は省略する。
ここでこの画素４４は、受光素子７による撮像信号Ｓ１をアナログディジタル変換回路４８によりアナログディジタル変換処理し、その処理結果によるディジタル信号Ｓ１４を、出力部１２、マイクロバンプによる電極１３を介してロジックチップに出力する。
ここでアナログディジタル変換回路４８は、ΔΣ変調型のアナログディジタル変換回路であり、減算部４９は、第１２図に示すように、撮像信号Ｓ１を所定周期によりサンプリングし、このサンプリング結果から遅延部５０の出力信号を減算して差分信号Ｓ１２を出力する（第１２図（Ａ）及び（Ｂ））。
積分部５１は、この差分信号Ｓ１２を積分して積分信号３１３を出力し、比較部５２は、この積分信号Ｓ１３を所定のしきい値電圧ＴＨにより判定して判定結果Ｓ１４を出力する（第１２図（Ｃ））。遅延部５０は、この判定結果Ｓ１４を１サンプリング周期だけ遅延させて減算部４９に帰還する。なおこれらの処理において、遅延部５０から出力される出力信号においては、撮像信号Ｓ１の正側及び負側の最大振幅に対応する信号レベルが、それぞれ比較部５２における論理１及び０の判定結果による信号レベルとなるように設定される。これによりアナログディジタル変換回路４８は、判定結果を帰還して撮像信号Ｓ１の信号レベルに応じて論理１、論理０によりディジタル信号Ｓ１４を出力する。
このアナログディジタル変換回路４８の構成に対応して、フィルタ部４５は（第１１図）、デシメーションフィルタ５４により構成され、マイクロバンプによる電極３２を介して入力されるディジタル信号Ｓ１４をデシメーションフィルタ５４に入力し、ここで第９図との対比により第１３図（Ａ）〜（Ｄ）に示すように、このディジタル信号Ｓ１４をフィルタリング処理することにより、このディジタル信号Ｓ１４を所定のサンプリングレートによる画像データＳ７にレート変換して出力する。これによりフィルタ部４５は、このデシメーションフィルタ５４の演算処理に供するタップ数の切り換えにより、階調数を切り換え、この階調数の切り換えに連動してサンプリングレートを切り換えることができ、これにより所望するフレームレートにより画像データＳ７を出力することができる。
この実施例においては、半導体チップにおける撮像面とは逆側の面にアナログディジタル変換回路を設けることにより、撮像素子にアナログディジタル変換回路を設ける構成において、開口率の低下を有効に回避するようにして、このアナログディジタル変換回路に、ΔΣ変調型のアナログディジタル変換回路を適用することにより、ロジックチップ側の積分処理を省略し、さらにはセンサチップ側で撮像結果を積分することにより、撮像結果によるディジタル信号の伝送にエラーが発生した場合にあっても、その影響の範囲を限定することができ、これにより信頼性を向上することができる。
（５）実施例３
第１４図は、第２図との対比により本発明の実施例３に係る撮像装置に適用される集積回路６１を示すブロック図である。この実施例に係る撮像装置は、ロジックチップ６３に実装されるディジタル信号処理回路が異なる点を除いて、実施例１又は実施例２に係る撮像装置と同一に構成される。なお以下においては、これにより実施例１、実施例２の撮像装置と同一の構成にあっては、対応する符号を付して示し、重複した説明は省略する。
この実施例において、ロジックチップ６３は、マイクロバンプを用いてセンサチップ２が積層され、このロジックチップ６３のディジタル信号処理回路６４が、各画素によるディジタル信号Ｓ４、（Ｓ１４）をそれぞれ蓄積する数〜数十ビットの容量のメモリ６５により形成される。ロジックチップ６３は、このメモリ６５によるディジタル信号処理回路６４と、各メモリ６５からの出力データを外部に出力する出力部６７と、メモリ６５、出力部６７の動作を制御する制御部６６とにより構成される。
これによりこの撮像装置では、各画素による撮像結果のディジタル信号を各メモリ部６５によりバッファリングし、所定データ量単位で、例えばラスタ走査の順序により出力する。
この実施例によれば、半導体チップにおける撮像面とは逆側の面にアナログディジタル変換回路を設けることにより、撮像素子にアナログディジタル変換回路を設ける構成において、開口率の低下を有効に回避するようにして、ロジックチップ側でディジタル信号をメモリ回路に蓄積して出力することにより、後段の処理回路における処理タイミングとの整合性を図ることができる。
（６）実施例４
第１５図は、第２図との対比により本発明の実施例４に係る撮像装置に適用される集積回路７１を示すブロック図である。この実施例に係る撮像装置は、ロジックチップ７３に実装されるディジタル信号処理が異なる点を除いて、実施例１又は実施例２に係る撮像装置と同一に構成される。なお以下においては、これにより実施例１、実施例２の撮像装置と同一の構成にあっては、対応する符号を付して示し、重複した説明は省略する。
この実施例において、ロジックチップ７３は、マイクロバンプを用いてセンサチップ２が積層され、各画素によるディジタル信号Ｓ４、（Ｓ１４）をマルチプレクサ（ＭＵＸ）７４に入力する。ここでマルチプレクサ７４は、例えばセンサチップ２の画素４、（４４）から出力されるディジタル信号Ｓ４、（Ｓ１４）を各ビットに入力する複数のレジスタにより形成され、水平方向に連続する所定個数の画素４、（４４）による各１ビットのディジタル信号Ｓ４、（Ｓ１４）をビットパラレルのディジタル信号にまとめて出力する。
制御部７６は、マルチプレクサ７４の制御により、ディジタル信号Ｓ４、（Ｓ１４）の各サンプリング周期で、各画素４、（１４）の撮像結果をマルチプレクサ７４に記録すると共に、マルチプレクサ７４に記録したディジタル信号による撮像結果をライン単位でメモリ７５に出力する。またこのメモリ７５に出力したライン単位による撮像結果を所定フレーム期間の間蓄積し、出力部７７の制御により出力する。
この実施例によれば、半導体チップにおける撮像面とは逆側の面にアナログディジタル変換回路を設けることにより、撮像素子にアナログディジタル変換回路を設ける構成において、開口率の低下を有効に回避するようにして、ロジックチップ側でマルチプレクサにより各１ビットによるディジタル信号をビットパラレルのディジタル信号にまとめて出力するようにして、これら複数画素の撮像結果を同時並列的に処理することができる。
（７）実施例５
第１６図は、第２図との対比により本発明の実施例５に係る撮像装置に適用される集積回路８１を示すブロック図である。この実施例に係る撮像装置は、ロジックチップ８３に実装されるディジタル信号処理が異なる点を除いて、実施例１又は実施例２に係る撮像装置と同一に構成される。なお以下においては、これにより実施例１、実施例２の撮像装置と同一の構成にあっては、対応する符号を付して示し、重複した説明は省略する。
この実施例において、ロジックチップ８３は、マイクロバンプを用いてセンサチップ２が積層され、このロジックチップ８３のディジタル信号処理回路８４が、各画素によるディジタル信号Ｓ４、（Ｓ１４）をそれぞれデータ圧縮する圧縮部８５により形成される。ロジックチップ８３は、この圧縮部８５によるディジタル信号処理回路８４と、圧縮部８５からの出力データを外部に出力する出力部８７と、圧縮部８５、出力部８７の動作を制御する制御部８６とにより構成される。
ここで圧縮部８５は、例えばランレングス方式等の算術的圧縮方法によってディジタル信号Ｓ４、（Ｓ１４）を時間軸方向にデータ圧縮して出力する。これによりこの撮像装置では、各画素による撮像結果をそれぞれデータ圧縮して、例えばラスタ走査の順序により、所定フレーム単位で出力する。
この実施例によれば、半導体チップにおける撮像面とは逆側の面にアナログディジタル変換回路を設けることにより、撮像素子にアナログディジタル変換回路を設ける構成において、開口率の低下を有効に回避するようにして、ロジックチップ側でデータ圧縮して出力することにより、高速度により撮像結果を取得して出力する場合でも、確実に撮像結果を出力することができる。
（８）実施例６
第１７図は、第２図との対比により本発明の実施例６に係る撮像装置に適用される集積回路９１を示すブロック図である。この実施例に係る撮像装置は、センサチップ９２の裏面に形成されたアナログディジタル変換回路により各画素４、（４４）の撮像結果をアナログディジタル変換処理し、その処理結果によるディジタル信号を、同様に、センサチップ９２の裏面に形成された出力部９３により時分割多重化して出力する。なおこの実施例においては、各画素に係る撮像結果の処理が異なる点を除いて、実施例１又は実施例２に係る撮像装置と同一に構成される。
この実施例のように、センサチップ側に出力部を設けて撮像結果を多重化して出力する場合にあっても、半導体チップにおける撮像面とは逆側の面にアナログディジタル変換回路を設けることにより、撮像素子にアナログディジタル変換回路を設ける構成において、開口率の低下を有効に回避することができる。
（９）他の実施例
なお上述の実施例においては、ＣＭＯＳ固体撮像素子によりセンサチップを構成する場合について述べたが、本発明はこれに限らず、ＸＹアドレス方式による各種固体撮像素子によりセンサチップを構成する場合に広く適用することができる。
また上述の実施例においては、ロジックチップにデータ圧縮処理等によるディジタル信号処理回路を設ける場合について述べたが、本発明はこれに限らず、例えば動き検出回路等、種々のディジタル信号処理回路を設ける場合に広く適用することができる。
本発明は、例えばＣＭＯＳ固体撮像素子による撮像装置に適用することができる。
Claims (13)
- マトリックス状に画素を配置した半導体チップによる撮像結果を出力する撮像装置において、
前記半導体チップは、
一方の面に、前記画素が配置されて、ＸＹアドレス制御により前記画素の撮像結果を他方の面の側に出力し、
前記他方の面に、対応する前記画素の撮像結果をアナログディジタル変換処理してディジタル信号を出力するアナログディジタル変換回路が、前記画素に対応して形成された
ことを特徴とする撮像装置。 - 前記アナログディジタル変換回路が、
Δ変調型のアナログディジタル変換回路である
ことを特徴とする請求の範囲第１項に記載の撮像装置。 - 前記アナログディジタル変換回路が、
ΔΣ変調型のアナログディジタル変換回路である
ことを特徴とする請求の範囲第１項に記載の撮像装置。 - 前記アナログディジタル変換回路から出力されるディジタル信号を、時分割多重化して出力する出力回路を有する
ことを特徴とする請求の範囲第１項に記載の撮像装置。 - 前記半導体チップは、
前記ディジタル信号を処理する集積回路による半導体チップに積層されて、マイクロバンプによる接続により前記ディジタル信号を前記半導体チップに形成されたディジタル信号処理回路に出力する
ことを特徴とする請求の範囲第１項に記載の撮像装置。 - 前記画素毎に前記マイクロバンプが設けられた
ことを特徴とする請求の範囲第５項に記載の撮像装置。 - 前記アナログディジタル変換回路が、
Δ変調型のアナログディジタル変換回路である
ことを特徴とする請求の範囲第５項に記載の撮像装置。 - 前記アナログディジタル変換回路が、
ΔΣ変調型のアナログディジタル変換回路である
ことを特徴とする請求の範囲第５項に記載の撮像装置。 - 前記ディジタル信号処理回路は、
前記ディジタル信号のサンプリングレートを変換して出力するフィルタ回路である
ことを特徴とする請求の範囲第５項に記載の撮像装置。 - 前記ディジタル信号処理回路は、
前記ディジタル信号を時分割多重化して出力する
ことを特徴とする請求の範囲第５項に記載の撮像装置。 - 前記ディジタル信号処理回路は、
前記ディジタル信号を記憶して出力するメモリ回路である
ことを特徴とする請求の範囲第５項に記載の撮像装置。 - 前記ディジタル信号処理回路は、
前記ディジタル信号を時間軸方向にデータ圧縮して出力する
ことを特徴とする請求の範囲第５項に記載の撮像装置。 - マトリックス状に画素を配置した半導体チップによる撮像結果を出力する撮像結果の出力方法において、
前記半導体チップの一方の面に配置された前記画素のＸＹアドレス制御により、前記画素の撮像結果を前記半導体チップの他方の面の側に出力する撮像結果の出力ステップと、
前記他方の面の側に、前記画素に対応して配置されたアナログディジタル変換回路により、前記画素の撮像結果をアナログディジタル変換処理してディジタル信号を出力するアナログディジタル変換処理のステップとを有する
ことを特徴とする撮像結果の出力方法。
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