JP4087615B2 - 高速撮像装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、固体イメージングセンサを用いて画像を高速に撮影することができる高速撮像装置に係り、特に、固体イメージングセンサとしてCMOSイメージセンサを用いて高速に撮影した画像信号を圧縮する機能を備え、かつ、画像信号の並列出力に適した高速撮像装置に関する。
【0002】
【従来の技術】
従来、撮像用カメラとして、固体イメージセンサとしてのCMOSイメージセンサを設けたものが、例えば「A.Krymsk i.D.V.Blerkon,A.Anderson,et.al.,“A high−speed 500frame/s 1024×1024 CMOS image sensor”Dig. Tech. Papers Symp.on VLSI Circuits,No.14−3,June 1999」で知られている。これにより、CMOSイメージセンサの特徴を活かした高速撮像用カメラが期待されている。
【0003】
【発明が解決しようとする課題】
しかしながら、この文献記載の高速撮像用カメラは、A/D変換器に逐次比較形の変換器を用いており、1つのデータの8ビットA/D変換に10クロック程度を必要として、高速撮像には限界があった。また、撮像速度の高速化に伴い、デジタル出力のデータ量も多くなるので、限られた画像メモリの元で、できる限り多くの高速画像を記録できるようにする必要があるが、従来の文献記載の高速撮像用カメラは画像圧縮機能を備えていないものであった。
【0004】
そこで、かかる不都合を解消できる高速撮像装置は、以下のような構成を採ることができる。
【0005】
すなわち、この高速撮像装置は、m行×n列のアレイに配置された複数個の画素から成る画素回路と、この画素回路からの画素信号を列または行単位でA/D変換するA/D変換手段と、この変換手段の出力を並列に画像圧縮する画像圧縮手段と、この画像圧縮手段のデジタル出力をパラレルに出力する出力手段とを備える、というものである。
【0006】
この画像圧縮手段を備えた高速撮像装置では、画像回路としてのイメージセンサの出力側にA/D変換手段を成す回路が接続され、この回路の出力側に画像圧縮手段を成す回路が接続される。しかし、この高速撮像装置に従来の画像圧縮回路をそのまま利用する場合、圧縮率を高める為、二次元ハフマン符号化テーブルを用いる必要があり、回路規模が大きくなるので、改善の余地があった。また、画像圧縮後の各デジタル信号成分の出力線数が固定という理由から圧縮率も依然として低く、かかる点においても改善の余地があった。
【0007】
本発明は、このような現状を打破するためになされたもので、実装面積が著しく小さくて済み、高速処理が可能で、かつ高い圧縮率を得ることができる高速撮像装置を提供することを、その目的とする。
【0008】
【課題を解決するための手段】
本発明に係る高速撮像装置は、CMOS LSIの特徴であるシステム回路のオンチップ化できる点を用いて、イメージセンサに画像圧縮回路を組み込むことで出力データ量を低減させる。画像圧縮は、4X4点の2次元離散コサイン変換(DCT)と複数線路用エントロピー符号化方式という高速画像の圧縮に適した方法で行う。これにより、極めて小面積で実装でき並列処理に適した方式であり、かつ高圧縮に形成できる。
【0009】
本発明に係る高速撮像装置の具体的な構成は、2次元アレイ状に配置された複数の画素の配列を有する画素回路と、この画素回路から出力される画素信号を列または行単位でA/D変換するA/D変換回路と、このA/D変換回路が出力する画素データを圧縮して並列に出力する圧縮回路とを備え、前記圧縮回路は、前記A/D変換回路が出力する画像データを2次元離散コサイン変換(DCT)する2次元離散コサイン変換回路と、この2次元離散コサイン変換回路により変換された画像データに複数出力線可変長符号化を行う符号化回路とを備えたことを基本とする。
【0010】
好適には、前記画素回路は、CMOS(相補形MOS)によるLSI(大規模集積回路)を用いて形成されたCMOSイメージセンサである。このとき、例えば、前記画素回路、前記A/D変換回路、及び前記圧縮回路は、当該画素回路の列方向の画素から出力される画素信号を列並列に処理するように、並列に配置される。好ましくは、前記CMOSのLSIにより前記A/D変換回路及び前記圧縮回路を前記画素回路に組み込み、当該画素回路にオンチップ化させる。このオンチップ化の構造は、一例として、アナログ信号を扱う前記画素回路をチップ化した一方のチップと、デジタル信号を扱う前記A/D変換回路及び前記圧縮回路をチップ化させたもう一方のチップとから成る2チップの構造である。
【0011】
上述した各種の構成に係る高速撮像装置において、前記2次元離散コサイン変換回路は、DA(Distributed Arithmetic)法を用いて4×4ピクセルを1ブロックとしてブロック毎に離散コサイン変換する回路とすることが望ましい。この2次元離散コサイン変換回路は、例えば、前記A/D変換回路よりデジタル量に変換された画素信号を1次元の離散コサイン変換に付す第1の1次元DCT演算器と、この第1の1次元DCT演算器の演算結果を転置行列演算に付す転置行列回路と、この転置行列回路の演算結果を再度、1次元の離散コサイン変換に付す第2の1次元DCT演算器とを備える。
【0012】
また、前記符号化回路は、前記2次元離散コサイン変換回路により処理されたデータを係数の種類毎に符号化する回路に構成することが望ましい。一例として、この符号化回路は、前記2次元離散コサイン変換回路により処理された各ブロックのデータをDC係数とAC係数とに分ける回路と、前記各ブロックのDC係数とその隣接するブロックのDC係数との間で差分値を演算し、この差分値を1次元ハフマン符号化テーブルに基づいて符合化する回路と、相互に隣接する所定複数のブロックの前記AC係数をジグザグスキャン走査を行って1次元データに変換し、その1次元データの有効係数と連続する無効係数の数(ゼロラン長)を演算し、その有効係数とゼロラン長係数を共に1次元ハフマン符号化テーブルに基づいて各別に符号化する回路とを有する。
【0013】
さらに、この符号化回路は、符号化したDC係数、AC係数、及びゼロラン長係数を各別にFIFO(First−In First−Out)バッファで出力レートを制御しながら出力する回路を有することが望ましい。
【0014】
【発明の実施の形態】
以下、本発明に係る実施の形態を、添付図面を参照して説明する。
【0015】
図1に、本実施形態に係る高速撮像装置としてのCMOSイメージセンサの概要を示す。同図に示すように、このCMOSイメージセンサは、画素回路10、A/D変換回路11、及び画像圧縮回路12を備える。
【0016】
この画素回路10、A/D変換回路11、及び画像圧縮回路12は、それぞれの回路が並列に配置され、画素回路10から読み出された画素信号を列並列に処理させるようになっている。また、センサ部には高感度で高速撮像に必要不可欠な電子シャッター機能とCDS(相関二重サンプリング)を設けている。
【0017】
このCMOSイメージセンサは、本実施形態ではCMOSを用いたLSIで構成される。このため、その他のA/D変換回路11及び画像圧縮回路12もCMOS LSIの特徴であるシステム回路でオンチップ化して構成されている。しかし、全ての回路を1チップで集積化するには、チップ面積の関係上、難しい。そこで、アナログ信号を扱う画素回路10をオンチップ化させたアナログチップC1と、デジタル回路を扱うA/D変換回路11及び画像圧縮回路12とをオンチップ化させたデジタルチップC2との2チップのアーキテクチャを採用している。この2チップの構成にすると、アナログ回路において、デジタル回路からの雑音の影響を抑えることもできる。
【0018】
画素回路10は、サイズが512X512の複数の画素で形成された2次元アレイ状の画素領域10aを有し、CMOS APS(Active PixelSensor)に基づき、行単位で一斉読み出し可能な回路に構成されている。この画素回路10から行単位で読み出された画素信号は、差動アンプ10bで差動信号に変換され、かつ増幅された後、バッファ10cを介して差動で出力される。差動アンプ10bは4列毎、バッファは8列毎に配置され、出力ピンは128ピンである。
【0019】
アナログチップC1を成す画素回路10から出力された列毎の画素信号は、デジタルチップC2のA/D変換回路11にそれぞれ送られる。
【0020】
このA/D変換回路11は、サンプル/ホールド増幅器11a及びパイプラインA/D変換器11bを有し、これによりパイプライン方式のA/D変換が行われる。差動型1.5bit/stageパイプラインA/D変換器は高速、低消費電力、かつ実装面積が小さいという特徴があるので、本実施形態では、このA/D変換器を、8bit、1チャネル/4列で、128個配置することで、A/D変換回路11を構成している。
【0021】
画像圧縮回路12は、2次元離散コサイン変換(DCT)を行う2次元DCT回路12aと、この変換結果に対して可変長で符合化処理を行う符合化回路12bと、符合化した信号を出力する出力回路12cとを備える。
【0022】
列並列での処理の場合、DA(Distributed Arithmetic)法を用いた4x4画素(これを1ブロックとする)の2次元DCT回路を構成すると、極めて小さい回路で実現できるので、本実施形態の2次元DCT回路12aには、このブロック毎のDCT回路を128個並列で配置している。これにより、512の画素列に対して列並列の処理が可能になっている。
【0023】
この2次元DCT回路12aによるDCT演算は、図2に示すように、第1の1次元DCT演算器21で一度、DCT演算を行い、その結果を転置RAM部22で転置し、さらに、その転置結果をもう一度、第2の1次元DCT演算器23でDCT演算することで達成される。このDCT演算の構成を用いて、ハードウェアの規模と圧縮率を考慮した結果、4x4画素のDCT回路が最適であることが判明している。この点から、上述したように、4x4画素を1ブロックとして、このブロック単位でDCT演算を行うことが好都合である。
【0024】
1次元DCT演算器21,22は、列並列処理を行うことで、その処理が高速化される。また、DCTアルゴリズムの規則性がある。つまり、DCT演算の直交基底であるcos係数には周期性があるので、この周期性に着目することで、図3のような簡単な回路で1次元DCT演算器21、22を構成することができる。
【0025】
またDCT演算には、固定係数の積和演算に対して効率的な演算方法である、DA(Distributed Arithmetic)法が適用されている。つまり、入力データcos係数との積和演算は、通常のワード単位ではなく、ビット列単位で処理される。
【0026】
このビット列単位の積和演算を行うには、あらかじめ係数ROMに、入力データとcos係数との乗算結果を記憶させておく。入力データの各ビット列状態をアドレスとしたとき、このアドレスに対応する結果を読み出し、その結果をMSBからLSBまで累算することでDCT係数が求められる。さらに、2ビットずつ演算することにより、積和演算回数が半分になる。
【0027】
この2次元DCT演算により、画素信号のDC成分を反映させたDC係数及びAC成分を反映させたAC係数が演算される。この演算は、32クロックで1ブロック、つまり2クロック/画素のレートで2次元DCT演算を行うことができ、極めて高速に演算速度が得られる。この演算結果であるDC係数及びAC係数のデータは、次段の符号化回路12bに並列に送られる。
【0028】
なお、この2次元DCT回路12aは、乗算器を使わずに、加算器のみでDCT演算器が構成されるので、回路もその分、簡素化及び小規模化される。
【0029】
符号化回路12bは、以下に詳述するように複数出力線可変長符号化方式を採用しており、圧縮率を上げるために、図4に示すように相互に隣接する4ブロック(4x16画素)をまとめて符号化するように構成されている。
【0030】
この符号化回路12bにおいて、DCT処理されたデータはDC係数とAC係数に分けられ、それぞれ異なる符号化手法で符号化される。
【0031】
DC係数については、隣接するDC係数(DC)との差分値(ΔDC)を、1次元ハフマン符号化テーブルを用いて符号化される。
【0032】
一方、AC係数は、図4に模式的に示すように、4ブロックを効率よくジグザグスキャン操作することで1次元データに変換され、その有効整数と連続する無効係数の数(ゼロラン長)とに分けられる。この有効整数(AC)とゼロラン長(ZRL)の各係数は、1次元ハフマン符号化テーブルを用いて、別々に符号化される。通常に用いられている画像用符号化テーブルは、ビットシリアル出力を想定しているため、各係数を識別する為の符号量が多くなるが、本実施形態では、あらかじめ各符号化データの出力ピンを特定しておくことで、データを識別する為の符号量を減らしている。つまり、有効係数とゼロラン長の係数が共に、1次元符号化テーブルを用いて符号化される。
【0033】
この4ブロック分の画素のDC係数、AC係数、及びゼロラン長係数のそれぞれが各別に符号化され、次段の出力回路12cに送られる。このように符号化回路12bは、エントロピー符号化であるハフマン符号化を用いて、高圧縮な符号化を行うとともに、符号化された係数をその種類毎に別々の出力ピンから出力することで、更なる高圧縮が可能となっている。
【0034】
出力回路12cは、符号化により求められたDC係数、AC係数、及びゼロラン長係数の符号が各別に一次記憶するための所定数のFIFO(First−In First−Out)バッファを備える。このバッファにより出力レートを係数別に制御しながら、各係数の符号が出力される。
【0035】
具体的には、CMOSイメージセンサの出力を複数の線で出力するようにし、DC係数、AC係数、及びゼロラン長係数のそれぞれに信号線を割り当てる。これにより、上述した如く、1次元ハフマン符号化テーブルを利用できる。また、各係数用のFIFOバッファでDC係数、AC係数、及びゼロラン長係数それぞれの符号の総和が演算され、各符号毎に最適に出力ピンが割り当てられる。これにより、外部メモリに対して効率良く符号化によって求められた各係数(成分)の符号が出力される。
【0036】
この出力ピンの割当ての例を図5(a)〜(c)に示す。例えば、4ブロックの1次元符号化した各符号量DC、AC、ZRLを同図(a)とする。各符号量DC、AC、ZRLの総和が同図(b)に示すようにそれぞれ演算される。この演算結果に基づき、同図(c)に示すように、各出力ピンのデータ量がほぼ均一になるように最適配分される。
【0037】
ここで、各係数に別々の出力ピンを割り当てることで、各係数が識別されている。なお、メモリの割当て情報は、例えばフレーム毎にヘッダに記憶させることで認識される。
【0038】
これにより、各係数の符号の出力に割り当てる出力ピンが、各係数毎の符号データ量に応じてダイナミックに可変され、各出力線から出力される出力符号量がほぼ均等化される。このため、画像の高い圧縮率を得ることができる。
【0039】
図6には、上述した画像圧縮回路12を中心とする処理の動作説明図を示す。また図7には、画素回路10の4ブロック分の画素読出しにより読み出された画素信号を列並列で処理する、A/D変換回路11及び画像圧縮回路12のより詳細な回路ブロック図を例示する。
【0040】
本発明者は、本発明に係る高速撮像装置により撮像された画像を評価したところ、自然画像において非常に高い圧縮率及びPSNR(圧縮後のSNR)が得られることを確認できた。
【0041】
なお、本発明は上述した実施形態の構成及びその変形形態の構成に限定されるものではなく、当業者であれば、特許請求の範囲に記載した本発明の要旨を逸脱しない範囲で種々の形態に変形して実施可能である。
【0042】
【発明の効果】
以上説明したように、本発明に係る高速撮像装置によれば、アレイ状に配置された複数の画素の配列を有する画素回路から出力される画素信号を列または行単位でA/D変換するA/D変換回路と、このA/D変換回路が出力する画素データを圧縮して並列に出力する圧縮回路とを備え、圧縮回路は、A/D変換回路が出力する画像データを2次元離散コサイン変換(DCT)する2次元離散コサイン変換回路と、この2次元離散コサイン変換回路により変換された画像データに複数出力線可変長符号化を行う符号化回路とを備えたので、実装面積が著しく小さくて済み、高速処理が可能で、かつ高い圧縮率を得ることができる。
【図面の簡単な説明】
【図1】本発明の実施形態に係る高速撮像装置としてのCMOSイメージングセンサの概略構成を示すブロック図。
【図2】実施形態で用いる2次元DCT回路を示すブロック図。
【図3】実施形態で用いる2次元DCT回路の中の、1次元DCT回路の構成図。
【図4】実施形態で用いる符号化回路における係数毎のスキャン操作を説明する図。
【図5】実施形態で用いる符号化回路における係数毎の出力ピン(出力線)の割当て動作の最適化を説明する図。
【図6】実施形態に係る画像圧縮回路のスキームの説明図。
【図7】実施形態に係る、画素回路の4ブロック分の画素から読み出された画素信号を列並列で処理するためのA/D変換回路及び画像圧縮回路の詳細なブロック図。
【符号の説明】
10 画素回路
11 A/D変換回路
12 画像圧縮回路
12a 2次元DCT回路
12b 符号化回路
12c 出力回路
Claims (10)
- 2次元アレイ状に配置された複数の画素の配列を有する画素回路と、
この画素回路から出力される画素信号を列または行単位でA/D変換するA/D変換回路と、
このA/D変換回路が出力する画素データを圧縮して並列に出力する圧縮回路とを備え、
前記圧縮回路は、前記A/D変換回路が出力する画像データを2次元離散コサイン変換(DCT)する2次元離散コサイン変換回路と、
この2次元離散コサイン変換回路により変換された画像データに複数出力線可変長符号化を行う符号化回路とを備えた高速撮像装置。 - 請求項1に記載の高速撮像装置において、
前記画素回路は、CMOS(相補形MOS)によるLSI(大規模集積回路)を用いて形成されたCMOSイメージセンサである高速撮像装置。 - 請求項2に記載の高速撮像装置において、
前記画素回路、前記A/D変換回路、及び前記圧縮回路は、当該画素回路の列方向の画素から出力される画素信号を列並列に処理するように、並列に配置した高速撮像装置。 - 請求項2又は3に記載の高速撮像装置において、
前記CMOSのLSIにより前記A/D変換回路及び前記圧縮回路を前記画素回路に組み込み、当該画素回路にオンチップ化させた構造である高速撮像装置。 - 請求項4に記載の高速撮像装置において、
前記オンチップ化の構造は、アナログ信号を扱う前記画素回路をチップ化した一方のチップと、デジタル信号を扱う前記A/D変換回路及び前記圧縮回路をチップ化させたもう一方のチップとから成る2チップの構造である高速撮像装置。 - 請求項1乃至5のいずれか一項に記載の高速撮像装置において、
前記2次元離散コサイン変換回路は、DA(Distributed Arithmetic)法を用いて4×4ピクセルを1ブロックとしてブロック毎に離散コサイン変換する回路である高速撮像装置。 - 請求項6に記載の高速撮像装置において、
前記2次元離散コサイン変換回路は、前記A/D変換回路よりデジタル量に変換された画素信号を1次元の離散コサイン変換に付す第1の1次元DCT演算器と、この第1の1次元DCT演算器の演算結果を転置行列演算に付す転置行列回路と、この転置行列回路の演算結果を再度、1次元の離散コサイン変換に付す第2の1次元DCT演算器とを備える高速撮像装置。 - 請求項6に記載の高速撮像装置において、
前記符号化回路は、前記2次元離散コサイン変換回路により処理されたデータを係数の種類毎に符号化する回路である高速撮像装置。 - 請求項8に記載の高速撮像装置において、
前記符号化回路は、前記2次元離散コサイン変換回路により処理された各ブロックのデータをDC係数とAC係数とに分ける回路と、前記各ブロックのDC係数とその隣接するブロックのDC係数との間で差分値を演算し、この差分値を1次元ハフマン符号化テーブルに基づいて符合化する回路と、
相互に隣接する所定複数のブロックの前記AC係数をジグザグスキャン走査を行って1次元データに変換し、その1次元データの有効係数と連続する無効係数の数(ゼロラン長)を演算し、その有効係数とゼロラン長係数を共に1次元ハフマン符号化テーブルに基づいて各別に符号化する回路とを有する高速撮像装置。 - 請求項9に記載の高速撮像装置において、
前記圧縮回路は、符号化したDC係数、AC係数、及びゼロラン長係数を各別にFIFO(First−In First−Out)バッファで出力レートを制御しながら出力する回路を有する高速撮像装置。
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