JP2011049901A - 固体撮像装置、撮像装置 - Google Patents

固体撮像装置、撮像装置 Download PDF

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Abstract

【課題】コストパフォーマンスを向上し、消費電力を低減し、撮像特性を劣化させない撮像装置および固体撮像装置を提供する。
【解決手段】固体撮像装置は、行列状に配置された複数の画素を有する画素アレイ１０１と、行を順に選択する行走査を行う行走査回路１０２と、行走査回路１０２により選択された行に属する複数個の画素から出力されるアナログ画素信号をデジタルの画素データに同時に変換するカラムＡＤＣ回路１３と、ＡＤ変換された１行分の画素データを記憶するカラムデジタルメモリ１４と、カラムデジタルメモリ１４より出力される画素データを逐次、圧縮符号化する１ライン圧縮回路１５とを備え、前記１ライン圧縮回路１５は、画素データを圧縮符号化する際に、当該画素データと同じ行に属する画素データを参照し、異なる行に属する画素データを参照しない。
【選択図】図１

Description

本発明は、１ライン圧縮を行う固体撮像装置、撮像装置に関するものである。
デジタルスチルカメラはすでに１０００万画素を超えており、一眼レフカメラにおいては、２０００万画素を超えてきているが、その傾向は今後も続く見込みである。また、動画撮像時のフレームレートについても、増加の要望が強くなっている。以上の２つの要因から、カメラシステムのキーパーツである固体撮像装置は、従来よりも大幅に高速なデータ出力が求められており、様々な対応手法が検討されている。
データ転送を高速化する物理的対処方法には、出力端子の増設か、データ転送周波数の高速化しかない。しかし、出力端子を増やす方法は、固体撮像装置の回路規模が大きくなる問題がある。データ転送周波数を上げる方法では、当然ながら、回路の動作周波数が高くなるため電磁ノイズや半導体素子間で信号受け渡し時のタイミングスキューの問題が発生する。また、上記いずれの方法でも消費電力が増加し、その結果、熱による撮像特性の劣化という固体撮像装置として重大な問題が発生する。
また、物理的対処方法に頼らず、実効的にデータ転送を高速化する方法にデータ圧縮があるが、これまでに固体撮像装置では、２次元離散コサイン変換回路と１次元ハフマン符号化回路を搭載する方法が提案されている（例えば特許文献１）。
以下、図面を参照しながら背景技術における固体撮像装置について説明する。
図３０は背景技術に係る固体撮像装置の構成を示すブロック図である。
図３０より、５１２行５１２列で構成される画素アレイの行毎に読み出し走査を行い、画素アレイより読み出されたアナログ画素信号をアナログバッファ９１０ｃで記憶し、ＡＤ変換回路９１１においてＡＤ変換を行ったのち、圧縮回路９１２で４×４の画素を１ブロックとして４ブロック毎に２次元離散コサイン変換（以降、２次元ＤＣＴ）を行い、２次元ＤＣＴの演算結果を１次元ハフマン符号化することで画素データの圧縮を行っている。
特開２００３−２３４９６７号公報（図１）
しかしながら、特許文献１に示された方法で画素アレイのｋ行目（ｋは自然数）からｋ＋３行目までについて４×４の画素を１ブロックとした圧縮を行うには、ｋ行目からｋ＋３行目までの画素データを、圧縮回路からほぼ同時に参照できる必要がある。
この場合、ＡＤ変換後のデジタルデータをメモリに記憶するのが、もっとも素直で効率がよい構成と考えられる。つまりこの場合、圧縮回路の仕様からだけでも、少なくとも４行分の画素データを記憶するデジタルメモリが必要ということになる。
しかしながら、図中の圧縮機能を備えた固体撮像装置で実際に必要となるメモリ容量を算出するには、圧縮回路の仕様だけでなく、画素アレイの読み出しシーケンスも考慮する必要がある。
以下、画素アレイからの読み出しシーケンスとして、１水平走査期間毎に一行分の画素を同時に読み出す行転送方式とする。
このとき、ｋ行目からｋ＋３行目までの画素の読み出しを行うのに４水平走査期間かかり、その後、ｋ行目からｋ＋３行目のデータを使った圧縮処理と出力に４水平走査期間かかる場合、その間の画素アレイからの（ｋ＋４〜ｋ＋７行目の画素の）読み出しを記憶するデジタルメモリが追加で必要となるため、デジタルメモリがもう４行分追加で必要となり、合計８行分ものメモリが必要になるという課題がある。
ｋ＋４行目の画素アレイ読み出し期間（１水平走査期間以内）にｋ〜ｋ＋３行目の画素の圧縮処理と出力が可能であれば、追加のメモリは１行で済むが、それでも、合計５行分のメモリが必要である。この場合、ｋ＋４行目の１水平走査期間にｋ〜ｋ＋３行目の４行分のメモリデータにアクセスを繰り返すことで圧縮を行うので、回路の動作周波数が高くなり、消費電力が高くなることに注意が必要である。
なお、背景技術に係る固体撮像装置は、画素数が５１２行×５１２列と比較的少ないため、１行分として５１２画素分のメモリを確保すればよかったが、上述のように、近年、コンパクトカメラでも１０００万画素を超えている状況であり、たとえば、本発明の発案者らが検討する１２００万程度の画素数（３０７２行×４０９６列と仮定）を備える撮像素子の場合、１行分として４０９６画素分、つまり従来例の８倍のメモリ容量が必要であり、前記課題はさらに大きくなる。
以上は、圧縮前データ用のメモリのみの見積もり量である。
一方、圧縮機能を有しない列ＡＤ変換回路を搭載した固体撮像装置は、１行毎の読み出し走査により得られるアナログ画素データ一行分を同時にＡＤ変換し、１行分のデジタル画素データをバッファメモリで記憶してから出力するため、１行分の画素データを記憶するメモリが必要である。
したがって、２次元圧縮を行う場合と、圧縮を行わない場合とを比べると、５倍のメモリ容量が必要であることが解る。
また、背景技術の固体撮像装置ではデジタルメモリ以外にも、さらに圧縮処理時にもメモリが必要である。
また、画素アクセスを点順次走査として、圧縮するブロックに対応した画素から順次出力できる構成とする場合においても、上述の５行〜８行分のデジタルメモリが不要となるが、何行目の何列目という情報で画素を選択する必要があるため、読み出し画素を選択するトランジスタが、各画素中に少なくとも１個余分に必要となる。画素の有効面積の一部をこのトランジスタとその制御信号線に割り当てる必要があるため、画素の感度が低下するという問題が生じることになる。
また、この場合、１行分の画素を１水平走査期間かけて並列にＡＤ変換するという列ＡＤ変換回路ではなく、１画素サイクル毎に１画素をＡＤ変換するという旧方式のＡＤ変換を使用せざるを得ないという新たな問題も生じる。このＡＤ変換方式はＡＤ変換の信号帯域が高くなるため、列ＡＤ変換方式に比べてＳＮＲが悪い傾向にある。
すなわち、特許文献１に示された複数行を同時に圧縮する方法は、メモリの増加によるコストパフォーマンスの悪化や高速なメモリアクセスによる消費電力の悪化を避けることができず、とくに消費電力の悪化は熱による撮像特性劣化が生じるという課題を有している。
前記課題に鑑み、コストパフォーマンスを向上し、消費電力を低減し、撮像特性を劣化させない撮像装置および固体撮像装置を提供することを目的とする。
上記の課題を解決するために本発明の一側面における固体撮像装置は、行列状に配置された複数の画素を有する撮像領域と、行を順に選択する行走査を行う行走査部と、行走査部により選択された行に属する複数個の画素から出力されるアナログ画素信号をデジタルの画素データに同時に変換するＡＤ変換部と、ＡＤ変換された１行分の画素データを記憶する行メモリと、行メモリより出力される画素データを逐次、圧縮符号化する圧縮部とを備え、前記圧縮部は、画素データを圧縮符号化する際に、当該画素データと同じ行に属する画素データを参照し、異なる行の画素データを参照しない。
この構成によれば、異なる行の画素データを参照することなく、当該画素データと同じ行に属する画素データを圧縮符号化するので、圧縮処理に必要なメモリの容量は１ライン分の画素データ量のみでよい。これにより、メモリ容量を低減し、コストパフォーマンスを向上させることができ、メモリアクセスによる消費電力および発熱量を低減することができる。また、撮像特性の劣化を低減することができる。
ここで、前記固体撮像装置は、さらに、前記圧縮部からの符号化画素データをＦＩＦＯ（First In First Out）式に記憶し、間欠的に出力するＦＩＦＯ部を備え、前記ＦＩＦＯ部は、前記行走査部による１つの行の選択期間である行選択期間内の第１の期間に亘って前記圧縮部から１行分の符号化画素データを入力し、前記第１の期間よりも短い第２の期間に亘って前記ＦＩＦＯ部から１行に対応する符号化画素データを一定のビットレートで出力するようにしてもよい。
この構成によれば、ＦＩＦＯ部には第１の期間に亘って符号化画素データが書き込まれ、第２の期間に亘って読み出される。ＦＩＦＯ部からの符号化画素データの出力ビットレートは、行メモリからの画素データの出力ビットレート（つまり符号化前のビットレート、または符号化しない場合の出力ビットレート）と同じにすることができる。これにより、ＦＩＦＯ部からの符号化画素データの出力期間（第２の期間）を短縮することができる。
ここで、前記圧縮部は、Ｎ（Ｎは２以上の整数）ビットの画素データをｎ（ｎ＜Ｎの整数）ビットの符号化画素データに符号化し、前記ＦＩＦＯ部は、記憶している符号化画素データ列を分解および連結することによりＮビットデータ列を構成し、前記第２の期間に亘って１行分のＮビットデータを順に出力するようにしてもよい。
この構成によれば、第２の期間を第１の期間のｎ／Ｎに短縮することができる。
ここで、前記圧縮部は、同じ行内の他の画素データを参照画素として、画素データをｓ次式（ｓは自然数）で演算することにより固定長の符号化画素データに符号化するようにしてもよい。
この構成によれば、画素データを高速にかつ効率良く符号化することができる。
ここで、前記圧縮部は、前記画素データを可変長符号に置換することにより可変長符号化するようにしてもよい。
この構成によれば、行単位に高圧縮率で可逆符号化することができる。
ここで、前記圧縮部は、行メモリの画素データを複数の部分データに分割し、部分データのそれぞれを可変長符号化するようにしてもよい。
この構成によれば、画素データよりもビット数が少ない部分データ毎に可変長符号化するので、可変長符号の最大長を抑制し、全体の符号量を低減することができる。また、部分データを並列に符号化することが可能になる。
ここで、前記固体撮像装置は、さらに、圧縮画素データと、圧縮されていない画素データのどちらを出力するかを選択するセレクタ部を有する構成としてもよい。
この構成によれば、圧縮画素データと、圧縮されていない画素データのどちらを出力するかを場面または用途に応じて使い分けることができる。
ここで、前記行メモリは、偶数列に対応する画素データを記憶する第１メモリと、奇数列に対応する画素データを記憶する第２メモリとを備え、前記圧縮部は、前記第１メモリに記憶された画素データを参照することにより、前記第１メモリより出力される画素データを逐次圧縮符号化する第１圧縮部と、前記第２メモリに記憶された画素データを参照することにより、前記第２メモリより出力される画素データを逐次圧縮符号化する第２圧縮部とを備えるようにしてもよい。
この構成によれば、第１圧縮部および第２圧縮部はそれぞれ、１行分の半分の画素データを圧縮符号化すればよいので、１／２の低い周波数の動作クロックで効率良く符号化することができ、より解像度の高い（１ラインの画素数の多い）固体撮像装置に適している。また、１行内から同時に出力される色毎に圧縮することができるため、ベイヤ配列や、ストライプ配列などのカラーの固体撮像装置に適している。
ここで、前記固体撮像装置は、さらに、前記第１圧縮部からの符号化画素データをＦＩＦＯ（First In First Out）式に記憶し、間欠的に出力する第１のＦＩＦＯ部と、前記第２圧縮部からの符号化画素データをＦＩＦＯ（First In First Out）式に記憶し、間欠的に出力する第２のＦＩＦＯ部とを備え、前記第１のＦＩＦＯ部および前記第２のＦＩＦＯ部は、前記行走査部による１つの行の選択期間である行選択期間内の第１の期間に亘って前記圧縮部から１／２行分の符号化データを入力し、前記第１の期間よりも短い第２の期間に亘って前記第１のＦＩＦＯ部および前記第２のＦＩＦＯ部それぞれから１／２行分に対応する符号化画素データを一定のビットレートで出力するようにしてもよい。
この構成によれば、第１のＦＩＦＯ部および第２のＦＩＦＯ部はそれぞれ、１／２の低い周波数の動作クロックで出力動作をすることができ、より解像度の高い（１ラインの画素数の多い）固体撮像装置に適している。
ここで、前記第１圧縮部および第２圧縮部のそれぞれは、Ｎ（Ｎは２以上の整数）ビットの画素データをｎ（ｎ＜Ｎの整数）ビットの符号化画素データに符号化し、前記第１のＦＩＦＯ部および第２のＦＩＦＯ部のそれぞれは、記憶している符号化画素データ列を分解および連結することによりＮビットデータ列を構成し、前記第２の期間に亘って１行分のＮビットデータを順に出力するようにしてもよい。
この構成によれば、第２の期間を第１の期間のｎ／Ｎに短縮することができる。
また、本発明の一面における撮像装置は、前記固体撮像装置と、前記固体撮像装置より出力される圧縮画素データを復号する復号部を有する画像処理ＬＳＩとを備える。
この構成によれば、固体撮像装置で圧縮された符号化画素データを画像処理ＬＳＩが受信し復号するので、固体撮像装置と画像処理ＬＳＩとの間を接続する画像伝送経路上のデータ転送周波数を抑制でき、結果として、固体撮像装置から画像処理ＬＳＩへの高速伝送を担う回路部位での消費電力を低減でき、また電磁ノイズの発生についても低減できる。
ここで、前記セレクタ部は、プレビューモードでは圧縮画素データを選択し、スティル画像モードでは圧縮されていない画素データを選択するようにしてもよい。
この構成によれば、撮像装置の使用時間の大部分を占めるプレビュー時の消費電力を下げることができるという効果が得られる一方、スティル画像モード時には非圧縮の高品質な画像を取得することができる。
ここで、前記セレクタ部は、スティル画像モードでは圧縮されていない画像データを選択し、連写モードでは圧縮画素データを選択するようにしてもよい。
この構成によれば、スティル画像モード時には非圧縮の高品質な画像を取得することができるという効果が得られる一方、連写モードでの秒あたり連写枚数を高めることができる。
本発明は、メモリ容量を低減し、コストパフォーマンスを向上させることができ、メモリアクセスによる消費電力および発熱量を低減することができる。また、撮像特性の劣化を低減することができる。
実施形態１における撮像装置の構成を示すブロック図である。 実施形態２における撮像装置の構成を示すブロック図である。 ベイヤ配列を示す図である。 ストライプ配列を示す図である。 実施形態３における固体撮像装置の構成例を示すブロック図である。 実施形態３における１ライン圧縮回路の構成例を示すブロック図である。 実施形態３における１ライン圧縮回路１０７に入力される信号Ａｉｎのタイムチャートを示す図である。 実施形態３における差分演算回路および符号化回路の入出力信号のタイムチャートを示す図である。 実施形態３における同期コードの一例を示す図である。 実施形態３における符号化回路の入力と出力とを示す図である。 実施形態３における同期コードが付加されたデータ例を示す図である。 実施形態３における同期コードが付加されたデータの出力例を示す図である。 実施形態３における符号化回路の変形例を示す説明図である。 実施形態４における固体撮像装置の構成例を示すブロック図である。 実施形態４におけるＦＩＦＯ回路の構成例を示すブロック図である。 実施形態４におけるＦＩＦＯ回路内部におけるデータ列のタイムチャートを示す図である。 実施形態４における１ライン圧縮回路およびＦＩＦＯ回路に入出力されるデータ列を示す説明図である。 実施形態４におけるＦＩＦＯ回路に入出力されるデータ列を示す説明図である。 実施形態５における固体撮像装置の構成例を示すブロック図である。 実施形態５における可変長符号化を行う１ライン圧縮回路の構成例を示すブロック図である。 実施形態５における可変長符号化を行う１ライン圧縮回路の動作説明図である。 実施形態５における可変長符号の一例を示す図である。 実施形態５における１ライン圧縮回路の動作および出力データ例を示す図である。 実施形態６におけるカメラシステムの構成図である。 実施形態６における復号回路の構成例を示すブロック図である。 実施形態６における入力データ列の一例を示す図である。 実施形態６における復号回路の動作を示すタイムチャートである。 実施形態６における復号回路の動作を示すフローチャートである。 実施形態７における固体撮像装置の構成例を示すブロック図である。 実施形態７におけるセレクタ回路の一例を示すブロック図である。 背景技術における固体撮像装置の構成を示すブロック図である。
以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。なお、実施形態において同じ符号を付した構成要素は同様の動作を行うので、再度の説明を省略する場合がある。
（実施形態１）
実施形態１では、異なる行の画素データを参照することなく１ライン内で画素データを圧縮符号化する撮像装置について説明する（以下、このようなデータ圧縮を１ライン圧縮と称し、また、このような圧縮を行う回路を１ライン圧縮回路と呼ぶ。）。
図１は、本発明の実施形態１における撮像装置の構成を示すブロック図である。同図のように撮像装置は、光学系６００、固体撮像装置１０１０および画像信号処理部２０１０を備える。
光学系６００は、被写体からの光を集光して固体撮像装置の撮像領域上に画像イメージを形成するレンズ６０１と、レンズ６０１と固体撮像装置の間の光路上に位置し、撮像領域上に導かれる光量を制御するメカニカルシャッタ６０２で構成されている。
固体撮像装置１０１０は、画素アレイ１０１、行走査回路１０２、カラムＡＤＣ回路１３、カラムデジタルメモリ１４および１ライン圧縮回路１５を備える。
画素アレイ１０１は、行列状に配置された複数の画素を有する撮像領域である。
行走査回路１０２は、行を順に選択する行走査を行う。
カラムＡＤＣ回路１３は、行走査回路１０２により選択された行に属する複数個の画素から出力されるアナログ画素信号をデジタルの画素データに同時に変換する。
カラムデジタルメモリ１４は、ＡＤ変換された１行分の画素データを記憶する行メモリである。
１ライン圧縮回路１５は、カラムデジタルメモリ１４より出力される画素データを逐次、圧縮符号化する圧縮部である。この１ライン圧縮回路１５は、画素データを圧縮符号化する際に、当該画素データと同じ行に属する画素データを参照する。つまり、１ライン圧縮回路１５は、異なる行の画素データを参照することなく１ライン内で画素データを圧縮符号化する。それゆえ、カラムデジタルメモリ１４は、１ライン分の画素データ量のメモリ容量でよい。
このように、背景技術と比較すると、図１の撮像装置は、メモリ容量の低減によりコストパフォーマンスを向上させることができ、メモリアクセスによる消費電力および発熱量を低減することができる。その結果、撮像特性の劣化を低減することができる。
画像信号処理部２０１０は、固体撮像装置１０１０より出力される圧縮画素データを復号する復号部を有している。
以上説明したように実施形態１における固体撮像装置は、図１に示すように、光を電気信号に変換する光電変換部をそれぞれ含む画素を２次元アレイ状にｍ行ｎ列に配列した画素アレイ１０１と、前記画素アレイの画素を１行単位で順次選択する行走査回路１０２と、上記１行単位で選択された画素からアナログの電気信号として出力される画素信号を１行分同時にアナログデジタル変換するカラムＡＤＣ回路１３と、前記カラムＡＤＣ回路１３からデジタルの電気信号として出力される１行分の画素データを記憶し、１画素、または、複数画素ずつ画素データを順次出力するカラムデジタルメモリ１４と、前記カラムデジタルメモリ１４から出力される画素データを圧縮する１ライン圧縮回路１５とを有することを特徴とする。
実施形態１のような構成にすることで、異なる行の画素データを参照することなく１ライン内で画素データを圧縮符号化することができるため、１ライン圧縮回路に必要なメモリ搭載量を１行分に留めることができる。
（実施形態２）
実施形態２では、１行に属する画素データのうち奇数列に属する画素データと偶数列に属する画素データとに分けて別々に圧縮符号化する撮像装置について説明する。
図２は、本発明の実施形態２における撮像装置の構成を示すブロック図である。同図のように撮像装置は、光学系６００、固体撮像装置１０２０および画像信号処理部２０２０を備える。
固体撮像装置１０２０は、画素アレイ１０１、行走査回路１０２、カラムＡＤＣ回路１０３、カラムＡＤＣ回路１０４、カラムデジタルメモリ１０５、カラムデジタルメモリ１０６、１ライン圧縮回路１０７、１ライン圧縮回路１０８、ＦＩＦＯ回路１０９およびＦＩＦＯ回路１１０を備える。
図２と図１とを比較すると、カラムＡＤＣ回路１０３およびカラムＡＤＣ回路１０４は、図１のカラムＡＤＣ回路１３に対応する。すなわち、カラムＡＤＣ回路１０３は、行走査回路１０２により選択された行に属する複数個の画素のうち、偶数列の画素から出力されるアナログ画素信号をデジタルの画素データに同時に変換する。カラムＡＤＣ回路１０４は、行走査回路１０２により選択された行に属する複数個の画素のうち、奇数列の画素から出力されるアナログ画素信号をデジタルの画素データに同時に変換する。
カラムデジタルメモリ１０５（第１メモリ）およびカラムデジタルメモリ１０６（第２メモリ）は、図１のカラムデジタルメモリ１４（行メモリ）に対応する。すなわち、カラムデジタルメモリ１０５（第１メモリ）は、カラムＡＤＣ回路１０３によりＡＤ変換された偶数列の画素データを記憶する。カラムデジタルメモリ１０６（第２メモリ）は、カラムＡＤＣ回路１０４によりＡＤ変換された奇数列の画素データを記憶する。
１ライン圧縮回路１０７および１ライン圧縮回路１０８は、図１の圧縮回路１５に対応する。すなわち、１ライン圧縮回路１０７（第１圧縮部）は、カラムデジタルメモリ１０５（第１メモリ）に記憶された画素データを参照することにより、カラムデジタルメモリ１０５（第１メモリ）より出力される画素データを逐次圧縮符号化する。１ライン圧縮回路１０８（第２圧縮部）は、カラムデジタルメモリ１０６（第２メモリ）に記憶された画素データを参照することにより、カラムデジタルメモリ１０６（第２メモリ）より出力される画素データを逐次圧縮符号化する。
このように固体撮像装置１０２０は、１行に属する画素データのうち奇数列に属する画素データと偶数列に属する画素データとに分けて別々に圧縮符号化するように構成されている。
図３Ａは、画素アレイ１０１における画素のカラーフィルタ配列の一例としてベイヤ配列を示す図である。同図において例えばＧ13の表記は、第１行第３列の画素を示す。同図のように、ｍ行ｎ列の画素で構成される画素アレイ１０１は、４つの画素（Ｒ、Ｇ、Ｇ、Ｂ）を一単位として行列状に配列している。このベイヤ配列では、１行内の偶数列の画素は同じ色の画素であり、かつ１行内の奇数列の画素は同じ色の画素であるので、１行内から同時に読み出される色数は２つである。
図２に示すように、カラムＡＤＣ回路１０３は、前記画素アレイ１０１から出力される偶数列の画素信号を１行単位でアナログデジタル変換する偶数列用のＡＤ変換部である。
カラムＡＤＣ回路１０４は、前記画素アレイ１０１から出力される奇数列の画素信号を１行単位でアナログデジタル変換する奇数列用のＡＤ変換部である。
カラムデジタルメモリ１０５は、前記偶数列用のカラムＡＤＣ回路１０３から出力される偶数列画素データを１行単位で記憶し、複数画素ずつ偶数列画素データを順次出力する偶数列用のカラムデジタルメモリ（第１メモリ）である。
カラムデジタルメモリ１０６は、前記奇数列用のカラムＡＤＣ回路１０４から出力される奇数列画素データを１行単位で記憶し、複数画素ずつ奇数列画素データを順次出力する奇数列用のカラムデジタルメモリ（第２メモリ）である。
１ライン圧縮回路１０７は、前記偶数列用のカラムデジタルメモリ１０６から出力される偶数列画素データを１ライン圧縮する偶数列用の圧縮回路（第１圧縮部）である。
１ライン圧縮回路１０８は、前記奇数列用のカラムデジタルメモリ１０６から出力される奇数列画素データを１ライン圧縮する奇数列用の圧縮回路（第２圧縮部）である。
ＦＩＦＯ回路１０９は、前記偶数列用の１ライン圧縮回路１０７より出力される圧縮された偶数列画素データの出力ビットレートを制御する偶数列用のＦＩＦＯ回路（第１のＦＩＦＯ部）である。
ＦＩＦＯ回路１１０は、前記奇数列用の１ライン圧縮回路１０８より出力される圧縮された奇数列画素データの出力ビットレートを制御する奇数列用のＦＩＦＯ回路（第２のＦＩＦＯ部）である。当該画素データと同じ行に属する画素データを参照し、異なる行の画素データを参照しない。
実施形態２のように圧縮回路を２系統で構成することで、同じ行に属する同色の画素データを参照して色毎に圧縮することができる。画素データは隣接する同色の画素データと類似性が高いので、差分データの小さい値の統計的出現頻度が高くなり、差分データの大きい値の出現頻度が低い傾向にあるため、同じ行に属する同色以外の画素データを参照して圧縮する場合と比べ、同じ行に属する同色の画素データを参照して圧縮することで、圧縮後のＳＮＲを改善できる。また、統計的偏りが大きくなることを利用して圧縮率を上げることができる。
また、実施形態２のようにＦＩＦＯ回路を搭載する構成にすることで、圧縮により減った転送ビットレートを圧縮前と同じ転送ビットレートに制御することができるため、固体撮像装置から外部ＬＳＩへの画像データの転送時間を短縮することができる。
また、実施形態２のように１ライン圧縮回路とＦＩＦＯ圧縮を２系統搭載する構成にすることで、メモリの搭載量を、最大２行分のメモリ（１ライン圧縮回路に必要な最大１行分の画素データを記憶するメモリとＦＩＦＯ回路に必要な最大１行分の符号化画素データを記憶するメモリ）に留めることができ、２次元圧縮を行う場合と比べメモリの搭載量を最小限に抑えながら、画素データの圧縮を行うことが可能となる。
ところで、ここで説明した実施形態２では、同じ行から同時に出力される画素の色数が２つだったので、１ライン圧縮回路を２系統で構成したが、同じ行から同時に出力される画素の色数が３つの（例えば、画素アレイのカラーフィルタの構成が図３Ｂに示すストライプ配列では、１行にＲ，Ｇ，Ｂの３色が順に並ぶ）場合、１ライン圧縮回路を３系統で構成すればよく、同じ行から同時に出力される画素の色数がＬ（Ｌは自然数）の場合、１ライン圧縮回路をＬ系統で構成すればよい。
但し、偶数列は画素アレイ上部に、奇数列は画素アレイ下部に読み出す接続となっている場合、Ｒ，Ｇ，Ｂ各色がいずれも上下両方に出力されることになるので、１ライン圧縮回路を上部で３系統、下部で３系統の計６系統で構成しても良い。
また、画素アレイからの読み出しを高速化するために画素の２行を同時、またはほとんど同時に読み出せるように、画素１列あたり２つの信号読み出し経路を持つなどの（たとえば、特開２００５−３４７９３２号公報のような）構成を採る場合、同時に出力される画素の色数は（一般的なベイヤ配列では）上下にそれぞれ２色となるのが普通である。その場合でも、計４系統の１ライン圧縮回路で構成し、同時に出力される同じ行の同色の画素データを参照して色毎に圧縮する構成とすればよい。但し、２行同時読み出しを行う場合、圧縮の有無に関わらず、２行分のアナログ画素データをデジタル画素データに変換するカラムＡＤＣ回路と２行分のデジタル画素データを記憶するカラムデジタルメモリが必要となるので、メモリ搭載量は実施形態２の２倍になることを付記しておく。
なお、実施形態２におけるＦＩＦＯ回路１０９およびＦＩＦＯ回路１１０と同様の機能を有する１個のＦＩＦＯ部を実施形態１の固体撮像装置に備える構成としてもよい。この場合、図１の固体撮像装置１０１０は、さらに、１ライン圧縮回路１５からの符号化画素データをＦＩＦＯ（First In First Out）式に記憶し、間欠的に出力するＦＩＦＯ部を備えればよい。このＦＩＦＯ部は、行走査回路１０２による１つの行の選択期間である行選択期間内の第１の期間に亘って１ライン圧縮回路１５から１行分の符号化画素データを入力し、前記第１の期間よりも短い第２の期間に亘ってＦＩＦＯ部から１行に対応する符号化画素データを一定のビットレートで出力するようにすればよい。
（実施形態３）
実施形態３において、被圧縮画素と同一行の画素データを参照してデータ圧縮を行う固体撮像装置について説明する。また、実施形態３では、１行に属する画素データのうち奇数列に属する画素データと偶数列に属する画素データとに分けて、別々に圧縮符号化する固体撮像装置についてより具体的に説明する。
図４は、本実施形態における固体撮像装置および画像信号処理部（外部ＬＳＩ）の構成図である。同図では図１、２と同様の光学系６００を備えるが、図示を省略してある。
固体撮像装置１０００は、行走査回路１０２、カラムＡＤＣ回路１０３、カラムＡＤＣ回路１０４、カラムデジタルメモリ１０５、カラムデジタルメモリ１０６、１ライン圧縮回路１０７、１ライン圧縮回路１０８、ＰＳ変換回路１１１、ＰＳ変換回路１１２、差動出力回路１１３、差動出力回路１１４を備える。
画素アレイ１０１は、約１２００万画素のＭＯＳ型固体撮像装置であり、３０７２行×４０９６列の画素で構成される。
タイミング制御回路１００は、読み出しやシャッタ走査のタイミングや、画素データが各回路に入力するタイミングを制御する。
行走査回路１０２は、画素アレイ１０１の行毎に、読み出しやシャッタ走査を行う。
カラムＡＤＣ回路１０３は、行走査回路１０２により読み出し動作が行われた行の偶数列の画素から読み出された２０４８個のアナログデータを１２ビットのデジタルデータに一度に変換するＡＤ変換部である。
カラムＡＤＣ回路１０４は、同じ行の奇数列の画素から読み出された２０４８個のアナログデータを１２ビットデジタルデータに一度に変換するＡＤ変換部である。
カラムデジタルメモリ１０５は、変換後の画素データを記憶し１画素ずつ順次出力する。
カラムデジタルメモリ１０６は、変換後の画素データを記憶し１画素ずつ順次出力する。
１ライン圧縮回路１０７は、カラムデジタルメモリ１０５から出力される偶数列の画素データ間の差分を演算し、さらに差分データを１次式で変換して符号化する。
１ライン圧縮回路１０８は、カラムデジタルメモリ１０６から出力される奇数列の画素データ間の差分を演算し、さらに差分データを一次式で変換して符号化する。
ＰＳ変換回路１１１は、圧縮された偶数列の画素データに２４ビットの同期コードを付加した後にパラレルシリアル変換する。
ＰＳ変換回路１１２は、圧縮された奇数列の画素データに２４ビットの同期コードを付加した後にパラレルシリアル変換する。
差動出力回路１１３は、パラレルシリアル変換された偶数列の圧縮された画素データを所定の電圧レベルに変換し外部ＬＳＩに出力する。
差動出力回路１１４は、パラレルシリアル変換された奇数列の圧縮された画素データを所定の電圧レベルに変換し外部ＬＳＩに出力する。
図５は、実施形態３における１ライン圧縮回路の構成例を示すブロック図である。１ライン圧縮回路１０７、１０８は、ともに図５に示すように差分演算回路１１５と、符号化回路１１６で構成される。１ライン圧縮回路１０７、１ライン圧縮回路１０８はそれぞれ、Ｎ（Ｎは２以上の整数）ビットの画素データをｎ（ｎ＜Ｎの整数）ビットの符号化画素データに符号化する。同図の例では、Ｎ＝１２、ｎ＝８である。
差分演算回路１１５は、符号化対象の画素データと同じ行内の画素データ（同図では１つ前の画素データ）との差分を求める回路であり、１２ビットのＦＦ（フリップフロップ）１１５ａと、１２ビットのＦＦ１１５ｂと、セレクタ１１５ｃと、１ビットのＦＦ１１５ｄと、減算器１１５ｅと、１３ビットの差分データを保持および出力するＦＦ１１５ｆとを備える。
符号化回路１１６は、差分データを一次式で変換して符号化する回路であり、絶対値変換器１１６ａと、比較器１１６ｂと、セレクタ１１６ｃと、加算器１１６ｄと、８ビットのＦＦ１１６ｅとを備える。
以上のように構成された実施形態３に係る固体撮像装置について、以下その動作を説明する。
本実施形態に係る固体撮像装置１０００においても、一般的なＭＯＳ型固体撮像装置と同様、画素アレイ１０１の各画素に入射する光量を光電変換して生成した電荷を、行走査回路１０２により制御された電子シャッタ走査から読み出し走査までの時間、各画素で積分した光電荷量が画素信号となる。
行走査回路１０２が画素アレイ１０１の任意のｘ行を読み出し行として選択すると、ｘ行の画素４０９６個の画素信号が、その画素構成に依存して、電荷、電流、電圧などのいずれかの形のアナログ電気信号に変換されて出力される。この４０９６個のうち、偶数列２０４８個のアナログ画素信号がカラムＡＤＣ回路１０３に出力され、奇数列に該当する２０４８個のアナログ画素信号がカラムＡＤＣ回路１０４に出力される。
本発明のポイントは、カラムＡＤＣ回路１０４のＡ／Ｄ変換方式には依存しないので、ここではＡ／Ｄ変換の詳細には触れないが、どの方式であっても基本的に１水平走査期間に１行分の画素信号のＡ／Ｄ変換を完了し、その直後に変換したデジタルデータをカラムデジタルメモリに出力、記憶させるのは同じである。
画素アレイ１０１から出力された偶数列画素２０４８個から出力されたアナログ信号は、カラムＡＤＣ回路１０３でアナログ信号から１２ビットデジタルデータに変換される。デジタルデータに変換された偶数列２０４８個の画素データは、カラムデジタルメモリ１０５に出力され、記憶される。
カラムデジタルメモリ１０５で記憶されている２０４８個の画素データは、カラムデジタルメモリ１０５から１画素ずつ１ライン圧縮回路１０７に出力される。図６に１ライン圧縮回路１０７に入力される信号Ａｉｎ（１２ビットの画素データ）のタイミングチャートを示す。
入力信号Ａｉｎに含まれる画素データＲxy（Ｒxyはｘ行ｙ列の画素データを意味する。以下同様。）は、クロック信号ｃｌｋ１に同期して１ライン圧縮回路１０７に入力される。図７に差分演算回路１１５および符号化回路１１６の入出力信号Ａｉｎ、Ａ１、Ａ２のタイムチャートを示す。図７に示すように、画素データＲxyは、１ライン圧縮回路１０７内の差分演算回路１１５において、１つ前のサイクルに入力された画素データＲxy-2が減算されたＲxy−Ｒxy-2となり、プラスもしくは、マイナス値を示す符号ビットを付加されて１３ビットの出力信号Ａ１として符号化回路１１６へ出力される。なお、差分演算回路１１５は、タイミング制御回路１００より入力されるＨ＿ｓｙｎｃ信号により各行の最初の画素データＲx2を検知し、各行最初の画素データの減算処理には前の画素データを１２’ｈ７ＦＦとして減算を行う。ここで、“１２’ｈ７ＦＦ”は、“７ＦＦ”が１２ビットの１６進表記であることを意味する。また、減算結果がマイナスとなった場合は、２の補数で出力される。
符号化回路１１６では、差分演算回路１１５より出力された差分データを、図９に示す対応関係で、絶対値に変換する。すなわち、差分データの絶対値が０〜６３の場合はそのまま出力し、６４以上の場合は（ｉｎｐｕｔ＿ｄａｔａ／６４＋６３）に従って７ビットのデータに変換を行う（ここの割り算ｉｎｐｕｔ＿ｄａｔａ／６４の実現方法は６ビット右シフトで実現、小数点以下は切り捨てられる）。加えて、８ビット目に差分データの１３ビット目の符号ビットを付加し、８ビットの符号化された画素データ（以後、符号化画素データと称す）として出力する。
なお、符号化回路１１６では、後段のＰＳ変換回路１１１で付加する同期コード（図８）を考慮しており、外部ＬＳＩで同期コードを識別するためのデータ値を８’ｈＦＦを禁止コードとし、符号化後の画素データに８’ｈＦＦの値が発生しないように動作する必要があるが、上記絶対値の変換では、出力値の値域が０〜２7−２であり、８’ｈＦＦ＝２7−１は発生しないので問題はない。
上記の符号化方法では、画素データが隣接する画素データと類似性が高く、差分データの小さい値は、統計的に出現頻度が高くなり、差分データの大きい値は出現頻度が低い傾向にある点に着目しており、差分データの出現頻度が高い０〜６３の範囲は符号化しないことで、圧縮後のＳＮＲを向上させている。
符号化回路１１６で符号化された符号化画素データは符号化回路１１６の出力信号Ａ２より出力され、ＰＳ変換回路１１１に入力される。ＰＳ変換回路１１１では、８ビットのパラレルデータがビットシリアルデータに変換され、ｃｌｋ１の８倍のデータレートで差動出力回路１１３に入力される。
なお、高速シリアル出力を行う場合、１フレームの有効画素の開始と終了、１行の有効画素の開始と終了を外部ＬＳＩに知らせるため、たとえば図８のように決めた同期コードを、図１０のように有効画素データの前後に出力するのが普通である。実施形態３では、前記ＰＳ変換回路１１１において、図１１のタイミング図に示したように、回路への入力Ａ２［７：０］に対して、同期コードの挿入を行った（Ｐ［７：０］に変換）のち、シリアルデータに変換する。
シリアルデータに変換した画素データは、差動出力回路１１３に転送される。差動出力回路１１３に転送された画素データは、差動出力回路１１３で所定の電圧レベルに変換され、差動信号として外部ＬＳＩに伝送される。なお、前記差動出力回路１１３は、高速伝送時に電磁波ノイズと消費電力を抑えることができる低電圧差動信号（Low Voltage Differential Signaling）のような小振幅の差動信号伝送システムであることが、高速かつ低消費電力を実現するためには望ましい。
なお、奇数列画像データについても偶数列画像データと同様な回路で同様に処理が行われ外部ＬＳＩに出力される。
以上のように、実施形態３によれば、１ライン圧縮したことにより、画像データの総量を２／３に圧縮削減できる。また、１ライン圧縮に必要なメモリは、１ライン圧縮回路１０７、１０８において、符号化処理に必要な８画素程度の画素データに相当するレジスタを増設するだけでよい。
また、本実施形態によれば、非圧縮の場合、ＰＳ変換回路１１１、１１２、差動出力回路１１３、１１４はｃｌｋ１の１２倍の動作周波数が必要であるが、１２ビットの画素データを８ビットの符号化画素データに圧縮しているため、ＰＳ変換回路１１１、１１２、差動出力回路１１３、１１４は、ｃｌｋ１の８倍の動作周波数で駆動でき、動作周波数を２／３に低下できるため、消費電力を大きく低減できる。
ここでは１ライン圧縮回路１０７の一例として、同じ行に属する他の画素データを参照画素として、画素データを１次式で演算することにより固定長の符号化画素データに符号化する例について説明した。すなわち、差分データを符号化する演算処理については、図９に示すように、その差分値を６４以上の場合とそれ以下の場合の２領域に分けて符号化している。これに限らず、１ライン圧縮回路１０７は、同じ行に属する他の画素データを参照画素として、画素データをｓ次式（ｓは自然数）で演算することにより固定長の符号化画素データに符号化する構成としてもよい。ｓ＝３の場合の符号化特性を図１２に示す。同図の例ではＶビットの画素データ（図中のinput）を（Ｖ−Ｘ）ビットの符号（図中のoutput）に符号化することを示している。ただし、ＶおよびＸはＶ＞Ｘを満たす自然数である。図１２に示すように、差分値の大小により、さらに複数の条件に分けて演算処理を切り替えるような符号化演算としてもよい。
（実施形態４）
実施形態４では、実施形態３の図４中の固体撮像装置に対して、さらに、１ライン圧縮回路からの符号化画素データをＦＩＦＯ（First In First Out）式に記憶し、間欠的に出力するＦＩＦＯ回路を備える構成について説明する。このＦＩＦＯ回路は、行走査部による１つの行の選択期間である行選択期間内の第１の期間に亘って前記圧縮部から１行分の符号化画素データを入力され、前記第１の期間よりも短い第２の期間に亘って前記ＦＩＦＯ部からその１行分に対応する符号化画素データを一定のビットレートで出力するように構成されている。これによれば、ＦＩＦＯ回路からの符号化画素データの出力ビットレートは、行メモリからの画素データの出力ビットレート（つまり符号化前のビットレート、または符号化しない場合の出力ビットレート）と同じにすることができる。これにより、ＦＩＦＯ回路からの符号化画素データの出力期間（第２の期間）を短縮している。図１３は、実施形態４における固体撮像装置の構成を示すブロック図である。同図の固体撮像装置１００１は、実施形態３の図４と比べて、ＦＩＦＯ回路１０９とＦＩＦＯ回路１１０とが追加されている点が異なっている。以下、異なる点を中心に説明し、同じ点は説明を省略する。
ＦＩＦＯ回路１０９は、１ライン圧縮回路１０７によって圧縮された偶数列の画素データをＦＩＦＯ式に記憶し、記憶したデータを間欠的に出力するように転送ビットレートを制御する。
ＦＩＦＯ回路１１０は、１ライン圧縮回路１０８によって圧縮された奇数列の画素データをＦＩＦＯ式に記憶し、記憶したデータを間欠的に出力するよう転送ビットレートを制御する。
図１４は、ＦＩＦＯ回路１０９、１１０の構成例を示すブロック図である。同図のようにＦＩＦＯ回路１０９または１１０は、ＲＡＭ１０９ａ、書き込みポインタ制御器１０９ｂ、読み出しポインタ制御器１０９ｃ、出力ビット変換器１０９ｄ、ＦＦ（フリップフロップ）１０９ｅ（ここでは１２ビットのラッチ回路）を備える。
前記ＦＩＦＯ回路１０９、１１０は、書き込みポインタ制御器１０９ｂおよび読み出しポインタ制御器１０９ｃによってＲＡＭ１０９ａへの書き込み動作と読み出し動作を同期で行う同期ＦＩＦＯ方式で動作させる。ＲＡＭ１０９ａはＦＩＦＯ回路１０９、１１０それぞれに約１４００ｗｏｒｄ（本明細書では１ｗｏｒｄは８ビットのデータ量とする）の容量を持ち（ＦＩＦＯ回路１０９、１１０合わせて１／２行の画素データに相当するメモリ）で構成されるものとする。出力ビット変換器１０９ｄは、ＲＡＭ１０９ａから入力されるｎビット符号化画素データ列を分解および連結することによりＮビットデータ列に変換する。同図の例ではｎは８であり、Ｎは１２である。
以上のように構成された実施形態４に係る固体撮像装置について、以下その動作を説明する。
実施形態４において、行走査回路１０２が任意ｘ行に読み出し走査を行うと、画素アレイ１０１、カラムＡＤＣ回路１０３、カラムデジタルメモリ１０５は実施形態３と同様の動作を行い、図６の信号Ａｉｎに示す画素データが１ライン圧縮回路１０７に入力される。
１ライン圧縮回路１０７に入力した画素データは、符号化処理を施され、ＦＩＦＯ回路１０９に出力される。ＦＩＦＯ回路１０９での、内蔵ＲＡＭへの符号化画素データの書き込みは、１ライン圧縮回路１０７の出力開始に連動して始めるが、内蔵ＲＡＭからの読み出しは、符号化画素データ約１３７０個（１行の３分の１相当の画素数）を記憶してから開始する。符号化画素データは図１５のＡｏｕｔ信号で示したように、図１４の出力ビット変換器において１個の画素データ８ビット分ともう１個の画素データの上位または下位の４ビット分を組み合わせて、出力信号のビット幅を８ビットから１２ビットに変換し出力する。
上記のようにＦＩＦＯ回路１０９が動作することで、１ライン圧縮回路１０７で符号化された画素データは、図１６に示すように符号化されたときに単位時間当たり８ビットに低下したデータレートを符号化前の単位時間当たり１２ビットのデータレートに調整し出力される。
ＦＩＦＯ回路１０９で出力データレートを変更された画素データは、ＰＳ変換回路１１１に入力される。ＰＳ変換回路１１１では、１２ビットのパラレルデータがビットシリアルデータに変換され、ｃｌｋ１の１２倍のデータレートで差動出力回路１１３に入力される。なお、前記ＰＳ変換回路１１１では、画素データに外部ＬＳＩで画素データの同期を取るための同期コードを付加したパラレルデータをシリアルデータに変換する。
シリアルデータに変換した画素データは、差動出力回路１１３に転送される。差動出力回路１１３に転送された画素データは、差動出力回路１１３で所定の電圧レベルに変換され、差動信号として外部ＬＳＩに伝送される。なお、前記差動出力回路１１３は、高速伝送時に電磁波ノイズと消費電力を抑えることができるＬｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇのような小振幅の差動信号伝送システムであることが、高速かつ低消費電力を実現するためには望ましい。
なお、奇数列画像データについても偶数列画像データと同様な回路で同様に処理が行われ外部ＬＳＩに出力される。
以上のように、実施形態４によれば、１ライン圧縮したことにより、画像データの総量を２／３に圧縮削減できる。加えて、符号化の際に低下したデータレートを制御することで、外部ＬＳＩへの画素データの出力時間を２／３に短縮できる。
また、本実施形態によれば、外部ＬＳＩへの出力時間が２／３に短縮できるため、図１７に示すように回路の駆動期間を短く、クロック停止期間を長くでき、消費電力を低減できる。
また、１ライン圧縮に必要なメモリは１ライン圧縮回路１０７、１０８で合わせても減算処理と符号化処理に必要な数画素程度の画素データに相当するレジスタで十分であり、ＦＩＦＯ回路１０９、１１０で使用するＲＡＭ（１／２行の画素データに相当するメモリ）とＦＩＦＯ処理を行うレジスタを合わせても１／２行の画素データに相当するメモリを増設するだけよい。
（実施形態５）
実施形態５では、画素データを固定長の符号に圧縮するのではなく、可変長の符号に圧縮する１ライン圧縮回路を有する固体撮像装置について説明する。具体例として、符号化対象の画素データを複数の部分データに分割し、部分データのそれぞれを可変長符号化する１ライン圧縮回路を説明する。これにより、画素データよりもビット数が少ない部分データ毎に可変長符号化するので、可変長符号の最大長を抑制し、全体の符号量を低減することができる。また、部分データを並列に符号化することが可能になる。
図１８は、本実施形態における固体撮像装置の構成を示すブロック図である。
図１８において、固体撮像装置１００３は、約１２００万画素のＭＯＳ型固体撮像装置であり、３０７２行×４０９６列の画素で構成される画素アレイ１０１と、読み出しやシャッタ走査のタイミングや、画素データが各回路に入力するタイミングを制御するタイミング制御回路１００と、画素アレイ１０１の行毎に、読み出しやシャッタ走査を行う行走査回路１０２と、行走査回路１０２により読み出し動作が行われた行の偶数列の画素から読み出された２０４８個のアナログデータを１２ビットのデジタルデータに一度に変換するカラムＡＤＣ回路１０３と、変換後の画素データを記憶し１画素ずつ順次出力するカラムデジタルメモリ１０５、および、同じ行の奇数列の画素から読み出された２０４８個のアナログデータを１２ビットデジタルデータに一度に変換するカラムＡＤＣ回路１０４と、変換後の画素データを記憶し１画素ずつ順次出力するカラムデジタルメモリ１０６と、カラムデジタルメモリ１０５から出力される偶数列の画素データに対して、所定の値をそれに対応する符号と置換することで可変長符号化する１ライン圧縮回路２０７と、カラムデジタルメモリ１０６から出力される奇数列の画素データに対して、所定の値をそれに対応する符号と置換することで可変長符号化する１ライン圧縮回路２０８と、符号化された偶数列画素データに２４ビットの同期コードを付加し、同期コードを付加した後にパラレルシリアル変換するＰＳ変換回路２１１と、符号化された奇数列画素データに２４ビットの同期コードを付加し、同期コードを付加した後にパラレルシリアル変換するＰＳ変換回路２１２と、パラレルシリアル変換された偶数列の画素データを所定の電圧レベルに変換し外部ＬＳＩに出力する差動出力回路１１３と、パラレルシリアル変換された奇数列の画素データを所定の電圧レベルに変換し外部ＬＳＩに出力する差動出力回路１１４から構成される。
また、前記１ライン圧縮回路２０７、２０８は、図１９に示すＦＩＦＯ回路２１５と符号化回路２１６で構成される。なお、ｃｌｋ３はｃｌｋ１の１２倍で駆動するクロックであり、クロックを明示しないＦｌｉｐＦｌｏｐ、および回路はｃｌｋ１で動作する。
また、前記ＦＩＦＯ回路２１５はＲＡＭへの書き込み動作と読み出し動作を非同期で行う非同期ＦＩＦＯ方式で動作させることを想定しており、使用されるＲＡＭは１２ビット約１３６１ｗｏｒｄ（１行を構成する画素数の１／３の画素データを記憶できるメモリ）で構成されるものとする。
以上のように構成された実施形態５に係る固体撮像装置について、以下その動作を説明する。
なお、実施形態３に係る構成回路と同一である、画素アレイ１０１、カラムＡＤＣ回路１０３、１０４、カラムデジタルメモリ１０５、１０６、ＰＳ変換回路１１１、１１２、差動出力回路１１３、１１４については、重複した説明を省略する。
実施形態５において、行走査回路１０２が任意ｘ行に読み出し走査を行うと、画素アレイ１０１、カラムＡＤＣ回路１０３、カラムデジタルメモリ１０５、は実施形態３と同様の動作を行い、図６の信号Ａｉｎに示す画素データが１ライン圧縮回路２０７に入力される。
図１９は、１ライン圧縮回路２０７の構成例を示すブロック図である。同図のように１ライン圧縮回路２０７は、ＦＩＦＯ回路２１５、符号化回路２１６を備える。ＦＩＦＯ回路２１５は、ＦＦ２１５ａ（１２ビットラッチ回路）、ＲＡＭ２１５ｂ、書き込みポインタ制御器（ｗｒｉｔｅ ｐｏｉｎｔｅｒ ｃｏｎｔｒｏｌ）２１５ｃ、読み出しポインタ制御器（ｒｅａｄ ｐｏｉｎｔｅｒ ｃｏｎｔｒｏｌ）２１５ｄおよびＦＦ２１５ｅ（１２ビットラッチ回路）を備える。また、符号化回路２１６は、符号置換器２１７ａ、符号置換器２１７ｂ、符号置換器２１７ｃ、符号化コード２１８、セレクタ２１９、書き込み制御器２２１、読み出し制御器２２２、ＲＡＭ２２３（１２個のＲＡＭセル２２３ａ〜２２３ｌおよびデコーダ２２４）、ＦＦ２２５（１２ビットラッチ回路）およびセレクタ２２６を備える。
入力信号Ａｉｎより１ライン圧縮回路２０７に入力される画素データは、図１９に示すＦＩＦＯ回路２１５内のＲＡＭにＦＩＦＯ方式で書き込まれる。ＦＩＦＯ回路２１５内のＲＡＭに記憶された画素データは、符号化回路２１６の出力信号ｒｅａｄ＿ｆｂがＨｉｇｈとなったときにＦＩＦＯ方式で読み出し動作が実施され、符号化回路２１６へ出力信号Ｄ１より出力される。
符号化回路２１６に信号Ｄ１より入力する画素データは、４ビット毎に分割され、符号置換器２１７ａにおいて、画素データの４ビットを図２１に示す比較信号と比較、一致したところの符号化コードを、図２１に示す信号Ａ１〜Ａ８より対応する値を出力する。また、符号置換器２１７ａは、出力ビットを指定する信号Ａｓｅｌを書き込み制御器２２１に出力する。
符号置換器２１７ｂ、２１７ｃにおいても符号置換器２１７ａと同様に動作する。
書き込み制御器２２１は、符号置換器２１７ａからの信号Ａ１〜Ａ８のうち実際に出力される信号のビット幅を信号Ａｓｅｌにより認識し、符号化コードの上位ビットから順にセレクタ２１９より出力されるように選択信号ｓｅｌをセレクタ２１９へ出力する。また、書き込み制御器２２１は同時に、セレクタ２１９より１ビットずつ出力される符号化コードをＲＡＭ２２３に書き込むため、ＲＡＭ２２３への書き込みアドレスポインタを指定する出力信号ｗｒｉｔｅ＿ｓｅｌを出力する。なお、ｗｒｉｔｅ＿ｓｅｌは０〜１１のいずれかのビットアドレスを指定する４ビットデータであり、ＲＡＭへの書き込み動作のたびに、１１から順次１ずつ０までダウンカウントし、その次のＲＡＭ書き込み動作発生時に１１にリセットし、以後、同様の動作を繰り返すことでＲＡＭへの書き込み動作を制御する。
セレクタ２１９では、書き込み制御器２２１より出力される信号ｓｅｌの値に対応した信号を選択し、信号Ａ２よりＲＡＭへ出力する。
図２２に示すように、ＲＡＭ２２３では、１ビットのメモリが０番地から１１番地まで書き込み制御器２２１より出力される信号ｗｒｉｔｅ＿ｓｅｌの０から１１の値に対応しており、対応するメモリにセレクタより出力される信号Ａ２の値を書き込む。
読み出し制御器２２２は、信号ｗｒｉｔｅ＿ｓｅｌが０となった直後、信号ｒｅａｄ＿ｓｅｌを生成し、ＲＡＭ２２３のアドレス１１〜０に記憶している１２ビットデータを出力し、ＦＦで出力クロック（図示せず）に同期化後、Ｄｏｕｔとして出力する。
上記のようにＦＩＦＯ回路２１５、符号置換器２１７ａ、２１７ｂ、２１７ｃ、セレクタ２１９、書き込み制御器２２１、ＲＡＭ２２３、読み出し制御器２２２の各回路が動作することで、図２０に示すように、信号Ｄ１より入力される１２ビットの画素データを、４ビット毎に図２１に示す符号に符号化し、１２ビットずつ符号化回路２１６の出力信号Ｄｏｕｔから出力することができる。
符号化回路２１６より出力された符号化画素データは、ＰＳ変換回路１１１に出力され、差動出力回路１１３を経て、外部ＬＳＩに出力される。
なお、奇数列画像データについても偶数列画像データと同様な回路で同様に処理が行われ外部ＬＳＩに出力される。
以上のように、実施形態５によれば、出現頻度の高い画素データをビット数の少ない符号と置き換えることで、画像データを圧縮削減できる。加えて、上記圧縮方法は、可逆圧縮なため、復号時にデータを完全に復元することができ、圧縮による劣化がない。
また、１ライン圧縮に必要なメモリ（１ライン圧縮回路２０７、２０８において圧縮処理に使用するメモリ）は、約３画素の画素データ相当のレジスタと、ＦＩＦＯ処理等に必要な数ビット程度のレジスタと、ＦＩＦＯ回路２１５、２１６で使用するＲＡＭ（１行を構成する画素数の２／３の画素データを記憶できるメモリ）である。
したがって、本実施形態によれば、メモリの増設を１ライン以下に留めながら、固体撮像装置から出力する画素データを可逆圧縮することができる。
（実施形態６）
実施形態６において、１ライン圧縮回路を有する固体撮像装置１００１とその復号回路を有する画像信号処理部（ここでは画像処理ＬＳＩ）２００３を含む撮像装置（カメラシステム）について図２３を用いて説明する。
図２３は、実施形態６におけるカメラシステムの構成図である。以下、各構成要素を説明する。同図では図１、２と同様の光学系６００を備えるが、図示を省略してある。
光学系６００は、被写体から入射する光を固体撮像装置１００１の撮像面に結像するレンズ６０１と、本カメラシステムによる撮影タイミング、シャッタ速度をメカ的に制御するメカニカルシャッタ６０２を備えている。図２３のように構成される実施形態６において、固体撮像装置１００１は上述した実施形態４である。また、図２３の固体撮像装置１００１は、上述した実施形態３で説明した構成を採るものとする。
また、画像処理ＬＳＩ２００３は、固体撮像装置１００１が出力する偶数列の符号化画素データの差動信号をデジタルのシリアルデータに変換する差動入力回路３０１と、固体撮像装置１００１が出力する奇数列の符号化画素データの差動信号をデジタルのシリアルデータに変換する差動入力回路３０２と、シリアルデータに変換された偶数列の符号化画素データを１２ビットのパラレルデータに変換するＳＰ変換回路３０３と、シリアルデータに変換された奇数列の符号化画素データを１２ビットのパラレルデータに変換するＳＰ変換回路３０４と、パラレルデータに変換された偶数列の符号化画素データを復号化する復号回路３０５と、パラレルデータに変換された奇数列の符号化画素データを復号化する復号回路３０６と、ＲＡＭへの書き込み、読み出しを調停管理するメモリコントローラ回路３０７と、メモリコントローラからの書き込み、読み出しアクセスにより動作するＲＡＭ３０８と、復号化された画素データを画像処理する画像処理回路３０９とから構成される。
次に本カメラシステムの動作について説明する。
実施形態６において、固体撮像装置１００１の動作としては、画素アレイ１０１の各画素に入射する光量を光電変換してから差動出力回路で出力するまでの動作は、実施形態４とまったく同じである。固体撮像装置１００１から偶数列の符号化画素データが電圧信号として伝送されると差動入力回路３０１において、所定の差動信号をシリアル信号に変換され、ＳＰ変換回路３０３に出力される。
シリアルデータに変換された偶数列の符号化画素データは、ＳＰ変換回路３０３において、シリアルデータから１２ビットのパラレルデータに変換され、図２５に示す信号Ｂｉｎのように復号回路３０５へ出力される。
パラレルデータに変換された偶数列の符号化画素データは、復号回路３０５において、出力信号Ｂ１よりメモリコントローラ回路３０７へ出力され、ＲＡＭ３０８へ書き込みが行われる。その後、ＲＡＭより読み出し動作を行い、図２４の信号Ｃｉｎより偶数列の符号化画素データは復号回路３０５に入力される。読み出された１２ビットデータは、図２６の信号Ｃ１のように８ｂｉｔの偶数列の符号化画素データ１つずつに分割される。符号化画素データＣ１は、図２７に示すフローチャートに沿って復号処理される。復号回路３０５において、復号化された１２ビットの偶数列の画素データは、図２４に示す出力信号Ｃｏｕｔより画像処理回路３０９に出力される。なお、図２６中のＲｘ２”〜Ｒｘ４０９６”は、Ｒｘ２'〜Ｒｘ４０９６'を１３ビットの正数もしくは負数（２の補数）に変換した値を意味する。
なお、奇数列の符号化画素データについても偶数列の符号化された画素データと同様な回路で同様に処理が行われ画像処理回路に出力される。
なお、光学系の制御、すなわちオートやマニュアルによる焦点合わせやズームなどのレンズ駆動、絞りや露光タイミング制御などのシャッタなどの制御について本図面では明示していないが、画像処理ＬＳＩ２００３から直接、または駆動用ＩＣを介して間接的にその制御を行うように接続されている。本発明の本質には関らないので、説明を省略する。
以上のように、実施形態６によれば、固体撮像装置１００１で１ライン圧縮された画素データを画像処理ＬＳＩ２００３が受信し復号することができるので、固体撮像装置１００１と画像処理ＬＳＩ２００３を接続する画像伝送経路上のデータ転送周波数を抑制でき、結果として、固体撮像装置１００１から画像処理ＬＳＩ２００３への高速伝送を担う回路部位での消費電力を低減でき、また電磁ノイズの発生についても低減できる。
また、本実施形態によれば、復号時には画像処理ＬＳＩ２００３に搭載されている既存のＲＡＭにメモリコントローラを介して書き込み、読み出しを行うことができるため、復号回路にＲＡＭを搭載する必要がなく、増設メモリを低減することが可能である。
（実施形態７）
実施形態７において、圧縮、非圧縮を選択可能な１ライン圧縮回路を有する固体撮像装置について説明する。
図２８は、実施形態７における固体撮像装置１００４の構成図である。
図２８のように構成される本実施形態は、実施形態４で上述した構成に加えて、カラムデジタルメモリ１０５から出力される偶数列の画素データと、ＦＩＦＯ回路１０９より出力される偶数列の符号化画素データのいずれかを出力するセレクタ回路１２５と、カラムデジタルメモリ１０６から入力される奇数列の画素データと、ＦＩＦＯ回路１１０より入力される奇数列の符号化画素データのいずれかを出力するセレクタ回路１２６とから構成される。
なお、図２８に示すセレクタ回路１２５、１２６は図２９のように構成されている。
以上のように構成された実施形態７に係る固体撮像装置について、以下その動作を説明する。
実施形態７において、セレクタ回路１２５は、タイミング制御回路１００より出力される信号ｓｈｔが１'ｂ１の状態のとき、セレクタ回路１２５内のセレクタＡにおいて信号Ａｉｎが選択され、カラムデジタルメモリ１０５の出力信号Ａｉｎより出力される偶数列の画素データをセレクタ回路の出力信号Ｓより出力する。また、セレクタ回路１２５は、タイミング制御回路１００より出力される信号ｓｈｔが１'ｂ０のとき、セレクタ回路１２５内のセレクタＡにおいて信号Ａｏｕｔが選択され、ＦＩＦＯ回路１０９の出力信号Ａｏｕｔより出力される偶数列の符号化画素データをセレクタ回路の出力信号Ｓより出力する。
セレクタ回路１２５より出力された偶数列の画素データもしくは、符号化画素データは、ＰＳ変換回路２１１、差動出力回路１１３を経て外部ＬＳＩへ出力される。なお、セレクタ回路１２６も同様の動作を行う。
以上のように、実施形態７によれば、固体撮像装置より出力される画素データの圧縮、非圧縮の選択が可能となるので、この固体撮像装置１００４を適用したカメラシステムでは、たとえば、カメラのレリーズボタンを押すまでのプレビューモード時には固体撮像装置から圧縮された画像を出力してカメラの液晶画面に表示し、レリーズボタン押下後は、固体撮像装置をスティルモード（静止画モード）に移行し、露光時間や画素アクセスなどについてモード切り替えをするとともに、モード移行後の最初の画像出力の前にセレクタ回路を切り替えることで、固体撮像装置１００４から非圧縮の画像を出力することが可能となる。その結果、カメラ使用時間の大部分を占めるプレビュー時の消費電力を下げることができるという効果が得られる一方、スティルモード時には非圧縮で高品質の画像を取得することもできる。
また、同じ実施形態７の構成で、カメラを連写モードに設定したときには、フレームレートをできるだけ高くするため、固体撮像装置１００４から圧縮した画像を出力することができる。その結果、連写モードでの秒あたり連写枚数を高めることが可能となる。
なお、セレクタ回路１２５、１２６において、画素データを圧縮せずに出力する設定とする場合、１ライン圧縮回路１０７、１０８とＦＩＦＯ回路１０９、１１０へのクロック供給を停止することで、圧縮回路に伴う消費電力増加を抑制できる。
本発明に係る固体撮像装置は、１ライン圧縮により転送データ量が圧縮削減できるため、データ転送時間の短縮や、動作周波数の低減が可能となり、消費電力削減や電磁ノイズの抑制に繋げることができるため、高速な撮像を行うカメラ等として有用である。
１３ カラムＡＤＣ回路
１４ カラムデジタルメモリ
１５ １ライン圧縮回路
１００ タイミング制御回路
１０１ 画素アレイ
１０２ 行走査回路
１０３、１０４ カラムＡＤＣ回路
１０５、１０６ カラムデジタルメモリ
１０７、１０８ １ライン圧縮回路
１０９ ＦＩＦＯ回路
１０９ａ ＲＡＭ
１０９ｂ 書き込みポインタ制御器
１０９ｃ 読み出しポインタ制御器
１０９ｄ 出力ビット変換器
１０９ｅ ＦＦ
１１０ ＦＩＦＯ回路
１１１、１１２ ＰＳ変換回路
１１３、１１４ 差動出力回路
１１５ 差分演算回路
１１５ａ ＦＦ
１１５ｂ ＦＦ
１１５ｃ セレクタ
１１５ｄ ＦＦ
１１５ｅ 減算器
１１５ｆ ＦＦ
１１６ 符号化回路
１１６ａ 絶対値変換器
１１６ｂ 比較器
１１６ｃ セレクタ
１１６ｄ 加算器
１１６ｅ ＦＦ
１２５、１２６ セレクタ回路
２０７、２０８ １ライン圧縮回路
２１１、２１２ ＰＳ変換回路
２１５ ＦＩＦＯ回路
２１５ａ ＦＦ
２１５ｂ ＲＡＭ
２１５ｃ 書き込みポインタ制御器
２１５ｄ 読み出しポインタ制御器
２１５ｅ ＦＦ
２１６ 符号化回路
２１７ａ〜２１７ｃ 符号置換器
２１８ 符号化コード
２１９ セレクタ
２２１ 書き込み制御器
２２２ 読み出し制御器
２２３ ＲＡＭ
２２３ａ〜２２３ｌ ＲＡＭセル
２２４ デコーダ
２２５ ＦＦ
２２６ セレクタ
３０１、３０２ 差動入力回路
３０３、３０４ ＳＰ変換回路
３０５、３０６ 復号回路
３０５ａ、３０５ｂ、３０５ｈ ＦＦ
３０５ｃ 同期コード比較器
３０５ｄ マルチプレクサ
３０５ｅ 復号演算器
３０５ｆ 加算演算器
３０５ｇ セレクタ
３０５ｉ 書き込みポインタ制御器
３０５ｊ 読み出しポインタ制御器
３０７ メモリコントローラ回路
３０８ ＲＡＭ
３０９ 画像処理回路
６００ 光学系
６０１ レンズ
６０２ メカニカルシャッタ
１０００、１００１、１００３、１００４、１０１０、１０２０ 固体撮像装置
２０００、２００３、２０１０、２０２０、２０３０ 画像信号処理部

Claims (13)

  1. 行列状に配置された複数の画素を有する撮像領域と、
    行を順に選択する行走査を行う行走査部と、
    前記行走査部により選択された行に属する複数個の画素から出力されるアナログ画素信号をデジタルの画素データに同時に変換するＡＤ変換部と、
    ＡＤ変換された１行分の画素データを記憶する行メモリと、
    前記行メモリより出力される画素データを逐次、圧縮符号化する圧縮部とを備え、
    前記圧縮部は、画素データを圧縮符号化する際に、当該画素データと同じ行に属する画素データを参照し、異なる行に属する画素データを参照しない
    固体撮像装置。
  2. 前記固体撮像装置は、さらに、前記圧縮部からの符号化画素データをＦＩＦＯ（First In First Out）式に記憶し、間欠的に出力するＦＩＦＯ部を備え、
    前記ＦＩＦＯ部は、
    前記行走査部による１つの行の選択期間である行選択期間内の第１の期間に亘って前記圧縮部から１行分の符号化画素データを入力し、
    前記第１の期間よりも短い第２の期間に亘って前記ＦＩＦＯ部から１行に対応する符号化画素データを一定のビットレートで出力する
    請求項１に記載の固体撮像装置。
  3. 前記圧縮部は、Ｎ（Ｎは２以上の整数）ビットの画素データをｎ（ｎ＜Ｎの整数）ビットの符号化画素データに符号化し、
    前記ＦＩＦＯ部は、記憶している符号化画素データ列を分解および連結することによりＮビットデータ列を構成し、前記第２の期間に亘って１行分のＮビットデータを順に出力する
    請求項２に記載の固体撮像装置。
  4. 前記圧縮部は、同じ行内の他の画素データを参照画素として、画素データをｓ次式（ｓは自然数）で演算することにより固定長の符号化画素データに符号化する
    請求項１、２または３に記載の固体撮像装置。
  5. 前記圧縮部は、前記画素データを可変長符号に置換することにより可変長符号化する
    請求項１、２または３に記載の固体撮像装置。
  6. 前記圧縮部は、
    行メモリの画素データを複数の部分データに分割し、部分データのそれぞれを可変長符号化する
    請求項１、２または３に記載の固体撮像装置。
  7. 前記固体撮像装置は、さらに、
    圧縮画素データと、圧縮されていない画素データのどちらを出力するかを選択するセレクタ部を有する
    請求項１から６のいずれかに記載の固体撮像装置。
  8. 前記行メモリは、
    偶数列に対応する画素データを記憶する第１メモリと、
    奇数列に対応する画素データを記憶する第２メモリとを備え、
    前記圧縮部は、
    前記第１メモリに記憶された画素データを参照することにより、前記第１メモリより出力される画素データを逐次圧縮符号化する第１圧縮部と、
    前記第２メモリに記憶された画素データを参照することにより、前記第２メモリより出力される画素データを逐次圧縮符号化する第２圧縮部とを備える
    請求項１に記載の固体撮像装置。
  9. 前記固体撮像装置は、さらに、
    前記第１圧縮部からの符号化画素データをＦＩＦＯ（First In First Out）式に記憶し、間欠的に出力する第１のＦＩＦＯ部と、
    前記第２圧縮部からの符号化画素データをＦＩＦＯ（First In First Out）式に記憶し、間欠的に出力する第２のＦＩＦＯ部と
    を備え、
    前記第１のＦＩＦＯ部および前記第２のＦＩＦＯ部は、
    前記行走査部による１つの行の選択期間である行選択期間内の第１の期間に亘って前記圧縮部から１／２行分の符号化データを入力し、
    前記第１の期間よりも短い第２の期間に亘って前記第１のＦＩＦＯ部および前記第２のＦＩＦＯ部それぞれから１／２行分に対応する符号化画素データを一定のビットレートで出力する
    請求項８に記載の固体撮像装置。
  10. 前記第１圧縮部および第２圧縮部のそれぞれは、Ｎ（Ｎは２以上の整数）ビットの画素データをｎ（ｎ＜Ｎの整数）ビットの符号化画素データに符号化し、
    前記第１のＦＩＦＯ部および第２のＦＩＦＯ部のそれぞれは、記憶している符号化画素データ列を分解および連結することによりＮビットデータ列を構成し、前記第２の期間に亘って１行分のＮビットデータを順に出力する
    請求項９に記載の固体撮像装置。
  11. 請求項１から６のいずれかに記載の固体撮像装置と、前記固体撮像装置より出力される圧縮画素データを復号する復号部を有する画像処理ＬＳＩとを備える撮像装置。
  12. 前記セレクタ部は、プレビューモードでは圧縮画素データを選択し、スティル画像モードでは圧縮されていない画素データを選択する
    請求項１１に記載の撮像装置。
  13. 前記セレクタ部は、スティル画像モードでは圧縮されていない画像データを選択し、連写モードでは圧縮画素データを選択する
    請求項１１に記載の撮像装置。
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