JP6257235B2 - 撮像素子及び撮像装置 - Google Patents

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Description

本発明は、マトリクス状に配置された複数の画素を備える撮像素子及びそれを用いた撮像装置に関するものである。
従来、画素毎に記憶素子を持ち、連続した蓄積で得られた画素信号を撮像素子の外部へ読み出すことなく、記憶素子に順次格納することにより、高速なフレームレートで撮影をする技術が知られている。
特許文献１では、画素毎に電荷結合素子で構成される電荷信号蓄積部を持ち、蓄積で得られた電荷を電荷結合素子間で移動させることにより順次格納を行い、読み出すことで高速なフレームレートでの撮影をする技術が開示されている。
特開２００１−３４５４４１号公報
しかしながら、上述の特許文献１に開示された従来技術では、画素毎に多くの記憶素子を持つために画素の面積が大きくなり、限られた面積で配置できる画素数が少なくなることで画質が低下してしまうといった問題がある。また、多くの記憶素子を持つとフォトダイオードの面積が小さくなってしまい、飽和特性等が低下し、画質が劣化してしまう。
本発明は上述した課題に鑑みてなされたものであり、その目的は、画質を維持しながら高速なフレームレートで撮影を行うことを可能にした撮像素子及びそれを用いた撮像装置を提供することである。
本発明に係わる撮像素子は、複数の光電変換素子が配置された第１の半導体基板と、各々が画素信号を記憶する複数の記憶素子が配置された第２の半導体基板と、前記複数の光電変換素子と前記複数の記憶素子とを電気的に接続する複数の接続手段と、を有し、前記複数の記憶素子は、前記複数の光電変換素子の各々に対応して設けられ、それぞれの前記光電変換素子と該光電変換素子に対応する出力部との間に接続されていることを特徴とする。
また、本発明に係わる撮像装置は、複数の光電変換素子が配置された第１の半導体基板と、各々が画素信号を記憶する複数の記憶素子が配置された第２の半導体基板と、前記複数の光電変換素子と前記複数の記憶素子とを電気的に接続する複数の接続手段と、を有し、前記複数の記憶素子が前記複数の光電変換素子の各々に対応して設けられている撮像素子と、前記撮像素子による画素信号の生成と、生成された画素信号の出力を交互に行わせる第１のモードと、前記撮像素子による複数回の画素信号の生成を行わせた後に、複数回生成された画素信号の出力を行わせる第２のモードと、を切り替える切り替え手段と、を有することを特徴とする。
また、本発明に係わる撮像装置は、複数の光電変換素子が配置された第１の半導体基板と、各々が画素信号を記憶する複数の記憶素子が配置された第２の半導体基板と、前記複数の光電変換素子と前記複数の記憶素子とを電気的に接続する複数の接続手段と、を有する撮像素子と、前記撮像素子による画素信号の生成と、生成された画素信号の出力を交互に行わせる第１のモードと、前記撮像素子による複数回の画素信号の生成を行わせた後に、複数回生成された画素信号の出力を行わせる第２のモードと、を切り替える切り替え手段と、を有し、前記第１のモードでは、前記第２の半導体基板の電源の一部または全部をオフにすることを特徴とする。
本発明によれば、画質を維持しながら高速なフレームレートで撮影を行うことを可能にした撮像素子及びそれを用いた撮像装置を提供することが可能となる。
本発明の第１の実施形態に係わる撮像素子の構成を示す図である。 画素セットの構成を示す図である。 撮像素子の構成を示す図である。 メモリ群の電荷の移動について説明する図である。 メモリ群の電荷の移動について説明する図である。 撮像素子の蓄積と読み出し動作について説明する図である。 本発明の第２の実施形態に係わる撮像装置の構成を示すブロック図である。 本発明の第２の実施形態における画素セットの構成を示す図である。 本発明の第２の実施形態の撮像装置の動作を示すフローチャートである。 高速連写モードでの撮像素子の動作を示す図である。 高速連写モードでない場合の撮像素子の動作を示す図である。 本発明の第３の実施形態としての携帯電話機の構成を示すブロック図である。
以下、本発明の実施形態について、添付図面を参照して詳細に説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に係わる撮像素子の構成を示す図である。図１において、撮像素子の有効画素領域は、複数の画素セット１００が垂直方向（列方向）及び水平方向（行方向）にマトリクス状に配置されることにより形成される。画素セット１００には垂直走査回路１０５から制御信号が出力される制御信号線１０４が接続される。また、画素セット１００はそれぞれ撮像素子内部を縦断して画素列に隣接する垂直出力線１０１に接続される。垂直出力線１０１は一端が定電流源１０３に接続され、他端がカラムアンプ（増幅アンプ）１０２に接続される。カラムアンプ１０２の出力は、制御信号ＰＴＳで駆動されるスイッチ１０６を介して保持容量１０８に接続される。保持容量１０８は、水平走査回路１１４から出力される列毎の制御信号ＰＨによって駆動される出力転送スイッチ１１０を介して、水平出力線１１２に接続される。そして、保持容量１０８により保持された画素セット１００の信号レベルが水平出力線１１２に出力される。
また、カラムアンプ１０２の出力は、制御信号ＰＴＮで駆動されるスイッチ１０７を介して保持容量１０９に接続される。保持容量１０９は、水平走査回路１１４から出力される列毎の制御信号ＰＨによって駆動される出力転送スイッチ１１１を介して、水平出力線１１３に接続される。そして、保持容量１０９により保持された画素セット１００のダークレベル（リセットレベル）が水平出力線１１３に出力される。
この水平出力線１１２，１１３には、読み出しアンプ１１５が接続される。読み出しアンプ１１５には、画素セット１００の信号レベルが水平出力線１１２を介して入力され、画素セット１００のダークレベル（リセットレベル）が水平出力線１１３を介して入力される。読み出しアンプ１１５は、信号レベルとダークレベルの差分に所定ゲインを乗じた信号を出力する。同様の動作を次の列についても行なう。
本実施形態では、水平走査回路１１４は撮像素子の上下に２つ存在し、同時に２列分の信号を出力する構成となっている。すなわち、ｎ列目とｎ＋１列目の画素信号を出力し、次にｎ＋２列目とｎ＋３列目の画素信号を出力するように順次動作する。
次に、図２は画素セット１００の構成を示す図である。画素セット１００の転送スイッチ３０１のゲートには、垂直走査回路１０５からの制御信号ＰＴＸが入力される。また、フォトダイオード３００は、転送スイッチ３０１に接続スイッチ３０８を介してＦＤ（フローティングディフュージョン）３０７が接続される。リセットスイッチ３０２のゲートには、垂直走査回路１０５からの制御信号ＰＲＥＳが入力され、行選択スイッチ３０５のゲートには、垂直走査回路１０５からの制御信号ＰＳＥＬが入力される。画素アンプ３０６は、ＦＤ３０７に接続され、ＦＤ３０７の電荷量に応じた電圧信号を出力する。
メモリ群３１０は、フォトダイオード３００で光電変換により生成され、蓄積された電荷を一時的に格納する単位メモリＭがｍ個接続された（複数配置された）構成となっている。メモリ群３１０の一端は、接続線３１２を介して転送スイッチ３０１に接続され、他端は接続線３１３を介してＦＤ３０７に接続される。メモリ群３１０は、例えば電荷結合素子で構成され、単位メモリにはそれぞれ駆動電圧Ｖ０，Ｖ１，Ｖ２，Ｖ３が印加される。なお、ここでは記憶素子としてのメモリ群３１０を電荷結合素子で構成するとしたが、これに限定されるものではない。容量等、複数の電荷を独立に保持する構成であれば適用することができる。
ここで、図３に撮像素子の構成を示す。図３に示すように撮像素子は２枚の半導体基板である基板２００と基板２０１が接合された構成となっている。図２の実線３０９に含まれる構成要素、すなわちメモリ群３１０以外の回路素子は基板２００上に形成される。また、図１に示す画素セット１００以外の回路素子も同様に基板２００上に形成される。一方、図２の実線３１１に含まれるメモリ群３１０と不図示の駆動電圧Ｖ０，Ｖ１，Ｖ２，Ｖ３の駆動回路は、基板２０１上に形成される。接続線３１２，３１３はマイクロバンプ等で形成され、基板２００と基板２０１は画素毎に電気的に接続された構成となる。このような構成にすることで、メモリ群３１０の面積が大きな場合でもフォトダイオード３００の面積を小さくする必要はなく、飽和特性や解像度等の画質を保持することができる。
次に、図４Ａ、図４Ｂは、メモリ群３１０の電荷の移動について説明する図である。図４Ａに示すように、単位メモリＭの各々には、駆動電圧Ｖ０，Ｖ１，Ｖ２，Ｖ３が印加される。時刻ｔ０ではＶ０とＶ１の駆動電圧が印加されている。Ｖ０とＶ１が印加された箇所はポテンシャルが下がり、そこに電荷が格納される。次に、時刻ｔ１ではＶ２を印加することで電荷はＶ０からＶ２が印加される範囲に広がる。その後、時刻ｔ２でＶ０の印加をやめると、電荷はＶ１とＶ２が印加されるところに格納されることになり、電極ひとつ分だけ移動したことになる。同様の操作を図４Ｂに示すように時刻ｔ３からｔ８まで続けると、単位メモリ一つ分電荷が移動したこととなる。この時刻ｔ０からｔ８の動作をｍ回繰り返すことで、フォトダイオード３００でｍ回蓄積された電荷（複数回の蓄積制御で蓄積された電荷）を独立に単位メモリＭ（１）〜Ｍ（ｍ）に格納する。
次に、図５は、撮像素子の蓄積と読み出し動作について説明する図である。以降、ｋ行目に配置される画素セット１００の制御信号をＰＳＥＬ（ｋ）、ＰＲＥＳ（ｋ）、ＰＴＸ（ｋ）とする。また、ｋ行目に配置される画素セットの駆動電圧をＶ０（ｋ）、Ｖ１（ｋ）、Ｖ２（ｋ）、Ｖ３（ｋ）とする。
まず、時刻ａ０にて全行の制御信号ＰＲＥＳがアクティブになることにより、全ての画素セット１００のリセットスイッチ３０２がオンとなり、画素アンプ３０６のゲート、つまりＦＤ３０７がリセットされる。次に、時刻ａ１〜ａ２のタイミングで全行の制御信号ＰＴＸがアクティブになる。ここでは特定行の制御信号のみ示しているが、この期間、全ての行の制御信号ＰＴＸがアクティブとなり、全画素セット１００のフォトダイオード３００の電荷が転送スイッチ３０１と接続スイッチ３０８を介して画素アンプ３０６のゲートに転送される。その結果、フォトダイオード３００がリセットされる。
時刻ａ２で制御信号ＰＴＸがネゲートされた時点からフォトダイオード３００における蓄積を開始する。その後、時刻ａ３にて全行の制御信号ＰＲＥＳをネゲートする。時刻ａ４〜ａ５のタイミングで全行の制御信号ＰＴＸをアクティブにすることにより、フォトダイオード３００が蓄積した電荷をメモリ群３１０の単位メモリＭ（０）に転送する。この動作で蓄積が終了し、時刻ａ２〜ａ５が蓄積期間となる。
その後、時刻ａ６〜ａ７のタイミングで、全行の駆動電圧Ｖ０，Ｖ１，Ｖ２，Ｖ３を図４Ｂに示すｔ０〜ｔ８のタイミングで駆動する。それにより電荷が単位メモリＭ（０）から単位メモリＭ（１）へ移動する。これまでの動作で単位メモリＭ（１）には、全画素が同時に露光された画素信号（電荷）が各々の画素で格納されることになる。時刻ａ８〜ａ９の動作は、時刻ａ０〜ａ７の動作と同様であり、次の蓄積期間にフォトダイオード３００で蓄積された電荷は単位メモリＭ（１）に格納され、その前の蓄積期間にフォトダイオード３００で蓄積された電荷は単位メモリＭ（２）に格納されることになる。その後、時刻ａ９〜ａ１０でも同様の動作を繰り返し、計ｍ回の蓄積と格納を行う。時刻ａ１０の時点では、フォトダイオード３００でｍ回蓄積（露光）した画素信号が単位メモリＭ（１）〜Ｍ（ｍ）にそれぞれ独立に格納されることになる。
時刻ａ１０以降は、メモリ群３１０に格納された各行の電荷を順次読み出す動作を行う。時刻ａ１０では、ｋ行目の制御信号ＰＳＥＬ（ｋ）がアクティブとなり、行選択スイッチ３０５がオンになる。そして、画素アンプ３０６と垂直出力線１０１に接続されている電流源１０３で構成されるソース・フォロア回路が動作状態となる。時刻ａ１１に制御信号ＰＲＥＳ（ｋ）がアクティブになることによりリセットスイッチ３０２がオンになり、画素アンプ３０６のゲート、つまりＦＤ３０７は初期化される。即ち、垂直出力線１０１には、このリセット直後の信号レベルであるダークレベル（リセットレベル）の信号が出力される。時刻ａ１２で制御信号ＰＲＥＳ（ｋ）がネゲートされた後、時刻ａ１３に制御信号ＰＴＮがアクティブになる。これにより垂直出力線１０１に接続されたカラムアンプ１０２の出力と接続されるスイッチ１０７がオンとなり、保持容量１０９にダークレベルが保持される。
この後、時刻ａ１４で転送動作を完了した後、時刻ａ１５〜ａ１６でｋ行目の駆動電圧Ｖ０（ｋ），Ｖ１（ｋ），Ｖ２（ｋ），Ｖ３（ｋ）を図４Ｂのｔ０〜ｔ８に示すタイミングで駆動させる。すると、画素アンプ３０６のゲート、すなわちＦＤ３０７には、単位メモリＭ（ｍ）に格納されている１回目に蓄積された電荷が転送される。そして、画素アンプ３０６で構成されるソース・フォロアに転送されてきた信号電荷に見合う分だけリセットレベルから電位が変動し、信号レベルが確定する。次に、時刻ａ１７にて、制御信号ＰＴＳをアクティブにする。これにより、垂直出力線１０１に接続されたカラムアンプ１０２の出力と接続されるスイッチ１０６がオンとなり、保持容量１０８に信号レベルが保持される。
この後、時刻ａ１８で制御信号ＰＴＳをネゲートすると、転送動作が完了する。これまでの動作で、保持容量１０８，１０９には、ｋ行目の画素セット１００の信号レベルとダークレベルがそれぞれ保持されている。画素からの信号を出力したので、時刻ａ１９で制御信号ＰＳＥＬ（ｋ）をネゲートする。
時刻ａ２０では、水平走査回路１１４が制御信号ＰＨを出力することで転送スイッチ１１０，１１１を制御し、保持容量１０８，１０９を水平出力線１１２，１１３に接続する動作を行う。制御信号ＰＨ（ｎ）をアクティブにすると、水平出力線１１２，１１３には、それぞれ転送スイッチ１１０，１１１を介してｎ列目の保持容量１０８，１０９が接続される。即ち、読み出しアンプ１１５の入力には、ｋ行目かつｎ列目に位置する画素で蓄積された信号が読み出される。その後、ｎ＋１列目、ｎ＋２列目といったように各列の画素信号が全て読み出される。
このように、時刻ａ１０〜ａ２１の動作でｋ行目に関する１行分の読み出しが行われる。時刻ａ２２〜ａ２３では、時刻ａ１０〜ａ２１と同様の動作をｋ＋１行目について行い、ｋ＋１行目の信号出力を行う。時刻ａ２１以降、以上の読み出し動作を撮像素子の全行について行うことにより、全ての画素の１回目に蓄積された電荷（１枚目の画像信号）が読み出される。この時刻ａ１０以降の動作をｍ回繰り返すことで、ｍ回の蓄積電荷（ｍ枚の画像信号）を全て読み出す。
以上の動作により、複数回の蓄積を行う場合に、蓄積毎に画素信号を読み出すことなく、連続した蓄積の電荷を保持し、後で読み出すことができるので、高速なフレームレートでの撮影が可能となる。また、撮像素子は２枚の半導体基板で構成され、フォトダイオードと画素毎のメモリが別の半導体基板上に形成されるので、フォトダイオードの面積を確保することができ、画質を向上することができる。
なお、本実施形態では、フォトダイオード１つに対してメモリ群を１つ持つ構成としたがこの構成に限定されるものではない。メモリ群がスイッチを介して複数のフォトダイオードに接続される構成でもよい。その際、接続された特定画素のみ電荷が格納される構成（間引き）や、時分割で各フォトダイオードの電荷をメモリ群へ格納する構成でもよい。
また、本実施形態ではメモリ群３１０以外の回路は基板２００に形成するとしたが、この構成に限定されるものではない。
（第２の実施形態）
以下、本発明の第２の実施形態に係わる撮像装置について説明する。
図６は、本発明の第２の実施形態に係わる撮像装置の構成を示すブロック図である。図６に示される撮像装置４００において、撮像素子４０１は、後述する構成により高フレームレートでの撮影が可能である。アナログフロントエンド（以下、ＡＦＥと称する）４０３は、撮像素子４０１から出力されたアナログの画像信号に対して、ゲイン調整や所定の量子化ビットに対応してデジタル変換を行う。タイミングジェネレータ（以下、ＴＧと称する）４０２は、撮像素子４０１及びＡＦＥ４０３の駆動タイミングを制御する。
ＲＡＭ４０８は、ＡＦＥ４０３でデジタル変換された画像データや、後述する画像処理部４０９で処理された画像データを記憶するための画像データ記憶部の機能と、後述するＣＰＵ４０４が動作を行う際のワークメモリの機能を兼備する。本実施形態では、これらの機能をＲＡＭ４０８を用いて行うようにしているが、アクセス速度が十分に問題ないレベルのメモリであれば、他のメモリを適用することも可能である。
ＲＯＭ４０６は、後述するＣＰＵ４０４が動作を行う際のプログラムを格納する。ここで、本実施形態では、Ｆｌａｓｈ−ＲＯＭを示すが、これは一例であり、アクセス速度が十分に問題ないレベルのメモリであれば、他のメモリを適用することも可能である。
ＣＰＵ４０４は、撮像装置４００を統括的に制御する。画像処理部４０９は、撮影された画像の補正・圧縮等の処理を行う。コネクタ４１２は、不揮発性メモリ、ハードディスク等の外部記録媒体４１３のコネクタ４１６と接続される。インターフェース部４１０は、接続された外部記録媒体４１３のインターフェース４１４と通信を行ない、静止画像データ及び動画像データを外部記録媒体４１３の記録部４１５に記録する。なお、本実施形態では、記録媒体として着脱可能な外部記録媒体を適用しているが、その他のデータ書き込み可能な不揮発性メモリ、ハードディスク等を内蔵した形態でもよい。
操作部４０５は、ユーザーによって操作されることにより、撮影指示や撮影条件等の設定をＣＰＵ４０４に対して行う。表示部４０７は、撮影した静止画像や動画像や、メニュー等の表示を行う。
次に、撮像素子４０１の構成について説明する。本実施形態の撮像素子４０１の構成は、図１に示す撮像素子の構成と基本的に同じであるが、本実施形態では画素セット１００の構成が異なる。図７に本実施形態における画素セット１００の構成を示す。
画素セット１００の転送スイッチ５０１のゲートには、垂直走査回路１０５からの制御信号ＰＴＸが入力される。また、フォトダイオード３００は、転送スイッチ５０１に接続スイッチ５０８を介してＦＤ５０７が接続される。スイッチ５０８は制御信号ＰＦＤにより制御される。リセットスイッチ５０２のゲートには、垂直走査回路１０５からの制御信号ＰＲＥＳが入力され、行選択スイッチ５０５のゲートには、垂直走査回路１０５からの制御信号ＰＳＥＬが入力される。画素アンプ５０６は、ＦＤ５０７に接続され、ＦＤ５０７の電荷量に応じた電圧信号を出力する。
メモリ群５１０は、フォトダイオード５００で光電変換により発生し、蓄積された電荷を一時的に格納する単位メモリＭがｍ個接続された構成となっている。メモリ群５１０の一端は、接続線５１２とスイッチ５１４を介して転送スイッチ５０１に接続され、他端は接続線５１３とスイッチ５１５を介してＦＤ５０７に接続される。メモリ群５１０は、例えば電荷結合素子で構成され、単位メモリにはそれぞれ駆動電圧Ｖ０，Ｖ１，Ｖ２，Ｖ３が印加される。なお、ここでは記憶素子としてのメモリ群５１０を電荷結合素子で構成するとしたが、この構成に限定されるものではない。容量等、複数の電荷を独立に保持する構成であれば適用することができる。
図２に示したように撮像素子は２枚の半導体基板である基板２００と基板２０１が接合された構成となっている。図７の実線５０９に含まれる構成要素、すなわちメモリ群５１０以外の回路素子は基板２００上に形成される。また、図１に示す画素セット１００以外の回路素子も同様に基板２００上に形成される。一方、図７の実線５１１に含まれるメモリ群５１０と不図示の駆動電圧Ｖ０，Ｖ１，Ｖ２，Ｖ３の駆動回路は、基板２０１上に形成される。接続線５１２，５１３はマイクロバンプ等で形成され、基板２００と基板２０１は画素毎に電気的に接続された構成となる。このような構成にすることで、メモリ群５１０の面積が大きな場合でもフォトダイオード５００の面積を小さくする必要はなく、飽和特性や解像度等の低下を抑制し、画質を保持することができる。
図８は、本実施形態の撮像装置４００の動作を示すフローチャートである。図８を用いて撮像装置４００の動作について説明する。
まず、操作部４０５に含まれる撮影スイッチが押下されると撮影動作を開始し、ステップＳ１００へ進む。ステップＳ１００では、予め設定された撮影モードが高速連写モードであるかどうかを判断する。高速連写モードが設定されていた場合、ステップＳ１０１に進み、高速連写を行う。
図９は、高速連写モードでの撮像素子４０１の動作を示す。高速連写モードでは連続して複数回の電荷蓄積を行い、メモリ群５１０に一時的に格納された（経由した）電荷に対応した電圧信号を読み出す。まず、時刻ｂ０にて制御信号ＰＭＥＭをアクティブにすることにより、スイッチ５１４，５１５がオンとなり、メモリ群５１０が転送スイッチ５０１とＦＤ５０７に接続される。次に、時刻ｂ１にて全行の制御信号ＰＲＥＳと制御信号ＰＦＤがアクティブになることにより、全ての画素セット１００のリセットスイッチ５０２と接続スイッチ５０８がオンとなり、画素アンプ５０６のゲート、つまりＦＤ５０７がリセットされる。次に、時刻ｂ２〜ｂ３のタイミングで全行の制御信号ＰＴＸがアクティブになる。ここでは特定行の制御信号のみ示しているが、この期間全ての行の制御信号ＰＴＸがアクティブとなり、全画素セットのフォトダイオード５００の電荷は、転送スイッチ５０１と接続スイッチ５０８を介して画素アンプ５０６のゲートに転送される。その結果、フォトダイオード５００がリセットされる。
時刻ｂ３で制御信号ＰＴＸがネゲートされた時点からフォトダイオード５００における蓄積が開始される。その後、時刻ｂ３にて全行の制御信号ＰＲＥＳをネゲートする。時刻ｂ５〜ｂ６のタイミングで全行の制御信号ＰＴＸをアクティブにすることにより、フォトダイオード５００が蓄積した電荷をメモリ群５１０の単位メモリＭ（０）に転送する。この動作で蓄積が終了し、時刻ｂ３〜ｂ６が蓄積期間となる。
その後、時刻ｂ７〜ｂ８のタイミングで、全行の駆動電圧Ｖ０，Ｖ１，Ｖ２，Ｖ３を図４Ｂに示すｔ０〜ｔ８のタイミングで駆動する。それにより電荷が単位メモリＭ（０）から単位メモリＭ（１）へ移動する。これまでの動作で単位メモリＭ（１）には、全画素が同時に露光された画素信号（電荷）が各々の画素で格納されることになる。時刻ｂ９〜ｂ１０の動作は、時刻ｂ１〜ｂ８の動作と同様であり、次の蓄積期間にフォトダイオード５００で蓄積された電荷は単位メモリＭ（１）に格納され、その前の蓄積期間にフォトダイオード５００で蓄積された電荷は単位メモリＭ（２）に格納されることになる。その後、時刻ｂ１０〜ｂ１１でも同様の動作を繰り返し、計ｍ回の蓄積と格納を行う。時刻ｂ１１の時点では、フォトダイオード５００でｍ回蓄積（露光）した画素信号が単位メモリＭ（１）〜Ｍ（ｍ）にそれぞれ独立に格納されることになる。
蓄積が終了すると、ステップＳ１０２へ進む。ステップＳ１０２ではステップＳ１０１でフォトダイオード５００において蓄積され、メモリ群５１０に格納された画素信号（電荷）を読み出す。図９の時刻ｂ１１以降は、メモリ群５１０に格納された各行の電荷を順次読み出す動作を行う。時刻ｂ１１では、ｋ行目の制御信号ＰＳＥＬ（ｋ）がアクティブとなり、行選択スイッチ５０５がオンになる。そして、画素アンプ５０６と垂直出力線５０１に接続されている電流源５０３で構成されるソース・フォロア回路が動作状態となる。時刻ｂ１２に制御信号ＰＲＥＳ（ｋ）がアクティブになることによりリセットスイッチ５０２がオンになり、画素アンプ５０６のゲート、つまりＦＤ５０７は初期化される。即ち、垂直出力線１０１には、このリセット直後の信号レベルであるダークレベル（リセットレベル）の信号が出力される。時刻ｂ１３で制御信号ＰＲＥＳ（ｋ）がネゲートされた後、時刻ｂ１４に制御信号ＰＴＮがアクティブになる。これにより垂直出力線１０１に接続されたカラムアンプ１０２の出力と接続されるスイッチ１０７がオンとなり、保持容量１０９にダークレベルが保持される。
この後、時刻ｂ１５で転送動作を完了した後、時刻ｂ１６〜ｂ１７でｋ行目の駆動電圧Ｖ０（ｋ），Ｖ１（ｋ），Ｖ２（ｋ），Ｖ３（ｋ）を図４Ｂのｔ０〜ｔ８に示すタイミングで駆動させる。すると、画素アンプ５０６のゲート、すなわちＦＤ５０７には、単位メモリＭ（ｍ）に格納されている１回目に蓄積された電荷が転送される。そして、画素アンプ５０６で構成されるソース・フォロアに転送されてきた信号電荷に見合う分だけリセットレベルから電位が変動し、信号レベルが確定する。次に、時刻ｂ１８にて、制御信号ＰＴＳをアクティブにする。これにより、垂直出力線１０１に接続されたカラムアンプ１０２の出力と接続されるスイッチ１０６がオンとなり、保持容量１０８に信号レベルが保持される。
この後、時刻ｂ１９で制御信号ＰＴＳをネゲートすると、転送動作が完了する。これまでの動作で、保持容量１０８，１０９には、ｋ行目の画素セット１００の信号レベルとダークレベルがそれぞれ保持されている。画素からの信号を出力したので、時刻ｂ２０で制御信号ＰＳＥＬ（ｋ）をネゲートする。
時刻ｂ２１では、水平走査回路１１４が制御信号ＰＨを出力することで転送スイッチ１１０，１１１を制御し、保持容量１０８，１０９を水平出力線１１２，１１３に接続する動作を行う。制御信号ＰＨ（ｎ）をアクティブにすると、水平出力線１１２，１１３には、それぞれ転送スイッチ１１０，１１１を介してｎ列目の保持容量１０８，１０９が接続される。即ち、読み出しアンプ１１５の入力には、ｋ行目かつｎ列目に位置する画素で蓄積された信号が読み出される。その後、ｎ＋１列目、ｎ＋２列目といったように各列の画素信号が全て読み出される。
このように、時刻ｂ１１〜ｂ２２の動作でｋ行目に関する１行分の読み出しが行われる。時刻ｂ２３〜ｂ２４では、時刻ｂ１１〜ｂ２２と同様の動作をｋ＋１行目について行い、ｋ＋１行目の信号出力を行う。時刻ｂ２２以降、以上の読み出し動作を撮像素子の全行について行うことにより、全ての画素の１回目に蓄積された電荷（１枚目の画像信号）が読み出される。次にステップＳ１０３に進む。
ステップＳ１０３では、読み出しがｍ回終了したか（ｍ回蓄積された画素信号が全て読み出されたか）を判断する。ｍ回の読み出しが終了していない場合にはステップＳ１０２に戻り、読み出しを行う。ｍ回の読み出しが終了した場合にはステップＳ１０４へ進む。
ステップＳ１０４では、操作部４０５に含まれる撮影スイッチが押下されているか否かを判断する。押下されている場合には、ステップＳ１００へ戻る。押下されていない場合には撮影を終了する。
ステップＳ１００にて高速連写モードが選択されていない場合には、ステップＳ１０５に進む。図１０に高速連写モードが選択されていない場合の動作を示す。高速連写モードでない場合は、蓄積と読み出しを交互に行う。まず、時刻ｃ０にて制御信号ＰＭＥＭをネゲートすることにより、スイッチ５１４，５１５がオフとなり、メモリ群５１０が転送スイッチ５０１とＦＤ５０７から遮断される。次に、時刻ｃ１にて全行の制御信号ＰＲＥＳと制御信号ＰＦＤがアクティブになることにより、全ての画素セット５００のリセットスイッチ５０２と接続スイッチ５０８がオンとなり、画素アンプ５０６のゲート、つまりＦＤ５０７がリセットされる。
次に、時刻ｃ２〜ｃ３のタイミングで全行の制御信号ＰＴＸがアクティブになる。ここでは特定行の制御信号のみ示しているが、この期間全ての行の制御信号ＰＴＸがアクティブとなり、全画素セットのフォトダイオード５００の電荷は、転送スイッチ５０１と接続スイッチ５０８を介して画素アンプ５０６のゲートに転送される。その結果、フォトダイオード５００がリセットされる。時刻ｃ３で制御信号ＰＴＸがネゲートされる。その後、時刻ｃ３にて全行の制御信号ＰＲＥＳをネゲートする。次に、時刻ｃ５までの間に、撮像素子４０１の外部に設けられた開閉動作可能なメカシャッタ機構（不図示）により撮像素子４０１に照射される光を遮断する。この時刻ｃ３からメカシャッタ機構により光を遮断されるまでが蓄積期間となる。
蓄積が終了すると、ステップＳ１０６へ進む。ステップＳ１０６では、ステップＳ１０５で蓄積した画素信号（電荷）を読み出す。図１０の時刻ｃ５以降は各行に格納された電荷を順次読み出す動作を行う。時刻ｃ５ではｋ行目の制御信号ＰＳＥＬ（ｋ）がアクティブとなり、行選択スイッチ５０５がオンになる。そして、画素アンプ５０６と垂直出力線５０１に接続されている電流源５０３で構成されるソース・フォロア回路が動作状態となる。また、制御信号ＰＦＤがアクティブとなり、スイッチ５０８がオンになり、転送スイッチ５０１とＦＤ５０７が接続される。
時刻ｃ６に制御信号ＰＲＥＳ（ｋ）がアクティブになることによりリセットスイッチ５０２がオンになり、画素アンプ５０６のゲート、つまりＦＤ５０７は初期化される。即ち、垂直出力線１０１には、このリセット直後の信号レベルであるダークレベル（リセットレベル）の信号が出力される。時刻ｃ７で制御信号ＰＲＥＳ（ｋ）がネゲートされた後、時刻ｃ８に制御信号ＰＴＮがアクティブになる。これにより垂直出力線１０１に接続されたカラムアンプ１０２の出力と接続されるスイッチ１０７がオンとなり、保持容量１０９にダークレベル出力が保持される。
この後、時刻ｃ９で転送動作を完了した後、時刻ｃ１１〜ｃ１２にて制御信号ＰＴＸ（ｋ）をアクティブにする。すると、フォトダイオード５００に蓄積された電荷が転送される。そして、画素アンプ５０６で構成されるソース・フォロアに転送されてきた信号電荷に見合う分だけリセットレベルから電位が変動し、信号レベルが確定する。次に、時刻ｃ１３にて、制御信号ＰＴＳをアクティブにする。これにより、垂直出力線１０１に接続されたカラムアンプ１０２の出力と接続されるスイッチ１０６がオンとなり、保持容量１０８に信号レベルが保持される。この後、時刻ｃ１４で制御信号ＰＴＳをネゲートすると、転送動作が完了する。これまでの動作で、保持容量１０８，１０９には、ｋ行目の画素セット１００の信号レベルとダークレベルがそれぞれ保持されている。画素からの信号を出力したので、時刻ｃ１５で制御信号ＰＳＥＬ（ｋ）をネゲートする。また、制御信号ＰＦＤをネゲートし、スイッチ５０８をオフとして、転送スイッチ５０１とＦＤ５０７を遮断する。
時刻ｃ１６では、水平走査回路１１４が制御信号ＰＨを出力することで転送スイッチ１１０，１１１を制御し、保持容量１０８，１０９を水平出力線１１２，１１３に接続する動作を行う。制御信号ＰＨ（ｎ）をアクティブにすると、水平出力線１１２，１１３には、それぞれ転送スイッチ１１０，１１１を介してｎ列目の保持容量１０８，１０９が接続される。即ち、読み出しアンプ１１５の入力には、ｋ行目かつｎ列目に位置する画素で蓄積された信号が読み出される。その後ｎ＋１列目、ｎ＋２列目といったように各列の画素信号が全て読み出される。
このように、時刻ｃ５〜ｃ１７の動作でｋ行目に関する１行分の読み出しが行われる。時刻ｃ１８〜ｃ１９では、時刻ｃ５〜ｃ１７と同様の動作をｋ＋１行目について行い、ｋ＋１行目の信号出力を行う。時刻ｃ１９以降、以上の読み出し動作を撮像素子の全行について行うことにより、全ての画素にて蓄積された電荷（１枚目の画像信号）が読み出される。次にステップＳ１０４に進む。
以上の動作により、高速連写モードの時には蓄積毎に読み出すことなく、連続した複数回の蓄積（信号の複数回生成）で得られる電荷を画素毎に設けられたメモリ群に保持し、後で読み出すことができるので、高速なフレームレートでの撮影が可能となる。高速連写モードでない時には、蓄積と読み出しを繰り返すので、メモリの量に依存することなく撮影を続けることができる。また、メモリを使用しないので基板の電源の一部または全部をオフにすることができ、電力を削減することができる。
（第３の実施形態）
図１１は、本発明の第３の実施形態としての携帯電話機１１００の構成を示すブロック図である。本実施形態の携帯電話機１１００は、音声通話機能の他、電子メール機能や、インターネット接続機能、画像の撮影、再生機能等を有する。
図１１において、通信部１１０１は、ユーザーが契約した通信キャリアに従う通信方式により他の電話機との間で音声データや画像データを通信する。音声処理部１１０２は、音声通話時において、マイクロフォン１１０３からの音声データを発信に適した形式に変換して通信部１１０１に送る。また、音声処理部１１０２は、通信部１１０１から送られた通話相手からの音声データを復号し、スピーカ１１０４に送る。
撮像部１１０５は、被写体の画像を撮影し、画像データを出力する。本実施形態の撮像部１１０５は、図１に示す撮像素子を備え、その画素セット１００は図２又は図７に示す構成と同様であるため、ここでは説明を省略する。また、第１の実施形態、または第２の実施形態に記載されたものと同様の撮影動作を行うものとする。
画像処理部１１０６は、画像の撮影時においては、撮像部１１０５により撮影された画像データを処理し、記録に適した形式に変換して出力する。また、画像処理部１１０６は、記録された画像の再生時には、再生された画像を処理して表示部１１０７に送る。表示部１１０７は、数インチ程度の液晶表示パネルを備え、制御部１１０９からの指示に応じて各種の画面を表示する。不揮発メモリ１１０８は、アドレス帳の情報や、電子メールのデータ、撮像部１１０５により撮影された画像データ等のデータを記憶する。
制御部１１０９はＣＰＵやメモリ等を有し、不図示のメモリに記憶された制御プログラムに従って電話機１１００の各部を制御する。操作部１１１０は、電源ボタンや番号キー、その他ユーザーがデータを入力するための各種の操作キーを備える。カードＩＦ１１１１は、メモリカード１１１２に対して各種のデータを記録再生する。外部ＩＦ１１１３は、不揮発メモリ１１０８やメモリカード１１１２に記憶されたデータを外部機器に送信し、また、外部機器から送信されたデータを受信する。外部ＩＦ１１１３は、ＵＳＢ等の有線の通信方式や、無線通信など、公知の通信方式により通信を行う。
次に、電話機１１００における音声通話機能を説明する。通話相手に対して電話をかける場合、ユーザーが操作部１１１０の番号キーを操作して通話相手の番号を入力するか、不揮発メモリ１１０８に記憶されたアドレス帳を表示部１１０７に表示し、通話相手を選択し、発信を指示する。発信が指示されると、制御部１１０９は通信部１１０１に対し、通話相手に発信する。通話相手に着信すると、通信部１１０１は音声処理部１１０２に対して相手の音声データを出力すると共に、ユーザーの音声データを相手に送信する。
また、電子メールを送信する場合、ユーザーは、操作部１１１０を用いて、メール作成を指示する。メール作成が指示されると、制御部１１０９はメール作成用の画面を表示部１１０７に表示する。ユーザーは操作部１１１０を用いて送信先アドレスや本文を入力し、送信を指示する。制御部１１０９はメール送信が指示されると、通信部１１０１に対しアドレスの情報とメール本文のデータを送る。通信部１１０１は、メールのデータを通信に適した形式に変換し、送信先に送る。また、通信部１１０１は、電子メールを受信すると、受信したメールのデータを表示に適した形式に変換し、表示部１１０７に表示する。
次に、電話機１１００における撮影機能について説明する。ユーザーが操作部１１１０を操作して撮影モードを設定した後、静止画或いは動画の撮影を指示すると、撮像部１１０５は静止画データ或いは動画データを撮影して画像処理部１１０６に送る。画像処理部１１０６は撮影された静止画データや動画データを処理し、不揮発メモリ１１０８に記憶する。また、画像処理部１１０６は、撮影された静止画データや動画データをカードＩＦ１１１１に送る。カードＩＦ１１１１は静止画や動画データをメモリカード１１１２に記憶する。
また、電話機１１００は、この様に撮影された静止画や動画データを含むファイルを、電子メールの添付ファイルとして送信することができる。具体的には、電子メールを送信する際に、不揮発メモリ１１０８やメモリカード１１１２に記憶された画像ファイルを選択し、添付ファイルとして送信を指示する。
また、電話機１１００は、撮影された静止画や動画データを含むファイルを、外部ＩＦ１１１３によりＰＣや他の電話機等の外部機器に送信することもできる。ユーザーは、操作部１１１０を操作して、不揮発メモリ１１０８やメモリカード１１１２に記憶された画像ファイルを選択し、送信を指示する。制御部１１０９は、選択された画像ファイルを不揮発メモリ１１０８或いはメモリカード１１１２から読み出し、外部機器に送信するよう、外部ＩＦ１１１３を制御する。
以上、本発明の好ましい実施形態について説明したが、本発明はこれらの実施形態に限定されず、その要旨の範囲内で種々の変形及び変更が可能である。
（その他の実施形態）
また、本発明は、以下の処理を実行することによっても実現される。即ち、上述した実施形態の機能を実現するソフトウェア（プログラム）を、ネットワーク又は各種記憶媒体を介してシステム或いは装置に供給し、そのシステム或いは装置のコンピュータ（またはＣＰＵやＭＰＵ等）がプログラムを読み出して実行する処理である。

Claims (13)

  1. 複数の光電変換素子が配置された第１の半導体基板と、
    各々が画素信号を記憶する複数の記憶素子が配置された第２の半導体基板と、
    前記複数の光電変換素子と前記複数の記憶素子とを電気的に接続する複数の接続手段と、
    を有し、
    前記複数の記憶素子は、前記複数の光電変換素子の各々に対応して設けられ、それぞれの前記光電変換素子と該光電変換素子に対応する出力部との間に接続されていることを特徴とする撮像素子。
  2. 前記出力部は、フローティングディフュージョン部を含むことを特徴とする請求項１に記載の撮像素子。
  3. 前記複数の光電変換素子によりそれぞれ生成された画素信号を、前記複数の記憶素子を経由して出力する動作と、前記画素信号を前記記憶素子を経由せずに出力する動作とを切り替える複数のスイッチをさらに有することを特徴とする請求項１または２に記載の撮像素子。
  4. 前記接続手段の各々は、マイクロバンプからなることを特徴とする請求項１乃至３のいずれか１項に記載の撮像素子。
  5. 複数回の蓄積制御により蓄積された各画素信号を、前記複数の記憶素子に独立に格納することを特徴とする請求項１乃至４のいずれか１項に記載の撮像素子。
  6. 前記複数の記憶素子にそれぞれ記憶された画素信号は、独立して出力されることを特徴とする請求項５に記載の撮像素子。
  7. 複数の光電変換素子が配置された第１の半導体基板と、
    各々が画素信号を記憶する複数の記憶素子が配置された第２の半導体基板と、
    前記複数の光電変換素子と前記複数の記憶素子とを電気的に接続する複数の接続手段と、を有し、
    前記複数の記憶素子が前記複数の光電変換素子の各々に対応して設けられている撮像素子と、
    前記撮像素子による画素信号の生成と、生成された画素信号の出力を交互に行わせる第１のモードと、前記撮像素子による複数回の画素信号の生成を行わせた後に、複数回生成された画素信号の出力を行わせる第２のモードと、を切り替える切り替え手段と、
    を有することを特徴とする撮像装置。
  8. 前記第１のモードでは、前記第２の半導体基板の電源の一部または全部をオフにすることを特徴とする請求項７に記載の撮像装置。
  9. 前記第２のモードでは、前記記憶素子は、前記複数回生成された画素信号を出力する前に記憶することを特徴とする請求項７または８に記載の撮像装置。
  10. 前記複数の光電変換素子によりそれぞれ生成された画素信号を、前記複数の記憶素子を経由して出力する動作と、前記画素信号を前記記憶素子を経由せずに出力する動作とを切り替える複数のスイッチをさらに有することを特徴とする請求項７乃至９のいずれか１項に記載の撮像装置。
  11. 複数の光電変換素子が配置された第１の半導体基板と、
    各々が画素信号を記憶する複数の記憶素子が配置された第２の半導体基板と、
    前記複数の光電変換素子と前記複数の記憶素子とを電気的に接続する複数の接続手段と、
    を有する撮像素子と、
    前記撮像素子による画素信号の生成と、生成された画素信号の出力を交互に行わせる第１のモードと、前記撮像素子による複数回の画素信号の生成を行わせた後に、複数回生成された画素信号の出力を行わせる第２のモードと、を切り替える切り替え手段と、を有し、
    前記第１のモードでは、前記第２の半導体基板の電源の一部または全部をオフにすることを特徴とする撮像装置。
  12. 前記接続手段の各々は、マイクロバンプからなることを特徴とする請求項１１に記載の撮像装置。
  13. 前記第２のモードでは、前記記憶素子は、前記複数回生成された画素信号を出力する前に記憶することを特徴とする請求項１１に記載の撮像装置。
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