JP2013243456A - 固体撮像装置、固体撮像装置の制御方法、および撮像装置 - Google Patents

Abstract

【課題】複数枚のチップを接続することによって構成される固体撮像装置において、長時間露光を行う場合でも、暗電流よる画素欠陥の影響が周辺に及んだ大きな欠陥が発生しない良好な画像を取得することができる固体撮像装置、固体撮像装置の制御方法、および撮像装置を提供する。
【解決手段】第１の基板と第２の基板とを電気的に接続する接続部によって、第１の基板と第２の基板とを電気的に接続する固体撮像装置であって、当該固体撮像装置が有する画素部は、第１の基板に含まれ、入射光を信号電荷に変換し蓄積する光電変換素子を具備する画素と、光電変換素子で発生した信号電荷に応じた画素信号を、接続部を介して第２の基板に供給する信号線と、第２の基板に含まれ、信号線を経由して供給された画素信号を積分する信号積分部と、信号積分部によって積分された画素信号を、該画素部からの出力信号として出力する信号出力部と、を備える。
【選択図】図６

Description

本発明は、固体撮像装置、固体撮像装置の制御方法、および撮像装置に関する。

近年、固体撮像装置としてＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：相補型金属酸化膜半導体）型固体撮像装置（以下、「ＭＯＳ型固体撮像装置」という）が注目され、実用化されている。
このＭＯＳ型固体撮像装置は、ＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ：電荷結合素子）型固体撮像装置と異なり、単一電源で駆動することが可能である。また、ＣＣＤ型固体撮像装置では、専用の製造プロセスを必要とするのに対し、ＭＯＳ型固体撮像装置は、他のＬＳＩと同じ製造プロセスを用いて製造することができることからＳＯＣ（Ｓｙｓｔｅｍ Ｏｎ Ｃｈｉｐ）への対応が容易であり、固体撮像装置の多機能化を可能としている。
また、ＭＯＳ型固体撮像装置は、各画素に増幅回路を備えることによって画素内で信号電荷を増幅しているため、信号の伝達経路からのノイズの影響を受けづらい構成になっている。さらに、各画素の信号電荷を選択して取り出す（選択方式）ことが可能であり、原理上、信号の蓄積時間や読み出し順序を画素毎に自由に制御することができるという特徴がある。

従来から、一般的なＭＯＳ型固体撮像装置（以下、「固体撮像装置」ともいう）の露光方式として、ライン露光方式と、グローバル露光方式とが知られている。ライン露光方式は、固体撮像装置内に２次元に配列された多数の画素を、行毎に異なるタイミングで露光する。そして、ある単位の行の露光を行った後に、その行の画素内の光電変換素子が発生した信号電荷を順次読み出すことによって、被写体の映像信号を得る方式である。ライン露光方式の場合、行単位で露光と読み出しとを連続して行うことが可能である。このため、光電変換素子が発生した信号電荷を蓄積する蓄積部で発生するノイズの影響を最小限に抑えた状態で、被写体の映像信号を得ることができる。しかし、ライン露光方式で移動する被写体を撮影した場合には、行毎で露光のタイミングが異なることに起因して、被写体を正しく撮像することができない。すなわち、ライン露光方式では、被写体が移動する方向によっては、被写体が歪曲した映像が得られてしまうという不具合が発生する。

一方、グローバル露光方式は、固体撮像装置内に２次元に配列された全ての画素を、同時のタイミングで露光する方式である。グローバル露光方式の場合は、全ての画素が同時のタイミングで露光を行うため、移動する被写体を撮影する際にも、歪曲した映像が得られてしまうという不具合が発生することはない。しかし、グローバル露光方式では、全ての画素の露光を行った後に、画素内の光電変換素子が発生した信号電荷を順次読み出すため、露光が終了してから信号電荷の読み出しを開始するまでに時間を要する画素では、蓄積部で発生するノイズの影響を抑えることが困難である。このため、グローバル露光方式の固体撮像装置では、ライン露光方式の固体撮像装置に比べて、ノイズの多い映像信号が得られる場合が多い。

グローバル露光方式の固体撮像装置では、上述したような蓄積部で発生するノイズの影響を抑圧する回路を固体撮像装置に付加することによって、グローバル露光方式を採用した固体撮像装置でも、ノイズの影響を最小限に抑えた映像信号を得ることができる。しかしながら、このようなノイズの影響を抑圧する回路を固体撮像装置に付加することによって、固体撮像装置の全体の面積が増加し、固体撮像装置自体が大型化してしまうという問題が発生する。

このような問題を解決するための技術として、例えば、特許文献１のように、ＭＯＳ型固体撮像装置の画素回路部を画素回路チップとして作製し、一方信号処理部を信号処理チップとして作製し、別々に作製したこれらのチップを重ねる方法が開示されている。特許文献１で開示された技術では、別々に作製した画素回路チップと信号処理チップとを、バンプを介して接続している。

特開２００６−４９３６１号公報

ところで、ＭＯＳ型固体撮像装置では、暗い場所で撮影する場合や、照度の低い被写体を撮影する場合などにおいて、ＭＯＳ型固体撮像装置に十分な光量を供給するために、長時間露光を行う場合がある。しかし、長時間露光を行うと、ＭＯＳ型固体撮像装置の温度が上昇し、暗電流よる画素欠陥の影響によって画像が劣化してしまう。このため、後の画像処理によって、暗電流による画素欠陥の補正が行われる。

また、特許文献１で開示されたようなチップを張り合わせた形式のＭＯＳ型固体撮像装置では、光電変換部を含む基板（画素回路チップ）が、裏面照射（ＢＳＩ：ＢａｃｋＳｉｄｅ ｉｌｌｕｍｉｎａｔｉｏｎ）型となっている場合が多い。光電変換部を含む基板を裏面照射型にすることによって、光電変換部により多くの光量を供給することができる。しかしながら、裏面照射型は、その構造から、電荷のクロストークが大きい。このため、裏面照射型のＭＯＳ型固体撮像装置では、暗電流による画素欠陥が存在すると、長時間露光のときに、画素欠陥の電荷が周辺の画素にまで漏れ込むことによって欠陥が広がり、大きな欠陥となってしまう。この大きな欠陥は、後の画像処理で補正することが困難であるため、画像の劣化が激しくなるという課題がある。

本発明は、上記の課題認識に基づいてなされたものであり、複数枚のチップを接続することによって構成される固体撮像装置において、長時間露光を行う場合でも、暗電流よる画素欠陥の影響が周辺に及んだ大きな欠陥が発生しない良好な画像を取得することができる固体撮像装置、固体撮像装置の制御方法、および撮像装置を提供することを目的としている。

上記の課題を解決するため、本発明の固体撮像装置は、第１の基板と第２の基板とを電気的に接続する接続部によって、前記第１の基板と前記第２の基板とを電気的に接続する固体撮像装置であって、当該固体撮像装置が有する画素部は、前記第１の基板に含まれ、入射光を信号電荷に変換し蓄積する光電変換素子を具備する画素と、前記光電変換素子で発生した前記信号電荷に応じた画素信号を、前記接続部を介して前記第２の基板に供給する信号線と、前記第２の基板に含まれ、前記信号線を経由して供給された前記画素信号を積分する信号積分部と、前記信号積分部によって積分された前記画素信号を、該画素部からの出力信号として出力する信号出力部と、を備えることを特徴とする。

また、本発明の固体撮像装置は、前記光電変換素子によって前記信号電荷を発生させる時間および回数を制御し、該制御に応じて前記画素が発生したそれぞれの前記画素信号を、前記信号線に順次供給させる信号供給回数制御部、をさらに備える、ことを特徴とする。

また、本発明の固体撮像装置は、前記第１の基板の温度を検出する温度検出部、をさらに備え、前記信号供給回数制御部は、前記温度検出部が検出した前記第１の基板の温度に基づいて、前記時間および前記回数を決定し、該決定した時間で前記光電変換素子が発生した前記信号電荷に応じた画素信号を、該決定した回数だけ前記信号線に供給させる、ことを特徴とする。

また、本発明の前記信号線には、電流源負荷が接続されている、ことを特徴とする。

また、本発明の前記画素は、前記光電変換素子が発生した前記信号電荷を蓄積する信号電荷蓄積部と、前記信号電荷蓄積部に貯められた電荷をリセットするリセット部と、前記信号電荷蓄積部に前記信号電荷を転送する転送部と、前記信号電荷蓄積部に蓄積された電荷を増幅し、前記画素信号として出力する増幅部と、をさらに備える、ことを特徴とする。

また、本発明の前記信号積分部は、前記画素信号を増幅した増幅画素信号を出力する画素信号増幅部と、前記画素信号増幅部の入力端子に挿入され、該信号積分部に供給された前記画素信号を一旦蓄積する画素信号蓄積部と、前記画素信号増幅部の出力端子と入力端子との間に挿入され、前記増幅画素信号を順次積分して蓄積する積分蓄積部と、を備える、ことを特徴とする。

また、本発明の固体撮像装置の制御方法は、第１の基板と第２の基板とを電気的に接続する接続部によって、前記第１の基板と前記第２の基板とを電気的に接続する固体撮像装置の制御方法であって、当該固体撮像装置が有する画素部の前記第１の基板に含まれ、入射光を信号電荷に変換し蓄積する光電変換素子で発生した前記信号電荷に応じた画素信号を、前記接続部を介して前記第２の基板に供給する信号線に出力させるステップと、前記第２の基板に含まれる信号積分部に、前記信号線を経由して供給された前記画素信号を積分させるステップと、該画素部の信号出力部から、前記信号積分部によって積分された前記画素信号を出力信号として出力させるステップと、を含むことを特徴とする。

また、本発明の撮像装置は、第１の基板と第２の基板とを電気的に接続する接続部によって、前記第１の基板と前記第２の基板とを電気的に接続する撮像装置であって、当該撮像装置が有する画素部は、前記第１の基板に含まれ、入射光を信号電荷に変換し蓄積する光電変換素子を具備する画素と、前記光電変換素子で発生した前記信号電荷に応じた画素信号を、前記接続部を介して前記第２の基板に供給する信号線と、前記第２の基板に含まれ、前記信号線を経由して供給された前記画素信号を積分する信号積分部と、前記信号積分部によって積分された前記画素信号を、該画素部からの出力信号として出力する信号出力部と、を備えることを特徴とする。

本発明によれば、複数枚のチップを接続することによって構成される固体撮像装置において、長時間露光を行う場合でも、暗電流よる画素欠陥の影響が周辺に及んだ大きな欠陥が発生しない良好な画像を取得することができる固体撮像装置、固体撮像装置の制御方法、および撮像装置を提供することができるという効果が得られる。

本発明の実施形態によるデジタルカメラの概略構成を示したブロック図である。 本発明の第１の実施形態によるイメージセンサの概略構成を示した概観図である。 本第１の実施形態のイメージセンサ内の画素チップの概略構成を示した回路図である。 本第１の実施形態のイメージセンサ内の画素信号処理チップの概略構成を示した回路図である。 本第１の実施形態のイメージセンサに備えた画素チップ内の単位画素の概略構成を示した回路図である。 本第１の実施形態のイメージセンサに備えた画素信号処理チップ内の単位メモリの概略構成を示した回路図である。 本第１の実施形態のイメージセンサにおいて長時間露光を行う動作シーケンスの概略を示したシーケンス図である。 本発明の第２の実施形態のイメージセンサ内の画素チップの概略構成を示した回路図である。

以下、本発明の実施形態について、図面を参照して説明する。なお、以下の説明は、例示のために特定の詳細な内容が含まれている。しかし、当業者であれば、以下に説明する詳細な内容に様々な変更を加えた場合であっても、本発明の範囲を超えないことは理解できるであろう。従って、以下に説明する本発明の例示的な実施形態は、権利を請求された発明に対して、一般性を失わせることなく、また、何ら限定をすることもなく、述べられたものである。

図１は、本実施形態によるデジタルカメラ（例えば、一眼レフデジタルカメラ）の概略構成を示したブロック図である。ここに示した各構成要素は、ハードウェア的には、コンピュータのＣＰＵやメモリをはじめとする素子で実現することができ、ソフトウェア的にはコンピュータプログラムなどによって実現されるものであるが、ここでは、これらの連携によって実現される機能ブロックとして示している。従って、これらの機能ブロックは、ハードウェア、ソフトウェアの組合せによって、様々な形式で実現できるということは、当業者には理解できるであろう。

図１に示したデジタルカメラ１は、レンズユニット部２、イメージセンサ３、発光装置４、メモリ５、記録装置６、表示装置７、画像信号処理回路８、レンズ制御装置９、イメージセンサ制御装置１０、発光制御装置１１、カメラ制御装置１２から構成される。

レンズユニット部２は、レンズ制御装置９によってズーム、フォーカス、絞りなどが駆動制御され、被写体像をイメージセンサ３に結像させる。
イメージセンサ３は、イメージセンサ制御装置１０によって駆動、制御され、レンズユニット部２を介してイメージセンサ３に入射した被写体光を画像信号に変換するＭＯＳ型固体撮像装置である。以下の説明において、イメージセンサという場合には、ＭＯＳ型固体撮像装置を示すこととする。なお、このイメージセンサ３に関する詳細な説明は、後述する。
発光装置４は、発光制御装置１１によって駆動、制御され、発光装置４から発せられる光を被写体に当てることにより、被写体から反射する光を調節するストロボやフラッシュなどの装置である。

画像信号処理回路８は、イメージセンサ３から出力された画像信号に対して、信号の増幅、画像データへの変換および各種の補正、画像データの圧縮などの処理を行う。なお、画像信号処理回路８は、各処理における画像データの一時記憶手段としてメモリ５を利用する。
記録装置６は、半導体メモリなどの着脱可能な記録媒体であり、画像データの記録または読み出しを行う。
表示装置７は、イメージセンサ３に結像され、画像信号処理回路８によって処理された画像データ、または記録装置６から読み出された画像データに基づく画像を表示する液晶などの表示装置である。

カメラ制御装置１２は、デジタルカメラ１の全体の制御を行う制御装置である。また、カメラ制御装置１２は、イメージセンサ制御装置１０と発光制御装置１１とを制御することによって、イメージセンサ３と、発光装置４とを協調制御する。

＜第１の実施形態＞
次に、本実施形態のデジタルカメラ１に搭載した第１の実施形態のイメージセンサ３について説明する。図２は、本第１の実施形態によるイメージセンサ３の概略構成を示した概観図である。図２において、イメージセンサ３は、画素チップ３１、画素信号処理チップ３２、チップ接続部３３、外部配線接続部３４から構成される。

画素チップ３１は、後述する光電変換部を含む画素が２次元状に配列され、入射した被写体光を電気信号に変換するチップである。画素チップ３１は、画素チップ３１内の信号、あるいは画素信号処理チップ３２から送信された信号によって駆動、制御される。そして、画素チップ３１は、変換した電気信号を画素信号処理チップ３２に送信する。
画素信号処理チップ３２は、画素チップ３１から送信されてきた電気信号の一時的な記憶（保持）や積分、電気信号に対する簡単な演算などの処理を行うチップである。また、画素信号処理チップ３２は、画素チップ３１を駆動、制御するための信号を画素チップ３１に送信する。

チップ接続部３３は、画素チップ３１と画素信号処理チップ３２とを電気的に接続するための接続部である。チップ接続部３３は、例えば、蒸着法、めっき法で作製されるバンプなどを用いる。なお、画素チップ３１と画素信号処理チップ３２との間に存在する空間には、接着剤などの絶縁部材を充填させてもよい。画素チップ３１と画素信号処理チップ３２とは、チップ接続部３３を介して信号の送受信を行う。

外部配線接続部３４は、イメージセンサ３と他のブロックを電気的に接続するための接続部である。外部配線接続部３４を介して、イメージセンサ３の入出力信号を、デジタルカメラ１内の他の構成要素（ブロック）と送受信する。例えば、イメージセンサ３を保護するためのパッケージ（図示せず）と、外部配線接続部３４とをワイヤで接続し、パッケージの外にイメージセンサ３の入出力信号を送受信する構成などが考えられる。

次に、本第１の実施形態の画素チップ３１について説明する。図３は、本第１の実施形態のイメージセンサ３内の画素チップ３１の概略構成を示した回路図である。図３において、画素チップ３１は、画素チップ垂直走査回路３１１、画素アレイ部３１２、単位画素３１３、画素信号線３１４、画素チップ垂直走査回路信号線３１５、画素リセット線３１６、画素転送線３１７、画素選択線３１８から構成される。なお、図３に示した画素チップ３１では、複数の単位画素３１３が、１０行１０列に２次元的に配置された画素アレイ部３１２の例を示している。この画素チップ３１の構成によって、後述する読み出しタイミングでの動作を行う。

なお、図３に示した画素チップ３１において、各符号の後に表す“（）：括弧”内の数字および記号は、画素チップ３１内に配置されている単位画素３１３に対応した行番号と列番号とを表す。そして、“（）：括弧”内の最初の数字は行番号、最後の数字は列番号を示す。例えば、２行３列目の単位画素３１３は、単位画素３１３（２，３）と表す。また、行番号または列番号のいずれか一方のみ、すなわち、同一の行番号または列番号を表す場合には、同一の行番号または列番号を数字で表し、同一ではない行番号または列番号を“＊：アスタリスク”で表す。例えば、３行目の画素リセット線３１６は、画素リセット線３１６（３，＊）と表す。また、行番号および列番号の両方を特定しない場合には、各符号の後の“（）：括弧”を表記しない。

画素チップ垂直走査回路３１１は、画素アレイ部３１２内のそれぞれの単位画素３１３を制御し、各単位画素３１３の画素信号を画素信号線３１４に出力させる。画素チップ垂直走査回路３１１は、制御信号線（画素リセット線３１６、画素転送線３１７、画素選択線３１８）に、単位画素３１３を制御するための制御信号を、画素アレイ部３１２に配置された単位画素３１３の行毎に出力する。

画素アレイ部３１２内のそれぞれの単位画素３１３は、リセットされたときのリセット信号、および入射した被写体光の受光量に応じた電気信号を、画素信号として画素信号線３１４に出力する。
画素信号線３１４および画素チップ垂直走査回路信号線３１５は、チップ接続部３３を介して画素信号処理チップ３２に接続される。画素チップ３１と画素信号処理チップ３２とは、画素信号線３１４および画素チップ垂直走査回路信号線３１５によって、画素チップ３１の駆動、制御に必要な各種信号、および画素チップ３１内のそれぞれの単位画素３１３が出力する画素信号の送受信を行う。

次に、本第１の実施形態の画素信号処理チップ３２について説明する。図４は、本第１の実施形態のイメージセンサ３内の画素信号処理チップ３２の概略構成を示した回路図である。図４において、画素信号処理チップ３２は、画素信号処理チップ垂直走査回路３２１、メモリアレイ部３２２、単位メモリ３２３、メモリ信号線３２４、画素信号処理チップ垂直信号線３２５、画素信号処理チップ列処理回路３２６、画素信号処理チップ水平走査回路３２７、画素信号処理チップ水平走査回路信号線３２８、イメージセンサ制御回路３２９、イメージセンサ制御回路信号線３２１０、メモリ選択線３２１１、第２のメモリホールド線３２１２、第２のメモリサンプリング線３２１３、第１のメモリホールド線３２１４、第１のメモリサンプリング線３２１５から構成される。なお、図４に示した画素信号処理チップ３２では、複数の単位メモリ３２３が、１０行１０列に２次元的に配置されたメモリアレイ部３２２の例を示している。この画素信号処理チップ３２の構成によって、後述する読み出しタイミングでの動作を行う。

なお、図４に示した画素信号処理チップ３２において、各符号の後に表す“（）：括弧”内の数字および記号は、画素信号処理チップ３２内に配置されている単位メモリ３２３に対応した行番号と列番号とを表し、その表し方は、図３に示した画素チップ３１と同様である。

画素信号処理チップ垂直走査回路３２１は、メモリアレイ部３２２内のそれぞれの単位メモリ３２３を制御し、各単位メモリ３２３のメモリ信号を画素信号処理チップ垂直信号線３２５に出力させる。画素信号処理チップ垂直走査回路３２１は、制御信号線（メモリ選択線３２１１、第２のメモリホールド線３２１２、第２のメモリサンプリング線３２１３、第１のメモリホールド線３２１４、第１のメモリサンプリング線３２１５）に、単位メモリ３２３を制御するための制御信号を、メモリアレイ部３２２に配置された単位メモリ３２３の行毎に出力する。

メモリアレイ部３２２内のそれぞれの単位メモリ３２３には、画素チップ３１に備えた画素アレイ部３１２内のそれぞれの単位画素３１３からチップ接続部３３を介してメモリ信号線３２４に送信された画素信号が入力される。そして、それぞれの単位メモリ３２３は、入力された画素信号に応じた電気信号を、メモリ信号として画素信号処理チップ垂直信号線３２５に出力する。

画素信号処理チップ列処理回路３２６は、単位メモリ３２３から送信されたメモリ信号に対する処理を行う。画素信号処理チップ列処理回路３２６によるメモリ信号に対する処理では、イメージセンサ制御回路３２９から入力されたクランプパルスΦＣＬおよびサンプルホールドパルスΦＳＨに基づいて、信号の減算（差分処理）が行われる。さらに、画素信号処理チップ列処理回路３２６による処理には、信号の増幅、比較などの処理が含まれる。また、画素信号処理チップ列処理回路３２６は、画素信号処理チップ垂直信号線３２５に接続される電流源負荷を含んでいる。

画素信号処理チップ水平走査回路３２７は、イメージセンサ制御回路３２９から入力された水平走査パルスΦＨに基づいて、画素信号処理チップ列処理回路３２６から出力された処理後の信号を順次読み出す。

イメージセンサ制御回路３２９は、画素信号処理チップ垂直走査回路３２１、画素信号処理チップ列処理回路３２６、画素信号処理チップ水平走査回路３２７、および画素チップ３１内の画素チップ垂直走査回路３１１を制御する。

メモリ信号線３２４およびイメージセンサ制御回路信号線３２１０は、チップ接続部３３を介して画素チップ３１に接続される。画素チップ３１と画素信号処理チップ３２とは、メモリ信号線３２４およびイメージセンサ制御回路信号線３２１０によって、画素チップ３１の駆動、制御に必要な各種信号、および画素チップ３１内のそれぞれの単位画素３１３が出力する画素信号の送受信を行う。

このイメージセンサ制御回路３２９、画素信号処理チップ垂直走査回路３２１、画素信号処理チップ列処理回路３２６、画素信号処理チップ水平走査回路３２７、および画素チップ垂直走査回路３１１による制御によって、イメージセンサ３は、入射した被写体光の画像信号を出力する。

次に、本第１の実施形態のイメージセンサ３内の画素チップ３１に備えた単位画素３１３について説明する。図５は、本第１の実施形態のイメージセンサ３に備えた画素チップ３１内の単位画素３１３の概略構成を示した回路図である。単位画素３１３は、入射した光を電気信号に変換し、画素信号線３１４に出力する回路である。単位画素３１３は、それぞれ、フォトダイオードＰＤ、画素電荷蓄積部ＦＤ、画素転送トランジスタＰＭ１、画素リセットトランジスタＰＭ２、画素増幅トランジスタＰＭ３、画素選択トランジスタＰＭ４から構成される。

画素電荷蓄積部ＦＤは、画素増幅トランジスタＰＭ３のゲート端子に接続されたノードに付随する容量であり、図５に示した単位画素３１３の概略構成においては、キャパシタの記号で示す。図５に示した単位画素３１３の概略構成は、従来のイメージセンサの単位画素と同様の構成である。

フォトダイオードＰＤは、入射した光を光電変換して信号電荷を発生する光電変換部（光電変換素子）である。
画素電荷蓄積部ＦＤは、信号電荷を蓄積する容量である。
画素転送トランジスタＰＭ１は、画素チップ垂直走査回路３１１から入力された画素転送パルスΦＰＴに基づいて、フォトダイオードＰＤが発生した信号電荷を、画素増幅トランジスタＰＭ３のゲート端子に接続された画素電荷蓄積部ＦＤに転送する。画素転送トランジスタＰＭ１によって転送された信号電荷は、画素電荷蓄積部ＦＤに蓄積される。
画素増幅トランジスタＰＭ３は、画素電荷蓄積部ＦＤに蓄積された信号電荷に応じた電圧を出力する。

画素リセットトランジスタＰＭ２は、画素チップ垂直走査回路３１１から入力される画素リセットパルスΦＰＲに基づいて、画素電荷蓄積部ＦＤを電源電位ＶＤＤＰにリセットする。
画素選択トランジスタＰＭ４は、画素チップ垂直走査回路３１１から入力された画素選択パルスΦＰＳに基づいて、画素増幅トランジスタＰＭ３が出力した電圧を、単位画素３１３が出力する画素信号として画素信号線３１４に出力する。
画素信号線３１４は、チップ接続部３３に接続される。

次に、本第１の実施形態のイメージセンサ３内の画素信号処理チップ３２に備えた単位メモリ３２３について説明する。図６は、本第１の実施形態のイメージセンサ３に備えた画素信号処理チップ３２内の単位メモリ３２３の概略構成を示した回路図である。単位メモリ３２３は、メモリ信号線３２４から入力された信号を保持し、さらに積分して、画素信号処理チップ垂直信号線３２５に出力する回路である。単位メモリ３２３は、それぞれ、第１のメモリ結合容量ＣＣ１、第１のメモリ電荷蓄積部ＣＦ１、第１の信号増幅回路Ａｍｐ１、第２のメモリ結合容量ＣＣ２、第２のメモリ電荷蓄積部ＣＦ２、第２の信号増幅回路Ａｍｐ２、第１のスイッチＳＷ１、第２のスイッチＳＷ２、第３のスイッチＳＷ３、第４のスイッチＳＷ４、第５のスイッチＳＷ５、第６のスイッチＳＷ６、メモリ選択スイッチＳＷ７、メモリ電流負荷ＣＳから構成される。

第１のメモリ電荷蓄積部ＣＦ１は、一方が第１の増幅回路Ａｍｐ１の出力に接続され、もう一方が第１の増幅回路Ａｍｐ１の負の入力側に接続された容量であり、図６に示した単位メモリ３２３の概略構成においては、キャパシタの記号で示す。
第１のメモリ結合容量ＣＣ１は、一方がメモリ信号線３２４に接続され、もう一方が第１の増幅回路Ａｍｐ１の負の入力に接続された容量である。
第１の増幅回路Ａｍｐ１は、出力が第３のスイッチＳＷ３に接続され、正の入力がグラウンドに接続され、負の入力が第１のメモリ結合容量ＣＣ１に接続された増幅回路である。
第１のスイッチＳＷ１は、一方がグラウンドに接続され、もう一方が第１のメモリ結合容量ＣＣ１に接続されたスイッチである。
第２のスイッチＳＷ２は、一方が第１の増幅回路Ａｍｐ１の負の入力に接続され、もう一方が第１の増幅回路Ａｍｐ１の出力に接続されたスイッチである。
単位メモリ３２３では、第１のメモリ電荷蓄積部ＣＦ１と、第１のメモリ結合容量ＣＣ１と、第１の増幅回路Ａｍｐ１と、第１のスイッチＳＷ１と、第２のスイッチＳＷ２とによって、ＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ：相関二重サンプリング）回路を構成している。

第２のメモリ電荷蓄積部ＣＦ２は、一方が第１の増幅回路Ａｍｐ２の出力に接続され、もう一方が第２の増幅回路Ａｍｐ２の負の入力側に接続された容量であり、図６に示した単位メモリ３２３の概略構成においては、キャパシタの記号で示す。
第２のメモリ結合容量ＣＣ２は、一方が第３のスイッチＳＷ３に接続され、もう一方が第５のスイッチＳＷ５に接続された容量である。
第２の増幅回路Ａｍｐ２は、出力がメモリ選択スイッチＳＷ７に接続され、正の入力がグラウンドに接続され、負の入力が第６のスイッチＳＷ６に接続された増幅回路である。
第３のスイッチＳＷ３は、一方が第１の増幅回路Ａｍｐ１の出力に接続され、もう一方が第２のメモリ結合容量ＣＣ２に接続されたスイッチである。
第４のスイッチＳＷ４は、一方が第２のメモリ結合容量ＣＣ２に接続され、もう一方がグラウンドに接続されたスイッチである。
第５のスイッチＳＷ５は、一方が第２のメモリ結合容量ＣＣ２に接続され、もう一方がグラウンドに接続されたスイッチである。
第６のスイッチＳＷ６は、一方第２のメモリ結合容量ＣＣ２に接続され、もう一方が第２の増幅回路Ａｍｐ２の負の入力に接続されたスイッチである。
単位メモリ３２３では、第２のメモリ電荷蓄積部ＣＦ２と、第２のメモリ結合容量ＣＣ２と、第２の増幅回路Ａｍｐ２と、第３のスイッチＳＷ３と、第４のスイッチＳＷ４と、第５のスイッチＳＷ５と、第６のスイッチＳＷ６とによって、積分回路を構成している。

メモリ選択スイッチＳＷ７は、一方が第２の増幅回路Ａｍｐ２の出力に接続され、もう一方が画素信号処理チップ垂直信号線３２５に接続されたスイッチである。
メモリ電流負荷ＣＳは、一方がメモリ信号線３２４に接続され、もう一方が画素信号処理チップ３２のグラウンドに接続される電流源である。メモリ電流負荷ＣＳは、チップ接続部３３に接続された信号線を一定の電流で駆動する。メモリ信号線３２４は、チップ接続部３３に接続される。なお、メモリ電流負荷ＣＳは、一方が画素チップ３１の画素信号線３１４に接続され、もう一方が画素チップ３１のグラウンドに接続される構成でもよい。

ここで、単位メモリ３２３の動作について説明する。ＣＤＳ回路において、第１のスイッチＳＷ１は、画素信号処理チップ垂直走査回路３２１から入力された第１のメモリサンプリングパルスΦＭＳａ１が“Ｈｉｇｈ”レベルのとき導通するように制御される。また、第２のスイッチＳＷ２は、画素信号処理チップ垂直走査回路３２１から入力された第１のメモリホールドパルスΦＭＨ１が“Ｈｉｇｈ”レベルのとき導通するように制御される。

ＣＤＳ回路の動作において、画素信号処理チップ垂直走査回路３２１は、チップ接続部３３を介してメモリ信号線３２４に送信された単位画素３１３が出力した画素信号がリセットレベルのとき、第１のメモリサンプリングパルスΦＭｓａ１を“Ｈｉｇｈ”レベルにして、サンプリング動作を開始させる。その後、画素信号処理チップ垂直走査回路３２１は、メモリ信号線３２４に送信された画素信号が信号レベルのとき、第１のメモリホールドパルスΦＭＨ１を“Ｈｉｇｈ”レベルにして、ホールド動作を開始させる。これにより、単位画素３１３が出力した画素信号のリセットレベルと信号レベルの差の電圧が、第１の増幅回路Ａｍｐ１、つまり、ＣＤＳ回路から出力される。

また、積分回路において、第３のスイッチＳＷ３および第５のスイッチＳＷ５は、画素信号処理チップ垂直走査回路３２１から入力された第２のメモリサンプリングパルスΦＭＳａ２が“Ｈｉｇｈ”レベルのとき導通するように制御される。また、第４のスイッチＳＷ４および第６のスイッチＳＷ６は、画素信号処理チップ垂直走査回路３２１から入力された第２のメモリホールドパルスΦＭＨ２が“Ｈｉｇｈ”レベルのとき導通するように制御される。

積分回路の動作において、画素信号処理チップ垂直走査回路３２１は、メモリ信号線３２４に送信された画素信号がリセットレベルのとき、第２のメモリサンプリングパルスΦＭＳａ２を“Ｈｉｇｈ”レベルにして、サンプリング動作を開始させる。その後、画素信号処理チップ垂直走査回路３２１は、メモリ信号線３２４に送信された画素信号が信号レベルのとき、第２のメモリホールドパルスΦＭＨ２を“Ｈｉｇｈ”レベルにして、ホールド動作を開始させる。これにより、ＣＤＳ回路から出力された、画素信号のリセットレベルと信号レベルの差の電圧が、第２のメモリホールドパルスΦＭＨ２が“Ｈｉｇｈ”レベルのタイミングで、第２のメモリ電荷蓄積部ＣＦ２に積分される。

このように、画素信号処理チップ垂直走査回路３２１は、ＣＤＳ回路によるサンプリング動作およびホールド動作と、積分回路による積分動作（サンプリング動作およびホールド動作）と、を交互に行うことによって、第２のメモリホールドパルスΦＭＨ２が“Ｈｉｇｈ”レベルになった時刻でのレベル差の電圧を、積分回路に積分させる。

また、単位メモリ３２３において、メモリ選択スイッチＳＷ７は、画素信号処理チップ垂直走査回路３２１から入力されたメモリ選択パルスΦＭＳが“Ｈｉｇｈ”レベルのとき導通するように制御される。
画素信号処理チップ垂直走査回路３２１は、積分回路による任意の回数の積分が終了したのち、メモリ選択パルスΦＭＳを“Ｈｉｇｈ”レベルにして、積分回路が積分したレベル差の電圧を、画素信号処理チップ垂直信号線３２５に出力する。このようにして、画素信号処理チップ垂直走査回路３２１は、単位メモリ３２３が出力するメモリ信号を、画素信号処理チップ列処理回路３２６に送信する。

本第１の実施形態のイメージセンサ３では、上述したように、画素チップ３１内のそれぞれの単位画素３１３に備えたフォトダイオードＰＤが、入射した被写体光に応じて発生した信号電荷に基づいた画素信号を、チップ接続部３３を介して画素信号処理チップ３２に出力する。そして、画素信号処理チップ３２は、画素チップ３１から入力された画素信号を一時的に記憶（保持）しながら積分したメモリ信号に対して、さらに差分処理などの処理を行って、順次出力する。

なお、図２〜図４に示したように、イメージセンサ３は、画素アレイ部３１２内のそれぞれの単位画素３１３と、メモリアレイ部３２２内のそれぞれの単位メモリ３２３とが、対応するそれぞれのチップ接続部３３を介して接続されている。すなわち、イメージセンサ３は、１画素毎にチップ接続部３３を備えた構成である。しかし、イメージセンサ３の構成は、図２〜図４に示したイメージセンサ３の構成に限定されるものではなく、予め定めた数の画素毎にチップ接続部３３を備えた構成とすることもできる。

次に、本第１の実施形態のイメージセンサ３の動作シーケンスについて説明する。図７は、本第１の実施形態のイメージセンサ３において長時間露光を行う動作シーケンスの概略を示したシーケンス図である。図７に示した長時間露光の動作シーケンスでは、長時間露光を２回に分けて行う場合の一例を示している。

図７において、横軸ｔは時間を示し、縦軸ｒｏｗはイメージセンサ３の行を示している。そして、シーケンス１００１は全画素同時リセット動作を示し、シーケンス１００２および１００３は全画素同時転送動作を示し、シーケンス１００４は全画素読み出し動作を示している。また、第１の分割露光期間１００５は、全画素同時リセット動作から全画素同時転送動作までの１回目の露光期間を示し、第２の分割露光期間１００６は、全画素同時転送動作から全画素同時転送動作までの２回目の露光期間を示している。図７に示した長時間露光の動作シーケンスでは、第１の分割露光期間１００５と第２の分割露光期間１００６とを合わせた露光期間が、長時間露光における全露光期間１００７である。なお、全露光期間１００７は、フォトダイオードＰＤに１回で信号電荷を発生させると、暗電流による画素欠陥が生じてしまう蓄積時間（露光時間）であるが、第１の分割露光期間１００５および第２の分割露光期間１００６のそれぞれは、暗電流による画素欠陥が生じない蓄積時間である。

イメージセンサ３の長時間露光の動作シーケンスでは、まず、シーケンス１００１に示した全画素同時リセット動作を行う。シーケンス１００１の全画素同時リセット動作では、画素チップ３１において、画素チップ３１に備えた全ての単位画素３１３内のフォトダイオードＰＤおよび電荷蓄積部ＦＤに蓄積された信号電荷を同時に排出（リセット）する。より具体的には、画素チップ垂直走査回路３１１は、画素リセットパルスΦＰＲおよび画素転送パルスΦＰＴを“Ｈｉｇｈ”レベルにすることにより、単位画素３１３の画素リセットトランジスタＰＭ２および画素転送トランジスタＰＭ１をＯＮ状態にする。これにより、単位画素３１３内のフォトダイオードＰＤおよび電荷蓄積部ＦＤをリセットする。その後、画素チップ垂直走査回路３１１は、画素リセットパルスΦＰＲおよび画素転送パルスΦＰＴを“Ｌｏｗ”レベルにすることにより、単位画素３１３の画素リセットトランジスタＰＭ２および画素転送トランジスタＰＭ１をＯＦＦ状態にし、フォトダイオードＰＤおよび電荷蓄積部ＦＤのリセットを終了する。

また、シーケンス１００１の全画素同時リセット動作では、画素信号処理チップ３２において、画素信号処理チップ３２に備えた全ての単位メモリ３２３内の第２のメモリ結合容量ＣＣ２および第２のメモリ電荷蓄積部ＣＦ２に蓄積された電荷を同時に排出（リセット）する。より具体的には、画素信号処理チップ垂直走査回路３２１は、第２のメモリサンプリングパルスΦＭＳａ２を“Ｈｉｇｈ”レベルにすることにより、単位メモリ３２３の第３のスイッチＳＷ３および第５のスイッチＳＷ５を導通させる。また、第２のメモリホールドパルスΦＭＨ２を“Ｈｉｇｈ”レベルにすることにより、単位メモリ３２３の第４のスイッチＳＷ４および第６のスイッチＳＷ６を導通させる。また、メモリ選択パルスΦＭＳを“Ｈｉｇｈ”レベルにすることにより、第７のスイッチＳＷ７を導通させる。画素信号処理チップ垂直信号線３２５は、予め画素信号処理チップ列処理回路３２６によってグラウンドに接続されるようにしておく。これにより、単位メモリ３２３内の第２のメモリ結合容量ＣＣ２および第２のメモリ電荷蓄積部ＣＦ２をリセットする。また、第１のメモリサンプリングパルスΦＭＳａ１、第１のメモリホールドパルスΦＭＨ１を“Ｈｉｇｈ”レベルにすることにより、単位メモリ３２３の第１のスイッチＳＷ１および第２のスイッチＳＷ２を導通させる。これにより、単位メモリ３２３内の第１のメモリ結合容量ＣＣ１および第１のメモリ電荷蓄積部ＣＦ１をリセットする。

続いて、予め定めた第１の分割露光期間１００５が経過したときに、シーケンス１００２に示した全画素同時転送動作を行う。シーケンス１００２の全画素同時転送動作では、画素チップ３１において、それぞれの単位画素３１３内のフォトダイオードＰＤが発生した信号電荷を、それぞれの画素電荷蓄積部ＦＤに同時に転送することによって、それぞれの単位画素３１３が出力する画素信号を単位メモリ３２３に送信する。より具体的には、画素チップ垂直走査回路３１１は、画素転送パルスΦＰＴを“Ｈｉｇｈ”レベルにすることにより、単位画素３１３の画素転送トランジスタＰＭ１をＯＮ状態にする。これにより、単位画素３１３内のフォトダイオードＰＤが発生した信号電荷が画素電荷蓄積部ＦＤに転送され、保持される。そして、画素チップ垂直走査回路３１１は、画素転送パルスΦＰＴを“Ｌｏｗ”レベルにすることにより、単位画素３１３の画素転送トランジスタＰＭ１をＯＦＦ状態にする。これにより、フォトダイオードＰＤは、信号電荷の発生を再開する。また、画素チップ垂直走査回路３１１は、画素選択パルスΦＰＳを“Ｈｉｇｈ”レベルにする。これにより、画素増幅トランジスタＰＭ３が出力する画素電荷蓄積部ＦＤに蓄積された信号電荷に応じた電圧が、画素信号線３１４に出力され、チップ接続部３３を介して単位メモリ３２３のメモリ信号線３２４に送信される。

そして、シーケンス１００２の全画素同時転送動作では、画素信号処理チップ３２において、それぞれの単位画素３１３から転送されたそれぞれの画素信号に対して、それぞれの単位メモリ３２３内のＣＤＳ回路がＣＤＳ処理を行い、ＣＤＳ処理した電圧を、それぞれの単位メモリ３２３内の積分回路の第２のメモリ電荷蓄積部ＣＦ２に保持する。

続いて、予め定めた第２の分割露光期間１００６が経過したときに、シーケンス１００３に示した全画素同時転送動作を行う。シーケンス１００３の全画素同時転送動作では、画素チップ３１において、シーケンス１００２の全画素同時転送動作と同様に、それぞれの単位画素３１３内のフォトダイオードＰＤが発生した信号電荷を、それぞれの画素電荷蓄積部ＦＤに同時に転送し、それぞれの単位画素３１３が出力する画素信号を単位メモリ３２３に送信する。そして、画素信号処理チップ３２において、それぞれの単位画素３１３から転送されたそれぞれの画素信号をＣＤＳ処理した電圧を、シーケンス１００２においてすでに第２のメモリ電荷蓄積部ＣＦ２に保持していた電圧に積分して、それぞれの単位メモリ３２３内の第２のメモリ電荷蓄積部ＣＦ２に保持する。

このようにして、長時間露光の動作シーケンスでは、第１の分割露光期間１００５および第２の分割露光期間１００６のそれぞれの露光期間で、単位画素３１３内に備えたフォトダイオードＰＤが発生した信号電荷による出力を、順次、チップ接続部３３を介して単位メモリ３２３に送信する。そして、単位画素３１３から送信された信号を、単位メモリ３２３内に備えた対応する積分回路で順次積分することにより、第１の分割露光期間１００５と第２の分割露光期間１００６とを合わせた全露光期間１００７で、それぞれの単位画素３１３内のフォトダイオードＰＤが発生した信号電荷に応じたメモリ信号が、単位メモリ３２３に保持される。

その後、シーケンス１００４に示した全画素読み出し動作を行う。シーケンス１００４の全画素読み出し動作では、画素信号処理チップ３２において、シーケンス１００２および１００３によってそれぞれの単位メモリ３２３が積分したメモリ信号を、画素信号処理チップ垂直信号線３２５に順次出力する。これにより、全露光期間１００７でそれぞれの単位画素３１３内のフォトダイオードＰＤが発生した信号電荷に応じたメモリ信号が、画素信号処理チップ列処理回路３２６に順次送信される。さらに、画素信号処理チップ３２において、単位メモリ３２３から送信されたそれぞれのメモリ信号に対して画素信号処理チップ列処理回路３２６が順次差分処理を行った信号を、イメージセンサ３が出力する画像信号として順次出力する。

上記に述べたように、本第１の実施形態のイメージセンサ３では、長時間露光におけるフォトダイオードの光量の供給を、暗電流による画素欠陥が生じない複数回の露光期間（本第１の実施形態においては、第１の分割露光期間１００５と第２の分割露光期間１００６との２回）に分けて行う。そして、それぞれの露光期間で得た画素信号を積分して、最終的な画素信号（メモリ信号）とする。これにより、本第１の実施形態のイメージセンサ３では、暗電流よる画素欠陥の影響を低減することができる。すなわち、本第１の実施形態のイメージセンサ３では、１回の露光期間を、予め暗電流による画素欠陥が生じない蓄積時間（露光時間）に設定し、長時間露光における全露光期間を、設定した蓄積時間で分割することによって、暗電流よる画素欠陥の影響が周辺に及んだ大きな欠陥の発生を抑えることができる。

なお、長時間露光における全露光期間の分割は、例えば、イメージセンサ制御回路３２９が、予め設定した露光期間で分割する方法が考えられるが、例えば、デジタルカメラ１のイメージセンサ制御装置１０が分割する方法や、カメラ制御装置１２が分割した露光期間となるようにイメージセンサ制御装置１０を制御する方法なども考えられる。また、予め設定した露光期間は、イメージセンサ３の温度に基づいて変更することもできる。

＜第２の実施形態＞
次に、本実施形態のデジタルカメラ１に搭載した第２の実施形態のイメージセンサ３について説明する。なお、本第２の実施形態のイメージセンサ３は、温度に基づいて露光期間を変更することができるイメージセンサである。本第２の実施形態のイメージセンサ３では、図３に示した第１実施形態のイメージセンサ３における画素チップ３１が変更されている。本第２の実施形態のイメージセンサ３におけるその他の構成要素や動作シーケンスは、第１の実施形態のイメージセンサ３と同様である。従って、本第２の実施形態のイメージセンサ３の構成要素において、第１の実施形態のイメージセンサ３と異なる構成要素のみを説明し、第１の実施形態のイメージセンサ３と同様の構成要素には、同一の符号を付加して詳細な説明は省略する。

図８は、本第２の実施形態のイメージセンサ３内の画素チップの概略構成を示した回路図である。図８において、画素チップ３５は、画素チップ垂直走査回路３１１、画素アレイ部３１２、単位画素３１３、画素信号線３１４、画素チップ垂直走査回路信号線３１５、画素リセット線３１６、画素転送線３１７、画素選択線３１８、温度センサ３１９から構成される。なお、図８に示した画素チップ３５でも、図３に示した画素チップ３１と同様に、複数の単位画素３１３が、１０行１０列に２次元的に配置された画素アレイ部３１２の例を示している。この画素チップ３５の構成によって、上述した第１の実施形態と同様の読み出しタイミングでの動作を行う。

図８を見てわかるように、画素チップ３５は、図３に示した画素チップ３１に温度センサ３１９が追加された構成である。温度センサ３１９は、画素チップ３５の温度を計測する。温度センサ３１９が計測した温度は、電気信号として出力され、チップ接続部３３を介して画素信号処理チップ３２内のイメージセンサ制御回路３２９に送信される。

本第２の実施形態のイメージセンサ３では、イメージセンサ制御回路３２９が、温度センサ３１９から送信されてきた画素チップ３５の温度に基づいて、暗電流による画素欠陥が生じない１回の露光期間（例えば、図７に示した第１の実施形態で説明した第１の分割露光期間１００５や第２の分割露光期間１００６）を決定する。例えば、温度センサ３１９から送信されてきた画素チップ３５の温度が高い場合には、１回の露光期間を短い蓄積時間にする。そして、イメージセンサ制御回路３２９は、長時間露光における全露光期間を、決定した露光期間で複数回に分割し、分割したそれぞれの露光期間における画素信号処理チップ垂直走査回路３２１、画素信号処理チップ列処理回路３２６、画素信号処理チップ水平走査回路３２７、および画素チップ３１内の画素チップ垂直走査回路３１１の動作を制御する。

なお、温度センサ３１９が計測した画素チップ３５の温度と露光期間との関係は、本第２の実施形態のイメージセンサ３の工場出荷時などに、予めイメージセンサ制御回路３２９に設定されている。

上記に述べたように、本第２の実施形態のイメージセンサ３では、温度センサ３１９が計測した画素チップ３５の温度に基づいて、暗電流による画素欠陥が生じない１回の露光期間を決定する。そして、長時間露光におけるフォトダイオードの光量の供給を、決定した露光期間の複数回の露光に分けて行い、それぞれの露光期間で得た画素信号を積分して、最終的な画素信号（メモリ信号）とする。これにより、本第２の実施形態のイメージセンサ３でも、第１の実施形態のイメージセンサ３と同様に、暗電流よる画素欠陥の影響が周辺に及んだ大きな欠陥の発生を抑えることができる。

さらに、本第２の実施形態のイメージセンサ３では、温度センサ３１９が計測した画素チップ３５の温度に基づいて、１回の露光期間を最適な蓄積時間にすることができる。これにより、本第２の実施形態のイメージセンサ３では、１枚の画像を取得する際の全画素同時転送動作の回数を適切な回数にすることができ、全画素同時転送動作におけるイメージセンサ３の消費電力を、第１の実施形態のイメージセンサ３よりも低減することができる可能性がある。

なお、本第２の実施形態のイメージセンサ３では、温度センサ３１９が計測した画素チップ３５の温度をイメージセンサ制御回路３２９に送信し、イメージセンサ制御回路３２９が１回の露光期間を決定する場合について説明した。しかし、温度センサ３１９が計測した画素チップ３５の温度を、例えば、デジタルカメラ１のイメージセンサ制御装置１０やカメラ制御装置１２が取得し、取得した画素チップ３５の温度に基づいて、イメージセンサ制御装置１０やカメラ制御装置１２が１回の露光期間を決定する構成にすることもできる。

上記に述べたように、本発明を実施するための形態によれば、長時間露光におけるフォトダイオードの光量の供給を、暗電流による画素欠陥が生じない露光期間で、複数回に分けて行い、それぞれの露光期間で得た画素信号を積分して、最終的な画素信号とする。これにより、複数枚のチップを接続することによって構成される固体撮像装置において、長時間露光を行う場合でも、暗電流よる画素欠陥の影響が周辺に及んだ大きな欠陥が発生しない良好な画像を取得することができる。

なお、本実施形態においては、長時間露光を２回に分けて行う場合について説明した。しかし、長時間露光の露光期間を分割する回数は、本発明を実施するための形態に限定されるものではなく、例えば、長時間露光の露光期間をさらに分割して、３回や４回などに分けて行うこともできる。また、長時間露光のみではなく、例えば、画素チップの温度が高いと判定される場合には、通常の露光においても、本発明の考え方を適用することができる。

なお、本実施形態においては、単位メモリ３２３内に第１の増幅回路Ａｍｐ１を含む構成のＣＤＳ回路を備えた場合について説明したが、単位メモリ３２３の構成は、本発明を実施するための形態に限定されるものではない。例えば、単位メモリ内に、図６に示した単位メモリ３２３と異なる構成のＣＤＳ回路を備えることや、単位メモリ内にＣＤＳ回路を備えない構成にすることもできる。

また、本発明における回路構成および駆動方法の具体的な構成は、本発明を実施するための形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更をすることができる。例えば、単位画素や単位メモリの構成要素や駆動方法が変更された場合においても、変更された単位画素や単位メモリの構成要素や回路構成に応じて駆動方法を変更することによって対応することができる。また、例えば、分割露光期間の分割数、画素数、動作シーケンス、各単位画素に対応する単位メモリの数、単位メモリに含まれる増幅回路の数、各単位画素や単位メモリに使用される増幅回路などの素子の共有数、共有手段などは、適宜変更して対応することができる。

また、単位画素や単位メモリの行方向および列方向の配置は、本発明を実施するための形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において単位画素や単位メモリを配置する行方向および列方向の数を変更することができる。

以上、本発明の実施形態について、図面を参照して説明してきたが、具体的な構成はこの実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲においての種々の変更も含まれる。

また、本発明の実施形態に係る固体撮像装置は、２枚の基板が接続部により接続されていてもよいし、３枚以上の基板が接続部で接続されていてもよい。３枚以上の基板が接続部で接続される固体撮像装置の場合、そのうちの２枚が請求項に係る第１の基板と第２の基板に相当する。

１・・・デジタルカメラ（撮像装置）
２・・・レンズユニット部
３・・・イメージセンサ（固体撮像装置）
４・・・発光装置
５・・・メモリ
６・・・記録装置
７・・・表示装置
８・・・画像信号処理回路
９・・・レンズ制御装置
１０・・・イメージセンサ制御装置（信号供給回数制御部）
１１・・・発光制御装置
１２・・・カメラ制御装置（信号供給回数制御部）
３１・・・画素チップ（第１の基板）
３２・・・画素信号処理チップ（第２の基板）
３３・・・チップ接続部（接続部）
３４・・・外部配線接続部
３１１・・・画素チップ垂直走査回路（信号供給回数制御部）
３１２・・・画素アレイ部（画素部）
３１３・・・単位画素（画素）
３１４・・・画素信号線（信号線）
３１５・・・画素チップ垂直走査回路信号線
３１６・・・画素リセット線
３１７・・・画素転送線
３１８・・・画素選択線
３２１・・・画素信号処理チップ垂直走査回路（信号供給回数制御部）
３２２・・・メモリアレイ部（画素部）
３２３・・・単位メモリ（画素）
３２４・・・メモリ信号線（信号線）
３２５・・・画素信号処理チップ垂直信号線（信号出力部）
３２６・・・画素信号処理チップ列処理回路
３２７・・・画素信号処理チップ水平走査回路
３２８・・・画素信号処理チップ水平走査回路信号線
３２９・・・イメージセンサ制御回路（信号供給回数制御部）
３２１０・・・イメージセンサ制御回路信号線
３２１１・・・メモリ選択線
３２１２・・・第２のメモリホールド線
３２１３・・・第２のメモリサンプリング線
３２１４・・・第１のメモリホールド線
３２１５・・・第１のメモリサンプリング線
ＰＤ・・・フォトダイオード（画素，光電変換素子）
ＦＤ・・・画素電荷蓄積部（画素，信号電荷蓄積部）
ＰＭ１・・・画素転送トランジスタ（画素，転送部）
ＰＭ２・・・画素リセットトランジスタ（画素，リセット部）
ＰＭ３・・・画素増幅トランジスタ（画素，増幅部）
ＰＭ４・・・画素選択トランジスタ（画素）
ＣＣ１・・・第１のメモリ結合容量
ＣＦ１・・・第１のメモリ電荷蓄積部
Ａｍｐ１・・・第１の信号増幅回路
ＣＣ２・・・第２のメモリ結合容量（信号積分部，画素信号蓄積部）
ＣＦ２・・・第２のメモリ電荷蓄積部（信号積分部，積分蓄積部）
Ａｍｐ２・・・第２の信号増幅回路（信号積分部，画素信号増幅部）
ＳＷ１・・・第１のスイッチ
ＳＷ２・・・第２のスイッチ
ＳＷ３・・・第３のスイッチ（信号積分部）
ＳＷ４・・・第４のスイッチ（信号積分部）
ＳＷ５・・・第５のスイッチ（信号積分部）
ＳＷ６・・・第６のスイッチ（信号積分部）
ＳＷ７・・・メモリ選択スイッチ（信号出力部）
ＣＳ・・・メモリ電流負荷（電流源負荷）
３１９・・・温度センサ（温度検出部）

Claims (8)

1. 第１の基板と第２の基板とを電気的に接続する接続部によって、前記第１の基板と前記第２の基板とを電気的に接続する固体撮像装置であって、
   当該固体撮像装置が有する画素部は、
   前記第１の基板に含まれ、入射光を信号電荷に変換し蓄積する光電変換素子を具備する画素と、
   前記光電変換素子で発生した前記信号電荷に応じた画素信号を、前記接続部を介して前記第２の基板に供給する信号線と、
   前記第２の基板に含まれ、前記信号線を経由して供給された前記画素信号を積分する信号積分部と、
   前記信号積分部によって積分された前記画素信号を、該画素部からの出力信号として出力する信号出力部と、
   を備えることを特徴とする固体撮像装置。
2. 前記光電変換素子によって前記信号電荷を発生させる時間および回数を制御し、該制御に応じて前記画素が発生したそれぞれの前記画素信号を、前記信号線に順次供給させる信号供給回数制御部、
   をさらに備える、
   ことを特徴とする請求項１に記載の固体撮像装置。
3. 前記第１の基板の温度を検出する温度検出部、
   をさらに備え、
   前記信号供給回数制御部は、
   前記温度検出部が検出した前記第１の基板の温度に基づいて、前記時間および前記回数を決定し、該決定した時間で前記光電変換素子が発生した前記信号電荷に応じた画素信号を、該決定した回数だけ前記信号線に供給させる、
   ことを特徴とする請求項２に記載の固体撮像装置。
4. 前記信号線には、電流源負荷が接続されている、
   ことを特徴とする請求項１から請求項３のいずれか１の項に記載の固体撮像装置。
5. 前記画素は、
   前記光電変換素子が発生した前記信号電荷を蓄積する信号電荷蓄積部と、
   前記信号電荷蓄積部に貯められた電荷をリセットするリセット部と、
   前記信号電荷蓄積部に前記信号電荷を転送する転送部と、
   前記信号電荷蓄積部に蓄積された電荷を増幅し、前記画素信号として出力する増幅部と、
   をさらに備える、
   ことを特徴とする請求項１から請求項４のいずれか１の項に記載の固体撮像装置。
6. 前記信号積分部は、
   前記画素信号を増幅した増幅画素信号を出力する画素信号増幅部と、
   前記画素信号増幅部の入力端子に挿入され、該信号積分部に供給された前記画素信号を一旦蓄積する画素信号蓄積部と、
   前記画素信号増幅部の出力端子と入力端子との間に挿入され、前記増幅画素信号を順次積分して蓄積する積分蓄積部と、
   を備える、
   ことを特徴とする請求項１から請求項５のいずれか１の項に記載の固体撮像装置。
7. 第１の基板と第２の基板とを電気的に接続する接続部によって、前記第１の基板と前記第２の基板とを電気的に接続する固体撮像装置の制御方法であって、
   当該固体撮像装置が有する画素部の前記第１の基板に含まれ、入射光を信号電荷に変換し蓄積する光電変換素子で発生した前記信号電荷に応じた画素信号を、前記接続部を介して前記第２の基板に供給する信号線に出力させるステップと、
   前記第２の基板に含まれる信号積分部に、前記信号線を経由して供給された前記画素信号を積分させるステップと、
   該画素部の信号出力部から、前記信号積分部によって積分された前記画素信号を出力信号として出力させるステップと、
   を含むことを特徴とする固体撮像装置の制御方法。
8. 第１の基板と第２の基板とを電気的に接続する接続部によって、前記第１の基板と前記第２の基板とを電気的に接続する撮像装置であって、
   当該撮像装置が有する画素部は、
   前記第１の基板に含まれ、入射光を信号電荷に変換し蓄積する光電変換素子を具備する画素と、
   前記光電変換素子で発生した前記信号電荷に応じた画素信号を、前記接続部を介して前記第２の基板に供給する信号線と、
   前記第２の基板に含まれ、前記信号線を経由して供給された前記画素信号を積分する信号積分部と、
   前記信号積分部によって積分された前記画素信号を、該画素部からの出力信号として出力する信号出力部と、
   を備えることを特徴とする撮像装置。

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