JP4816457B2 - 撮像装置及び撮像結果の出力方法 - Google Patents

撮像装置及び撮像結果の出力方法 Download PDF

Info

Publication number
JP4816457B2
JP4816457B2 JP2006531928A JP2006531928A JP4816457B2 JP 4816457 B2 JP4816457 B2 JP 4816457B2 JP 2006531928 A JP2006531928 A JP 2006531928A JP 2006531928 A JP2006531928 A JP 2006531928A JP 4816457 B2 JP4816457 B2 JP 4816457B2
Authority
JP
Japan
Prior art keywords
digital signal
analog
imaging
pixel
digital conversion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2006531928A
Other languages
English (en)
Other versions
JPWO2006025232A1 (ja
Inventor
誠司 小林
Original Assignee
ソニー株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to JP2004255747 priority Critical
Priority to JP2004255747 priority
Application filed by ソニー株式会社 filed Critical ソニー株式会社
Priority to PCT/JP2005/015301 priority patent/WO2006025232A1/ja
Priority to JP2006531928A priority patent/JP4816457B2/ja
Publication of JPWO2006025232A1 publication Critical patent/JPWO2006025232A1/ja
Application granted granted Critical
Publication of JP4816457B2 publication Critical patent/JP4816457B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04NPICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00Details of television systems
    • H04N5/30Transforming light or analogous information into electric information
    • H04N5/335Transforming light or analogous information into electric information using solid-state image sensors [SSIS]
    • H04N5/369SSIS architecture; Circuitry associated therewith
    • H04N5/374Addressed sensors, e.g. MOS or CMOS sensors
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04NPICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00Details of television systems
    • H04N5/30Transforming light or analogous information into electric information
    • H04N5/335Transforming light or analogous information into electric information using solid-state image sensors [SSIS]
    • H04N5/369SSIS architecture; Circuitry associated therewith
    • H04N5/374Addressed sensors, e.g. MOS or CMOS sensors
    • H04N5/3745Addressed sensors, e.g. MOS or CMOS sensors having additional components embedded within a pixel or connected to a group of pixels within a sensor matrix, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N5/37455Addressed sensors, e.g. MOS or CMOS sensors having additional components embedded within a pixel or connected to a group of pixels within a sensor matrix, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising A/D, V/T, V/F, I/T or I/F converters
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04NPICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00Details of television systems
    • H04N5/30Transforming light or analogous information into electric information
    • H04N5/335Transforming light or analogous information into electric information using solid-state image sensors [SSIS]
    • H04N5/369SSIS architecture; Circuitry associated therewith
    • H04N5/379Details of the architecture or circuitry being divided to different or multiple substrates, chips or circuit boards, e.g. stacked image sensors
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infra-red radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144Devices controlled by radiation
    • H01L27/146Imager structures
    • H01L27/14601Structural or functional details thereof
    • H01L27/14603Special geometry or disposition of pixel-elements, address-lines or gate-electrodes
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infra-red radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144Devices controlled by radiation
    • H01L27/146Imager structures
    • H01L27/14601Structural or functional details thereof
    • H01L27/14609Pixel-elements with integrated switching, control, storage or amplification elements
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infra-red radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144Devices controlled by radiation
    • H01L27/146Imager structures
    • H01L27/14601Structural or functional details thereof
    • H01L27/14625Optical elements or arrangements associated with the device
    • H01L27/14627Microlenses
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infra-red radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144Devices controlled by radiation
    • H01L27/146Imager structures
    • H01L27/14601Structural or functional details thereof
    • H01L27/14632Wafer-level processed structures
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infra-red radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144Devices controlled by radiation
    • H01L27/146Imager structures
    • H01L27/14601Structural or functional details thereof
    • H01L27/14634Assemblies, i.e. Hybrid structures
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infra-red radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144Devices controlled by radiation
    • H01L27/146Imager structures
    • H01L27/14643Photodiode arrays; MOS imagers
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Description

[発明の背景]
[技術分野]
本発明は、撮像装置及び撮像結果の出力方法に関し、例えばCMOS固体撮像素子による撮像装置に適用することができる。本発明は、半導体チップにおける撮像面とは逆側の面にアナログディジタル変換回路を設けることにより、撮像素子にアナログディジタル変換回路を設ける構成において、開口率の低下を有効に回避する。

従来、CMOS固体撮像素子は、種々の集積回路と一体に基板上に形成できることにより、これら一体化に係る構成が種々に提案されている。
これらの提案のうち例えば米国特許第5461425号明細書には、各画素毎に、ΔΣ変調による1ビットのアナログディジタル変換回路を設ける構成が開示されている。この構成では、2次元アレイ状に配置した画素を行毎に選択して出力信号線に接続し、この出力信号線より1ビットのディジタル信号による撮像結果を出力してフィルタにより8ビットの画像データに変換する。またこのようにして得られる画像データをマルチプレクサを介して1系統により出力する。これによりこの米国特許第5461425号明細書に開示の構成においては、画素を行単位でスキャンして撮像結果を出力するように構成されている。
また米国特許第6229133号明細書には、各画素毎に、積分型による1ビットのアナログディジタル変換回路を設け、各画素の撮像結果を周波数変換して出力する構成が開示されている。この構成では、光電変換された電荷をコンデンサに蓄積しながら、このコンデンサの端子電圧を基準電圧と比較し、この比較結果に基づいてこのコンデンサの端子電圧を初期化すると共に論理1の出力信号を出力する。これによりこの構成では、各画素への入射光量の増大により論理1の出力頻度を増大させて各画素の撮像結果を周波数変換し、この論理1による出力信号をフィルタにより処理して画像データを出力する。
このような各画素にアナログディジタル変換回路を設ける構成にあっては、その分、撮像素子の周辺回路に係る構成を簡略化することができる。
しかしながらこのようにして各画素毎にアナログディジタル変換回路を設ける構成にあっては、撮像素子の受光面に占める各画素の面積が低下し、これによりいわゆる開口率の低下により感度が低下する問題がある。これを改善するためには画素面積を大きくする必要があるが、アナログディジタル変換回路を含めた画素セルの面積が大きくなるために多画素化が困難になる問題がある。また開口率を確保するためには、アナログディジタル変換回路を高密度に作成することが必要になり、その分、撮像素子の製造が困難になる問題がある。
なおこの他にも、米国特許第5461425号明細書に開示の構成では、画素を行単位でスキャンして撮像結果を出力することにより、画素数が増大するとサンプリングレートを増大させることが困難になり、またさらに、フィルタ部において決められたタップ数でのフィルタ処理を行うため、所望するフレームレートを確保することが困難になる問題もある。また米国特許第6229133号明細書に開示の構成では、入射光量が低下した場合に、基準電圧に到達するまでの積分時間が長くなることにより、フレームレートを高速度化することが困難な問題もある。

本発明は以上の点を考慮してなされたもので、撮像素子にアナログディジタル変換回路を設ける構成において、開口率の低下を有効に回避することができる撮像装置及び撮像結果の出力方法を提案しようとするものである。
かかる課題を解決するため本発明は、マトリックス状に画素を配置した半導体チップによる撮像結果を出力する撮像装置に適用して、前記半導体チップは、一方の面に、前記画素が配置されて、XYアドレス制御により前記画素の撮像結果を他方の面の側に出力し、前記他方の面に、対応する前記画素の撮像結果をアナログディジタル変換処理してディジタル信号を出力するアナログディジタル変換回路が、前記画素に対応して形成される。
本発明の構成により、マトリックス状に画素を配置した半導体チップによる撮像結果を出力する撮像装置に適用して、前記半導体チップは、一方の面に、前記画素が配置されて、XYアドレス制御により前記画素の撮像結果を他方の面の側に出力し、前記他方の面に、対応する前記画素の撮像結果をアナログディジタル変換処理してディジタル信号を出力するアナログディジタル変換回路が、前記画素に対応して形成されることにより、アナログディジタル変換回路の配線にあっては他方の面側に設けられ、これによりアナログディジタル変換回路による各画素の開口率の低下を防止することができる。
また本発明は、マトリックス状に画素を配置した半導体チップによる撮像結果を出力する撮像結果の出力方法に適用して、前記半導体チップの一方の面に配置された前記画素のXYアドレス制御により、前記画素の撮像結果を前記半導体チップの他方の面の側に出力する撮像結果の出力ステップと、前記他方の面の側に、前記画素に対応して配置されたアナログディジタル変換回路により、前記画素の撮像結果をアナログディジタル変換処理してディジタル信号を出力するアナログディジタル変換処理のステップとを有するようにする。
これにより本発明の構成によれば、撮像素子にアナログディジタル変換回路を設ける構成において、開口率の低下を有効に回避することができる撮像結果の出力方法を提供することができる。
本発明によれば、撮像素子にアナログディジタル変換回路を設ける構成において、開口率の低下を有効に回避することができる。

第1図は、本発明の実施例1に係る撮像装置を示すブロック図である。
第2図は、第1図の撮像装置に適用される集積回路を示すブロック図である。
第3図は、第2図の撮像装置の各画素の構成を示すブロック図である。
第4図は、第3図の画素におけるアナログディジタル変換回路の動作の説明に供する信号波形図である。
第5図は、第2図の撮像装置におけるセンサチップの構成を示す断面図である。
第6(A)図、第6(B)図、第6(C)図及び第6(D)図は、第5図のセンサチップによる撮像結果の出力の説明に供する略線図である。
第7図は、第2図の撮像装置におけるセンサチップとロジックチップとの接続の説明に供する断面図である。
第8図は、第2図の撮像装置におけるフィルタ部の構成を示すブロック図である。
第9図は、第8図のフィルタ部の動作の説明に供する信号波形図である。
第10図は、本発明の実施例2に係る撮像装置の各画素の構成を示すブロック図である。
第11図は、本発明の実施例2に係る撮像装置におけるフィルタ部の構成を示すブロック図である。
第12図は、第10図の画素におけるアナログディジタル変換回路の動作の説明に供する信号波形図である。
第13図は、第11図のフィルタ部の動作の説明に供する信号波形図である。
第14図は、本発明の実施例3に係る撮像装置を示すブロック図である。
第15図は、本発明の実施例4に係る撮像装置を示すブロック図である。
第16図は、本発明の実施例5に係る撮像装置を示すブロック図である。
第17図は、本発明の実施例6に係る撮像装置を示すブロック図である。

符号の説明

1、61、71、81、91……集積回路、2、92……センサチップ、3、63、73、83……ロジックチップ、4、44……画素、5……撮像部、6、36、66、76、86……制御部、7……受光素子、8、48、107……アナログディジタル変換回路、9、49……減算部、10、43、51……積分部、11……比較部、12、37、67、77、87、93……出力部、13……出力端子、22……素子層、24……シリコン酸化膜、25……遮光膜、26……シリコン窒化膜、27……色フィルタ、28……マイクロレンズ、29……配線層、30……基板支持材、31、32……マイクロバンプ、35……フィルタ回路、40、45……フィルタ部、42、54……デシメーションフィルタ、50……遅延部、52……比較部、64、84……ディジタル信号処理回路、65、75……メモリ、74……マルチプレクサ、85……圧縮部、101……撮像装置、102……レンズ、103……撮像素子、104……光学ローパスフィルタ、105……色補正フィルタ、106……駆動部、108……画像圧縮部

以下、適宜図面を参照しながら本発明の実施例を詳述する。

(1)実施例1の構成
第1図は、本発明の実施例1に係る撮像装置を示すブロック図である。この撮像装置101は、所望の被写体の撮像結果をデータ圧縮して記録媒体に記録し、また所望の伝送対象に送出する。
ここでこの撮像装置101において、レンズ102は、ユーザーによる操作に応動してズーム倍率、絞りを可変して撮像素子103の撮像面に入射光を集光する。光学ローパスフィルタ104は、このレンズ102の出射光より空間周波数の高い成分を抑圧し、続く色補正フィルタ105は、光学ローパスフィルタ104から出射される出射光の色温度を補正して出射する。
撮像素子103は、例えばCMOS固体撮像素子により形成され、駆動部106から出力される各種タイミング信号により動作して、撮像面に形成された光学像を各画素により光電変換して撮像信号S1を出力する。
駆動部106は、制御部109の制御により、この撮像素子103の各種タイミング信号を生成して撮像素子103に出力し、これにより制御部109の制御により撮像素子103の動作を制御する。
アナログディジタル変換回路(AD)107は、この撮像信号S1をアナログディジタル変換処理して画像データD1を出力する。
画像処理部108は、この画像データD1をデータ圧縮し、その処理結果による符号化データD2を記録系、伝送系に出力し、これによりこの撮像装置101では、この記録系により所定の記録媒体に符号化データD2を記録し、またこの伝送系により符号化データD2を外部機器に伝送する。
制御部109は、マイコンによる演算処理手段により構成され、所定の制御プログラムの実行により、ユーザーによる操作子の操作に応動してこの撮像装置101全体の動作を制御する。なおこの実施例において、この制御プログラムは、この撮像装置101に事前にインストールされて提供されるものの、この制御プログラムにあっては、インターネット等のネットワークを介したダウンロードにより、さらには記録媒体からのダウンロードにより提供するようにしてもよく、このような記録媒体にあっては、光ディスク、メモリカード等、種々の記録媒体を広く適用することができる。
しかして制御部109は、ユーザーにより電源が立ち上げられると動作を開始し、ユーザーによる操作子の操作に応動して撮像素子103により撮像結果の取得を開始するように、またこの撮像結果の記録、伝送を開始するように、全体の動作を制御する。
第2図は、この撮像装置101に適用される集積回路1を示すブロック図である。この集積回路1は、撮像素子による集積回路であり、センサチップ2とロジックチップ3との積層体をパッケージングして形成される。撮像装置101では、この集積回路1により撮像素子103、駆動部106、アナログディジタル変換回路107、画像処理部108の入力段が構成される。
ここでセンサチップ2は、XYアドレス方式により撮像結果を出力する撮像素子の半導体チップであり、この実施例ではこの撮像素子にCMOS固体撮像素子が適用される。センサチップ2は、画素4をマトリックス状に配置した撮像部5と、この撮像部5の動作を制御する制御部6とにより形成され、各画素4にそれぞれ撮像結果をアナログディジタル変換処理するアナログディジタル変換回路が設けられる。
すなわち第3図及び第4図に示すように、各画素4は、入射光に応じて信号レベルが変化する撮像信号S1(第4図(A))を受光素子7より出力する。アナログディジタル変換回路8は、Δ変調型によるアナログディジタル変換回路であり、この撮像信号S1をディジタル信号に変換して出力する。すなわちアナログディジタル変換回路8において、減算部9は、撮像信号S1を所定周期によりサンプリングし、このサンプリング結果から積分部10の出力信号S3を減算して差分信号S2を出力する(第4図(B))。比較部11は、この差分信号S2を所定の判定基準THにより判定して判定結果を出力する。積分部10は、この判定結果を積分して出力信号S3(第4図(A))を出力する。これによりアナログディジタル変換回路8は、撮像信号S1の信号レベルの増大及び減少によりそれぞれ論理値が論理1、論理0に変化する判定結果を比較部11により得、この判定結果を撮像信号S1のアナログディジタル変換結果として出力する(第4図(C))。
なおこれらによりアナログディジタル変換回路8は、矢印Aにより示すように、積分部10の利得で決まる分解能Δにより撮像信号S1をディジタル信号に変換し、この実施例では、撮像信号S1の最大振幅に対してこの分解能Δが1/8に設定されて3ビットのアナログディジタル変換回路を構成する。またこのように3ビットにより撮像信号S1をアナログディジタル変換処理するようにして、アナログディジタル変換結果を1ビットのディジタル信号により出力するように構成され、これら一連の処理における量子化誤差を積分部10により帰還して補正する。
出力部12は、比較部11の比較結果によるアナログディジタル変換結果を出力するバッファ回路であり、このセンサチップ2に設けられた出力端子13よりディジタル信号S4を出力する。
センサチップ2は、これらアナログディジタル変換回路8、出力部12が受光面とは逆側の裏面に形成され、この裏面に形成されたマイクロバンプよりこの出力端子13が形成される。またこれによりセンサチップ2は、各画素4の撮像結果によるディジタル信号S4を同時並列的に出力する。
すなわち第5図は、センサチップ2の一部を示す断面図である。ここでこのセンサチップ2は、10〜20〔μm〕程度の厚さのシリコン(Si)層により素子層22が形成され、この素子層22に受光素子7が形成される。またこの受光素子7に係る部位の上層に、順次、シリコン酸化(SiO)膜24、遮光膜25、シリコン窒化膜(SiN)26、色フィルタ27、マイクロレンズ28が積層され、これにより画素4が形成される。またこの素子層22の下層に、受光素子7、アナログディジタル変換回路8の回路素子等を配線する配線層29が形成され、この配線層29の下層側に、全体を保持する基板支持材30が設けられる。これによりセンサチップ2は、受光面とは逆側に配線層29が設けられ、またアナログディジタル変換回路8等が受光面とは逆側に設けられ、これらにより各画素4にアナログディジタル変換回路8を設ける場合であっても開口率の低下を有効に回避することができるように構成される。また配線層を受光面側に設ける場合の種々の制約を解消して配線の自由度を格段に向上する。
因みに、このように受光面の裏面側に配線層29を設ける場合にあっては、例えば第6(A)図に示すように、各画素出力をそれぞれ個別に周辺回路に出力してアナログディジタル変換処理するように、撮像素子部と周辺回路との接続を構成することも可能であり、またこれに代えて、第6(B)図に示すように、コラム線を単位で撮像結果を出力して周辺回路で処理することも可能になる。また第6(C)図に示すように、ラインを単位にして撮像結果を出力して周辺回路で処理することもでき、さらには第6(D)図に示すように、所定ブロックを単位にして撮像結果を出力して周辺回路で処理することも可能となる。
具体的に、CMOS固体撮像素子は、水平方向に延長する水平アドレス線と垂直方向に延長する垂直アドレス線とにより、各画素に設けられたMOSFETを選択的にオン動作させることにより、この水平アドレス線及び垂直アドレス線により選択される画素より信号線に撮像結果が出力される。これによりCMOS固体撮像素子は、第6(A)図〜第6(C)図に示す場合等、種々のX−Yアドレス制御により撮像結果を出力することができる。
より具体的に第6(A)図の例の場合、各画素にそれぞれ信号線が設けられていることにより、例えば全画素に設けられたMOSFETを同時にオン動作させて全ての画素による撮像結果を同時並列的に出力する。また第6(B)図の例の場合では、垂直方向に連続する複数の画素で、1つのコラム線による信号線を共通に使用していることにより、1つのコラム線に接続された複数の画素に係る水平アドレス線の設定を順次切り換えて、これら複数の画素に設けられたMOSFETを順次オン動作させることにより、この1つのコラム線を時分割により垂直方向に連続する各画素に割り当てて、これら各画素の撮像結果を出力する。またこれにより水平方向について見た場合には、水平方向に連続する画素で水平アドレス線が共通することにより、このようなコラム線への垂直方向に連続する各画素の時分割の割り当てが、水平方向に連続する画素で同時並列的に実行され、これにより水平アドレス線の制御によりライン単位で撮像結果を出力する。また第6(C)図の場合には、第6(B)図について上述した水平アドレス線の制御に代えて、垂直アドレス線の制御により、1つの信号線を時分割により水平方向に連続する画素に順次割り当てて、垂直方向に連続する画素による撮像結果を同時並列的に出力する。
これに対して第6(D)図の例の場合、1つの信号線に共通に接続された1つのブロックの複数画素を、垂直アドレス線及び水平アドレス線の制御により順次選択することにより、この1つの信号線による1つのブロックで、ラスタスキャン、ジグザグスキャン等、種々の順序により撮像結果を出力することができる。なお水平アドレス線及び垂直アドレス線が水平方向及び垂直方向に連続する画素でそれぞれ共通に設けられることにより、これら画素のスキャン順序は、複数のブロックで同一となる。
なおセンサチップ2は、このように受光面とは逆側に配線層29が形成されることにより、厚さの薄い半導体基板を配線層29側より処理して受光素子7、周辺回路の回路素子を形成した後、この半導体基板に配線層29、基板支持材30を順次形成し、その後、この半導体基板を裏返してCMPにより研磨して素子層22が完成し、遮光膜25、シリコン窒化膜(SiN)26、色フィルタ27、マイクロレンズ28を順次形成して作成される。
センサチップ2は、第7図に示すように、この基板支持材30にロジックチップ3が割り当てられ、配線層29側に形成されたマイクロバンプ31と、ロジックチップ3に形成されたマイクロバンプ31とによりロジックチップ3に電気的に接続されて保持される。なおここでマイクロバンプは、金、銅等により形成される微小な接続用の端子である。
ここでロジックチップ3は(第2図)、各画素4の撮像結果を処理するディジタル信号処理回路による集積回路であり、この実施例では、このディジタル信号処理回路が、センサチップ2から各画素毎に出力されるディジタル信号による撮像結果を画素毎に処理するフィルタ回路35と、センサチップ2における撮像部5の制御に連動してフィルタ回路35の動作を制御する制御部36と、この制御部36の制御によりフィルタ回路35の処理結果を時分割多重化して出力する出力部37とにより構成される。
このためフィルタ回路35は、センサチップ2の画素4に対応して、それぞれ各画素4からのディジタル信号を処理するフィルタ部40が設けられ、またこの各フィルタ部40にマイクロバンプ32が設けられる。これによりフィルタ回路35は、センサチップ2から出力される各画素4の撮像結果S4が対応するフィルタ部40に入力され、ここで各画素4の撮像結果S4が画像データに変換される。
ここで第8図に示すように、フィルタ部40において、積分部43は、各画素4から出力されるディジタル信号S4をこのディジタル信号S4のクロック周期により順次積分して出力する。この実施例において、積分部43は、第9図(A)〜(C)に示すように、ディジタル信号S4が論理1の場合、それまでの加算結果S6に値1を加算するのに対し、ディジタル信号S4が論理0の場合、それまでの加算結果S6を値1だけ減算して出力する。
デシメーションフィルタ42は、この加算結果S6をフィルタリング処理することにより、この加算結果S6によるディジタル信号を所定のサンプリングレートによる画像データS7にレート変換して出力する。ここでデシメーションフィルタ42は、ディジタル信号S4のサンプリングレートを1/nに低減して画像データS7を出力し、このため対応するサンプリングのタイミングでnタップのフィルタにより連続する加算結果S6を加算して出力する。ここでこの実施例では、この値nが8に設定され、これにより第9図(D)に示すように、加算結果S6の8サンプル毎に、連続する8サンプルの加算結果S6を加算して6ビットによる画像データS7を出力する。
ここでこの第9図(D)の各サンプルに表した数字は、この連続する8サンプルの加算値である。また第9図(E)は、この値nを4に設定して、サンプリングレートを高くし、その分、画像データS7のビット数を低減した場合であり、この場合、デシメーションフィルタ42は、加算結果S6の4サンプル毎に、連続する4サンプルの加算結果S6を加算して5ビットにより画像データS7を出力する。これらによりデシメーションフィルタ42は、演算処理に供するタップ数の切り換えにより、階調数を切り換え、この階調数の切り換えに連動してサンプリングレートを切り換えることができ、これによりこの撮像装置101では、タップ数の設定により所望するフレームレートにより画像データS7を出力することができる。なおこの実施例においては、単純加算により加算結果S6を処理する場合について述べたが、これに代えてより周波数特性の良いフィルタ処理を適用するようにしてもよい。
ロジックチップ3は、このようにして各画素4毎に生成される画像データS7が、制御部36の制御により例えばライン単位で順次出力部37に転送され、出力部37により時分割多重化して出力され、これらによりこの撮像装置101は、ラスタ走査の順序により画像データD1を出力する。
(2)実施例1の動作
以上の構成において、この撮像装置101では(第2図)、所定の光学系によりセンサチップ2の撮像面に光学像が形成され、マトリックス状に配置された各画素4によりこの光学像が光電変換処理されて各画素4の撮像結果が得られる。さらにセンサチップ2の撮像面とは逆側の面に設けられたアナログディジタル変換回路8により各画素4の撮像結果がディジタル信号S4に変換されてロジックチップ3のフィルタ回路35に入力され、ここで各画素の撮像結果が画像データに変換されて出力される。
これによりこの撮像装置101では、各画素4に設けたアナログディジタル変換回路8により撮像結果をディジタル信号に変換してロジックチップ3により処理するようにして、その分、周辺の回路構成を簡略化することができる。またこのようにアナログディジタル変換回路8を各画素に設ける場合にあっても、撮像面とは逆側の面にアナログディジタル変換回路8が設けられていることにより、アナログディジタル変換回路8の配線等による各画素4の開口率の低下を有効に回避することができ、またさらにはこの配線による隣接画素との間のクロストーク等を低減することができる。また各画素4については、撮像面にアナログディジタル変換回路を設ける場合のような、撮像面における占有面積の減少を防止することができ、これにより画素の微細化を容易としてこの撮像装置の製造を容易なものとすることができる。また続くロジックチップ3への接続の自由度を格段的に向上することができ、その分、設計の自由度を向上することができる。
またこのようにしてロジックチップ3によりディジタル信号処理するようにして、撮像装置101では、マイクロバンプによる接続により、各撮像結果によるディジタル信号がロジックチップ3に出力される。これにより撮像装置101では、画素並列にロジックチップ3に撮像結果を出力することができ、アナログディジタル変換回路8によるサンプリングレートを高く設定することができる。また画素並列にディジタル信号処理することができ、例えばディジタル信号を一時記録するメモリ等を設けなくても撮像結果を処理することができ、その分、構成を簡略化することができる。またこのように画素並列にディジタル信号処理することができることにより、フレームレートも高速度化することができる。
この撮像装置101では、このディジタル信号処理の前提に係るアナログディジタル変換回路8がΔ変調型のアナログディジタル変換回路により構成され(第3図)、ロジックチップ3におけるディジタル信号処理が、このアナログディジタル変換回路8より得られるディジタル信号S4のサンプリングレートを低減するフィルタ回路35と、このフィルタ回路35による処理結果を時分割多重化処理して出力する出力部37とにより構成され、これにより所望するサンプリングレート、階調数、走査順序により、撮像結果を画像データに変換して出力することができる。
(3)実施例1の効果
以上の構成によれば、半導体チップにおける撮像面とは逆側の面にアナログディジタル変換回路を設けることにより、撮像素子にアナログディジタル変換回路を設ける構成において、開口率の低下を有効に回避することができる。
具体的に、このアナログディジタル変換回路に、Δ変調型のアナログディジタル変換回路を適用して、撮像素子にアナログディジタル変換回路を設ける構成において、開口率の低下を有効に回避することができる。
またこのようにして得られる各画素のディジタル信号を時分割多重化して出力することにより、例えばラスタ走査の順序により各撮像結果を出力して、ラスタ走査順序により画像データを処理するデコーダ等を用いて画像データを処理することができ、CCD固体撮像素子に係る周辺回路等を有効に利用することができる。
またこのような時分割多重化等の処理に係るディジタル信号処理回路による集積回路の半導体チップに対して、アナログディジタル変換回路を設けたチップセンサをマイクロバンプにより接続して積層することにより、各画素単位によるアナログディジタル変換処理結果を安定に、かつ同時並列的にディジタル信号処理することができ、これにより高フレームレートにより撮像結果を確実に処理することができる。
すなわち画素毎にマイクロバンプを設けることにより、画素毎のアナログディジタル変換処理結果を同時並列的に出力してディジタル信号処理することができる。
またこのディジタル信号処理回路に、サンプリングレートを変換するフィルタ回路であるデシメーションフィルタ回路を適用することにより、所望する階調数、サンプリングレートにより撮像結果を出力することができる。
(4)実施例2
第10図及び第11図は、本発明の実施例2に係る撮像装置に適用される画素及びフィルタ部の構成を示すブロック図である。この実施例に係る撮像装置は、この第10図及び第11図に示す画素44及びフィルタ部45が、実施例1に係る画素4及びフィルタ部40に代えて適用される。なおこの実施例に係る撮像装置は、この画素44及びフィルタ部45に係る構成が異なる点を除いて、実施例1の撮像装置101と同一に構成されることにより、この実施例において、重複した説明は省略する。
ここでこの画素44は、受光素子7による撮像信号S1をアナログディジタル変換回路48によりアナログディジタル変換処理し、その処理結果によるディジタル信号S14を、出力部12、マイクロバンプによる電極13を介してロジックチップに出力する。
ここでアナログディジタル変換回路48は、ΔΣ変調型のアナログディジタル変換回路であり、減算部49は、第12図に示すように、撮像信号S1を所定周期によりサンプリングし、このサンプリング結果から遅延部50の出力信号を減算して差分信号S12を出力する(第12図(A)及び(B))。
積分部51は、この差分信号S12を積分して積分信号313を出力し、比較部52は、この積分信号S13を所定のしきい値電圧THにより判定して判定結果S14を出力する(第12図(C))。遅延部50は、この判定結果S14を1サンプリング周期だけ遅延させて減算部49に帰還する。なおこれらの処理において、遅延部50から出力される出力信号においては、撮像信号S1の正側及び負側の最大振幅に対応する信号レベルが、それぞれ比較部52における論理1及び0の判定結果による信号レベルとなるように設定される。これによりアナログディジタル変換回路48は、判定結果を帰還して撮像信号S1の信号レベルに応じて論理1、論理0によりディジタル信号S14を出力する。
このアナログディジタル変換回路48の構成に対応して、フィルタ部45は(第11図)、デシメーションフィルタ54により構成され、マイクロバンプによる電極32を介して入力されるディジタル信号S14をデシメーションフィルタ54に入力し、ここで第9図との対比により第13図(A)〜(D)に示すように、このディジタル信号S14をフィルタリング処理することにより、このディジタル信号S14を所定のサンプリングレートによる画像データS7にレート変換して出力する。これによりフィルタ部45は、このデシメーションフィルタ54の演算処理に供するタップ数の切り換えにより、階調数を切り換え、この階調数の切り換えに連動してサンプリングレートを切り換えることができ、これにより所望するフレームレートにより画像データS7を出力することができる。
この実施例においては、半導体チップにおける撮像面とは逆側の面にアナログディジタル変換回路を設けることにより、撮像素子にアナログディジタル変換回路を設ける構成において、開口率の低下を有効に回避するようにして、このアナログディジタル変換回路に、ΔΣ変調型のアナログディジタル変換回路を適用することにより、ロジックチップ側の積分処理を省略し、さらにはセンサチップ側で撮像結果を積分することにより、撮像結果によるディジタル信号の伝送にエラーが発生した場合にあっても、その影響の範囲を限定することができ、これにより信頼性を向上することができる。
(5)実施例3
第14図は、第2図との対比により本発明の実施例3に係る撮像装置に適用される集積回路61を示すブロック図である。この実施例に係る撮像装置は、ロジックチップ63に実装されるディジタル信号処理回路が異なる点を除いて、実施例1又は実施例2に係る撮像装置と同一に構成される。なお以下においては、これにより実施例1、実施例2の撮像装置と同一の構成にあっては、対応する符号を付して示し、重複した説明は省略する。
この実施例において、ロジックチップ63は、マイクロバンプを用いてセンサチップ2が積層され、このロジックチップ63のディジタル信号処理回路64が、各画素によるディジタル信号S4、(S14)をそれぞれ蓄積する数〜数十ビットの容量のメモリ65により形成される。ロジックチップ63は、このメモリ65によるディジタル信号処理回路64と、各メモリ65からの出力データを外部に出力する出力部67と、メモリ65、出力部67の動作を制御する制御部66とにより構成される。
これによりこの撮像装置では、各画素による撮像結果のディジタル信号を各メモリ部65によりバッファリングし、所定データ量単位で、例えばラスタ走査の順序により出力する。
この実施例によれば、半導体チップにおける撮像面とは逆側の面にアナログディジタル変換回路を設けることにより、撮像素子にアナログディジタル変換回路を設ける構成において、開口率の低下を有効に回避するようにして、ロジックチップ側でディジタル信号をメモリ回路に蓄積して出力することにより、後段の処理回路における処理タイミングとの整合性を図ることができる。
(6)実施例4
第15図は、第2図との対比により本発明の実施例4に係る撮像装置に適用される集積回路71を示すブロック図である。この実施例に係る撮像装置は、ロジックチップ73に実装されるディジタル信号処理が異なる点を除いて、実施例1又は実施例2に係る撮像装置と同一に構成される。なお以下においては、これにより実施例1、実施例2の撮像装置と同一の構成にあっては、対応する符号を付して示し、重複した説明は省略する。
この実施例において、ロジックチップ73は、マイクロバンプを用いてセンサチップ2が積層され、各画素によるディジタル信号S4、(S14)をマルチプレクサ(MUX)74に入力する。ここでマルチプレクサ74は、例えばセンサチップ2の画素4、(44)から出力されるディジタル信号S4、(S14)を各ビットに入力する複数のレジスタにより形成され、水平方向に連続する所定個数の画素4、(44)による各1ビットのディジタル信号S4、(S14)をビットパラレルのディジタル信号にまとめて出力する。
制御部76は、マルチプレクサ74の制御により、ディジタル信号S4、(S14)の各サンプリング周期で、各画素4、(14)の撮像結果をマルチプレクサ74に記録すると共に、マルチプレクサ74に記録したディジタル信号による撮像結果をライン単位でメモリ75に出力する。またこのメモリ75に出力したライン単位による撮像結果を所定フレーム期間の間蓄積し、出力部77の制御により出力する。
この実施例によれば、半導体チップにおける撮像面とは逆側の面にアナログディジタル変換回路を設けることにより、撮像素子にアナログディジタル変換回路を設ける構成において、開口率の低下を有効に回避するようにして、ロジックチップ側でマルチプレクサにより各1ビットによるディジタル信号をビットパラレルのディジタル信号にまとめて出力するようにして、これら複数画素の撮像結果を同時並列的に処理することができる。
(7)実施例5
第16図は、第2図との対比により本発明の実施例5に係る撮像装置に適用される集積回路81を示すブロック図である。この実施例に係る撮像装置は、ロジックチップ83に実装されるディジタル信号処理が異なる点を除いて、実施例1又は実施例2に係る撮像装置と同一に構成される。なお以下においては、これにより実施例1、実施例2の撮像装置と同一の構成にあっては、対応する符号を付して示し、重複した説明は省略する。
この実施例において、ロジックチップ83は、マイクロバンプを用いてセンサチップ2が積層され、このロジックチップ83のディジタル信号処理回路84が、各画素によるディジタル信号S4、(S14)をそれぞれデータ圧縮する圧縮部85により形成される。ロジックチップ83は、この圧縮部85によるディジタル信号処理回路84と、圧縮部85からの出力データを外部に出力する出力部87と、圧縮部85、出力部87の動作を制御する制御部86とにより構成される。
ここで圧縮部85は、例えばランレングス方式等の算術的圧縮方法によってディジタル信号S4、(S14)を時間軸方向にデータ圧縮して出力する。これによりこの撮像装置では、各画素による撮像結果をそれぞれデータ圧縮して、例えばラスタ走査の順序により、所定フレーム単位で出力する。
この実施例によれば、半導体チップにおける撮像面とは逆側の面にアナログディジタル変換回路を設けることにより、撮像素子にアナログディジタル変換回路を設ける構成において、開口率の低下を有効に回避するようにして、ロジックチップ側でデータ圧縮して出力することにより、高速度により撮像結果を取得して出力する場合でも、確実に撮像結果を出力することができる。
(8)実施例6
第17図は、第2図との対比により本発明の実施例6に係る撮像装置に適用される集積回路91を示すブロック図である。この実施例に係る撮像装置は、センサチップ92の裏面に形成されたアナログディジタル変換回路により各画素4、(44)の撮像結果をアナログディジタル変換処理し、その処理結果によるディジタル信号を、同様に、センサチップ92の裏面に形成された出力部93により時分割多重化して出力する。なおこの実施例においては、各画素に係る撮像結果の処理が異なる点を除いて、実施例1又は実施例2に係る撮像装置と同一に構成される。
この実施例のように、センサチップ側に出力部を設けて撮像結果を多重化して出力する場合にあっても、半導体チップにおける撮像面とは逆側の面にアナログディジタル変換回路を設けることにより、撮像素子にアナログディジタル変換回路を設ける構成において、開口率の低下を有効に回避することができる。
(9)他の実施例
なお上述の実施例においては、CMOS固体撮像素子によりセンサチップを構成する場合について述べたが、本発明はこれに限らず、XYアドレス方式による各種固体撮像素子によりセンサチップを構成する場合に広く適用することができる。
また上述の実施例においては、ロジックチップにデータ圧縮処理等によるディジタル信号処理回路を設ける場合について述べたが、本発明はこれに限らず、例えば動き検出回路等、種々のディジタル信号処理回路を設ける場合に広く適用することができる。

本発明は、例えばCMOS固体撮像素子による撮像装置に適用することができる。

Claims (15)

  1. マトリックス状に画素を配置した半導体チップによる撮像結果を出力する撮像装置において、
    前記半導体チップは、
    一方の面に、前記画素が配置されて、XYアドレス制御により前記画素の撮像結果を他方の面の側に出力し、
    前記他方の面に、対応する前記画素の撮像結果をアナログディジタル変換処理してディジタル信号をディジタル信号処理回路に出力するアナログディジタル変換回路が、前記画素に対応して形成され
    前記ディジタル信号処理回路は、フレームレートに応じた演算処理に供するタップ数の切り換えにより前記ディジタル信号の階調数を切り換え、該階調数の切り換えに連動して前記ディジタル信号のサンプリングレートを切り換える
    ことを特徴とする撮像装置。
  2. 前記アナログディジタル変換回路が、
    Δ変調型のアナログディジタル変換回路である
    ことを特徴とする請求項1に記載の撮像装置。
  3. 前記アナログディジタル変換回路が、
    ΔΣ変調型のアナログディジタル変換回路である
    ことを特徴とする請求項1に記載の撮像装置。
  4. 前記アナログディジタル変換回路から出力されるディジタル信号を、時分割多重化して出力する出力回路を有する
    ことを特徴とする請求項1に記載の撮像装置。
  5. 前記半導体チップは、
    前記ディジタル信号を処理する集積回路による半導体チップに積層されて、マイクロバンプによる接続により前記ディジタル信号を前記半導体チップに形成されたディジタル信号処理回路に出力する
    ことを特徴とする請求項1に記載の撮像装置。
  6. 前記画素毎に前記マイクロバンプが設けられた
    ことを特徴とする請求項5に記載の撮像装置。
  7. 前記アナログディジタル変換回路が、
    Δ変調型のアナログディジタル変換回路である
    ことを特徴とする請求項5に記載の撮像装置。
  8. 前記アナログディジタル変換回路が、
    ΔΣ変調型のアナログディジタル変換回路である
    ことを特徴とする請求項5に記載の撮像装置。
  9. 前記ディジタル信号処理回路は、
    タップ数の切り換えにより前記ディジタル信号の階調数を切り換え、該階調数の切り換えに連動して前記ディジタル信号のサンプリングレートを切り換えて出力するデシメーションフィルタ部を含む
    ことを特徴とする請求項1又は5に記載の撮像装置。
  10. 前記ディジタル信号処理回路は、
    前記ディジタル信号を時分割多重化して出力する
    ことを特徴とする請求項5に記載の撮像装置。
  11. 前記ディジタル信号処理回路は、
    前記ディジタル信号を記憶して出力するメモリ回路である
    ことを特徴とする請求項5に記載の撮像装置。
  12. 前記ディジタル信号処理回路は、
    前記ディジタル信号を時間軸方向にデータ圧縮して出力する
    ことを特徴とする請求項5に記載の撮像装置。
  13. マトリックス状に画素を配置した半導体チップによる撮像結果を出力する撮像結果の出力方法において、
    前記半導体チップの一方の面に配置された前記画素のXYアドレス制御により、前記画素の撮像結果を前記半導体チップの他方の面の側に出力する撮像結果の出力ステップと、
    前記他方の面の側に、前記画素に対応して配置されたアナログディジタル変換回路により、前記画素の撮像結果をアナログディジタル変換処理してディジタル信号をディジタル信号処理回路に出力するアナログディジタル変換処理のステップと
    前記ディジタル信号処理回路により、フレームレートに応じた演算処理に供するタップ数の切り換えにより前記ディジタル信号の階調数を切り換え、該階調数の切り換えに連動して前記ディジタル信号のサンプリングレートを切り換えるステップとを有する
    ことを特徴とする撮像結果の出力方法。
  14. マトリックス状に画素を配置した半導体チップによる撮像結果を出力する撮像装置において、
    前記半導体チップは、
    センサチップとロジックチップとを積層して、マイクロバンプにより前記センサチップと前記ロジックチップとを接続して形成され、
    前記センサチップは、
    一方の面に、前記画素が配置されて、XYアドレス制御により前記画素の撮像結果を他方の面の側に出力し、
    前記他方の面に、対応する画素の撮像結果をアナログディジタル変換処理してディジタル信号を出力するアナログディジタル変換回路が前記画素に対応して設けられ、
    前記ロジックチップは、
    前記マイクロバンプにより前記アナログディジタル変換回路にそれぞれ接続されて、前記ディジタル信号のサンプリングレートを変換して出力するデシメーションフィルタ部が設けられ、
    前記デシメーションフィルタ部は、
    フレームレートに応じた演算処理に供するタップ数の切り換えにより前記ディジタル信号の階調数を切り換え、該階調数の切り換えに連動してサンプリングレートを切り換える
    ことを特徴とする撮像装置。
  15. マトリックス状に画素を配置した半導体チップによる撮像結果を出力する撮像結果の出力方法において、
    前記半導体チップは、
    センサチップとロジックチップとを積層して、マイクロバンプにより前記センサチップと前記ロジックチップとを接続して形成され、
    前記撮像結果の出力方法は、
    前記センサチップの一方の面に配置された前記画素のXYアドレス制御により、前記画素の撮像結果を他方の面の側に出力する撮像結果の出力ステップと、
    前記センサチップの前記他方の面に、前記画素に対応して配置されたアナログディジタル変換回路により、対応する前記画素の撮像結果をアナログディジタル変換処理してディジタル信号を出力するアナログディジタル変換処理のステップと、
    前記ロジックチップに設けられたデシメーションフィルタ部により、前記ディジタル信号のサンプリングレートを変換して出力するサンプリングレートの変換ステップとを有し、
    前記サンプリングレートの変換ステップは、
    フレームレートに応じた演算処理に供するタップ数の切り換えにより前記ディジタル信号の階調数を切り換え、該階調数の切り換えに連動してサンプリングレートを切り換える
    ことを特徴とする撮像結果の出力方法。
JP2006531928A 2004-09-02 2005-08-17 撮像装置及び撮像結果の出力方法 Expired - Fee Related JP4816457B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2004255747 2004-09-02
JP2004255747 2004-09-02
PCT/JP2005/015301 WO2006025232A1 (ja) 2004-09-02 2005-08-17 撮像装置及び撮像結果の出力方法
JP2006531928A JP4816457B2 (ja) 2004-09-02 2005-08-17 撮像装置及び撮像結果の出力方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006531928A JP4816457B2 (ja) 2004-09-02 2005-08-17 撮像装置及び撮像結果の出力方法

Publications (2)

Publication Number Publication Date
JPWO2006025232A1 JPWO2006025232A1 (ja) 2008-05-08
JP4816457B2 true JP4816457B2 (ja) 2011-11-16

Family

ID=35999889

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006531928A Expired - Fee Related JP4816457B2 (ja) 2004-09-02 2005-08-17 撮像装置及び撮像結果の出力方法

Country Status (4)

Country Link
US (2) US8144227B2 (ja)
JP (1) JP4816457B2 (ja)
CN (1) CN101010944B (ja)
WO (1) WO2006025232A1 (ja)

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI429066B (zh) 2005-06-02 2014-03-01 Sony Corp Semiconductor image sensor module and manufacturing method thereof
JP4941137B2 (ja) 2007-07-09 2012-05-30 ソニー株式会社 動画像再生装置、動画像再生方法及び動画像再生方法のプログラム
AT543215T (de) * 2009-03-24 2012-02-15 Sony Corp Festkörper-abbildungsvorrichtung, ansteuerverfahren für festkörper- abbildungsvorrichtung und elektronische vorrichtung
JP5904259B2 (ja) * 2010-01-08 2016-04-13 ソニー株式会社 半導体装置、固体撮像装置、およびカメラシステム
JP5685898B2 (ja) 2010-01-08 2015-03-18 ソニー株式会社 半導体装置、固体撮像装置、およびカメラシステム
FR2958079B1 (fr) 2010-03-26 2012-09-21 Commissariat Energie Atomique Dispositif imageur cmos a architecture en trois dimensions
JP5671890B2 (ja) * 2010-08-31 2015-02-18 株式会社ニコン 撮像装置
US8767108B2 (en) 2011-03-14 2014-07-01 Sony Corporation Solid-state imaging device, method of manufacturing solid-state imaging device, and electronic apparatus
JP5903772B2 (ja) 2011-04-11 2016-04-13 ソニー株式会社 固体撮像素子およびカメラシステム
JP5820627B2 (ja) 2011-06-09 2015-11-24 オリンパス株式会社 固体撮像装置、撮像装置、および信号読み出し方法
JP5791571B2 (ja) * 2011-08-02 2015-10-07 キヤノン株式会社 撮像素子及び撮像装置
JP5862126B2 (ja) * 2011-09-06 2016-02-16 ソニー株式会社 撮像素子および方法、並びに、撮像装置
JP6056126B2 (ja) * 2011-10-21 2017-01-11 ソニー株式会社 固体撮像装置およびカメラシステム
JP5953028B2 (ja) * 2011-11-02 2016-07-13 オリンパス株式会社 固体撮像装置、撮像装置、および信号読み出し方法
JP5963421B2 (ja) * 2011-11-17 2016-08-03 オリンパス株式会社 固体撮像装置および撮像装置
US9185307B2 (en) * 2012-02-21 2015-11-10 Semiconductor Components Industries, Llc Detecting transient signals using stacked-chip imaging systems
US20130308027A1 (en) * 2012-05-03 2013-11-21 Aptina Imaging Corporation Systems and methods for generating metadata in stacked-chip imaging systems
CN102724392B (zh) 2012-05-16 2014-10-22 浙江大华技术股份有限公司 一种模拟高清摄像的实现方法及装置
JP2013243456A (ja) * 2012-05-18 2013-12-05 Olympus Corp 固体撮像装置、固体撮像装置の制御方法、および撮像装置
US9343497B2 (en) * 2012-09-20 2016-05-17 Semiconductor Components Industries, Llc Imagers with stacked integrated circuit dies
US9257468B2 (en) 2012-11-21 2016-02-09 Olympus Corporation Solid-state imaging device, imaging device, and signal reading medium that accumulates an amplified signal without digitization
US9153616B2 (en) * 2012-12-26 2015-10-06 Olympus Corporation Solid-state imaging device and imaging device with circuit elements distributed on multiple substrates, method of controlling solid-state imaging device, and imaging device with circuit elements distributed on multiple substrates
JP2015050446A (ja) * 2013-09-05 2015-03-16 ソニー株式会社 撮像素子および撮像装置
JP6257235B2 (ja) * 2013-09-17 2018-01-10 キヤノン株式会社 撮像素子及び撮像装置
JP6346740B2 (ja) * 2013-10-08 2018-06-20 オリンパス株式会社 撮像装置
US9332201B2 (en) 2014-05-20 2016-05-03 Google Inc. Curved image sensor for a curved focal surface
US9667895B2 (en) * 2015-05-08 2017-05-30 Omnivision Technologies, Inc. Stacked chip shared pixel architecture
JP6289425B2 (ja) * 2015-09-25 2018-03-07 キヤノン株式会社 撮像素子およびその製造方法、撮像装置、撮像方法ならびにプログラム
US9961279B1 (en) 2016-12-20 2018-05-01 Omnivision Technologies, Inc. Blooming free high dynamic range image sensor read out architecture using in-frame multi-bit exposure control
US9955091B1 (en) * 2016-12-20 2018-04-24 Omnivision Technologies, Inc. High dynamic range image sensor read out architecture using in-frame multi-bit exposure control
CN108346398A (zh) * 2017-01-24 2018-07-31 上海珏芯光电科技有限公司 显示驱动平板装置其驱动方法
JP2018011304A (ja) * 2017-07-31 2018-01-18 株式会社ニコン 撮像素子
US10608101B2 (en) * 2017-08-16 2020-03-31 Facebook Technologies, Llc Detection circuit for photo sensor with stacked substrates
US20190057995A1 (en) * 2017-08-16 2019-02-21 Facebook Technologies, Llc Stacked photo sensor assembly with pixel level interconnect

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0548460A (ja) * 1991-06-05 1993-02-26 Matsushita Electric Ind Co Ltd A/d変換器とこれを用いたセンサ及び3次元集積回路
JPH11205685A (ja) * 1998-01-14 1999-07-30 Fuji Xerox Co Ltd 画像信号処理装置及び画像信号処理方法
JP2000358198A (ja) * 1999-06-15 2000-12-26 Nippon Hoso Kyokai <Nhk> 固体撮像装置
JP2001339057A (ja) * 2000-05-30 2001-12-07 Fuji Xerox Co Ltd 3次元画像処理装置の製造方法
JP2001345700A (ja) * 2000-05-30 2001-12-14 Yamaha Corp A/d変換回路
JP2003023573A (ja) * 2001-07-11 2003-01-24 Asahi Kasei Corp ビジョンチップ
JP2003031785A (ja) * 2001-07-11 2003-01-31 Sony Corp X−yアドレス型固体撮像素子およびその製造方法
JP2003234967A (ja) * 2002-02-12 2003-08-22 Photron Ltd 高速撮像装置
JP2003273343A (ja) * 2002-03-19 2003-09-26 Sony Corp 固体撮像素子の製造方法
JP2003338615A (ja) * 2002-05-20 2003-11-28 Sony Corp 固体撮像装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4529965A (en) * 1983-05-03 1985-07-16 Racal Data Communications Switched-capacitor circuit analog-to-digital converter
JP3011424B2 (ja) * 1990-01-24 2000-02-21 株式会社東芝 A/d変換器
JPH04218964A (en) * 1990-12-19 1992-08-10 Fujitsu Ltd Semiconductor device and fabrication thereof
US5461425A (en) 1994-02-15 1995-10-24 Stanford University CMOS image sensor with pixel level A/D conversion
US5777900A (en) * 1994-03-10 1998-07-07 Matsushita Electric Industrial Co., Ltd. Filtering processor and filter method
JP3429061B2 (ja) * 1994-05-19 2003-07-22 富士写真フイルム株式会社 電子スチルカメラ
JPH10248034A (ja) * 1997-03-03 1998-09-14 Nissan Motor Co Ltd イメージセンサ
US6124813A (en) * 1997-06-06 2000-09-26 Analog Devices, Inc. Self-linearizing multi-bit DACs
US6107618A (en) * 1997-07-14 2000-08-22 California Institute Of Technology Integrated infrared and visible image sensors
US6229133B1 (en) * 1997-10-27 2001-05-08 Texas Instruments Incorporated Image sensing device with delayed phase frequency modulation
DE19756525A1 (de) * 1997-12-18 1999-07-01 Deutsche Telekom Ag Vorrichtung zur Aufteilung großer datenmäßig erfaßter Bilder in mehrere Sub-Bilder und/oder deren Zusammenfassung zu größeren Bildern
GB2332608B (en) * 1997-12-18 2000-09-06 Simage Oy Modular imaging apparatus
DE10210327B4 (de) * 2002-03-08 2012-07-05 Arnold & Richter Cine Technik Gmbh & Co. Betriebs Kg Digitale Laufbildkamera
JP4349232B2 (ja) * 2004-07-30 2009-10-21 ソニー株式会社 半導体モジュール及びmos型固体撮像装置

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0548460A (ja) * 1991-06-05 1993-02-26 Matsushita Electric Ind Co Ltd A/d変換器とこれを用いたセンサ及び3次元集積回路
JPH11205685A (ja) * 1998-01-14 1999-07-30 Fuji Xerox Co Ltd 画像信号処理装置及び画像信号処理方法
JP2000358198A (ja) * 1999-06-15 2000-12-26 Nippon Hoso Kyokai <Nhk> 固体撮像装置
JP2001339057A (ja) * 2000-05-30 2001-12-07 Fuji Xerox Co Ltd 3次元画像処理装置の製造方法
JP2001345700A (ja) * 2000-05-30 2001-12-14 Yamaha Corp A/d変換回路
JP2003023573A (ja) * 2001-07-11 2003-01-24 Asahi Kasei Corp ビジョンチップ
JP2003031785A (ja) * 2001-07-11 2003-01-31 Sony Corp X−yアドレス型固体撮像素子およびその製造方法
JP2003234967A (ja) * 2002-02-12 2003-08-22 Photron Ltd 高速撮像装置
JP2003273343A (ja) * 2002-03-19 2003-09-26 Sony Corp 固体撮像素子の製造方法
JP2003338615A (ja) * 2002-05-20 2003-11-28 Sony Corp 固体撮像装置

Also Published As

Publication number Publication date
CN101010944B (zh) 2010-06-16
US8885080B2 (en) 2014-11-11
CN101010944A (zh) 2007-08-01
US20080284888A1 (en) 2008-11-20
US8144227B2 (en) 2012-03-27
JPWO2006025232A1 (ja) 2008-05-08
WO2006025232A1 (ja) 2006-03-09
US20120154624A1 (en) 2012-06-21

Similar Documents

Publication Publication Date Title
US9794501B2 (en) Imaging device and camera system including sense circuits to make binary decision
US9681070B2 (en) Solid-state imaging device, signal processing method of solid-state imaging device, and electronic apparatus
US9781371B2 (en) Solid state image sensor, method for driving a solid state image sensor, imaging apparatus, and electronic device
US10057515B2 (en) Image pickup apparatus and processing method for result of image pickup
US20150156414A1 (en) Imager array interfaces
US8896738B2 (en) Solid-state image pickup device and signal processing method therefor
US9343500B2 (en) Solid-state imaging device, driving method thereof, and electronic device
JP5633323B2 (ja) 固体撮像装置及び電子機器
US20150237272A1 (en) Solid-state image pickup device in which charges overflowing a memory during a charge transfer period are directed to a floating diffusion and method of driving same
EP1253776B1 (en) X-Y address type solid-state image pickup device
EP1416721B1 (en) Image pickup apparatus
US7750278B2 (en) Solid-state imaging device, method for driving solid-state imaging device and camera
US10165212B2 (en) Solid-state imaging device having voltage lines including openings corresponding to pixel units
TWI430661B (zh) 固態成像裝置及相機系統
US7638826B2 (en) Imaging device and imaging system
JP5109026B2 (ja) センサ回路の列回路における画素信号のビニングおよび補間
EP1198126B1 (en) Image pickup apparatus
EP1206126B1 (en) Image pickup apparatus
JP5187550B2 (ja) 撮像装置
CN101719994B (zh) 固态图像传感器和摄像机系统
EP2323409B1 (en) Image sensor with charge binning
US6995800B2 (en) Image pickup apparatus utilizing a plurality of converging lenses
US6606122B1 (en) Single chip camera active pixel sensor
US7812301B2 (en) Solid-state imaging device, method of driving solid-state imaging device and imaging apparatus
JP5165520B2 (ja) 固体撮像装置、撮像装置、および固体撮像装置のad変換方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080805

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20090331

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20090402

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110405

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110526

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110704

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110802

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Free format text: JAPANESE INTERMEDIATE CODE: A01

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110815

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110815

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110815

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140909

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140909

Year of fee payment: 3

Free format text: PAYMENT UNTIL: 20140909

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees