JP5903772B2 - 固体撮像素子およびカメラシステム - Google Patents

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Description

本発明は、ＣＭＯＳイメージセンサに代表される固体撮像素子およびカメラシステムに関するものである。
近年、ＣＣＤに代わる固体撮像素子（イメージセンサ）として、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサが注目を集めている。
これはＣＭＯＳイメージセンサが次の課題を克服しているからである。
すなわち、ＣＣＤ画素の製造には専用プロセスを必要とし、また、その動作には複数の電源電圧が必要であり、さらに複数の周辺ＩＣを組み合わせて動作させる必要がある。
このようなＣＣＤの場合、システムが非常に複雑化するといった処々の問題を、ＣＭＯＳイメージセンサが克服しているからである。
ＣＭＯＳイメージセンサは、その製造には一般的なＣＭＯＳ型集積回路と同様の製造プロセスを用いることが可能であり、また単一電源での駆動が可能で、さらにＣＭＯＳプロセスを用いたアナログ回路や論理回路を同一チップ内に混在させることができる。
このため、ＣＭＯＳイメージセンサは、周辺ＩＣの数を減らすことができるといった、大きなメリットを複数持ち合わせている。
このような、ＣＭＯＳイメージセンサ（以下ＣＭＯＳイメージセンサ）は、デジタルカメラやカムコーダー、監視カメラ、車載カメラなどの撮像装置において、撮像素子として広く用いられている。
ＣＣＤの出力回路は、浮遊拡散層（ＦＤ：Floating Diffusion)を有するＦＤアンプを用いた１チャネル（ｃｈ）出力が主流である。
これに対して、ＣＭＯＳイメージセンサは画素毎にＦＤアンプを持ち合わせており、その出力は、画素アレイの中のある一行を選択し、それらを同時に列方向へと読み出すような列並列出力型が主流である。
これは、画素内に配置されたＦＤアンプでは十分な駆動能力を得ることは難しく、したがってデータレートを下げることが必要で、並列処理が有利とされているからである。
この列並列出力型ＣＭＯＳイメージセンサの信号出力回路については実に様々なものが提案されている。その形態のひとつが列毎にアナログ−デジタル変換装置（以下、ＡＤＣ（Analog digital converter)と略す）を備え、デジタル信号として画素信号を取り出すタイプである。
列並列型のＡＤＣを搭載したＣＭＯＳイメージセンサは、たとえば非特許文献１や特許文献１に開示されている。
また、高精度なＡＤ変換を実現するために、ΔΣ変調器を用いたＣＭＯＳイメージセンサが提案されている（たとえば特許文献２、非特許文献２参照）。
特開２００５‐３２３３３１号公報 特開２００６‐３３９４１５号公報 特開（特願）２００３‐５２１６０８号公報 特開２００６‐５９８５７号公報
W. Yang等 (W. Yang et. Al., "An Integrated 800x600 CMOS Image System," ISSCC Digest of Technical Papers, pp. 304-305、 Feb., 1999) Y. Chae (Y. Chea et. Al., "A 2.1 Mpixel 120frame/s CMOS image Sensor wuth Column-Parallel ΔΣ ADC Architecture," ISSCC 2010 / SESSION 22 / IMAGE SENSORS / 22.1)
ところで、従来用いられているナイキストＡＤＣは、画像の多ビット化対応で、特に１４ビット以上の場合、高速撮像との併用は困難となっている。
たとえば、特許文献３に開示されている技術では、列並列ＡＤＣの倍速化が実現されている。
しかし、この技術では、サンプル／ホールド（Ｓ／Ｈ）回路があることから、いわゆるｋＴＣノイズが重畳するという不利益がある。
また、特許文献４には、サブレンジ／スロープ型のＡＤ変換技術が提案されている。
この技術では、カラム内に２つのＡＤＣを設け、疎調、微調のＡＤ変換を行う。この技術では、疎調時にカラム内電流源でキャパシタを充電させ、充電量を微調時にＡＤ変換を行う。
しかしながら、疎調ＡＤＣと微調ＡＤＣの２つを用いることから、ノイズが重畳する。特に、その実施例にあるキャパシタへの電荷充電型であるとスイッチノイズが重畳する。
また、特許文献２には、カラム内にΔΣ変調器を内蔵して高速化を図る技術が開示されている。
具体的には、積分器、量子化器のフィードバック先を画素からのカラム読出し用のカラム電流源に電流を変調させる方式である。
しかし、この技術では、レイアウト面積が大きくなり、微細画素、たとえば１μｍ程度の幅に設計することは困難である。
本発明は、画素単位で多ビットによるＡＤ変換が可能となり、画素から発生するノイズの圧縮が可能で、微細画素において多ビット高速撮像が可能な固体撮像素子およびカメラシステムを提供することにある。
本発明の第１の観点の固体撮像素子は、光信号を電気信号に変換するフォトダイオードを含む複数の画素がアレイ状に配列された画素アレイ部と、上記画素からの画像信号を読み出す読み出し部と、を有し、上記画素は、埋め込み型フォトダイオードと、ゲートを入力として、ソースを出力とするソースフォロワ回路を形成する増幅トランジスタと、上記増幅トランジスタの入力側に形成された浮遊拡散ノードと、上記フォトダイオードで光電変換された電荷を上記増幅トランジスタのゲートに接続された上記浮遊拡散ノードに転送する転送トランジスタと、を含み、上記増幅トランジスタは、上記埋め込み型フォトダイオード、上記転送トランジスタが形成される基板から電気的に分離された半導体基板内に形成されて、当該増幅トランジスタの基板は浮遊状態になっており、上記読み出し部は、画素単位で画像信号を入出力するΔΣ変調器を含み、上記ΔΣ変調器の出力が上記画素の積分するための容量として機能する上記浮遊拡散ノードまたは上記埋め込み型フォトダイオードにフィードバックされている。
本発明の第２の観点のカメラシステムは、固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、上記固体撮像素子の出力画像信号を処理する信号処理回路と、を有し、上記固体撮像素子は、光信号を電気信号に変換するフォトダイオードを含む複数の画素がアレイ状に配列された画素アレイ部と、上記画素からの画像信号を読み出す読み出し部と、を有し、上記画素は、埋め込み型フォトダイオードと、ゲートを入力として、ソースを出力とするソースフォロワ回路を形成する増幅トランジスタと、上記増幅トランジスタの入力側に形成された浮遊拡散ノードと、上記フォトダイオードで光電変換された電荷を上記増幅トランジスタのゲートに接続された上記浮遊拡散ノードに転送する転送トランジスタと、を含み、上記増幅トランジスタは、上記埋め込み型フォトダイオード、上記転送トランジスタが形成される基板から電気的に分離された半導体基板内に形成されて、当該増幅トランジスタの基板は浮遊状態になっており、上記読み出し部は、画素単位で画像信号を入出力するΔΣ変調器を含み、上記ΔΣ変調器の出力が上記画素の積分するための容量として機能する上記浮遊拡散ノードまたは上記埋め込み型フォトダイオードにフィードバックされている。
本発明によれば、画素単位で多ビットによるＡＤ変換が可能となり、画素から発生するノイズの圧縮が可能で、微細画素において多ビット高速撮像が可能となる。
本実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）の構成例を示す図である。 本実施形態に係るＣＭＯＳイメージセンサの画素の一例を示す図である。 本実施形態に係るΔΣ変調器（ΔΣＡＤＣ）の基本構成を示す図である。 本実施形態に係る画素アイレ部のレイアウト例を示す図である。 本実施形態に係る画素回路の簡略断面を示す図である。 本実施形態に係る画素回路の電荷蓄積と読出しの具体的な動作を説明するためのタイミングチャートである。 本実施形態に係るＣＭＯＳイメージセンサの画素の他例を示す図である。 ΔΣ変調器（ΔΣＡＤＣ）の具体的な構成例を示す図である。 画素回路とΔΣ変調器（ΔΣＡＤＣ）との第１の積層構造例を説明するための図である。 画素回路とΔΣ変調器（ΔΣＡＤＣ）との第２の積層構造例を説明するための図である。 画素回路とΔΣ変調器（ΔΣＡＤＣ）との第３の積層構造例を説明するための図である。 画素回路とΔΣ変調器（ΔΣＡＤＣ）との第４の積層構造例を説明するための図である。 画素回路とΔΣ変調器（ΔΣＡＤＣ）との第５の積層構造例を説明するための図である。 画素回路とΔΣ変調器（ΔΣＡＤＣ）との第６の積層構造例を説明するための図である。 画素回路とΔΣ変調器（ΔΣＡＤＣ）との第７の積層構造例を説明するための図である。 本実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
以下、本発明の実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．固体撮像素子の構成の概要
２．画素回路の基本的な動作
３．画素回路の具体的な動作
４．画素回路とΔΣ変調器（ΔΣＡＤＣ）との積層構造例
５．カメラシステムの構成例
＜１．固体撮像素子の構成の概要＞
図１は、本実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）の構成例を示す図である。
本ＣＭＯＳイメージセンサ１００は、画素アレイ部１１０、画素駆動部としての行選択回路（Ｖｄｅｃ）１２０、およびカラム毎にΔΣ変調によるＡＤ変換機能を有するカラム読み出し回路１３０を有する。
本実施形態において、ＡＤ変換部は、ΔΣ変調機能を有するΔΣ変調器により形成され、たとえばΔΣ変調器によるＡＤ変換器は画素単位に画素信号を入出力するように構成されている。
本実施形態において、画素アレイ部１１０とカラム読出し回路１３０の一部または全部は、たとえば積層構造により形成される。そして、画素回路とΔΣ変調器によるＡＤ変換器は、スイッチングトランジスタとＴＳＶ（スルーＳｉＶｉａ）である、メタル接合を通じて電気的に接続される。
画素アレイ部１１０は、複数の画素回路１１０ＡがＭ行×Ｎ列の２次元状（マトリクス状）に配列されている。
図２は、本実施形態に係るＣＭＯＳイメージセンサの画素の一例を示す図である。
この画素回路１１０Ａは、光電変換素子としてのフォトダイオード（ＰＤ:Photo Diode、以下単にＰＤというときもある）１１１を有する。
そして、画素回路１１０Ａは、この１個のフォトダイオード１１１に対して、転送トランジスタ１１２、リセットトランジスタ１１３、増幅トランジスタ１１４、および選択トランジスタ１１５の４つのトランジスタを能動素子として有する。
転送トランジスタ１１２、リセットトランジスタ１１３、増幅トランジスタ１１４、および選択トランジスタ１１５は、絶縁ゲート型電界効果トランジスタ（ＦＥＴ）により形成される。図２の例では、ｎチャネルのＦＥＴが適用されているが、ｐチャネルのＦＥＴを適用することも可能である。
なお、ここでは４トランジスタ型の画素回路の例を示しているが、選択トランジスタを有していない３トランジスタ型等の適用も可能である。
フォトダイオード１１１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
転送トランジスタ１１２は、フォトダイオード１１１と出力ノードとしてのフローティングディフュージョンＦＤ（以下、単にＦＤというときもある）との間に接続されている。転送トランジスタ１１２は、転送制御線ＬＴＲＧを通じてそのゲート（転送ゲート）に制御信号である転送信号ＴＲＧが与えられる。
これにより、転送トランジスタ１１２は、フォトダイオード１１１で光電変換された電荷（電子）をフローティングディフュージョンＦＤに転送する。
リセットトランジスタ１１３は、電源ラインＬＶＤＤとフローティングディフュージョンＦＤとの間に接続され、リセット制御線ＬＲＳＴを通してそのゲートに制御信号であるリセット信号ＲＳＴが与えられる。
これにより、リセットトランジスタ１１３は、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。
フローティングディフュージョンＦＤには、増幅トランジスタ１１４のゲートが接続されている。増幅トランジスタ１１４は、選択トランジスタ１１５を介して信号線ＬＳＧＮに接続され、画素部外の定電流源ＣＩとソースフォロアを構成している。
そして、選択制御線ＬＳＥＬを通してアドレス信号に応じた制御信号である選択信号ＳＥＬが選択トランジスタ１１５のゲートに与えられ、選択トランジスタ１１５がオンする。
選択トランジスタ１１５がオンすると、増幅トランジスタ１１４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を信号線ＬＳＧＮに出力する。信号線ＬＳＧＮを通じて、各画素から出力された電圧は、カラム読み出し回路１３０に出力される。
これらの動作は、たとえば転送トランジスタ１１２、リセットトランジスタ１１３、および選択トランジスタ１１５の各ゲートが行単位で接続されていることから、１行分の各画素について同時に行われる。
また、画素回路１１０Ａは、たとえばフローティングディフュージョンＦＤがスイッチングトランジスタ１４０を介してΔΣ変調器（ΔΣＡＤＣ）のフィードバック系のＤＡＣ出力側に接続されている。
スイッチングトランジスタ１４０は、たとえば画素回路１１０Ａとは別の基板に形成され、スイッチング線ＬＳＳＷを通して供給されるスイッチング信号ＳＳＷによりオン、オフの駆動制御が行われる。
画素アレイ部１１０に配線されているリセット制御線ＬＲＳＴ、転送制御線ＬＴＲＧ、および選択制御線ＬＳＥＬが一組として画素配列の各行単位で配線されている。
ＬＲＳＴ、ＬＴＲＧ、ＬＳＥＬの各制御線はそれぞれＭ本ずつ設けられている。
これらのリセット制御線ＬＲＳＴ、転送制御線ＬＴＲＧ、および選択制御線ＬＳＥＬは、行選択回路１２０により駆動される。
また、スイッチング線ＬＳＳＷは、たとえばカラム読み出し回路１３０により駆動される。
行選択回路１２０は、画素アレイ部１１０の中の任意の行に配置された画素の動作を制御する。行選択回路１２０は、制御線ＬＳＥＬ、ＬＲＳＴ、ＬＴＲＧを通して画素を制御する。
カラム読み出し回路１３０は、行選択回路１２０により読み出し制御された画素行のデータを信号出力線ＬＳＧＮを介して受け取り、後段の信号処理回路に転送する。
読み出し回路１３０は、ＣＤＳ回路やＡＤＣ（アナログデジタルコンバータ）を含む。
ＡＤＣは、ΔΣ変調機能を有するΔΣ変調器により形成され、たとえばΔΣ変調器によるＡＤＣは画素単位に画素信号を入出力するように構成されている。
図３は、本実施形態に係るΔΣ変調器（ΔΣＡＤＣ）の基本構成を示す図である。
ΔΣ変調器（ΔΣＡＤＣ）２００は、少なくとも積分器２１０、量子化器２２０、および画素回路１１０Ａへのフィードバック系の一部を形成するＤＡＣ２３０を含んで構成される。ＤＡＣ２３０の出力はスイッチングトランジスタ１４０を通して画素回路１１０ＡのフローティングディフュージョンＦＤに接続される。
ΔΣ変調器においては、画素回路１１０Ａから得られた信号は積分器２１０、量子化器２２０を通して１ビットデータとして出力される。
ΔΣ変調器は、量子化器の出力側に、１ビットデータを多ビット化するデシメーション回路（デシメーションフィルタ）２４０が配置される。
以下、画素アレイ部１１０の画素回路のおよび画素回路に接続されるΔΣＡＤ変調器の具体的な構成、積層構造、接続状態等を中心に説明する。
本実施形態のＣＭＯＳイメージセンサ１００において、ΔΣ方式のΣ変調をフローティングディフュージョンＦＤ（またはＰＤ１１１）で行う。
フローティングディフュージョンＦＤまたはＰＤ１１１でΔΣ変調を行うときには、ＦＤまたはＰＤへのフィードバックアクセスを行うためのスイッチ（図２ではスイッチングトランジスタ１４０）が形成される。
画素のＰＤ１１と画素回路１１０Ａの基板とは別の基板にΔΣ変調器（ΔΣＡＤＣ）２００が形成される。
画素回路１１０ＡとΔΣ変調器（ΔΣＡＤＣ）２００は、上述したように、スイッチングトランジスタ１４０をＴＳＶであるメタル接続を通じて電気的接続を行う構造を有する。
また、フィードバック（ＦＢ）系は、積分を行うＦＤまたはＰＤの容量へ電気的接続を行う。換言すれば、積分する容量として機能する容量部としてＦＤまたはＰＤを用いることができる。フィードバックはＴＳＶを用いても行うことが可能である。
さらに、１ビットデジタルデータから多ビット化を行うデシメーション回路は、たとえば画素回路１１０Ａとは別の基板に形成される構造を有する。
図４は、本実施形態に係る画素アイレ部のレイアウト例を示す図である。
図４の例は、理解を容易にするために、図２の選択トランジスタを有していない３トランジスタ型として示している。
本実施形態において、増幅トランジスタ１１４は、埋め込み型のＰＤ１１１や転送トランジスタ１１２が形成される基板から電気的に分離された半導体基板（またはウェル）ＳＵＢａｍｐ内に形成される。この増幅トランジスタ１１４が形成される基板ＳＵＢａｍｐは、増幅トランジスタ１１４のソースに接続されるか、あるいはＳＯＩ構造によって浮遊状態に保持される。
図５は、本実施形態に係る画素回路の簡略断面を示す図である。
図５は、図４の３トランジスタ型の画素回路に対応する簡略断面を示している。
画素回路１１０Ｂは、ウェハ上にエピタキシャル形成された薄いｎ型層１５１に画素用のｐウェル（ｐ−Ｗｅｌｌ）領域１５２が形成されている。このＰウェル領域１５２に、画素を構成するフォトダイオード（ＰＤ１１１）、転送トランジスタ１１２、リセットトランジスタ１１３、および増幅トランジスタ１１４が形成されている。
フォトダイオード（ＰＤ）１１１においては、ｎ型の蓄積層１５３の基板表面側にｐ型層１５４が形成されており、基板の深さ方向において信号電荷蓄積層が反対の導電型層１５２に挟まれた、いわゆる「埋め込み型フォトダイオード」として形成されている。
本例では、表面のｐ型層１５４と基板のｐウェル領域１５２がｎ型蓄積層１５３を挟んだ、ＨＡＤ（Hole Accumulation Diode）型が採用されている。
そして、増幅トランジスタ１１４は、ｐウェル領域１５２内に、フォトダイオード１１１と並列に形成されたｎウェル領域１５５内に形成されている。ｎウェル領域１５５は、フォトダイオード１１１のｎ型蓄積層１５３とｐ型層１５７で分離されている。
転送トランジスタ１１２のドレインとリセットトランジスタ１１３のソースが拡散層を共有してフローティングディフュージョンＦＤが形成されている。
そして、フローティングディフュージョンＦＤと増幅トランジスタ１１４のゲートＧＴａｍｐの入力部とが、ＴＶＳで接続される。増幅トランジスタ１１４のソースが信号線ＬＳＧＮに接続され、ドレインが接地されている。
＜２．画素回路の基本的な動作＞
次に、本実施形態に係る画素回路１１０Ａ，１１０Ｂの基本的な動作について説明する。
画素回路１１０Ａにおいて、シリコン基板に入射された光子は電子とホールのペアを発生させ、そのうちの電子が埋め込み型のフォトダイオード１１１によって蓄積ノードＮＤ１１１に蓄積される。
蓄積ノードＮＤ１１１に蓄積された電子は、転送トランジスタ１１２をオンさせることで、フローティングディフュージョンＦＤに転送され、これにより増幅トランジスタ１１４のゲートを駆動する。
一方、ソースがフローティングディフュージョンＦＤに接続され、ドレインが電源に接続されたリセットトランジスタ１１３は画素のリセット用に用いられる。
増幅トランジスタ１１４のドレインは電源に接続され、ソースが選択トランジスタ１１５を介して、あるいは直接、垂直信号線ＬＳＧＮに接続されている。垂直信号線ＬＳＧＮは列方向に配列された複数の画素と共有される。
フローティングディフュージョンＦＤに転送された信号電荷は垂直信号線ＬＳＧＮへの信号となって出力される。
出力されたアナログ信号ＶＳＬは、ΔΣ変調器２００でΔΣ変調され、１ビットデジタルデータが出力される。その際、残存した信号は、ＤＡＣ２３０にフィードバックされ、スイッチングトランジスタ１４０を通じてフローティングディフュージョンＦＤへ信号が取り込まれる。
＜３．画素回路の具体的な動作＞
図６は、本実施形態に係る画素回路の電荷蓄積と読出しの具体的な動作を説明するためのタイミングチャートである。
まず、画素リセットを行う。リセット時には、リセット制御線ＬＲＳＴへのリセット信号ＲＳＴおよび転送制御線ＬＴＲＧへの転送信号ＴＲＧがハイレベルに設定され、これにより、リセットトランジスタ１１３および転送トランジスタ１１２がオン状態となる。
これはたとえば、１．８Ｖの電源電圧をフォトダイオード１１１の蓄積ノードに伝達させる操作である。これによって、蓄積ノードＮＤ１１１のポテンシャルは上昇し、そこに蓄積された電子の引き抜きが行われる。
特に、ＨＡＤ構造において、蓄積ノードはｐ型層に挟まれた薄いｎ型層で形成されており、その電子は全て排出されて完全空乏状態となる。
その後、転送制御線ＬＴＲＧへの転送信号ＴＲＧがローレベルに切り替えられ、転送トランジスタ１１２がオフにされる。これにより、蓄積ノードＮＤ１１１は浮遊状態となって、新たな電荷蓄積が開始される。
一方、電荷蓄積中に、リセット制御線ＬＲＳＴへのリセット信号ＲＳＴはハイレベルの状態に保持され、非選択画素のリセットトランジスタ１１３がオン状態に固定される。
これによって、増幅トランジスタ１１４のゲートが接続されるフローティングディフュージョンＦＤは電源電圧レベルに保持される。これにより、非選択画素の増幅トランジスタ１１４はオフ状態となっている。
次に、蓄積された電荷の読み出し動作について説明する。
まず、選択行のリセット制御線ＬＲＳＴへのリセット信号ＲＳＴがローレベルに切り替えられて、リセットトランジスタ１１３がオフにされる。このとき、フローティングディフュージョンＦＤの電位はリセットトランジスタ１１３とのカップリング作用を受けて、たとえば１．８Ｖから０．８Ｖに遷移して浮遊状態となる。これにより、増幅トランジスタ１１４がオン状態となる。
ここで、増幅トランジスタ１１４と定電流源ＣＩに接続された垂直信号線ＬＳＧＮは、ソースフォロワ回路を形成している。ソースフォロワ回路の入力であるフローティングディフュージョンＦＤのポテンシャルＶｆｄと、出力である垂直信号線ＬＳＧＮの電位ＶＳＬは、変動比が１に近いリニアな関係となる。
すなわち、定電流源ＣＩの電流値をｉとすると、理想的には次の関係が成立する。
［数１］
ｉ＝（１／２）＊β＊（Ｖｆｄ−Ｖｔｈ−ＶＳＬ）２
ただし、βは定数である。
上記式で（Ｖｆｄ−Ｖｔｈ−ＶＳＬ）は一定となって、Ｖｆｄの変動は１に近いゲインでＶＳＬに反映される。すなわち、増幅トランジスタ１１４がオン状態となると、フローティングディフュージョンＦＤの電位変動が垂直信号線ＬＳＧＮの電位変動に反映される。
ここで１回目の読み出しが実施され、垂直信号線ＬＳＧＮに現れた電位は図示しないセンス回路により一旦ホールドされる。
次に、転送制御線ＬＴＲＧへの転送信号ＴＲＧがハイレベルに設定され、転送トランジスタ１１２がオンにされる。これにより、フローティングディフュージョンＦＤの電位は転送トランジスタ１１２のゲートとのカップリングを受けて上昇するとともに、電子がフローティングディフュージョンＦＤに流れ込む。
この際、フローティングディフュージョンＦＤのポテンシャルが十分に高ければ、蓄積されていた電子は全てフローティングディフュージョンＦＤに流出し、ＦＤは完全に空乏状態になる。
その後、転送制御線ＬＴＲＧへの転送信号ＴＲＧがローレベルに切り替えられて、転送トランジスタ１１２がオフにされる。これにより、フローティングディフュージョンＦＤの電位は転送制御線ＬＴＲＧの駆動前に比べて信号電荷分だけ降下する。
すなわち、光子入射が全くなくなった場合は元の０．８Ｖ付近に戻るが、光子が入射して光電子が生じている場合には、光電子数に応じて電位が下降し、たとえば０．７Ｖとなる。これがソースフォロワの出力である垂直信号線ＬＳＧＮに反映される。
なお、上記した例では、増幅トランジスタ１１４のオン、オフはリセットトランジスタ１１３のゲートとのカップリングのみによって制御している。
これは配線を簡素化するのに有効な手段であるが、必要があれば、図７に示すように、リセットトランジスタ１１３のドレインを、スイッチングトランジスタ１１６を介して電源ラインＬＶＲＥＦに接続することも可能である。
たとえば、画素の非選択時には電源ラインＬＶＲＥＦの電圧ＶＲＥＦを上昇させ、フローティングディフュージョンＦＤをより高い電位に昇圧しても良い。
これにより、非選択時に増幅トランジスタ１１４から電流が漏れることを完全に防止でき、非選択画素が垂直信号線ＬＳＧＮに不要なノイズを発生させることを抑止できる。
画素回路１１０Ａ（１１０Ｂ）から得られた信号は、ΔΣ変調器２００の積分器２１０、量子化器２２０を通じて１ビットデータとして出力される。
また、一部データはフィードバック系のＤＡＣ２３０、スイッチングトランジスタ１４０を通して、画素回路１１０Ａ（１１０Ｂ）のフローティングディフュージョンＦＤにフィードバックされる。フィードバックされた信号は、蓄積された画像信号と併せて積分器２１０に出力される。
ここで、ΔΣ変調器（ΔΣＡＤＣ）２００の具体的な構成例について説明する。
図８は、ΔΣ変調器（ΔΣＡＤＣ）２００の具体的な構成例を示す図である。
図８のΔΣ変調器２００においては、積分器２１０の入力側に画像信号（Ｖ０）とＤＡＣ２３０のフィードバックデータ（Ｖ３）とを合わせ、その差分Ｖ１（Ｖ０−Ｖ３）を増幅して積分器２１０に出力する差動増幅器（差動アンプ）２５０を有している。
積分器２１０は、入力段に接続された抵抗素子Ｒ２１０、一方の入力に差動増幅器２５０の出力が入力される演算増幅器２１１、および演算増幅器２１１の入出力間に接続された容量Ｃ２１０を有する。積分器２１０の出力信号Ｖ２は［（１／ＣＲ）∫Ｖ１ｄｔ］で与えられる。
量子化器２２０は、積分器２１０の出力と基準電圧とを比較して、１ビットデジタルデータをＤＡＣ２３０、およびデシメーション回路２４０に出力する比較器２２１を含んで構成されている。


＜４．画素回路とΔΣ変調器（ΔΣＡＤＣ）との積層構造例＞
以上の構成を有するΔΣ変調器（ΔΣＡＤＣ）２００と画素回路１１０Ａ（１１０Ｂ）とは、たとえば以下に示すように積層構造をもって形成される。
以下に、画素回路１１０Ａ（１１０Ｂ）とΔΣ変調器（ΔΣＡＤＣ）２００との積層構造例を図９〜図１５に関連付けて説明する。
図９〜図１５は、画素回路とΔΣ変調器、その動作のためのトランジスタのレイアウトと断面図を示している。
これらは、３次元立体構造３００で、２枚の構造体（半導体基板）３１０，３２０を重ねることで作製される。
＜４．１ 画素回路とΔΣ変調器（ΔΣＡＤＣ）との第１の積層構造例＞
図９は、画素回路とΔΣ変調器（ΔΣＡＤＣ）との第１の積層構造例を説明するための図である。
図９の例では、第１基板３１０の裏面側３１１にフォトダイオード１１１が形成され、表面側に量子化器２２０、ＤＡＣ２３０、並びに画素回路１１０Ａ（１１０Ｂ）の各トランジスタが形成されている。
第２基板３２０にはΔΣ動作で必要な回路が形成され、第２基板の最下層側にはＤＡＣ２３０からのフィードバック用スイッチングトランジスタ１４０が形成されている。
そして、第１基板３１０の表面３１２側に形成されたＤＡＣ２３０の出力部と第２基板３２０の最下層側に形成されたソース・ドレインの一方の拡散層１４１が、第２基板３２０に形成されたＴＳＶ（貫通ビア）のメタル接合を通じて電気的に接続される。
＜４．２ 画素回路とΔΣ変調器（ΔΣＡＤＣ）との第２の積層構造例＞
図１０は、画素回路とΔΣ変調器（ΔΣＡＤＣ）との第２の積層構造例を説明するための図である。
図１０の例と図９の例が異なる点は、ＤＡＣ２３０が第２基板３２０の最下層に形成されていることにある。
この場合、第１基板３１０の表面３１２側の量子化器２２０の出力部とＤＡＣ２３０の入力部を形成するトランジスタのソース・ドレインの一方の拡散層に接続される。
なお、図面の簡単化のため、図１０においては第２基板３２０の最下層にトランジスタをひとつのみ示している。
＜４．３ 画素回路とΔΣ変調器（ΔΣＡＤＣ）との第３の積層構造例＞
図１１は、画素回路とΔΣ変調器（ΔΣＡＤＣ）との第３の積層構造例を説明するための図である。
図１１の例と図１０の例が異なる点は、ＤＡＣ２３０に加えてデシメーション回路２４０が第２基板３２０の最下層に形成されていることにある。
この場合、第１基板３１０の表面３１２側の量子化器２２０の出力部とＤＡＣ２３０およびデシメーション回路２４０の入力部を形成するトランジスタのソース・ドレインの一方の拡散層に接続される。
なお、図面の簡単化のため、図１１においては第２基板３２０の最下層にトランジスタをひとつのみ示している。
＜４．４ 画素回路とΔΣ変調器（ΔΣＡＤＣ）との第４の積層構造例＞
図１２は、画素回路とΔΣ変調器（ΔΣＡＤＣ）との第４の積層構造例を説明するための図である。
図１２の例は図１１の例と同様の構造であるが、レイアウト的にＤＡＣ２３０からのフィードバックを、スイッチングトランジスタ１４０を介してフォトダイオード１１１に接続されている例である。
＜４．５ 画素回路とΔΣ変調器（ΔΣＡＤＣ）との第５の積層構造例＞
図１３は、画素回路とΔΣ変調器（ΔΣＡＤＣ）との第５の積層構造例を説明するための図である。
図１３の例は図１２の例と同様の構造であるが、ＤＡＣ２３０を第２基板の最下層ではなく画素回路が形成される第１基板３１０の表面３１２側に形成されている例である。
＜４．６ 画素回路とΔΣ変調器（ΔΣＡＤＣ）との第６の積層構造例＞
図１４は、画素回路とΔΣ変調器（ΔΣＡＤＣ）との第６の積層構造例を説明するための図である。
図１４の例は図９の例と同様の構造であるが、レイアウト的にＤＡＣ２３０からのフィードバックを、スイッチングトランジスタ１４０を介してフォトダイオード１１１に接続された容量Ｃ１１１に接続されている例である。
容量Ｃ１１１はフローティングディフュージョンＦＤとは別の容量素子である。
＜４．７ 画素回路とΔΣ変調器（ΔΣＡＤＣ）との第７の積層構造例＞
図１５は、画素回路とΔΣ変調器（ΔΣＡＤＣ）との第７の積層構造例を説明するための図である。
図１５の例と図１４の例が異なる点は、ＤＡＣ２３０およびデシメーション回路２４０が第２基板３２０の最下層に形成されていることにある。
この場合、第１基板３１０の表面３１２側の量子化器２２０の出力部とＤＡＣ２３０およびデシメーション回路２４０の入力部を形成するトランジスタのソース・ドレインの一方の拡散層に接続される。
なお、図面の簡単化のため、図１５においては第２基板３２０の最下層にトランジスタをひとつのみ示している。
以上説明したように、本実施形態によれば、以下の効果を得ることができる。
本実施形態によれば、画素単位で多ビット、たとえば１６ビット高速撮像のΔΣＡＤＣ（ΔΣ変調器）によるＡＤ変換が可能となる。
その結果、高速撮像が、１μｍ程度以下の微細画素でも対応可能となる。
さらに、画素内にフィードバックして積分を行うことから、画素から発生するノイズの圧縮が可能となる。
しかも、スルービア（ＴＳＶ）を用いた３次元ＬＳＩ構造で作製されることから、微細画素においても多ビット高速撮像が可能となる。
このような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
＜５．カメラシステムの構成例＞
図１６は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
本カメラシステム４００は、図１６に示すように、本実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）１００が適用可能な撮像デバイス４１０を有する。
さらに、カメラシステム４００は、この撮像デバイス４１０の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ４２０を有する。
カメラシステム４００は、撮像デバイス４１０を駆動する駆動回路(ＤＲＶ)４３０と、撮像デバイス４１０の出力信号を処理する信号処理回路(ＰＲＣ)４４０と、を有する。
駆動回路３３０は、撮像デバイス４１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス４１０を駆動する。
また、信号処理回路４４０は、撮像デバイス４１０の出力信号に対して所定の信号処理を施す。
信号処理回路４４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路４４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス４１０として、先述した固体撮像素子１００を搭載することで、低消費電力で、高精度なカメラが実現できる。
なお、本技術は以下のような構成もとることができる。
（１）光信号を電気信号に変換するフォトダイオードを含む複数の画素がアレイ状に配列された画素アレイ部と、
上記画素からの画像信号を読み出す読み出し部と、を有し、
上記画素は、
埋め込み型フォトダイオードと、
ゲートを入力として、ソースを出力とするソースフォロワ回路を形成する増幅トランジスタと、
上記フォトダイオードで光電変換された電荷を上記増幅トランジスタのゲートに転送する転送トランジスタと、を含み、
上記増幅トランジスタは、
上記埋め込み型フォトダイオード、上記転送トランジスタが形成される基板から電気的に分離された半導体基板内に形成されて、当該増幅トランジスタの基板は浮遊状態になっており、
上記読み出し部は、
画素単位で画像信号を入出力するΔΣ変調器を含み、
上記ΔΣ変調器の出力が上記画素の積分するための容量として機能する容量部にフィードバックされている
固体撮像素子。
（２）上記画素と上記ΔΣ変調器は別の基板に形成され、当該基板が積層されて、上記ΔΣ変調器のフィードバック経路と画素の上記容量部がビアを通して電気的に接続される
上記（１）記載の固体撮像素子。
（３）上記ΔΣ変調器は、
少なくとも入力信号をデジタル信号に出力する量子化器と、
上記フィードバック経路に配置され、上記量子化器のデジタル信号をアナログ信号に変換するデジタルアナログ変換器（ＤＡＣ）と、を含み、
上記量子化器と上記ＤＡＣが同じ基板に形成され、上記ＤＡＣの出力と上記画素の容量部がビアにより接続されている
上記（２）記載の固体撮像素子。
（４）上記ΔΣ変調器は、
少なくとも入力信号をデジタル信号に出力する量子化器と、
上記フィードバック経路に配置され、上記量子化器のデジタル信号をアナログ信号に変換するデジタルアナログ変換器（ＤＡＣ）と、を含み、
上記量子化器と上記ＤＡＣが別の基板に形成され、上記量子化器の出力と上記ＤＡＣの入力がビアにより接続されている
上記（２）記載の固体撮像素子。
（５）上記ΔΣ変調器は、
上記量子化器のデジタル信号を多ビット化するデシメーション回路を含み、
上記デシメーション回路は上記量子化器および上記ＤＡＣと同じ基板に形成され、上記ＤＡＣの出力と上記画素の容量部がビアにより接続されている
上記（３）記載の固体撮像素子。
（６）上記ΔΣ変調器は、
上記量子化器のデジタル信号を多ビット化するデシメーション回路を含み、
上記デシメーション回路は上記ＤＡＣと同じ基板に形成され、上記量子化器の出力と上記ＤＡＣの入力および上記デシメーション回路の入力がビアにより接続されている
上記（４）記載の固体撮像素子。
（７）上記ΔΣ変調器のフィードバック経路と画素の上記容量部との間に選択的にオン、オフされるスイッチングトランジスタが接続されている
上記（１）から（６）のいずれか一に記載の固体撮像素子。
（８）上記画素の容量部は、
画素の上記増幅トランジスタの入力側の浮遊拡散ノードである
上記（１）から（７）のいずれか一に記載の固体撮像素子。
（９）上記画素の容量部は、
上記埋め込み型フォトダイオードである
上記（１）から（７）のいずれか一に記載の固体撮像素子。
（１０）固体撮像素子と、
上記撮像素子に被写体像を結像する光学系と、
上記撮像素子の出力画像信号を処理する信号処理回路と、を有し、
上記固体撮像素子は、
光信号を電気信号に変換するフォトダイオードを含む複数の画素がアレイ状に配列された画素アレイ部と、
上記画素からの画像信号を読み出す読み出し部と、を有し、
上記画素は、
埋め込み型フォトダイオードと、
ゲートを入力として、ソースを出力とするソースフォロワ回路を形成する増幅トランジスタと、
上記フォトダイオードで光電変換された電荷を上記増幅トランジスタのゲートに転送する転送トランジスタと、を含み、
上記増幅トランジスタは、
上記埋め込み型フォトダイオード、上記転送トランジスタが形成される基板から電気的に分離された半導体基板内に形成されて、当該増幅トランジスタの基板は浮遊状態になっており、
上記読み出し部は、
画素単位で画像信号を入出力するΔΣ変調器を含み、
上記ΔΣ変調器の出力が上記画素の積分するための容量として機能する容量部にフィードバックされている
カメラシステム。
１００・・・固体撮像素子、１１０・・・画素アレイ部、１１０Ａ・・・画素回路、１１１・・・光電変換素子、１１２・・・転送トランジスタ、１１３・・・リセットトランジスタ、１１４・・・増幅トランジスタ、１１５・・・選択トランジスタ、１２０・・・行選択回路（画素駆動部）、１３０・・・カラム読み出し回路、１４０・・・スイッチングトランジスタ、２００・・・ΔΣ変調器（ΔΣＡＤＣ）、２１０・・・積分器、２２０・・・量子化器、２３０・・・ＤＡＣ、２４０・・・デシメーション回路、４００・・・カメラシステム、４１０・・・撮像デバイス、４２０・・・駆動回路、４３０・・・レンズ（光学系）、４４０・・・信号処理回路。

Claims (10)

  1. 光信号を電気信号に変換するフォトダイオードを含む複数の画素がアレイ状に配列された画素アレイ部と、
    上記画素からの画像信号を読み出す読み出し部と、を有し、
    上記画素は、
    埋め込み型フォトダイオードと、
    ゲートを入力として、ソースを出力とするソースフォロワ回路を形成する増幅トランジスタと、
    上記増幅トランジスタの入力側に形成された浮遊拡散ノードと、
    上記フォトダイオードで光電変換された電荷を上記増幅トランジスタのゲートに接続された上記浮遊拡散ノードに転送する転送トランジスタと、を含み、
    上記増幅トランジスタは、
    上記埋め込み型フォトダイオード、上記転送トランジスタが形成される基板から電気的に分離された半導体基板内に形成されて、当該増幅トランジスタの基板は浮遊状態になっており、
    上記読み出し部は、
    画素単位で画像信号を入出力するΔΣ変調器を含み、
    上記ΔΣ変調器の出力が上記画素の積分するための容量として機能する上記浮遊拡散ノードまたは上記埋め込み型フォトダイオードにフィードバックされている
    固体撮像素子。
  2. 上記ΔΣ変調器のフィードバック経路と画素の上記浮遊拡散ノードまたは上記埋め込み型フォトダイオードとの間に選択的にオン、オフされるスイッチングトランジスタが接続され、
    上記画素と上記ΔΣ変調器は別の基板に形成され、当該基板が積層されて、上記ΔΣ変調器のフィードバック経路に接続された上記スイッチングトランジスタの一の拡散層と画素の上記浮遊拡散ノードまたは上記埋め込み型フォトダイオードがビアを通して電気的に接続される
    請求項１記載の固体撮像素子。
  3. 上記スイッチングトランジスタの一の拡散層と画素の上記増幅トランジスタのゲートがビアにより接続され、上記増幅トランジスタのゲートと上記浮遊拡散ノードが電気的に接続されている
    請求項２記載の固体撮像素子。
  4. 画素の上記埋め込み型フォトダイオードに接続された容量素子を含み、
    上記スイッチングトランジスタの一の拡散層と画素の上記埋め込み型フォトダイオードに接続された上記容量素子がビアにより接続されている
    請求項２記載の固体撮像素子。
  5. 上記ΔΣ変調器は、
    少なくとも入力信号をデジタル信号として出力する量子化器と、
    上記フィードバック経路に配置され、上記量子化器のデジタル信号をアナログ信号に変換するデジタルアナログ変換器（ＤＡＣ）と、を含み、
    上記量子化器と上記ＤＡＣが同じ基板に形成され、上記ＤＡＣの出力が上記スイッチングトランジスタの他の拡散層と接続され、上記スイッチングトランジスタの一の拡散層と画素の上記浮遊拡散ノードまたは上記埋め込み型フォトダイオードがビアを通して電気的に接続されている
    請求項２から４のいずれか一に記載の固体撮像素子。
  6. 上記ΔΣ変調器は、
    少なくとも入力信号をデジタル信号として出力する量子化器と、
    上記フィードバック経路に配置され、上記量子化器のデジタル信号をアナログ信号に変換するデジタルアナログ変換器（ＤＡＣ）と、を含み、
    上記量子化器と上記ＤＡＣが別の基板に形成され、上記量子化器の出力と上記ＤＡＣの入力がビアにより接続され、上記ＤＡＣの出力が上記スイッチングトランジスタの他の拡散層と接続され、上記スイッチングトランジスタの一の拡散層と画素の上記浮遊拡散ノードまたは上記埋め込み型フォトダイオードがビアを通して電気的に接続されている
    請求項２から４のいずれか一に記載の固体撮像素子。
  7. 上記ΔΣ変調器は、
    上記量子化器のデジタル信号を多ビット化するデシメーション回路を含み、
    上記デシメーション回路は上記量子化器および上記ＤＡＣと同じ基板に形成され、上記ＤＡＣの出力と上記画素の容量部がビアにより接続されている
    請求項５記載の固体撮像素子。
  8. 上記ΔΣ変調器は、
    上記量子化器のデジタル信号を多ビット化するデシメーション回路を含み、
    上記デシメーション回路は上記ＤＡＣと同じ基板に形成され、上記量子化器の出力と上記ＤＡＣの入力および上記デシメーション回路の入力がビアにより接続されている
    請求項６記載の固体撮像素子。
  9. 固体撮像素子と、
    上記固体撮像素子に被写体像を結像する光学系と、
    上記固体撮像素子の出力画像信号を処理する信号処理回路と、を有し、
    上記固体撮像素子は、
    光信号を電気信号に変換するフォトダイオードを含む複数の画素がアレイ状に配列された画素アレイ部と、
    上記画素からの画像信号を読み出す読み出し部と、を有し、
    上記画素は、
    埋め込み型フォトダイオードと、
    ゲートを入力として、ソースを出力とするソースフォロワ回路を形成する増幅トランジスタと、
    上記増幅トランジスタの入力側に形成された浮遊拡散ノードと、
    上記フォトダイオードで光電変換された電荷を上記増幅トランジスタのゲートに接続された上記浮遊拡散ノードに転送する転送トランジスタと、を含み、
    上記増幅トランジスタは、
    上記埋め込み型フォトダイオード、上記転送トランジスタが形成される基板から電気的に分離された半導体基板内に形成されて、当該増幅トランジスタの基板は浮遊状態になっており、
    上記読み出し部は、
    画素単位で画像信号を入出力するΔΣ変調器を含み、
    上記ΔΣ変調器の出力が上記画素の積分するための容量として機能する上記浮遊拡散ノードまたは上記埋め込み型フォトダイオードにフィードバックされている
    カメラシステム。
  10. 上記ΔΣ変調器のフィードバック経路と画素の上記浮遊拡散ノードまたは上記埋め込み型フォトダイオードとの間に選択的にオン、オフされるスイッチングトランジスタが接続され、
    上記画素と上記ΔΣ変調器は別の基板に形成され、当該基板が積層されて、上記ΔΣ変調器のフィードバック経路に接続された上記スイッチングトランジスタの一の拡散層と画素の上記浮遊拡散ノードまたは上記埋め込み型フォトダイオードがビアを通して電気的に接続される
    請求項９記載のカメラシステム。
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