WO2022044491A1 - Ａｄ変換器 - Google Patents

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WO2022044491A1
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integrator
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幸嗣 小畑
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Definitions

  • This disclosure relates to an AD converter. More specifically, the present disclosure relates to a sequential comparison type AD (Analog-to-Digital) converter.
  • AD Analog-to-Digital
  • Patent Document 1 discloses a noise shaping sequential comparison type AD converter.
  • the noise shaping sequential comparison type AD converter has a configuration in which an integrator circuit is added to a normal sequential comparison type AD converter.
  • the noise shaping sequential comparison type AD converter the residual voltage of the DA (Digital-to-Analog) converter after the sequential comparison operation is performed to the least significant bit is integrated and fed back to the next sampling to reduce the voltage.
  • the noise shaping characteristic which moves the noise of a frequency band to a high frequency band is obtained.
  • high resolution of the AD converter is realized by attenuating the noise moved to the high frequency band with a low-pass filter.
  • the noise shaping sequential comparison type AD converter In the noise shaping sequential comparison type AD converter, the integration result of the residual voltage is fed back to the next sampling. Therefore, the noise-shaping sequential comparison type AD converter of Patent Document 1 cannot be used for AD conversion of a plurality of analog input voltages by time division.
  • An object of the present disclosure is to provide an AD converter capable of AD conversion of a plurality of analog input voltages by time division and with reduced conversion error.
  • the AD converter of one aspect of the present disclosure includes an input switching circuit and a sequential comparison type AD converter.
  • a plurality of analog input voltages are input to the input switching circuit, and one analog input voltage selected from the plurality of analog input voltages is output as a conversion target voltage.
  • the AD conversion unit performs AD conversion that converts the conversion target voltage input from the input switching circuit into a multi-bit digital signal.
  • the input switching circuit switches the analog input voltage selected as the conversion target voltage from the plurality of analog input voltages.
  • the AD conversion unit performs a conversion operation for each target bit from the most significant bit to the least significant bit.
  • the AD conversion unit includes a control unit, a DA conversion unit, a comparison reference generation unit, and a comparator.
  • the DA conversion unit generates an analog comparison voltage corresponding to the target bit in response to a control signal from the control unit.
  • the comparison reference generation unit generates a comparison reference voltage corresponding to the analog input voltage selected as the conversion target voltage.
  • the comparator determines the value of the target bit by comparing the difference voltage between the conversion target voltage and the comparison voltage with the comparison reference voltage.
  • the control unit determines the control signal in the next bit of the target bit based on the comparison result of the comparator in the target bit.
  • the comparison reference generation unit includes an integrator, a plurality of capacitive elements, and a switching circuit. The integrator integrates the difference voltage in a state where the AD conversion unit performs the conversion operation of the least significant bit.
  • the plurality of capacitive elements are provided corresponding to the plurality of analog input voltages.
  • the switching circuit connects the capacitive element corresponding to the analog input voltage selected as the conversion target voltage among the plurality of capacitive elements to the output terminal of the integrator.
  • the capacitive element connected to the output terminal of the integrator via the switching circuit is charged by the output voltage of the integrator.
  • the comparison reference generation unit uses the charging voltage of the capacitance element corresponding to the analog input voltage selected as the conversion target voltage among the plurality of capacitance elements as the comparison reference voltage.
  • FIG. 1 is a schematic circuit diagram of an AD converter according to an embodiment of the present disclosure.
  • FIG. 2 is a schematic circuit diagram showing an example of an integrator included in the AD converter of the same.
  • FIG. 3 is a time chart illustrating the operation of the AD converter as described above.
  • the AD converter 1 of the present embodiment includes an input switching circuit 2 and a sequential comparison type AD converter 3.
  • the AD conversion unit 3 of the present embodiment is a noise shaping type sequential comparison type AD conversion unit in which an integrator circuit is added to the sequential comparison type AD conversion unit.
  • a plurality of analog input voltages (for example, two analog input voltages V1 and V2 in FIG. 1) are input to the input switching circuit 2, and one analog input voltage selected from the plurality of analog input voltages is output as a conversion target voltage V3. do.
  • the AD conversion unit 3 performs AD conversion for converting the conversion target voltage V3 input from the input switching circuit 2 into a multi-bit digital signal (D1 or D2).
  • D1 or D2 a multi-bit digital signal
  • the AD conversion unit 3 performs a conversion operation for each target bit from the most significant bit to the least significant bit.
  • the AD conversion unit 3 includes a control unit 4, a DA conversion unit 5, a comparison reference generation unit 6, and a comparator 7.
  • the DA conversion unit 5 generates an analog comparison voltage corresponding to the control signal S1 from the control unit 4 in the target bit.
  • the DA conversion unit 5 generates an analog comparison voltage corresponding to the target bit in response to the control signal S1 from the control unit 4.
  • the analog comparison voltage corresponding to the target bit is, for example, a value determined by the comparator 7 from the most significant bit to the bit one higher than the target bit, the target bit is "1", and the bit next to the target bit is the highest.
  • the lower bits are analog voltages corresponding to the digital signals set to "0".
  • the comparison reference generation unit 6 generates the comparison reference voltage V5 corresponding to the analog input voltage selected as the conversion target voltage V3.
  • the comparator 7 determines the value of the target bit by comparing the difference voltage V4 between the conversion target voltage V3 and the comparison voltage and the comparison reference voltage V5.
  • the control unit 4 determines the control signal S1 in the next bit of the target bit based on the comparison result of the comparator 7 in the target bit. That is, the control unit 4 determines the comparison voltage generated by the DA conversion unit 5 in the next bit of the target bit based on the comparison result of the comparator 7 in the target bit, and controls to generate the determined comparison voltage.
  • the signal S1 is determined.
  • the comparison reference generation unit 6 has an integrator 61, a plurality of capacitive elements C11 and C12 (for example, two in the example of FIG. 1), and a switching circuit 62.
  • the integrator 61 integrates the difference voltage V4 in a state where the AD conversion unit 3 performs the conversion operation of the least significant bit.
  • the plurality of capacitive elements C11 and C12 are provided corresponding to the plurality of analog input voltages V1 and V2, respectively.
  • the switching circuit 62 connects the capacitive elements C11 or C12 corresponding to the analog input voltage V1 or V2 selected as the conversion target voltage V3 among the plurality of capacitive elements C11 and C12 to the output terminal of the integrator 61.
  • the capacitive elements C11 or C12 connected to the output terminal of the integrator 61 via the switching circuit 62 are charged by the output voltage of the integrator 61.
  • the comparison reference generation unit 6 sets the charging voltage of the capacitance elements C11 or C12 corresponding to the analog input voltage V1 or V2 selected as the conversion target voltage V3 among the plurality of capacitance elements C11 and C12 as the comparison reference voltage V5.
  • the input switching circuit 2 selects the analog input as the conversion target voltage V3 from the plurality of analog input voltages V1 and V2. The voltage is being switched. Therefore, the AD converter 1 can perform AD conversion of a plurality of analog input voltages V1 and V2 in a time division manner. Further, the AD converter 1 of the present embodiment includes a plurality of capacitive elements C11 and C12 corresponding to the plurality of analog input voltages V1 and V2, respectively.
  • each of the plurality of capacitive elements C11 and C12 is charged with the integration result of the integrator 61 when the corresponding analog input voltages V1 and V2 are set to the conversion target voltage V3. Since the charging voltages V51 and V52 of the capacitive elements C11 and C12 are used as the comparison reference voltage V5 when the corresponding analog input voltages V1 and V2 are next AD-converted, the value obtained by integrating the conversion error in the AD conversion is used. By setting the comparison reference voltage V5 in the next AD conversion, the conversion error can be reduced. Therefore, it is possible to provide an AD converter 1 capable of AD conversion of a plurality of analog input voltages by time division and with reduced conversion error.
  • the number of analog input voltages input to the input switching circuit 2 is not limited to two, three or more analog input voltages are input to the input switching circuit 2, and the AD converter 1 has three or more analogs.
  • the input voltage may be AD-converted by time division.
  • FIGS. 1 and 2 are schematic circuit diagrams of the AD converter 1, and the circuit configuration is partially omitted.
  • the AD converter 1 of the present embodiment is a noise shaping sequential comparison type AD converter. As described above, the AD converter 1 includes an input switching circuit 2 and an AD conversion unit 3. Further, in the AD converter 1 of the present embodiment, in addition to the input switching circuit 2 and the AD conversion unit 3, the input terminals TA1 and TA2, the serial-parallel conversion unit (described as SP in FIG. 1) 8, and the filter circuit 9 and are further provided.
  • the "terminal” here may be a component (terminal) for connecting an electric wire or the like, but may be, for example, a lead of an electronic component or a part of a conductor formed as wiring on a circuit board.
  • the analog input voltage V1 is input to the input terminal TA1, and the analog input voltage V2 is input to the input terminal TA2.
  • the analog input voltages V1 and V2 are output signals of various sensors such as an acceleration sensor, an angular velocity sensor, and a gyro sensor.
  • the output terminal TA3 of the input switching circuit 2 is connected to one of the input terminals of the comparator 7.
  • the input switching circuit 2 includes a switch 21 connected between the input terminal TA1 and the output terminal TA3, and a switch 22 connected between the input terminal TA2 and the output terminal TA3.
  • the switches 21 and 22 are semiconductor switches such as CMOS transistors, and are switched on / off by the control signals ⁇ A and ⁇ B input from the control unit 4.
  • the switch 21 is turned on and the switch 22 is turned off, the analog input voltage V1 is output from the input switching circuit 2 to the AD conversion unit 3 as the conversion target voltage V3.
  • the switch 21 is turned off and the switch 22 is turned on, the analog input voltage V2 is output from the input switching circuit 2 to the AD conversion unit 3 as the conversion target voltage V3.
  • the AD conversion unit 3 includes a control unit 4, a DA conversion unit 5, a comparison reference generation unit 6, and a comparator 7.
  • the control unit 4 is realized by, for example, wired logic.
  • the control unit 4 controls the operations of the input switching circuit 2, the DA conversion unit 5, the comparison reference generation unit 6, and the filter circuit 9, so that the AD converter 1 performs AD conversion of the analog input voltages V1 and V2. Alternately divide.
  • the control unit 4 may be realized by a computer system having one or more processors and memories.
  • the DA conversion unit 5 is, for example, a 12-bit DA conversion unit, and is configured by combining a lower 4-bit lower DA conversion unit 51 and an upper 8-bit upper DA conversion unit 52.
  • the DA conversion unit 5 is a capacitance type DA conversion unit including a plurality of capacitance elements C1 and C2 and a voltage switching circuit 55. One end of each of the plurality of capacitive elements C1 and C2 is connected to the output terminal TA3 of the input switching circuit 2.
  • the voltage switching circuit 55 selectively connects the other ends of the plurality of capacitive elements C1 and C2 to either the first voltage VH or the second voltage VL in response to the control signal S1 from the control unit 4. Since the DA conversion unit 5 is a capacitive DA conversion unit including a plurality of capacitive elements C1 and C2 and a voltage switching circuit 55, there is an advantage that the DA conversion unit 5 can be realized by a simple circuit.
  • the first voltage VH and the second voltage VL are DC voltages having constant voltage values, and the first voltage VH is set to a voltage higher than the second voltage VL.
  • the lower DA conversion unit 51 includes a plurality of capacitive elements C1 and a plurality of switches Q1 provided corresponding to the plurality of capacitive elements C1.
  • One end of each of the plurality of capacitive elements C1 is connected to the output terminal TA3 of the input switching circuit 2.
  • the plurality of switches Q1 are realized by using a semiconductor switch such as a CMOS transistor.
  • the plurality of switches Q1 selectively connect each of the plurality of capacitive elements C1 to either the first voltage VH or the second voltage VL in response to the control signal S1 from the control unit 4.
  • the upper DA conversion unit 52 includes a plurality of capacitive elements C2 and DEM (Dynamic Element Matching) 53 and 54.
  • One end of each of the plurality of capacitive elements C2 is connected to the output terminal TA3 of the input switching circuit 2.
  • the DEMs 53 and 54 selectively connect each of the plurality of capacitive elements C2 to either the first voltage VH or the second voltage VL in response to the control signal S1 from the control unit 4.
  • the voltage switching circuit 55 is configured by the plurality of switches Q1 and DEM53, 54.
  • the plurality of switches Q1 and DEM53, 54 connect each of the plurality of capacitive elements C1 and C2 to either the first voltage VH or the second voltage VL according to the control signal S1 input from the control unit 4.
  • DA conversion unit 5 generates a comparison voltage of a desired voltage value.
  • the output terminal of the DA conversion unit 5 is connected to one input terminal of the comparator 7 together with the output terminal TA3 of the input switching circuit 2. Therefore, the difference voltage V4 between the conversion target voltage V3 output from the input switching circuit 2 and the comparison voltage generated by the DA conversion unit 5 is input to one input terminal of the comparator 7.
  • the comparison reference generation unit 6 includes an integrator 61, a plurality of capacitive elements C11 and C12 (the same number as the analog input voltages V1 and V2, for example, two in this embodiment), and a switching circuit 62.
  • FIG. 2 shows an example of a specific circuit of the integrator 61.
  • the integrator 61 of the present embodiment includes a plurality of stages of integrator circuits 61A, 61B, 61C that sequentially perform integrating operations. Each of the plurality of stages of integrating circuits 61A to 61C performs an integrating operation using operational amplifiers OP1 to OP3.
  • the integrator circuit 61A is the first stage integrator circuit.
  • the integrator circuit 61A includes an operational amplifier OP1, a capacitive element C21, and a switch Q21.
  • the inverting input terminal of the operational amplifier OP1 is connected to the input terminal TA4 of the integrator 61 via the switch Q21.
  • the capacitive element C21 is connected between the inverting input terminal and the output terminal of the operational amplifier OP1.
  • the non-inverting input terminal of the operational amplifier OP1 is connected to the reference voltage of the AD converter 1.
  • the operational amplifier OP1, the capacitive element of the DA conversion unit 5 connected to the input terminal TA4, and the capacitive element C21 constitute an integrator circuit 61A.
  • the output terminal of the operational amplifier OP1 (that is, the output terminal of the integrating circuit 61A) is connected to the input terminal of the integrating circuit 61B.
  • the integrator circuit 61B is a second-stage integrator circuit, and includes operational amplifiers OP2, capacitive elements C22 to C24, and switches Q22 to Q25.
  • the inverting input terminal of the operational amplifier OP2 is connected to the input terminal TA4 of the integrator 61 via switches Q22 and Q23. Further, the inverting input terminal of the operational amplifier OP2 is connected to the output terminal of the integrating circuit 61A via switches Q24 and Q25.
  • the non-inverting input terminal of the operational amplifier OP2 is connected to the reference potential of the AD converter 1.
  • the connection points of the switches Q22 and Q23 are connected to the reference voltage of the AD converter 1 via the capacitive element C22.
  • connection points of the switches Q24 and Q25 are connected to the reference voltage of the AD converter 1 via the capacitive element C23.
  • the capacitive element C24 is connected between the inverting input terminal and the output terminal of the operational amplifier OP2.
  • the output terminal of the operational amplifier OP2 (that is, the output terminal of the integrating circuit 61B) is connected to the input terminal of the integrating circuit 61C.
  • a feed forward path FF1 is formed between the input terminal TA4 of the integrator 61 and the input terminal of the operational amplifier OP2 included in the second stage integrator circuit 61B.
  • the differential voltage V4 input from the input terminal TA4 of the integrator 61 is sampled by the capacitive element C22, and the sampled differential voltage V4 is input to the operational amplifier OP2 of the second stage integrator circuit 61B.
  • the integrator circuit 61C is a third-stage integrator circuit, and includes operational amplifiers OP3, capacitive elements C25 to C27, and switches Q26 to Q29.
  • the inverting input terminal of the operational amplifier OP3 is connected to the input terminal TA4 of the integrator 61 via switches Q26 and Q27. Further, the inverting input terminal of the operational amplifier OP3 is connected to the output terminal of the integrating circuit 61B (that is, the output terminal of the operational amplifier OP2) via the switches Q28 and Q29.
  • the non-inverting input terminal of the operational amplifier OP3 is connected to the reference potential of the AD converter 1.
  • the connection points of the switches Q26 and Q27 are connected to the reference voltage of the AD converter 1 via the capacitive element C25.
  • the connection points of the switches Q28 and Q29 are connected to the reference voltage of the AD converter 1 via the capacitive element C26.
  • the capacitive element C27 is connected between the inverting input terminal and the output terminal of the operational amplifier
  • a feed forward path FF2 is formed between the input terminal TA4 of the integrator 61 and the input terminal of the operational amplifier OP3 provided in the integrator circuit 61C of the third stage.
  • the differential voltage V4 input from the input terminal TA4 of the integrator 61 is sampled by the capacitive element C25, and the sampled differential voltage V4 is input to the operational amplifier OP3 of the third stage integrator circuit 61C.
  • the output terminal of the integrator circuit 61C (that is, the output terminal of the operational amplifier OP3) is electrically connected to the output terminal TA5 of the integrator 61 via the switch Q30. That is, the output terminal of the integrating circuit 61C is connected to the switching circuit 62.
  • the plurality of switches Q21 to Q30 are realized by semiconductor switches such as CMOS transistors.
  • the switches Q22 and Q26 are switched on or off according to the control signal ⁇ 0 input from the control unit 4.
  • the switches Q21 and Q24 are switched on or off according to the control signal ⁇ 1 input from the control unit 4.
  • the switches Q23, Q25, and Q28 are switched on or off according to the control signal ⁇ 2 input from the control unit 4.
  • the switches Q27, Q29, and Q30 are switched on or off according to the control signal ⁇ 3 input from the control unit 4.
  • the integrator 61 in the integrator 61, three integrator circuits 61A, 61B, and 61C are connected in cascade, and the three-stage integrator circuits 61A to 61C sequentially perform an integrator operation in a low frequency band.
  • the noise shaping characteristic that moves the noise of the above to the high frequency band is realized.
  • three integrator circuits 61A, 61B, and 61C are connected in cascade, but this is only an example, and if the number of stages of the integrator circuit is one or more, it can be changed as appropriate. It is possible.
  • the feed forward path can be omitted as appropriate.
  • a plurality of (two in this embodiment) capacitive elements C11 and C12 are provided corresponding to a plurality of (two in this embodiment) analog input voltages V1 and V2, respectively.
  • One end of the plurality of capacitive elements C11 and C12 is connected to the reference voltage of the AD converter 1.
  • the switching circuit 62 includes a plurality of (two in this embodiment) switches Q11 and Q12 connected between the other ends of the plurality of capacitive elements C11 and C12 and the output terminal of the integrator 61, respectively. That is, the other end of the capacitive element C11 is connected to the output terminal TA5 of the integrator 61 and the input terminal of the comparator 7 via the switch Q11.
  • the other end of the capacitive element C12 is connected to the output terminal TA5 of the integrator 61 and the input terminal of the comparator 7 via the switch Q12.
  • the switches Q11 and Q12 are realized by a semiconductor switch such as a CMOS transistor. The switches Q11 and Q12 are switched on / off according to the control signal input from the control unit 4.
  • the comparator 7 compares the voltage input from the DA conversion unit 5, that is, the difference voltage V4 between the conversion target voltage V3 and the output voltage of the DA conversion unit 5, and the comparison circuit 62 for each target bit. Compare the height with the reference voltage V5. The comparator 7 compares the height of the difference voltage V4 between the conversion target voltage V3 and the output voltage of the DA conversion unit 5 and the comparison reference voltage V5 for each target bit, thereby setting the value of the target bit (0 or 1). ) Is determined.
  • the control unit 4 turns on the switch Q11 and turns off the switch Q12, sets the charging voltage V51 of the capacitive element C11 as the comparison reference voltage V5, and sets the other input of the comparator 7. Let the terminal input.
  • the comparison reference voltage V5. the integration result obtained by integrating the difference voltage V4 remaining at the time of conversion of the least significant bit in the previous AD conversion with the integrator 61 is used as the comparison reference voltage V5. Therefore, it is possible to realize a noise shaping characteristic that moves noise in the low frequency region to the high frequency region.
  • the control unit 4 turns off the switch Q11 and turns on the switch Q12, sets the charging voltage V52 of the capacitive element C12 as the comparison reference voltage V5, and sets the other of the comparators 7. Input to the input terminal.
  • the comparison reference voltage V5. the integration result obtained by integrating the difference voltage V4 remaining at the time of conversion of the least significant bit in the previous AD conversion with the integrator 61 is used as the comparison reference voltage V5. Therefore, it is possible to realize a noise shaping characteristic that moves noise in the low frequency region to the high frequency region.
  • control unit 4 generates a control signal S1 for causing the DA conversion unit 5 to generate the comparison voltage of the next bit of the target bit based on the comparison result of the target bit by the comparator 7, and performs the comparison operation of the next bit.
  • this control signal S1 is output to the DA conversion unit 5.
  • serial-parallel conversion unit 8 performs AD conversion of the conversion target voltage V3
  • serial digital signal D11 input from the AD conversion unit 3 is converted into a parallel digital signal D12
  • the converted digital signal D12 is converted. Output to the filter circuit 9.
  • the filter circuit 9 attenuates the high frequency component of the digital signal output from the AD conversion unit 3 (in this embodiment, the digital signal D12 after being converted into a parallel signal).
  • the filter circuit 9 includes a plurality of filters (denoted as LPF in FIG. 1) 91 and 92, and a filter switching circuit 93.
  • the plurality of filters 91 and 92 correspond to a plurality of analog input voltages V1 and V2, respectively.
  • the filter switching circuit 93 causes the digital signal D12 to be input to the filter corresponding to the analog input voltage selected as the conversion target voltage V3 among the plurality of filters 91 and 92.
  • the filters 91 and 92 are digital filters having low frequency pass characteristics, and attenuate high frequency components contained in the digital signal D12.
  • the filters 91 and 92 are digital filters realized by, for example, wired logic, but may be realized by a processor.
  • the filter switching circuit 93 connects the output terminal of the serial-parallel conversion unit 8 to any of the filters 91 and 92 according to the control signal S3 input from the control unit 4.
  • the control unit 4 controls the filter switching circuit 93 so that the digital signal D12 is input to the filter 91 corresponding to the analog input voltage V1.
  • the control unit 4 controls the filter switching circuit 93 so that the digital signal D12 is input to the filter 92 corresponding to the analog input voltage V2.
  • the digital signal D11 output from the AD conversion unit 3 is converted into a parallel digital signal D12 by the serial-parallel conversion unit 8 and then the filter 91. Is entered in. Then, the digital signal D1 in which the high frequency component contained in the digital signal D12 is attenuated by the filter 91 is output from the AD converter 1.
  • the digital signal D11 output from the AD conversion unit 3 is converted into a parallel digital signal D12 by the serial-parallel conversion unit 8 and then used by the filter 92. Entered. Then, the digital signal D2 in which the high frequency component contained in the digital signal D12 is attenuated by the filter 92 is output from the AD converter 1.
  • FIG. 3 is an example of a timing chart illustrating the operation of the AD converter 1 shown in FIGS. 1 and 2. Note that FIG. 3 is a time chart showing a part of the operation of the AD converter 1. Hereinafter, the operation of the AD converter 1 will be described with reference to FIGS. 1 to 3.
  • the control signal ⁇ A is the control signal of the switch 21, and the control signal ⁇ B is the control signal of the switch 22. Further, the control signals ⁇ 0, ⁇ 1, ⁇ 2, ⁇ 3 are control signals of the switches Q21 to Q30 included in the integrator 61. The control signals ⁇ A, ⁇ B and ⁇ 0 to ⁇ 3 are output from the control unit 4.
  • the control unit 4 alternately sets the first period TA that performs AD conversion of the analog input voltage V1 and the second period TB that performs AD conversion of the analog input voltage V2, so that the two analog input voltages V1 and 2
  • the AD conversion of V2 is performed by time division.
  • the control unit 4 controls the switch Q1 to reset the capacitive elements C1 and C2 included in the DA conversion unit 5. Further, in the first period TA, the control unit 4 turns on the switch Q11 and turns off the switch Q12, and causes the comparator 7 to input the charging voltage V51 of the capacitive element C11 as the comparison reference voltage V5. Further, in the first period TA, the control unit 4 switches the filter switching circuit 93 so that the digital signal D12 output from the serial-parallel conversion unit 8 is input to the filter 91.
  • the control unit 4 When the reset operation is completed, in the sampling period T2, the control unit 4 turns on the switch 21 and turns off the switch 22, and the analog input voltage V1 input to the input terminal TA1 becomes the conversion target voltage V3 in the DA conversion unit 5. It will be charged. Further, the control unit 4 turns on the switch Q11 and turns off the switch Q12, and causes the comparator 7 to input the charging voltage V51 of the capacitance element C11 corresponding to the analog input voltage V1 as the comparison reference voltage V5. In the initial state in which the AD converter 1 starts AD conversion, the value of the charging voltage V51 is close to the reference voltage of the AD converter 1.
  • control unit 4 causes the AD conversion unit 3 to perform AD conversion with the switches 21 and 22 turned off.
  • control unit 4 uses the DA conversion unit 5 to generate a control signal S1 that generates a comparison voltage ((VH-VL) / 2) corresponding to a 12-bit digital value “100000000000000” in which only the most significant bit is, for example, “1”. Output to.
  • the comparator 7 compares the height of the difference voltage V4 between the conversion target voltage V3 (analog input voltage V1) and the comparison voltage with the comparison reference voltage V5, so that the value of the most significant bit, which is the target bit, is compared. Ask for.
  • the comparator 7 sets the value of the most significant bit (target bit) to, for example, "1"
  • the difference voltage V4 is less than the comparison reference voltage V5
  • the comparison is performed.
  • the device 7 sets the value of the most significant bit (target bit) to, for example, "0”.
  • the control unit 4 generates a control signal S1 for determining the value of the comparison voltage generated by the DA conversion unit 5 based on the comparison result of the comparator 7 when obtaining the value of the next bit of the target bit, and this control
  • the signal S1 is output to the DA conversion unit 5.
  • the control unit 4 determines the value of the next bit of the most significant bit, and the comparison voltage (3 (VH-VL) corresponding to the digital value "110000000000000” is obtained.
  • the control signal S1 that generates / 4) is output to the DA conversion unit 5.
  • the comparator 7 obtains the value of the target bit by comparing the height of the difference voltage V4 between the conversion target voltage V3 (analog input voltage V1) and the comparison voltage and the comparison reference voltage V5.
  • the comparator 7 sets the value of the target bit (most -1) bit to "1", and if the difference voltage V4 is less than the comparison reference voltage V5, the comparison is performed.
  • the device 7 sets the value of the target bit (most significant -1) bit to "0".
  • the control unit 4 determines the value of the next bit of the most significant bit, and the comparison voltage ((VH-VL) /) corresponding to the digital value "010000000000000”.
  • the control signal S1 that generates 4) is output to the DA conversion unit 5.
  • the comparator 7 obtains the value of the target bit by comparing the height of the difference voltage V4 between the conversion target voltage V3 (analog input voltage V1) and the comparison voltage and the comparison reference voltage V5.
  • the comparator 7 sets the value of the target bit (most -1) bit to "1", and if the difference voltage V4 is less than the comparison reference voltage V5, the comparison is performed.
  • the device 7 sets the value of the target bit (most significant -1) bit to "0".
  • the AD conversion unit 3 repeats such an operation from the most significant bit to the least significant bit to determine the value of each bit.
  • the comparison result of each bit is converted into a multi-bit parallel digital signal D12 by the serial-parallel conversion unit 8 and output to the filter circuit 9.
  • the digital signal D12 is input to the filter 91 by the filter switching circuit 93, and the digital signal D1 with reduced noise in the high frequency band is output from the filter 91.
  • control unit 4 starts the operation of the integration period T4 when the comparison operation of the target bits by the AD conversion unit 3 is completed up to the least significant bit.
  • the control unit 4 causes the integrator 61 to perform an integration operation, and performs an operation to generate a comparison reference voltage V5 to be used when the AD conversion of the analog input voltage V1 is performed next time.
  • the control unit 4 first outputs a control signal ⁇ 0 that turns off the switches Q22 and Q26 to the integrator 61, and turns off the switches Q22 and Q26.
  • the switches Q22 and Q26 are turned on during the AD conversion period T3. Therefore, at the timing when the integration period T4 starts, the capacitive elements C22 and C24 are charged to the difference voltage V4 between the conversion target voltage V3 and the comparison voltage at the time when the sequential comparison processing up to the least significant bit is completed. ..
  • the control unit 4 In the integration period T4, the control unit 4 outputs a control signal ⁇ 1 for turning on the switches Q21 and Q24 at substantially the same time as turning off the switches Q22 and Q26, and turns on the switches Q21 and Q24.
  • the difference voltage V4 between the conversion target voltage V3 and the comparison voltage at the time when the sequential comparison process up to the least significant bit is completed is integrated by the integration circuit 61A, and the integrated value is accumulated in the capacitive element C23.
  • the control unit 4 turns off the switches Q21 and Q24, holds a sample of the integrated value of the integrating circuit 61A in the capacitive element C23, and then outputs a control signal ⁇ 2 for turning on the switches Q23, Q25 and Q28. , Switches Q23, Q25 and Q28 are turned on. As a result, the integrated value sample-held by the capacitive element C23 is integrated by the second-stage integrating circuit 61B. Further, the difference voltage at the least significant bit sample-held by the capacitive element C22 is input to the integrating circuit 61B via the feed forward path FF1 and integrated by the integrating circuit 61B. At this time, the integrated value of the integrating circuit 61B is stored in the capacitive element C25.
  • the control unit 4 turns off the switches Q23, Q25 and Q28, holds a sample of the integrated value of the integrating circuit 61B in the capacitive element C26, and then outputs a control signal ⁇ 3 for turning on the switches Q27, Q29 and Q30. Then, the switches Q27, Q29 and Q30 are turned on. As a result, the integrated value sample-held by the capacitive element C26 is integrated by the third-stage integrating circuit 61C. Further, the difference voltage at the least significant bit sample-held by the capacitive element C25 is input to the integrating circuit 61C via the feed forward path FF2 and integrated by the integrating circuit 61C. At this time, the integrated value of the integrating circuit 61C is accumulated in the capacitive element C11 via the switching circuit 62.
  • the control unit 4 turns off the switches Q27, Q29 and Q30, and samples and holds the integrated value of the third-stage integrating circuit 61C to the capacitive element C11.
  • the third-order integration is realized in the comparison reference generation unit 6, and the integral value of the third-order integration sample-held by the capacitive element C11 is used as the comparison reference voltage V5 at the next AD conversion of the analog input voltage V1. It is fed back to 7.
  • the integration result of the integrator 61 after the AD conversion of the analog input voltage V1 in the previous first period TA is the comparison standard when the AD conversion of the analog input voltage V1 is performed in the next first period TA. It is set as the voltage V5.
  • the successive approximation type AD converter 1 having the third-order noise shaping characteristic is realized.
  • the operation of the AD converter 1 in the second period TB is different from the operation in the first period TA in that AD conversion is performed using the analog input voltage V2 as the conversion target voltage V3.
  • the switch 21 is turned off and the switch 22 is turned on to have the DA conversion unit 5 sample the analog input voltage V2.
  • the switch Q11 is turned off and the switch Q12 is turned on to integrate the integrated value of the integrator 61 into the capacitive element C12, and the integrated value sample-held by the capacitive element C12 is used as the next time of the analog input voltage V2. It is fed back to the comparator 7 as the comparison reference voltage V5 at the time of AD conversion.
  • the digital signal D12 output from the serial-parallel conversion unit 8 is input to the filter 92 via the filter switching circuit 93. When the digital signal D12 is input, the filter 92 outputs the digital signal D2 with reduced noise in the high frequency band.
  • two filters 91 and 92 corresponding to the two analog input voltages V1 and V2 are provided.
  • the filter switching circuit 93 inputs the digital signal D12 to the filter 91 or 92 corresponding to the analog input voltage V1 or V2 selected as the conversion target voltage V3 to reduce the noise in the high frequency band.
  • a plurality of filters 91 and 92 corresponding to a plurality of analog input voltages V1 and V2 are prepared. Therefore, there is an advantage that a plurality of filters 91 and 92 corresponding to a plurality of analog input voltages V1 and V2 can be designed according to the frequencies of the analog input voltages V1 and V2. As a result, even when the frequencies of the analog input voltages V1 and V2 are different, the digital signals D1 and D2 obtained by converting the analog input voltages V1 and V2 into digital values can be output.
  • each of the plurality of capacitive elements C11 and C12 has a capacitance of 100 times or more with respect to the amount of electric charge leaked through the switches Q11 and Q12 during the holding period.
  • the holding period is a period until the next AD conversion of the corresponding analog input voltages V1 and V2 among the plurality of analog input voltages V1 and V2.
  • the charging voltage of the capacitive elements C11 and C12 fluctuates, and the comparison reference voltage V5 in the next AD conversion fluctuates.
  • each of the plurality of capacitive elements C11 and C12 preferably has a capacitance of 100 times or more the amount of electric charge leaked through the switches Q11 and Q12 during the holding period, and even if a leak occurs. Fluctuations in the charging voltages V51 and V52 can be suppressed, thereby suppressing fluctuations in the comparative reference voltage V5. It should be noted that each of the capacitive elements C11 and C12 may have a capacitance of 100 times or more the amount of electric charge leaked via the switches Q11 and Q12 during the holding period, and is an upper limit value of the capacitance. May be determined by the sizes of the capacitive elements C11 and C12 and the like.
  • the circuit configuration of the DA converter 5, the integrator 61, etc. is an example and can be changed as appropriate.
  • the analog input voltages V1 and V2 input to the input terminals TA1 and TA2 are output signals of various sensors such as an acceleration sensor, an angular velocity sensor, a gyro sensor, or a pressure sensor, but the output of the sensor.
  • a voltage signal other than the signal may be used.
  • the input switching circuit 2 may be realized by a multiplexer or the like.
  • the serial-parallel conversion unit 8 is provided separately from the filter circuit 9, but the serial-parallel conversion unit 8 is not an indispensable configuration. Since the filter circuit 9 has the function of the serial-parallel conversion unit, the serial-parallel conversion unit 8 may be omitted.
  • the place where "greater than or equal to” may be “greater than”. That is, in the comparison of the two values, whether or not the two values are equal can be arbitrarily changed depending on the setting of the reference value or the like, so there is no technical difference between “greater than or equal to” and “greater than”. Similarly, what is “less than” may be “less than or equal to”.
  • the AD converter (1) of the first aspect includes an input switching circuit (2) and a sequential comparison type AD converter (3).
  • a plurality of analog input voltages (V1, V2) are input to the input switching circuit (2), and one analog input voltage selected from the plurality of analog input voltages (V1, V2) is output as a conversion target voltage (V3). do.
  • the AD conversion unit (3) performs AD conversion for converting the conversion target voltage (V3) input from the input switching circuit (2) into a multi-bit digital signal (D11).
  • the input switching circuit (2) selects an analog input as a conversion target voltage (V3) from a plurality of analog input voltages (V1, V2) when the conversion operation of the conversion target voltage (V3) by the AD conversion unit (3) is completed. The voltage is being switched.
  • the AD conversion unit (3) performs a conversion operation for each target bit from the most significant bit to the least significant bit.
  • the AD conversion unit (3) includes a control unit (4), a DA conversion unit (5), a comparison reference generation unit (6), and a comparator (7).
  • the DA conversion unit (5) generates an analog comparison voltage corresponding to the target bit according to the control signal (S1) from the control unit (4).
  • the comparison reference generation unit (6) generates a comparison reference voltage (V5) corresponding to the analog input voltage (V1, V2) selected as the conversion target voltage (V3).
  • the comparator (7) determines the value of the target bit by comparing the difference voltage (V4) between the conversion target voltage (V3) and the comparison voltage and the comparison reference voltage (V5).
  • the control unit (4) determines the control signal (S1) at the next bit of the target bit based on the comparison result of the comparator (7) at the target bit.
  • the comparison reference generation unit (6) has an integrator (61), a plurality of capacitive elements (C11, C12), and a switching circuit (62).
  • the integrator (61) integrates the difference voltage (V4) in a state where the AD conversion unit (3) performs the conversion operation of the least significant bit.
  • the plurality of capacitive elements (C11, C12) are provided corresponding to the plurality of analog input voltages (V1, V2), respectively.
  • the switching circuit (62) integrates the capacitive elements (C11, C12) corresponding to the analog input voltage (V1, V2) selected as the conversion target voltage (V3) among the plurality of capacitive elements (C11, C12). Connect to the output terminal of 61). Of the plurality of capacitive elements (C11, C12), the capacitive element (C11, C12) connected to the output terminal of the integrator (61) via the switching circuit (62) is charged by the output voltage of the integrator (61). Will be done.
  • the comparison reference generation unit (6) sets the charging voltage (V51, V52) of the capacitance element corresponding to the analog input voltage selected as the conversion target voltage (V3) among the plurality of capacitance elements (C11, C12) as the comparison reference voltage. Let it be (V5).
  • the input switching circuit (2) is converted from the plurality of analog input voltages (V1, V2) to the conversion target voltage (V3).
  • the analog input voltage (V1, V2) selected as) is switched. Therefore, the AD converter (1) can perform AD conversion of a plurality of analog input voltages (V1, V2) in a time division manner. Further, each of the plurality of capacitive elements (C11, C12) is charged by the integration result of the integrator (61) when the corresponding analog input voltages (V1 and V2) are set to the conversion target voltage (V3).
  • the AD conversion is performed.
  • the conversion error can be reduced by setting the value obtained by integrating the conversion errors of the above to the comparison reference voltage (V5) in the next AD conversion. Therefore, it is possible to provide an AD converter (1) capable of AD-converting a plurality of analog input voltages (V1, V2) in a time-division manner and having a reduced conversion error.
  • one end of the plurality of capacitive elements (C11, C12) is connected to the reference voltage of the AD converter (1).
  • the switching circuit (62) includes a plurality of switches (Q11, Q12) connected between the other ends of the plurality of capacitive elements (C11, C12) and the output terminal of the integrator (61), respectively.
  • an AD converter (1) having a reduced conversion error which can perform AD conversion of a plurality of analog input voltages (V1, V2) in a time division manner.
  • each of the plurality of capacitive elements (C11, C12) is 100 times or more the amount of electric charge leaked through the switch during the retention period. Has a capacitance of.
  • the holding period is the time until the next AD conversion of the corresponding analog input voltage (V1, V2) among the plurality of analog input voltages (V1, V2).
  • the AD converter (1) of the fourth aspect is a filter circuit (9) that attenuates a high frequency component of a digital signal (D12) output from the AD converter (3) in any one of the first to third aspects.
  • the filter circuit (9) includes a plurality of filters (91, 92) corresponding to the plurality of analog input voltages (V1, V2), and a filter switching circuit (93).
  • the filter switching circuit (93) has a digital signal (D12) on the filter (91, 92) corresponding to the analog input voltage (V1, V2) selected as the conversion target voltage (V3) among the plurality of filters (91, 92). ) Is entered.
  • a plurality of filters (91, 92) corresponding to a plurality of analog input voltages (V1, V2) can be designed according to the frequencies of a plurality of analog input voltages (V1, V2).
  • the DA conversion unit (5) includes a plurality of capacitive elements (C1, C2) and a voltage switching circuit (55). ,including. One end of each of the plurality of capacitive elements (C1 and C2) is connected to the output terminal of the input switching circuit (2).
  • the voltage switching circuit (55) selectively connects the other ends of the plurality of capacitive elements (C1 and C2) to either the first voltage (VH) or the second voltage (VL) according to the control signal (S1). do.
  • the DA conversion unit (5) can be realized by a simple circuit.
  • the integrator (61) includes a multi-stage integrator circuit (61A to 61C) that sequentially performs an integrating operation.
  • Each of the plurality of stages of integrating circuits (61A to 61C) performs an integrating operation using operational amplifiers (OP1 to OP3).
  • various configurations (including modification) of the control unit (4) included in the AD converter (1) according to the above embodiment include the control method of the control unit (4), the (computer) program, and the control unit (4).
  • it can be embodied in a non-temporary recording medium or the like on which the program is recorded.
  • the configurations according to the second to sixth aspects are not essential configurations for the AD converter (1) and can be omitted as appropriate.

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Abstract

本開示の課題は、複数のアナログ入力電圧を時分割でＡＤ変換することができる、変換誤差を低減したＡＤ変換器を提供することである。比較器（７）は、アナログ入力電圧（Ｖ１，Ｖ２）である変換対象電圧（Ｖ３）とＤＡ変換部（５）が発生する比較電圧との差電圧（Ｖ４）を、比較基準電圧（Ｖ５）と比較する。切替回路（６２）は、変換対象電圧（Ｖ３）として選択されたアナログ入力電圧（Ｖ１，Ｖ２）に対応する容量素子（Ｃ１１，Ｃ１２）を積分器（６１）の出力端子に接続する。積分器（６１）は、ＡＤ変換部（３）が最下位ビットの変換動作を行った状態での差電圧（Ｖ４）を積分する。比較基準生成部（６）は、変換対象電圧（Ｖ３）として選択されたアナログ入力電圧（Ｖ１，Ｖ２）に対応する容量素子（Ｃ１１，Ｃ１２）の充電電圧を比較基準電圧（Ｖ５）とする。

Description

ＡＤ変換器
　本開示は、ＡＤ変換器に関する。より詳細には、本開示は、逐次比較型のＡＤ（Analog-to-Digital）変換器に関する。
　特許文献１は、ノイズシェーピング逐次比較型ＡＤ変換器を開示する。ノイズシェーピング逐次比較型ＡＤ変換器は、通常の逐次比較型ＡＤ変換器に、積分回路を追加した構成を有している。ノイズシェーピング逐次比較型ＡＤ変換器では、逐次比較動作を最下位ビットまで行った後のＤＡ（Digital-to-Analog）変換器の残差電圧を積分し、次のサンプリングにフィードバックすることで、低周波帯域の雑音を高周波帯域に移動させるノイズシェーピング特性を得ている。そして、特許文献１では、高周波帯域に移動させた雑音をローパスフィルタで減衰させることで、ＡＤ変換器の高分解能化を実現している。
　ノイズシェーピング逐次比較型ＡＤ変換器では残差電圧の積分結果を次のサンプリングにフィードバックする。そのため、特許文献１のノイズシェーピング逐次比較型ＡＤ変換器では、複数のアナログ入力電圧を時分割でＡＤ変換するような使い方はできなかった。
特開２０１７－１４７７１２号公報
　本開示の目的は、複数のアナログ入力電圧を時分割でＡＤ変換することができる、変換誤差を低減したＡＤ変換器を提供することにある。
　本開示の一態様のＡＤ変換器は、入力切替回路と、逐次比較型のＡＤ変換部と、を備える。前記入力切替回路には、複数のアナログ入力電圧が入力され、前記複数のアナログ入力電圧から選択した一つのアナログ入力電圧を変換対象電圧として出力する。前記ＡＤ変換部は、前記入力切替回路から入力される前記変換対象電圧を複数ビットのデジタル信号に変換するＡＤ変換を行う。前記入力切替回路は、前記ＡＤ変換部による前記変換対象電圧の変換動作が終了すると、前記複数のアナログ入力電圧から前記変換対象電圧として選択するアナログ入力電圧を切り替えている。前記ＡＤ変換部は、最上位ビットから最下位ビットまで対象ビットごとに変換動作を行う。前記ＡＤ変換部は、制御部と、ＤＡ変換部と、比較基準生成部と、比較器と、を有する。前記ＤＡ変換部は、前記制御部からの制御信号に応じて、前記対象ビットに対応するアナログの比較電圧を発生する。前記比較基準生成部は、前記変換対象電圧として選択された前記アナログ入力電圧に対応する比較基準電圧を生成する。前記比較器は、前記変換対象電圧と前記比較電圧との差電圧と、前記比較基準電圧とを比較することによって、前記対象ビットの値を決定する。前記制御部は、前記対象ビットでの前記比較器の比較結果に基づいて前記対象ビットの次ビットでの前記制御信号を決定する。前記比較基準生成部は、積分器と、複数の容量素子と、切替回路とを、有する。前記積分器は、前記ＡＤ変換部が前記最下位ビットの変換動作を行った状態での前記差電圧を積分する。前記複数の容量素子は、前記複数のアナログ入力電圧にそれぞれ対応して設けられる。前記切替回路は、前記複数の容量素子のうち前記変換対象電圧として選択された前記アナログ入力電圧に対応する容量素子を前記積分器の出力端子に接続する。前記複数の容量素子のうち前記切替回路を介して前記積分器の出力端子に接続された容量素子は、前記積分器の出力電圧で充電される。前記比較基準生成部は、前記複数の容量素子のうち前記変換対象電圧として選択された前記アナログ入力電圧に対応する容量素子の充電電圧を前記比較基準電圧とする。
図１は、本開示の一実施形態に係るＡＤ変換器の概略的な回路図である。 図２は、同上のＡＤ変換器が備える積分器の一例を示す概略的な回路図である。 図３は、同上のＡＤ変換器の動作を説明するタイムチャートである。
　（実施形態）
　（１）概要
　本実施形態のＡＤ変換器１は、図１に示すように、入力切替回路２と、逐次比較型のＡＤ変換部３と、を備える。なお、本実施形態のＡＤ変換部３は、逐次比較型のＡＤ変換部に積分回路を付加した、ノイズシェーピング型の逐次比較型ＡＤ変換部である。
　入力切替回路２には、複数のアナログ入力電圧（図１では例えば２つのアナログ入力電圧Ｖ１，Ｖ２）が入力され、複数のアナログ入力電圧から選択した一つのアナログ入力電圧を変換対象電圧Ｖ３として出力する。ＡＤ変換部３は、入力切替回路２から入力される変換対象電圧Ｖ３を複数ビットのデジタル信号（Ｄ１又はＤ２）に変換するＡＤ変換を行う。入力切替回路２は、ＡＤ変換部３による変換対象電圧Ｖ３の変換動作が終了すると、複数のアナログ入力電圧から変換対象電圧Ｖ３として選択するアナログ入力電圧を切り替える。
　ＡＤ変換部３は、最上位ビットから最下位ビットまで対象ビットごとに変換動作を行う。ＡＤ変換部３は、制御部４と、ＤＡ変換部５と、比較基準生成部６と、比較器７と、を有する。
　ＤＡ変換部５は、対象ビットにおいて制御部４からの制御信号Ｓ１に応じたアナログの比較電圧を発生する。言い換えると、ＤＡ変換部５は、制御部４からの制御信号Ｓ１に応じて、対象ビットに対応するアナログの比較電圧を発生する。対象ビットに対応するアナログの比較電圧は、例えば、最上位ビットから対象ビットの１つ上位のビットまでは比較器７によって決定された値、対象ビットは「１」、対象ビットの次ビットから最下位ビットまでは「０」としたデジタル信号に対応するアナログの電圧である。
　比較基準生成部６は、変換対象電圧Ｖ３として選択されたアナログ入力電圧に対応する比較基準電圧Ｖ５を生成する。
　比較器７は、変換対象電圧Ｖ３と比較電圧との差電圧Ｖ４と、比較基準電圧Ｖ５とを比較することによって、対象ビットの値を決定する。
　制御部４は、対象ビットでの比較器７の比較結果に基づいて対象ビットの次ビットでの制御信号Ｓ１を決定する。つまり、制御部４は、対象ビットでの比較器７の比較結果に基づいて、対象ビットの次ビットでＤＡ変換部５が発生する比較電圧を決定し、決定した比較電圧を発生させるための制御信号Ｓ１を決定する。
　そして、比較基準生成部６は、積分器６１と、複数（図１の例では例えば２つ）の容量素子Ｃ１１，Ｃ１２と、切替回路６２とを、有する。
　積分器６１は、ＡＤ変換部３が最下位ビットの変換動作を行った状態での差電圧Ｖ４を積分する。複数の容量素子Ｃ１１，Ｃ１２は、複数のアナログ入力電圧Ｖ１，Ｖ２にそれぞれ対応して設けられる。切替回路６２は、複数の容量素子Ｃ１１，Ｃ１２のうち変換対象電圧Ｖ３として選択されたアナログ入力電圧Ｖ１又はＶ２に対応する容量素子Ｃ１１又はＣ１２を積分器６１の出力端子に接続する。複数の容量素子Ｃ１１，Ｃ１２のうち切替回路６２を介して積分器６１の出力端子に接続された容量素子Ｃ１１又はＣ１２は、積分器６１の出力電圧で充電される。比較基準生成部６は、複数の容量素子Ｃ１１，Ｃ１２のうち変換対象電圧Ｖ３として選択されたアナログ入力電圧Ｖ１又はＶ２に対応する容量素子Ｃ１１又はＣ１２の充電電圧を比較基準電圧Ｖ５とする。
　本実施形態のＡＤ変換器１では、ＡＤ変換部３による変換対象電圧Ｖ３の変換動作が終了すると、入力切替回路２が、複数のアナログ入力電圧Ｖ１，Ｖ２から変換対象電圧Ｖ３として選択するアナログ入力電圧を切り替えている。したがって、ＡＤ変換器１は、複数のアナログ入力電圧Ｖ１，Ｖ２のＡＤ変換を時分割で行うことができる。また、本実施形態のＡＤ変換器１は、複数のアナログ入力電圧Ｖ１，Ｖ２にそれぞれ対応して複数の容量素子Ｃ１１，Ｃ１２を備えている。そして、複数の容量素子Ｃ１１，Ｃ１２の各々は、対応するアナログ入力電圧Ｖ１，Ｖ２を変換対象電圧Ｖ３とした場合の積分器６１の積分結果で充電される。容量素子Ｃ１１，Ｃ１２の充電電圧Ｖ５１，Ｖ５２が、対応するアナログ入力電圧Ｖ１，Ｖ２を次にＡＤ変換する場合の比較基準電圧Ｖ５として使用されるので、ＡＤ変換での変換誤差を積分した値を次のＡＤ変換での比較基準電圧Ｖ５とすることで、変換誤差を低減することができる。よって、複数のアナログ入力電圧を時分割でＡＤ変換することができる、変換誤差を低減したＡＤ変換器１を提供することができる。
　以下の実施形態では、入力切替回路２に２つのアナログ入力電圧Ｖ１，Ｖ２が入力され、ＡＤ変換器１が、２つのアナログ入力電圧Ｖ１，Ｖ２を時分割で交互にＡＤ変換する場合について説明する。なお、入力切替回路２に入力されるアナログ入力電圧の数は２つに限定されず、３つ以上のアナログ入力電圧が入力切替回路２に入力され、ＡＤ変換器１が、３つ以上のアナログ入力電圧を時分割でＡＤ変換してもよい。
　（２）詳細
　（２．１）構成
　以下、本実施形態に係るＡＤ変換器１の構成を図１及び図２に基づいて詳細に説明する。なお、図１及び図２はＡＤ変換器１の概略的な回路図であり、回路構成を一部省略して図示してある。
　本実施形態のＡＤ変換器１はノイズシェーピング逐次比較型ＡＤ変換器である。ＡＤ変換器１は、上述のように、入力切替回路２と、ＡＤ変換部３と、を備える。また、本実施形態のＡＤ変換器１は、入力切替回路２及びＡＤ変換部３に加えて、入力端子ＴＡ１，ＴＡ２と、シリアル－パラレル変換部（図１ではＳＰと記載）８と、フィルタ回路９と、を更に備えている。ここでいう、「端子」は、電線などを接続するための部品（端子）でもよいが、例えば電子部品のリードや、回路基板に配線として形成された導電体の一部でもよい。
　入力端子ＴＡ１にはアナログ入力電圧Ｖ１が入力され、入力端子ＴＡ２にはアナログ入力電圧Ｖ２が入力される。アナログ入力電圧Ｖ１，Ｖ２は、例えば加速度センサ、角速度センサ、又はジャイロセンサ等の各種のセンサの出力信号である。
　入力切替回路２の出力端子ＴＡ３は、比較器７の一方の入力端子に接続されている。入力切替回路２は、入力端子ＴＡ１と出力端子ＴＡ３との間に接続されるスイッチ２１と、入力端子ＴＡ２と出力端子ＴＡ３との間に接続されるスイッチ２２と、を備える。スイッチ２１，２２は、例えばＣＭＯＳトランジスタのような半導体スイッチであり、制御部４から入力される制御信号φＡ，φＢによってオン／オフが切り替えられる。スイッチ２１がオン、スイッチ２２がオフになると、入力切替回路２からアナログ入力電圧Ｖ１が変換対象電圧Ｖ３としてＡＤ変換部３に出力される。スイッチ２１がオフ、スイッチ２２がオンになると、入力切替回路２からアナログ入力電圧Ｖ２が変換対象電圧Ｖ３としてＡＤ変換部３に出力される。
　ＡＤ変換部３は、制御部４と、ＤＡ変換部５と、比較基準生成部６と、比較器７と、を備えている。
　制御部４は、例えば、ワイヤードロジックにて実現されている。制御部４は、入力切替回路２、ＤＡ変換部５、比較基準生成部６、及びフィルタ回路９の動作を制御することによって、ＡＤ変換器１にてアナログ入力電圧Ｖ１，Ｖ２のＡＤ変換を時分割で交互に行う。なお、制御部４は、１以上のプロセッサ及びメモリを有するコンピュータシステムにて実現されてもよい。
　ＤＡ変換部５は、例えば１２ビットのＤＡ変換部であり、下位４ビットの下位ＤＡ変換部５１と、上位８ビットの上位ＤＡ変換部５２とを組み合わせて構成される。
　ＤＡ変換部５は、複数の容量素子Ｃ１，Ｃ２と、電圧切替回路５５と、を含む容量型のＤＡ変換部である。複数の容量素子Ｃ１，Ｃ２の一端は、入力切替回路２の出力端子ＴＡ３にそれぞれ接続されている。電圧切替回路５５は、制御部４からの制御信号Ｓ１に応じて、複数の容量素子Ｃ１，Ｃ２の他端を第１電圧ＶＨ及び第２電圧ＶＬのいずれかに選択的に接続する。ＤＡ変換部５は、複数の容量素子Ｃ１，Ｃ２と、電圧切替回路５５と、を備えた容量型のＤＡ変換部であるので、ＤＡ変換部５を簡単な回路で実現できるという利点がある。第１電圧ＶＨ及び第２電圧ＶＬは一定の電圧値の直流電圧であり、第１電圧ＶＨは第２電圧ＶＬよりも高い電圧に設定されている。
　下位ＤＡ変換部５１は、複数の容量素子Ｃ１と、複数の容量素子Ｃ１にそれぞれ対応して設けられた複数のスイッチＱ１と、を備えている。複数の容量素子Ｃ１の一端は、入力切替回路２の出力端子ＴＡ３にそれぞれ接続されている。複数のスイッチＱ１は、例えばＣＭＯＳトランジスタのような半導体スイッチを用いて実現される。複数のスイッチＱ１は、制御部４からの制御信号Ｓ１に応じて、複数の容量素子Ｃ１の各々を第１電圧ＶＨ及び第２電圧ＶＬのいずれかに選択的に接続する。
　また、上位ＤＡ変換部５２は、複数の容量素子Ｃ２と、ＤＥＭ（Dynamic Element Matching）５３，５４と、を備える。複数の容量素子Ｃ２の一端は、入力切替回路２の出力端子ＴＡ３にそれぞれ接続されている。ＤＥＭ５３，５４は、制御部４からの制御信号Ｓ１に応じて、複数の容量素子Ｃ２の各々を第１電圧ＶＨ及び第２電圧ＶＬのいずれかに選択的に接続する。
　本実施形態では、複数のスイッチＱ１とＤＥＭ５３，５４とで電圧切替回路５５が構成されている。複数のスイッチＱ１及びＤＥＭ５３，５４が、制御部４から入力される制御信号Ｓ１に応じて複数の容量素子Ｃ１，Ｃ２の各々を第１電圧ＶＨ及び第２電圧ＶＬのいずれかに接続することで、ＤＡ変換部５が所望の電圧値の比較電圧を生成する。ここで、ＤＡ変換部５の出力端子は、入力切替回路２の出力端子ＴＡ３と共に、比較器７の一方の入力端子に接続されている。したがって、入力切替回路２から出力される変換対象電圧Ｖ３と、ＤＡ変換部５が発生する比較電圧との差電圧Ｖ４が比較器７の一方の入力端子に入力される。
　比較基準生成部６は、積分器６１と、複数（アナログ入力電圧Ｖ１，Ｖ２と同数であって、本実施形態では例えば２つ）の容量素子Ｃ１１，Ｃ１２と、切替回路６２と、を備える。
　図２は積分器６１の具体回路の一例を示している。本実施形態の積分器６１は、積分動作を順次行う複数段の積分回路６１Ａ，６１Ｂ，６１Ｃを含む。複数段の積分回路６１Ａ～６１Ｃの各々は、オペアンプＯＰ１～ＯＰ３を用いて積分動作を行う。
　積分回路６１Ａは、一段目の積分回路である。積分回路６１Ａは、オペアンプＯＰ１と、容量素子Ｃ２１と、スイッチＱ２１と、を備える。オペアンプＯＰ１の反転入力端子は、スイッチＱ２１を介して積分器６１の入力端子ＴＡ４に接続されている。容量素子Ｃ２１は、オペアンプＯＰ１の反転入力端子と出力端子との間に接続されている。オペアンプＯＰ１の非反転入力端子はＡＤ変換器１の基準電圧に接続されている。ここにおいて、オペアンプＯＰ１と、入力端子ＴＡ４に接続されるＤＡ変換部５の容量素子と、容量素子Ｃ２１とで積分回路６１Ａが構成されている。オペアンプＯＰ１の出力端子（つまり積分回路６１Ａの出力端子）は、積分回路６１Ｂの入力端子に接続されている。
　積分回路６１Ｂは、二段目の積分回路であり、オペアンプＯＰ２と、容量素子Ｃ２２～Ｃ２４と、スイッチＱ２２～Ｑ２５と、を備える。オペアンプＯＰ２の反転入力端子は、スイッチＱ２２，Ｑ２３を介して積分器６１の入力端子ＴＡ４に接続されている。また、オペアンプＯＰ２の反転入力端子は、スイッチＱ２４，Ｑ２５を介して積分回路６１Ａの出力端子に接続されている。オペアンプＯＰ２の非反転入力端子はＡＤ変換器１の基準電位に接続されている。ここで、スイッチＱ２２，Ｑ２３の接続点は、容量素子Ｃ２２を介してＡＤ変換器１の基準電圧に接続されている。スイッチＱ２４，Ｑ２５の接続点は、容量素子Ｃ２３を介してＡＤ変換器１の基準電圧に接続されている。容量素子Ｃ２４は、オペアンプＯＰ２の反転入力端子と出力端子との間に接続されている。そして、オペアンプＯＰ２の出力端子（つまり積分回路６１Ｂの出力端子）は、積分回路６１Ｃの入力端子に接続されている。
　ここで、積分器６１の入力端子ＴＡ４と２段目の積分回路６１Ｂが備えるオペアンプＯＰ２の入力端子との間にはフィードフォワードパスＦＦ１が形成されている。積分器６１の入力端子ＴＡ４から入力される差電圧Ｖ４は容量素子Ｃ２２でサンプリングされ、サンプリングされた差電圧Ｖ４が２段目の積分回路６１ＢのオペアンプＯＰ２に入力される。
　積分回路６１Ｃは、三段目の積分回路であり、オペアンプＯＰ３と、容量素子Ｃ２５～Ｃ２７と、スイッチＱ２６～Ｑ２９と、を備える。オペアンプＯＰ３の反転入力端子は、スイッチＱ２６，Ｑ２７を介して積分器６１の入力端子ＴＡ４に接続されている。また、オペアンプＯＰ３の反転入力端子は、スイッチＱ２８，Ｑ２９を介して積分回路６１Ｂの出力端子（つまり、オペアンプＯＰ２の出力端子）に接続されている。オペアンプＯＰ３の非反転入力端子はＡＤ変換器１の基準電位に接続されている。ここで、スイッチＱ２６，Ｑ２７の接続点は、容量素子Ｃ２５を介してＡＤ変換器１の基準電圧に接続されている。スイッチＱ２８，Ｑ２９の接続点は、容量素子Ｃ２６を介してＡＤ変換器１の基準電圧に接続されている。容量素子Ｃ２７は、オペアンプＯＰ３の反転入力端子と出力端子との間に接続されている。
　ここで、積分器６１の入力端子ＴＡ４と３段目の積分回路６１Ｃが備えるオペアンプＯＰ３の入力端子との間にはフィードフォワードパスＦＦ２が形成されている。積分器６１の入力端子ＴＡ４から入力される差電圧Ｖ４は容量素子Ｃ２５でサンプリングされ、サンプリングされた差電圧Ｖ４が３段目の積分回路６１ＣのオペアンプＯＰ３に入力される。
　そして、積分回路６１Ｃの出力端子（つまり、オペアンプＯＰ３の出力端子）は、スイッチＱ３０を介して積分器６１の出力端子ＴＡ５に電気的に接続されている。つまり、積分回路６１Ｃの出力端子は切替回路６２に接続されている。
　複数のスイッチＱ２１～Ｑ３０は例えばＣＭＯＳトランジスタなどの半導体スイッチで実現される。スイッチＱ２２，Ｑ２６は制御部４から入力される制御信号φ０に応じてオン又はオフに切り替わる。スイッチＱ２１，Ｑ２４は制御部４から入力される制御信号φ１に応じてオン又はオフに切り替わる。スイッチＱ２３，Ｑ２５，Ｑ２８は制御部４から入力される制御信号φ２に応じてオン又はオフに切り替わる。スイッチＱ２７，Ｑ２９，Ｑ３０は制御部４から入力される制御信号φ３に応じてオン又はオフに切り替わる。
　このように、図２の例では、積分器６１は３つの積分回路６１Ａ，６１Ｂ，６１Ｃが縦続接続されており、３段の積分回路６１Ａ～６１Ｃが順次積分動作を行うことで、低周波帯域の雑音を高周波帯域に移動させるノイズシェーピング特性を実現している。なお、本実施形態の積分器６１では、３つの積分回路６１Ａ，６１Ｂ，６１Ｃが縦続接続されているが、これは一例に過ぎず、積分回路の段数は１段以上であれば、適宜変更が可能である。また、積分回路の段数が２段以上の場合に、積分器６１の入力端子ＴＡ４と２段目以降に接続される１又は複数の積分回路との間にフィードフォワードパスが形成されることは必須ではなく、フィードフォワードパスは適宜省略が可能である。
　複数（本実施形態では２つ）の容量素子Ｃ１１，Ｃ１２は、複数（本実施形態では２つ）のアナログ入力電圧Ｖ１，Ｖ２にそれぞれ対応して設けられる。複数の容量素子Ｃ１１，Ｃ１２の一端は、ＡＤ変換器１の基準電圧に接続されている。切替回路６２は、複数の容量素子Ｃ１１，Ｃ１２の他端と積分器６１の出力端子の間にそれぞれ接続される複数（本実施形態では２つ）のスイッチＱ１１，Ｑ１２を含む。つまり、容量素子Ｃ１１の他端は、スイッチＱ１１を介して、積分器６１の出力端子ＴＡ５及び比較器７の入力端子に接続されている。容量素子Ｃ１２の他端は、スイッチＱ１２を介して、積分器６１の出力端子ＴＡ５及び比較器７の入力端子に接続されている。スイッチＱ１１，Ｑ１２は、例えばＣＭＯＳトランジスタなどの半導体スイッチで実現される。スイッチＱ１１，Ｑ１２は、制御部４から入力される制御信号に応じてオン／オフが切り替えられる。
　比較器７は、対象ビットごとに、ＤＡ変換部５から入力される電圧、つまり変換対象電圧Ｖ３とＤＡ変換部５の出力電圧との差電圧Ｖ４と、切替回路６２を介して入力される比較基準電圧Ｖ５との高低を比較する。比較器７は、対象ビットごとに、変換対象電圧Ｖ３とＤＡ変換部５の出力電圧との差電圧Ｖ４と、比較基準電圧Ｖ５との高低を比較することによって、対象ビットの値（０又は１）を判定する。
　制御部４は、アナログ入力電圧Ｖ１を変換対象電圧Ｖ３とする場合、スイッチＱ１１をオン、スイッチＱ１２をオフにして、容量素子Ｃ１１の充電電圧Ｖ５１を比較基準電圧Ｖ５として比較器７の他方の入力端子に入力させる。これにより、アナログ入力電圧Ｖ１のＡＤ変換を行う場合、前回のＡＤ変換において最下位ビットの変換時に残った差電圧Ｖ４を積分器６１で積分した積分結果が比較基準電圧Ｖ５として用いられる。よって、低周波領域の雑音を高周波領域に移動させるノイズシェーピング特性を実現できる。
　また、制御部４は、アナログ入力電圧Ｖ２を変換対象電圧Ｖ３とする場合、スイッチＱ１１をオフ、スイッチＱ１２をオンにし、容量素子Ｃ１２の充電電圧Ｖ５２を比較基準電圧Ｖ５として比較器７の他方の入力端子に入力させる。これにより、アナログ入力電圧Ｖ２のＡＤ変換を行う場合、前回のＡＤ変換において最下位ビットの変換時に残った差電圧Ｖ４を積分器６１で積分した積分結果が比較基準電圧Ｖ５として用いられる。よって、低周波領域の雑音を高周波領域に移動させるノイズシェーピング特性を実現できる。
　また、制御部４は、比較器７による対象ビットの比較結果に基づき、対象ビットの次ビットの比較電圧をＤＡ変換部５に生成させるための制御信号Ｓ１を生成し、次ビットの比較動作を行う場合にこの制御信号Ｓ１をＤＡ変換部５に出力する。
　シリアル－パラレル変換部８は、変換対象電圧Ｖ３のＡＤ変換を行う間に、ＡＤ変換部３から入力されるシリアルのデジタル信号Ｄ１１をパラレルのデジタル信号Ｄ１２に変換し、変換後のデジタル信号Ｄ１２をフィルタ回路９に出力する。
　フィルタ回路９は、ＡＤ変換部３から出力されるデジタル信号（本実施形態ではパラレル信号に変換された後のデジタル信号Ｄ１２）の高周波成分を減衰させる。このフィルタ回路９は、複数のフィルタ（図１ではＬＰＦと記載）９１，９２と、フィルタ切替回路９３と、を備える。複数のフィルタ９１，９２は複数のアナログ入力電圧Ｖ１，Ｖ２にそれぞれ対応する。フィルタ切替回路９３は、複数のフィルタ９１，９２のうち変換対象電圧Ｖ３として選択されたアナログ入力電圧に対応するフィルタにデジタル信号Ｄ１２を入力させる。
　フィルタ９１，９２は低域通過特性を有するデジタルフィルタであり、デジタル信号Ｄ１２に含まれる高周波成分を減衰させる。フィルタ９１，９２は、例えばワイヤードロジックにて実現されるデジタルフィルタであるが、プロセッサにて実現されてもよい。フィルタ切替回路９３は、制御部４から入力される制御信号Ｓ３に応じて、シリアル－パラレル変換部８の出力端子をフィルタ９１，９２のいずれかに接続する。制御部４は、アナログ入力電圧Ｖ１を変換対象電圧Ｖ３とする場合は、デジタル信号Ｄ１２が、アナログ入力電圧Ｖ１に対応するフィルタ９１に入力されるようにフィルタ切替回路９３を制御する。制御部４は、アナログ入力電圧Ｖ２を変換対象電圧Ｖ３とする場合は、デジタル信号Ｄ１２が、アナログ入力電圧Ｖ２に対応するフィルタ９２に入力されるようにフィルタ切替回路９３を制御する。
　これにより、アナログ入力電圧Ｖ１がＡＤ変換部３に入力される場合、ＡＤ変換部３から出力されたデジタル信号Ｄ１１が、シリアル－パラレル変換部８によってパラレルのデジタル信号Ｄ１２に変換された後にフィルタ９１に入力される。そして、デジタル信号Ｄ１２に含まれる高周波成分をフィルタ９１によって減衰したデジタル信号Ｄ１がＡＤ変換器１から出力される。
　また、アナログ入力電圧Ｖ２がＡＤ変換部３に入力される場合、ＡＤ変換部３から出力されたデジタル信号Ｄ１１が、シリアル－パラレル変換部８によってパラレルのデジタル信号Ｄ１２に変換された後にフィルタ９２に入力される。そして、デジタル信号Ｄ１２に含まれる高周波成分をフィルタ９２によって減衰したデジタル信号Ｄ２がＡＤ変換器１から出力される。
　（２．２）動作説明
　本実施形態のＡＤ変換器１の動作を図３等に基づいて説明する。
　図３は、図１及び図２に示すＡＤ変換器１の動作を説明するタイミングチャートの一例である。なお、図３はＡＤ変換器１の一部の動作を示したタイムチャートである。以下、図１～図３を用いてＡＤ変換器１の動作を説明する。
　制御信号φＡはスイッチ２１の制御信号であり、制御信号φＢはスイッチ２２の制御信号である。また、制御信号φ０，φ１，φ２，φ３は積分器６１が備えるスイッチＱ２１～Ｑ３０の制御信号である。制御信号φＡ，φＢ及びφ０～φ３は制御部４から出力される。
　制御部４は、アナログ入力電圧Ｖ１のＡＤ変換を行う第１期間ＴＡと、アナログ入力電圧Ｖ２のＡＤ変換を行う第２期間ＴＢと、を交互に設定することで、２つのアナログ入力電圧Ｖ１，Ｖ２のＡＤ変換を時分割で行う。
　まず、第１期間ＴＡでのＡＤ変換器１の動作を説明する。第１期間ＴＡのリセット期間Ｔ１では、制御部４は、スイッチＱ１を制御して、ＤＡ変換部５が備える容量素子Ｃ１，Ｃ２のリセット動作を行う。また、第１期間ＴＡでは、制御部４は、スイッチＱ１１をオン、スイッチＱ１２をオフにして、容量素子Ｃ１１の充電電圧Ｖ５１を比較基準電圧Ｖ５として比較器７に入力させる。また、第１期間ＴＡでは、制御部４は、シリアル－パラレル変換部８から出力されるデジタル信号Ｄ１２がフィルタ９１に入力されるようにフィルタ切替回路９３を切り替える。
　リセット動作が終了すると、サンプリング期間Ｔ２において、制御部４は、スイッチ２１をオン、スイッチ２２をオフにして、入力端子ＴＡ１に入力されるアナログ入力電圧Ｖ１が変換対象電圧Ｖ３としてＤＡ変換部５に充電される。また、制御部４は、スイッチＱ１１をオン、スイッチＱ１２をオフにして、アナログ入力電圧Ｖ１に対応する容量素子Ｃ１１の充電電圧Ｖ５１を比較基準電圧Ｖ５として比較器７に入力させる。なお、ＡＤ変換器１がＡＤ変換を開始する初期状態では充電電圧Ｖ５１の値は、ＡＤ変換器１の基準電圧に近い値となっている。
　その後のＡＤ変換期間Ｔ３では、制御部４は、スイッチ２１，２２をオフにした状態で、ＡＤ変換部３にＡＤ変換を行わせる。
　制御部４は、まず、最上位ビットのみ例えば「１」となる１２ビットのデジタル値「１０００００００００００」に対応した比較電圧（（ＶＨ－ＶＬ）／２）を発生させる制御信号Ｓ１をＤＡ変換部５に出力する。このとき、比較器７は、変換対象電圧Ｖ３（アナログ入力電圧Ｖ１）と比較電圧との差電圧Ｖ４と、比較基準電圧Ｖ５との高低を比較することによって、対象ビットである最上位ビットの値を求める。
　ここで、差電圧Ｖ４が比較基準電圧Ｖ５以上であれば、比較器７は最上位ビット（対象ビット）の値を例えば「１」とし、差電圧Ｖ４が比較基準電圧Ｖ５未満であれば、比較器７は最上位ビット（対象ビット）の値を例えば「０」とする。制御部４は、対象ビットの次ビットの値を求める場合に、比較器７の比較結果に基づいて、ＤＡ変換部５により発生させる比較電圧の値を決定する制御信号Ｓ１を生成し、この制御信号Ｓ１をＤＡ変換部５に出力する。
　例えば、最上位ビットの値が「１」であれば、制御部４は、最上位ビットの次ビットの値を求める場合に、デジタル値「１１００００００００００」に対応した比較電圧（３（ＶＨ－ＶＬ）／４）を発生させる制御信号Ｓ１をＤＡ変換部５に出力する。このとき、比較器７は、変換対象電圧Ｖ３（アナログ入力電圧Ｖ１）と比較電圧との差電圧Ｖ４と、比較基準電圧Ｖ５との高低を比較することによって、対象ビットの値を求める。差電圧Ｖ４が比較基準電圧Ｖ５以上であれば、比較器７は対象ビットである（最上位－１）ビットの値を「１」とし、差電圧Ｖ４が比較基準電圧Ｖ５未満であれば、比較器７は対象ビットである（最上位－１）ビットの値を「０」とする。
　一方、最上位ビットの値が「０」であれば、制御部４は、最上位ビットの次ビットの値を求める場合に、デジタル値「０１００００００００００」に対応した比較電圧（（ＶＨ－ＶＬ）／４）を発生させる制御信号Ｓ１をＤＡ変換部５に出力する。このとき、比較器７は、変換対象電圧Ｖ３（アナログ入力電圧Ｖ１）と比較電圧との差電圧Ｖ４と、比較基準電圧Ｖ５との高低を比較することによって、対象ビットの値を求める。差電圧Ｖ４が比較基準電圧Ｖ５以上であれば、比較器７は対象ビットである（最上位－１）ビットの値を「１」とし、差電圧Ｖ４が比較基準電圧Ｖ５未満であれば、比較器７は対象ビットである（最上位－１）ビットの値を「０」とする。
　ＡＤ変換部３が、このような動作を最上位ビットから最下位ビットまで繰り返すことで各ビットの値が決定される。各ビットの比較結果は、シリアル－パラレル変換部８により、複数ビットのパラレルのデジタル信号Ｄ１２に変換されて、フィルタ回路９に出力される。ここで、デジタル信号Ｄ１２はフィルタ切替回路９３によってフィルタ９１に入力され、フィルタ９１から高周波帯域の雑音を低減したデジタル信号Ｄ１が出力される。
　また、制御部４は、ＡＤ変換部３による対象ビットの比較動作が最下位ビットまで終了すると、積分期間Ｔ４の動作を開始する。積分期間Ｔ４では、制御部４が、積分器６１に積分動作を行わせ、アナログ入力電圧Ｖ１のＡＤ変換を次回行う場合に用いる比較基準電圧Ｖ５を生成する動作を行う。
　積分期間Ｔ４では、制御部４は、まず積分器６１にスイッチＱ２２，Ｑ２６をオフにする制御信号φ０を出力して、スイッチＱ２２及びＱ２６をオフにする。ここで、スイッチＱ２２及びＱ２６は、ＡＤ変換期間Ｔ３ではオンになっている。したがって、積分期間Ｔ４が開始するタイミングでは、容量素子Ｃ２２及びＣ２４は、最下位ビットまでの逐次比較処理が終了した時点での、変換対象電圧Ｖ３と比較電圧との差電圧Ｖ４に充電されている。
　積分期間Ｔ４において、制御部４は、スイッチＱ２２及びＱ２６をオフにするのと略同時に、スイッチＱ２１，Ｑ２４をオンにする制御信号φ１を出力して、スイッチＱ２１及びＱ２４をオンにする。これにより、最下位ビットまでの逐次比較処理が終了した時点での変換対象電圧Ｖ３と比較電圧との差電圧Ｖ４が積分回路６１Ａで積分され、その積分値が容量素子Ｃ２３に蓄積される。
　次に、制御部４は、スイッチＱ２１及びＱ２４をオフにして、積分回路６１Ａの積分値を容量素子Ｃ２３にサンプルホールドした後、スイッチＱ２３，Ｑ２５及びＱ２８をオンにする制御信号φ２を出力して、スイッチＱ２３，Ｑ２５及びＱ２８をオンにする。これにより、容量素子Ｃ２３でサンプルホールドされた積分値が２段目の積分回路６１Ｂで積分される。また、容量素子Ｃ２２でサンプルホールドされていた最下位ビットでの差電圧がフィードフォワードパスＦＦ１を介して積分回路６１Ｂに入力され、積分回路６１Ｂで積分される。このとき、積分回路６１Ｂの積分値は容量素子Ｃ２５に蓄積される。
　次に、制御部４は、スイッチＱ２３，Ｑ２５及びＱ２８をオフにして、積分回路６１Ｂの積分値を容量素子Ｃ２６にサンプルホールドした後、スイッチＱ２７，Ｑ２９及びＱ３０をオンにする制御信号φ３を出力して、スイッチＱ２７，Ｑ２９及びＱ３０をオンにする。これにより、容量素子Ｃ２６でサンプルホールドされた積分値が３段目の積分回路６１Ｃで積分される。また、容量素子Ｃ２５でサンプルホールドされていた最下位ビットでの差電圧がフィードフォワードパスＦＦ２を介して積分回路６１Ｃに入力され、積分回路６１Ｃで積分される。このとき、積分回路６１Ｃの積分値は切替回路６２を介して容量素子Ｃ１１に蓄積される。
　そして、制御部４は、スイッチＱ２７，Ｑ２９及びＱ３０をオフにして、３段目の積分回路６１Ｃの積分値を容量素子Ｃ１１にサンプルホールドする。以上により、比較基準生成部６では３次積分が実現され、容量素子Ｃ１１にサンプルホールドされた３次積分の積分値は、アナログ入力電圧Ｖ１の次回のＡＤ変換時の比較基準電圧Ｖ５として比較器７にフィードバックされる。言い換えると、前回の第１期間ＴＡにおいてアナログ入力電圧Ｖ１のＡＤ変換を行った後の積分器６１の積分結果が、次回の第１期間ＴＡにおいてアナログ入力電圧Ｖ１のＡＤ変換を行う場合の比較基準電圧Ｖ５として設定されるのである。これにより、３次のノイズシェーピング特性を有する逐次比較型ＡＤ変換器１が実現される。
　なお、第２期間ＴＢでのＡＤ変換器１の動作は、アナログ入力電圧Ｖ２を変換対象電圧Ｖ３としてＡＤ変換を行う点で第１期間ＴＡでの動作と相違する。第２期間ＴＢ２のサンプリング期間Ｔ２ではスイッチ２１をオフ、スイッチ２２をオンにしてアナログ入力電圧Ｖ２をＤＡ変換部５にサンプリングさせる。また、積分期間Ｔ４では、スイッチＱ１１をオフ、スイッチＱ１２をオンにして容量素子Ｃ１２に積分器６１の積分値を積分させ、容量素子Ｃ１２にサンプルホールドされた積分値を、アナログ入力電圧Ｖ２の次回のＡＤ変換時の比較基準電圧Ｖ５として比較器７にフィードバックする。また、シリアル－パラレル変換部８から出力されるデジタル信号Ｄ１２はフィルタ切替回路９３を介してフィルタ９２に入力される。フィルタ９２は、デジタル信号Ｄ１２が入力されると、高周波帯域の雑音を低減したデジタル信号Ｄ２を出力する。
　本実施形態では、２つのアナログ入力電圧Ｖ１，Ｖ２にそれぞれ対応する２つのフィルタ９１，９２を設けている。そして、フィルタ切替回路９３が、変換対象電圧Ｖ３として選択されたアナログ入力電圧Ｖ１又はＶ２に対応するフィルタ９１又は９２にデジタル信号Ｄ１２を入力して高周波帯域の雑音を低減している。このように、複数のアナログ入力電圧Ｖ１，Ｖ２に対応した複数のフィルタ９１，９２を用意している。したがって、アナログ入力電圧Ｖ１，Ｖ２の周波数に応じて、複数のアナログ入力電圧Ｖ１，Ｖ２にそれぞれ対応する複数のフィルタ９１，９２を設計できる、という利点がある。これにより、アナログ入力電圧Ｖ１，Ｖ２の周波数が異なる場合でも、アナログ入力電圧Ｖ１，Ｖ２をそれぞれデジタル値に変換したデジタル信号Ｄ１，Ｄ２を出力することができる。
　ところで、本実施形態において、複数の容量素子Ｃ１１，Ｃ１２の各々は、保持期間にスイッチＱ１１，Ｑ１２を介してリークする電荷の量に対して１００倍以上の静電容量を有することが好ましい。保持期間は、複数のアナログ入力電圧Ｖ１，Ｖ２のうち対応するアナログ入力電圧Ｖ１，Ｖ２を次にＡＤ変換するまでの期間である。保持期間においてスイッチＱ１１，Ｑ１２を介して電荷がリークすると、容量素子Ｃ１１，Ｃ１２の充電電圧が変動し、次のＡＤ変換での比較基準電圧Ｖ５が変動する。そのため、複数の容量素子Ｃ１１，Ｃ１２の各々は、保持期間にスイッチＱ１１，Ｑ１２を介してリークする電荷の量に対して１００倍以上の静電容量を有することが好ましく、リークが発生しても充電電圧Ｖ５１，Ｖ５２の変動を抑制でき、それによって比較基準電圧Ｖ５の変動を抑制することができる。なお、容量素子Ｃ１１，Ｃ１２の各々は、保持期間にスイッチＱ１１，Ｑ１２を介してリークする電荷の量に対して１００倍以上の静電容量を有していればよく、静電容量の上限値は容量素子Ｃ１１，Ｃ１２の大きさ等によって決定されればよい。
　（３）変形例
　なお、上記実施形態は、本開示の様々な実施形態の一つに過ぎない。上記実施形態は、本開示の目的を達成できれば、設計等に応じて種々の変更が可能である。
　以下、上記の実施形態の変形例を列挙する。以下に説明する変形例は、適宜組み合わせて適用可能である。
　上記実施形態において、ＤＡ変換部５、積分器６１などの回路構成は一例であり適宜変更が可能である。
　上記実施形態において、入力端子ＴＡ１，ＴＡ２に入力されるアナログ入力電圧Ｖ１，Ｖ２は、例えば加速度センサ、角速度センサ、ジャイロセンサ、又は圧力センサ等の各種のセンサの出力信号であるが、センサの出力信号以外の電圧信号でもよい。
　上記実施形態において、入力切替回路２はマルチプレクサなどで実現されてもよい。
　上記実施形態では、シリアル－パラレル変換部８がフィルタ回路９とは別に設けられているが、シリアル－パラレル変換部８は必須の構成ではない。フィルタ回路９がシリアル－パラレル変換部の機能を備えることで、シリアル－パラレル変換部８を省略してもよい。
　上記の実施形態において、差電圧と比較基準電圧との比較などの２値の比較において、「以上」としているところは「より大きい」であってもよい。つまり、２値の比較において、２値が等しい場合を含むか否かは、基準値等の設定次第で任意に変更できるので、「以上」か「より大きい」かに技術上の差異はない。同様に、「未満」としているところは「以下」であってもよい。
　（まとめ）
　以上説明したように、第１の態様のＡＤ変換器（１）は、入力切替回路（２）と、逐次比較型のＡＤ変換部（３）と、を備える。入力切替回路（２）には、複数のアナログ入力電圧（Ｖ１，Ｖ２）が入力され、複数のアナログ入力電圧（Ｖ１，Ｖ２）から選択した一つのアナログ入力電圧を変換対象電圧（Ｖ３）として出力する。ＡＤ変換部（３）は、入力切替回路（２）から入力される変換対象電圧（Ｖ３）を複数ビットのデジタル信号（Ｄ１１）に変換するＡＤ変換を行う。入力切替回路（２）は、ＡＤ変換部（３）による変換対象電圧（Ｖ３）の変換動作が終了すると、複数のアナログ入力電圧（Ｖ１，Ｖ２）から変換対象電圧（Ｖ３）として選択するアナログ入力電圧を切り替えている。ＡＤ変換部（３）は、最上位ビットから最下位ビットまで対象ビットごとに変換動作を行う。ＡＤ変換部（３）は、制御部（４）と、ＤＡ変換部（５）と、比較基準生成部（６）と、比較器（７）と、を有する。ＤＡ変換部（５）は、制御部（４）からの制御信号（Ｓ１）に応じて、対象ビットに対応するアナログの比較電圧を発生する。比較基準生成部（６）は、変換対象電圧（Ｖ３）として選択されたアナログ入力電圧（Ｖ１，Ｖ２）に対応する比較基準電圧（Ｖ５）を生成する。比較器（７）は、変換対象電圧（Ｖ３）と比較電圧との差電圧（Ｖ４）と、比較基準電圧（Ｖ５）とを比較することによって、対象ビットの値を決定する。制御部（４）は、対象ビットでの比較器（７）の比較結果に基づいて、対象ビットの次ビットでの制御信号（Ｓ１）を決定する。比較基準生成部（６）は、積分器（６１）と、複数の容量素子（Ｃ１１，Ｃ１２）と、切替回路（６２）とを、有する。積分器（６１）は、ＡＤ変換部（３）が最下位ビットの変換動作を行った状態での差電圧（Ｖ４）を積分する。複数の容量素子（Ｃ１１，Ｃ１２）は、複数のアナログ入力電圧（Ｖ１，Ｖ２）にそれぞれ対応して設けられる。切替回路（６２）は、複数の容量素子（Ｃ１１，Ｃ１２）のうち変換対象電圧（Ｖ３）として選択されたアナログ入力電圧（Ｖ１，Ｖ２）に対応する容量素子（Ｃ１１，Ｃ１２）を積分器（６１）の出力端子に接続する。複数の容量素子（Ｃ１１，Ｃ１２）のうち切替回路（６２）を介して積分器（６１）の出力端子に接続された容量素子（Ｃ１１，Ｃ１２）は、積分器（６１）の出力電圧で充電される。比較基準生成部（６）は、複数の容量素子（Ｃ１１，Ｃ１２）のうち変換対象電圧（Ｖ３）として選択されたアナログ入力電圧に対応する容量素子の充電電圧（Ｖ５１，Ｖ５２）を比較基準電圧（Ｖ５）とする。
　この態様によれば、ＡＤ変換部（３）による変換対象電圧（Ｖ３）の変換動作が終了すると、入力切替回路（２）が、複数のアナログ入力電圧（Ｖ１，Ｖ２）から変換対象電圧（Ｖ３）として選択するアナログ入力電圧（Ｖ１，Ｖ２）を切り替えている。したがって、ＡＤ変換器（１）は、複数のアナログ入力電圧（Ｖ１，Ｖ２）のＡＤ変換を時分割で行うことができる。また、複数の容量素子（Ｃ１１，Ｃ１２）の各々は、対応するアナログ入力電圧（Ｖ１，Ｖ２）を変換対象電圧（Ｖ３）とした場合の積分器（６１）の積分結果で充電される。容量素子（Ｃ１１，Ｃ１２）の充電電圧（Ｖ５１，Ｖ５２）が、対応するアナログ入力電圧（Ｖ１，Ｖ２）を次にＡＤ変換する場合の比較基準電圧（Ｖ５）として使用されるので、ＡＤ変換での変換誤差を積分した値を次のＡＤ変換での比較基準電圧（Ｖ５）とすることで、変換誤差を低減することができる。よって、複数のアナログ入力電圧（Ｖ１，Ｖ２）を時分割でＡＤ変換することができる、変換誤差を低減したＡＤ変換器（１）を提供することができる。
　第２の態様のＡＤ変換器（１）では、第１の態様において、複数の容量素子（Ｃ１１，Ｃ１２）の一端はＡＤ変換器（１）の基準電圧に接続される。切替回路（６２）は、複数の容量素子（Ｃ１１，Ｃ１２）の他端と積分器（６１）の出力端子との間にそれぞれ接続される複数のスイッチ（Ｑ１１，Ｑ１２）を含む。
　この態様によれば、複数のアナログ入力電圧（Ｖ１，Ｖ２）を時分割でＡＤ変換することができる、変換誤差を低減したＡＤ変換器（１）を提供することができる。
　第３の態様のＡＤ変換器（１）では、第２の態様において、複数の容量素子（Ｃ１１，Ｃ１２）の各々は、保持期間にスイッチを介してリークする電荷の量に対して１００倍以上の静電容量を有する。保持期間は、複数のアナログ入力電圧（Ｖ１，Ｖ２）のうち対応するアナログ入力電圧（Ｖ１，Ｖ２）を次にＡＤ変換するまでの時間である。
　この態様によれば、複数の容量素子（Ｃ１１，Ｃ１２）に蓄積される充電電圧（Ｖ５１，Ｖ５２）が保持期間に変動するのを抑制することができる。
　第４の態様のＡＤ変換器（１）は、第１～３のいずれかの態様において、ＡＤ変換部（３）から出力されるデジタル信号（Ｄ１２）の高周波成分を減衰させるフィルタ回路（９）を備える。フィルタ回路（９）は、複数のアナログ入力電圧（Ｖ１，Ｖ２）にそれぞれ対応する複数のフィルタ（９１，９２）と、フィルタ切替回路（９３）と、を含む。フィルタ切替回路（９３）は、複数のフィルタ（９１，９２）のうち変換対象電圧（Ｖ３）として選択されたアナログ入力電圧（Ｖ１，Ｖ２）に対応するフィルタ（９１，９２）にデジタル信号（Ｄ１２）を入力する。
　この態様によれば、複数のアナログ入力電圧（Ｖ１，Ｖ２）の周波数に応じて、複数のアナログ入力電圧（Ｖ１，Ｖ２）にそれぞれ対応する複数のフィルタ（９１，９２）を設計できる、という利点がある。
　第５の態様のＡＤ変換器（１）では、第１～４のいずれかの態様において、ＤＡ変換部（５）が、複数の容量素子（Ｃ１，Ｃ２）と、電圧切替回路（５５）と、を含む。複数の容量素子（Ｃ１，Ｃ２）の一端が入力切替回路（２）の出力端子にそれぞれ接続される。電圧切替回路（５５）は、複数の容量素子（Ｃ１，Ｃ２）の他端を制御信号（Ｓ１）に応じて第１電圧（ＶＨ）及び第２電圧（ＶＬ）のいずれかに選択的に接続する。
　この態様によれば、ＤＡ変換部（５）を簡単な回路で実現できるという利点がある。
　第６の態様のＡＤ変換器（１）では、第１～５のいずれかの態様において、積分器（６１）が、積分動作を順次行う複数段の積分回路（６１Ａ～６１Ｃ）を含む。複数段の積分回路（６１Ａ～６１Ｃ）の各々は、オペアンプ（ＯＰ１～ＯＰ３）を用いて積分動作を行う。
　この態様によれば、複数段の積分回路（６１Ａ～６１Ｃ）を用いて複数段の積分動作を行うことで、低周波帯域の雑音を高周波帯域に移動させるノイズシェーピング特性を実現することができる。
　上記態様に限らず、上記実施形態に係るＡＤ変換器（１）が備える制御部（４）の種々の構成（変形例を含む）は、制御部（４）の制御方法、（コンピュータ）プログラム、又はプログラムを記録した非一時的記録媒体等で具現化可能である。
　第２～第６の態様に係る構成については、ＡＤ変換器（１）に必須の構成ではなく、適宜省略可能である。
　１　ＡＤ変換器
　２　入力切替回路
　３　ＡＤ変換部
　５　ＤＡ変換部
　６　比較基準生成部
　７　比較器
　９　フィルタ回路
　５５　電圧切替回路
　６１　積分器
　６２　切替回路
　９１，９２　フィルタ
　９３　フィルタ切替回路
　Ｃ１，Ｃ２　容量素子
　Ｃ１１，Ｃ１２　容量素子
　Ｄ１１　デジタル信号
　ＯＰ１～ＯＰ３　オペアンプ
　Ｑ１１，Ｑ１２　スイッチ
　Ｓ１　制御信号
　Ｖ１，Ｖ２　アナログ入力電圧
　Ｖ３　変換対象電圧
　Ｖ４　差電圧
　Ｖ５　比較基準電圧
　ＶＨ　第１電圧
　ＶＬ　第２電圧

Claims (6)

  1. 　複数のアナログ入力電圧が入力され、前記複数のアナログ入力電圧から選択した一つのアナログ入力電圧を変換対象電圧として出力する入力切替回路と、
    　前記入力切替回路から入力される前記変換対象電圧を複数ビットのデジタル信号に変換するＡＤ変換を行う逐次比較型のＡＤ変換部と、を備え、
    　前記入力切替回路は、前記ＡＤ変換部による前記変換対象電圧の変換動作が終了すると、前記複数のアナログ入力電圧から前記変換対象電圧として選択するアナログ入力電圧を切り替えており、
    　前記ＡＤ変換部は、最上位ビットから最下位ビットまで対象ビットごとに変換動作を行い、
    　前記ＡＤ変換部は、
    　　制御部と、
    　　前記制御部からの制御信号に応じて、前記対象ビットに対応するアナログの比較電圧を発生するＤＡ変換部と、
    　　前記変換対象電圧として選択された前記アナログ入力電圧に対応する比較基準電圧を生成する比較基準生成部と、
    　　前記変換対象電圧と前記比較電圧との差電圧と、前記比較基準電圧とを比較することによって、前記対象ビットの値を決定する比較器と、を有し、
    　前記制御部は、前記対象ビットでの前記比較器の比較結果に基づいて前記対象ビットの次ビットでの前記制御信号を決定し、
    　前記比較基準生成部は、
    　　前記ＡＤ変換部が前記最下位ビットの変換動作を行った状態での前記差電圧を積分する積分器と、
    　　前記複数のアナログ入力電圧にそれぞれ対応して設けられる複数の容量素子と、
    　　前記複数の容量素子のうち前記変換対象電圧として選択された前記アナログ入力電圧に対応する容量素子を前記積分器の出力端子に接続する切替回路とを、有し、
    　前記複数の容量素子のうち前記切替回路を介して前記積分器の出力端子に接続された容量素子は、前記積分器の出力電圧で充電され、
    　前記比較基準生成部は、前記複数の容量素子のうち前記変換対象電圧として選択された前記アナログ入力電圧に対応する容量素子の充電電圧を前記比較基準電圧とする、
    　ＡＤ変換器。
  2. 　前記複数の容量素子の一端は前記ＡＤ変換器の基準電圧に接続され、
    　前記切替回路は、前記複数の容量素子の他端と前記積分器の出力端子との間にそれぞれ接続される複数のスイッチを含む、
    　請求項１に記載のＡＤ変換器。
  3. 　前記複数の容量素子の各々は、前記複数のアナログ入力電圧のうち対応するアナログ入力電圧を次にＡＤ変換するまでの保持期間に前記スイッチを介してリークする電荷の量に対して１００倍以上の静電容量を有する、
    　請求項２に記載のＡＤ変換器。
  4. 　前記ＡＤ変換部から出力される前記デジタル信号の高周波成分を減衰させるフィルタ回路を備え、
    　前記フィルタ回路は、
    　　前記複数のアナログ入力電圧にそれぞれ対応する複数のフィルタと、
    　　前記複数のフィルタのうち前記変換対象電圧として選択された前記アナログ入力電圧に対応するフィルタに前記デジタル信号を入力させるフィルタ切替回路と、を含む、
    　請求項１～３のいずれか１項に記載のＡＤ変換器。
  5. 　前記ＤＡ変換部が、
    　　一端が前記入力切替回路の出力端子にそれぞれ接続される複数の容量素子と、
    　　前記制御信号に応じて前記複数の容量素子の他端を第１電圧及び第２電圧のいずれかに選択的に接続する電圧切替回路と、を含む、
    　請求項１～４のいずれか１項に記載のＡＤ変換器。
  6. 　前記積分器が、積分動作を順次行う複数段の積分回路を含み、
    　前記複数段の積分回路の各々はオペアンプを用いて積分動作を行う、
    　請求項１～５のいずれか１項に記載のＡＤ変換器。
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