JP2008017239A

JP2008017239A - Ｄａコンバータおよびａｄコンバータ

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Publication number: JP2008017239A
Application number: JP2006187314A
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Inventors: Tomoaki Ueda; 智章上田
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Priority date: 2006-07-07
Filing date: 2006-07-07
Publication date: 2008-01-24
Anticipated expiration: 2026-07-07
Also published as: JP4496493B2

Abstract

【課題】出力または入力範囲を任意分解能に分割設定でき、ゲインやオフセット調整を行うことが可能なパルス密度変調型ＤＡコンバータとＡＤコンバータを実現する。
【解決手段】増分レジスタ１と演算結果格納レジスタ２とＤＡ出力範囲指定レジスタ３と加減算器４とＤＡ出力レジスタ５と制御部６により構成され、加算処理２１と減算処理２２からなる処理サイクルを繰り返すことによってＤＡ出力範囲レジスタ５と増分レジスタ１に格納された値で決まるパルス密度に変換することを特徴とするパルス密度変調型ＤＡコンバータとそのＤＡコンバータを要素とするＡＤコンバータにより、加減算処理と減算処理時の桁上がり信号１８に基づく演算結果値１４の補正により特殊なアナログ素子を用いずに解決する。
【選択図】図１

Description

本発明は、オフセット量とゲインの調整機能を有しながら分解能が２のｎ乗に依存しない任意分解能を有するパルス密度変調型ＤＡ変換器および前記パルス密度変調型ＤＡ変換器を用いて構成されるパルス密度変調型ＡＤ変換器に関するものである。

さらに詳細に言えば、乗算回路や除算回路のような複雑かつ大規模な論理回路を用いることなく、複数のレジスタと桁上がり信号出力を有する加減算器とタイミング制御回路との簡易な構成を持つ単純かつ小規模なディジタル回路のみによって構成される、出力オフセット量と倍率の調整機能を有しながら分解能が２のｎ乗に依存しない任意分解能を有するパルス密度変調型ＤＡ変換器に関するとともに、前記パルス密度型ＤＡ変換器を使って構成されるＡＤ変換器に関する。

計測・制御システムは長期に渡って運用されるものが大半を占め、製品寿命が５年から１０年と長いモデルが多い。図２に示すように、計測・制御システムのプリント基板ではＡＤ変換器やＤＡ変換器を内蔵したプロセッサが使われる場合やプロセッサのほかに外付けで高精度なＡＤ変換器やＤＡ変換器が実装される場合が非常に多いのである。しかしながら、ＡＤ変換器やＤＡ変換器を内蔵したプロセッサはこれらを内蔵していない簡素な仕様のプロセッサと比べてより大きなチップ面積を必要とし、１枚のウェハーから製造できるプロセッサの個数が少なくなるために価格が高くなるという欠点を有する。また、仕様が複雑化しても価格を抑える必要から特殊な仕様に限定してチップ面積を抑えてコストダウンしたプロセッサをシリーズ化して販売する場合が多いが、シリーズ化に伴う個別仕様のプロセッサの需要は少なくなるために量産効果が得られにくく、競争力が汎用プロセッサに比べて著しく低い。結果として開発から数年で製造中止になる確率が高くなるのである。即ち、デバイスの長期安定供給が行われないために製品寿命が短くなってしまい、開発費用が嵩むという問題があるのである。さらにこの現象は高精度な専用のＡＤ変換器やＤＡ変換器ではより顕著であり、製造技術維持の観点からも重要な課題となっている。

また、製品に対する仕様追加や性能向上を行う場合に、採用されていたプロセッサのチップ内に内蔵されているＡＤ変換器やＤＡ変換器のチャンネル数やビット分解能が不足するケースがある。この場合、上位チップへの置き換えや外付けＩＣの追加などハードウェアの変更とこれに伴うソフトウェアの変更によりコストが合わなくなることがあるのである。さらに、高機能化に伴って測定レンジごとに振幅やオフセットの微調整要素が入ると、マルチプレクサや電子ボリュームの追加が必要となり、電子回路が複雑化してしまう欠点があった。

メーカーが提供する専用のＤＡ変換器を使わないでＤＡ変換を実現する方法として、図３−１に示すように汎用ディジタル出力ポートに電圧分割用Ｒ−２Ｒラダー抵抗回路と呼ばれる抵抗ネットワークを接続して汎用部品だけでＤＡ変換器を構成する設計テクニックや、図３−２に示すようにパルス幅変調（ＰＷＭ：ＰｕｌｓｅＷｉｄｔｈＭｏｄｕｌａｔｉｏｎ）出力に低域ろ過器(ＬＰＦ：ＬｏｗＰａｓｓＦｉｌｔｅｒ)を接続してＤＡ変換器を構成する設計テクニックが知られている。しかしながら、ラダー抵抗を使うと１チャンネル分のＤＡ変換器を構成するためにビット幅分のディジタル出力ポートが必要になる欠点があった。また、ＤＡ分解能はラダー抵抗がディスクリート部品からなる場合には８ビット程度が限界であり、専用ラダー抵抗アレイを使った場合でも１０ビット程度が実用的な範囲であった。パルス幅変調出力を使うテクニックではパルスのデューティー比率を変えて低域ろ過器（ローパスフィルタ：ＬＰＦ）を通過させて直流成分を取り出すことでＤＡ変換器として使うことができる。ＰＷＭのチャンネル数と同数のＤＡ出力本数が得られるが、パルスのデューティー比率は１０ビット程度のプロセッサが多く、ＰＷＭでは情報帯域とパルスのキャリア周波数が接近しているためＳＮ比が悪いという欠点があった。
また、全てのＤＡ変換方法およびＡＤ変換方法に共通する問題点として、通常分解能はビット幅ｎで決まる２のｎ乗単位であるために、1デジットの分解能をちょうど１ｍＶや１００μＡと言った１０進数で表記しやすい単位とするためには例えば２．０４７Ｖのような専用の基準電圧源が必要になるという欠点があった。
特開平６−１１２８３３号公報特開平６−１１２８３４号公報特開平７−８６９４８号公報

解決しようとする問題点は、専用のＡＤ変換器やＤＡ変換器に依存する結果製品寿命短縮を余儀なくされる点、ＡＤ変換器やＤＡ変換器がチップ占有面積の大きいアナログ回路で占められている点、最小分解能を任意な間隔に設定できない点、分解能が固定している状態で出力オフセット量を変更できない点、出力オフセット量または倍率の変更を行うためには大規模がつ複雑な外付け回路が必要となる点である。言い換えれば、課題は分解能と出力オフセット量と倍率の変更を行うことができるＤＡ変換器を小規模かつ簡易なディジタル回路を主な構成要素として他には簡易な汎用の外付けアナログ回路だけで実現することである。さらに、そのＤＡ変換器を構成要素とするＡＤ変換器を実現することである。すなわち、汎用ディジタル回路を主要構成要素とするＡＤ変換器とＤＡ変換器を実現することである。

本発明は、これらの事情に鑑みてなされたものであり、外付け回路を汎用部品だけで構成されるアナログ回路に留め、かつＳＮ比の良好なＤＡ変換器を実現するためにパルス密度変調型ＤＡ変換方式を採用した点と、そのパルス密度変調型ＤＡ変換器が任意に設定可能な分解能を有し、出力オフセット量や倍率の変更が可能な構造を有する点を最も主要な特徴としている。また、前記パルス密度型ＤＡ変換器を用いてＡＤ変換器を構成することで任意に分解能を設定し、オフセットや倍率を変更することが可能な構造を有する点を最も主要な特徴としている。

本発明の請求項１に記載のパルス密度変調型ＤＡコンバータは、ＤＡ出力目標値１１を格納するまたはＤＡ出力目標値１１と出力オフセット値１２を加算したＤＡ出力補正目標値１３を格納する増分レジスタ１と、演算結果値１４を格納する演算結果格納レジスタ２と、ＤＡ出力範囲指定値１５を格納する出力範囲指定レジスタ３と、増分レジスタ１と演算結果格納レジスタ２から供給される値を加算処理して加算値１６を出力する加算機能２１と演算結果格納レジスタ２から供給される値から出力範囲指定レジスタ３から供給されるＤＡ出力範囲指定値１５を減算処理して減算値１７を出力する減算機能２２を有するとともに桁上がり信号１８を出力する加減算器４と、減算機能２２を実行後に桁上がり信号１８を保持して保持した論理値あるいはその反転論理値をパルス密度変調出力１９として出力するＤＡ出力レジスタ５と、加算機能２１と減算機能２２を交互に実行するタイミングを制御する制御部６を具備し、制御部６が加算機能２１を実行する場合に加算値１６を演算結果値１４として演算結果格納レジスタ２に格納する制御を行い、かつ減算機能２２を実行する場合に桁上がり信号１８に基づいて減算値１７が正値であると判定される場合に減算値１７を演算結果値１４として演算結果格納レジスタ２に格納する制御を行うことにより、ＤＡ出力目標値１１またはＤＡ出力補正目標値１３をパルス密度に信号変換する機能と、ＤＡ出力目標値１１またはＤＡ出力補正目標値１３に倍率を乗ずることなくＤＡ出力範囲指定値の変更のみによってパルス密度に信号変換する際の倍率を変更する機能と、ＤＡ出力範囲をＤＡ出力範囲指定値１５で決定される任意な自然数に設定する機能と、ＤＡ出力に出力オフセット値１２で指定されるオフセット量だけシフトする機能を実現したことを特徴としている。

また、本発明の請求項２に記載のパルス密度変調型ＡＤコンバータは、請求項１に記載のパルス密度変調型ＤＡコンバータ３１と、請求項１に記載のパルス密度変調型ＤＡコンバータ３１が出力する出力パルス４１の供給を受けて出力パルス４１の高周波成分をカットまたは減衰させるノイズシェーピングフィルタ３２と、アナログ入力とノイズシェーピングフィルタ３２の出力の供給を受けて大小判別を行って論理出力を行うアナログコンパレータ３３と、アナログコンパレータ３３の論理出力に基づいてＤＡ出力目標値１１を増減してパルス密度変調型ＤＡコンバータ３１に供給するとともにＡＤ変換値として出力する演算部３４を具備し、ＡＤ変換を行うことを特徴としている。

また、本発明の請求項３に記載のパルス密度変調型ＡＤコンバータは、請求項１に記載のパルス密度変調型ＤＡコンバータ３１と、請求項１に記載のパルス密度変調型ＤＡコンバータ３１が出力する出力パルス４１の供給を受けて出力パルス４１の高周波成分をカットまたは減衰させるノイズシェーピングフィルタ３２と、アナログ入力とノイズシェーピングフィルタ３２の出力の供給を受けて積分する積分器３５と、積分器３５の出力の供給を受けて積分値が正値か負値かに基づいて２値論理出力を行うアナログコンパレータ３３と、アナログコンパレータ３３の論理出力に基づいてＤＡ出力目標値１１を増減してパルス密度変調型ＤＡコンバータ３１に供給するとともにＡＤ変換値として出力する演算部３６を具備し、ＡＤ変換を行うことを特徴としている。

本発明の請求項１に記載の構成であれば、簡易かつ小規模なディジタル回路でＤＡ出力範囲をＤＡ出力範囲指定値１５で決定される任意な自然数に均等分割することができる十分な直線性を有するパルス密度変調型ＤＡ変換器を構成することができ、出力オフセット量や倍率を変更することができるので、ＳＮ比の高いアナログ量に変換するためには外付けに汎用アナログ部品からなるノイズシェーピングフィルタのみで済むという利点がある。また、ＤＡ出力目標値１１またはＤＡ出力目標値１１と出力オフセット値１２を加算したＤＡ出力補正目標値１３をパルス密度変調によりディジタル信号に変換するために必要な回路は複数のレジスタと加減算回路と簡易なタイミング制御回路のみのディジタル回路で構成できるため、チップ占有面積を大きく取らずにＤＡ変換の機能を追加することが可能であるという利点がある。プロセッサを構成している要素であるメモリあるいはレジスタと算術演算ユニットとディジタル出力ポートなどのハードウェアを時分割で使用することにより汎用プロセッサの汎用ディジタル出力ポートをＤＡ変換器として使用することが可能になるという利点がある。前記ハードウェアの時分割使用の手段はソフトウェアだけでなく、近年、大規模なＦＰＧＡ(ＦｉｅｌｄＰｒｏｇｒａｍｍａｂｌｅＧａｔｅＡｒｒａｙ)やＣＰＬＤ（ＣｏｍｐｌｅｘＰｒｏｇｒａｍｍａｂｌｅＬｏｇｉｃＤｅｖｉｃｅ）と言ったハードウェア論理をプログラマブルに記述できるデバイスが開発されており、プロセッサとしての機能を組み込むだけでなく、請求項１に記載の構成を組み込むことも可能になっており、容易に互換性のあるプロセッサを実現することができる利点がある。

本発明の請求項２に記載の構成であれば、アナログ信号をディジタル信号に変換するために必要なアナログ部品はノイズシェーピングフィルタとアナログコンパレータのみでよく、ＡＤ入力範囲を任意分解能で均等に分割した直線性の良好なＡＤ変換器を実現することができる利点がある。さらに入力範囲にオフセット量や倍率を与え、変更することができるという利点がある。また、汎用ワンチッププロセッサにはアナログコンパレータを組み込んだものがあり、このプロセッサで本発明の請求項２に記載の構成を実現した場合には外付け回路は汎用アナログ部品からなるノイズシェーピングフィルタのみで済むという利点がある。

本発明の請求項３に記載の構成であれば、請求項２に記載の構成に積分器を追加した構成となり、ＡＤ変換誤差の累積値が０に近づくようなＡＤ変換器が実現できるという利点がある。また、汎用ワンチッププロセッサにはアナログコンパレータを組み込んだものがあり、このプロセッサで本発明の請求項３に記載の構成を実現した場合には外付け回路は汎用アナログ部品からなるノイズシェーピングフィルタと積分器のみで済むという利点がある。

本願発明者は、前記課題を解決するために鋭意検討した。

まず、ＡＤ変換器は内部にＤＡ変換器を内蔵しているものが多く、まず任意分解能を有するＤＡ変換器を実現することが重要であると考え、特殊なアナログ回路を必要としないパルス密度変調方式に着目した。しかしながら、パルス密度変調をビット幅ｎの演算器を用いて行う場合には、ＤＡ出力目標値の設定を変更する度に除算処理または乗算処理が必要になってしまう。さらに詳細に記述すれば、ＤＡ出力範囲指定値すなわち分解能指定値をｍ、ＤＡ出力目標値をｑとする場合には演算器のビット幅をｎとすると数式１に基づく増分値を演算する必要が生じる。この演算を精度良く行うためには小数点以下の演算が必要となるため処理負荷が重く、回路規模も大きくなってしまう。

そこで、ＤＡ出力目標値ｑをパルス出力クロックごとに累積加算する処理を行い、累積加算値ｓｕｍを分解能指定値ｍで割った余りすなわち剰余成分だけを管理し、商が増加するタイミングすなわちパルスを発生させるタイミングを検出する方法を考案したのである。この方式では演算器のビット幅はＤＡ出力範囲指定値ｍの２倍以上の演算が可能な幅を持つ必要があるが、累積加算値ｓｕｍがＤＡ出力範囲指定値ｍを超えるタイミングで、累積加算値ｓｕｍからＤＡ出力範囲指定値ｍを差し引いてＤＡ出力範囲指定値ｍを超えないように制限すれば、演算に乗算も除算も必要とせずに加算と減算だけでパルス密度変調のパルス出力タイミングを得ることができるのである。

さらに、上述のパルス密度変調方法によりＤＡ変換を行って予め定められた波形を出力する状態で、ＤＡ出力範囲指定値を倍に設定変更すればパルスの出力密度が半減し、ＤＡ出力範囲指定値を半値に設定変更すればパルスの出力密度が倍増することを思いつき、実験で確認したところ、出力波形の標本値に何ら手を加えることなく、ＤＡ出力範囲指定値の変更だけで倍率を変更することが可能であり、ＤＡ出力範囲指定値と倍率は逆数の関係にあることが確認できたのである。

しかしながら、ＤＤＳ（ＤｉｒｅｃｔＤｉｇｉｔａｌＳｙｎｔｈｅｓｉｚｅｒ）を用いてファンクションジェネレータを実現する場合では出力波形の周波数と出力振幅すなわち倍率の変更機能に加えて、パルス密度に出力オフセットを与え、所定値を中心として変化する信号を出力しなければならない場合がある。このような場合にＤＡ出力目標値に出力オフセット値を加え、常にその値が０からＤＡ出力範囲指定値ｍの範囲内に存在する条件を維持すれば、出力オフセットの変更が行えることがわかった。このようにして請求項１に記載の構成によるパルス密度変調型ＤＡコンバータが完成された。

さらに、請求項１に記載の構成によるパルス密度変調型ＤＡコンバータを構成要素として用いることで請求項２および請求項３に記載のパルス密度変調型ＡＤコンバータが完成されたのである。

上記の実験を踏まえて、本願発明者は本発明を完成させたのである。

以下、図面を参照して本発明の実施の形態を説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。

図１は、本発明の１実施例の回路のブロック図を図示している。１は増分レジスタ、２は演算結果格納レジスタ、３はＤＡ出力範囲指定レジスタ、４は加減算器、５はＤＡ出力レジスタ、６は加算機能と減算機能を交互に実行するタイミングを制御する制御部である。増分レジスタ１にはＤＡ出力目標値１１またはＤＡ出力目標値１１と出力オフセット値１２を加算したＤＡ出力補正目標値１３が格納されている。ＤＡ出力範囲指定レジスタ３にはＤＡ出力範囲指定値１５が格納されている。制御部６は増分レジスタ１に格納された値と演算結果格納レジスタ２に格納された値を加算処理して加算値１６を出力する加算機能２１を制御するタイミングと演算結果格納レジスタ２に格納された値からＤＡ出力範囲指定レジスタ３に格納された値を減算処理して減算値１７を出力する減算機能２２を制御するタイミングを交互に発生し、繰り返している。

加算機能２１を制御するタイミングでは、加減算器４は加算器として動作するよう選択される。増分レジスタ１に格納された値と演算結果格納レジスタ２に格納された値が加減算器に供給されて加算され、加算結果である加算値１６が演算結果格納レジスタ２に格納される。次に減算機能２２を制御するタイミングでは、加算機能２１の実施によってパルスを発生するタイミングである商が増加する条件が成立したか否かを調べるために演算結果格納レジスタ２に格納されている演算結果１４がＤＡ出力範囲指定レジスタ３に格納されているＤＡ出力範囲指定値１５を超えたか否かが調べられる。減算機能２２を制御するタイミングでは加減算器４は減算器として動作するよう選択される。演算結果格納レジスタ２に格納された演算結果１４からＤＡ出力範囲指定レジスタ３に格納されているＤＡ出力範囲指定値１５が差し引かれ、その演算結果である減算値１７が正値であるときは演算結果格納レジスタ２に格納されている演算結果１４がＤＡ出力範囲指定レジスタ３に格納されているＤＡ出力範囲指定値１５を超えたことを示しており、パルスを発生するタイミングであることを示している。反対に演算結果である減算値１７が負値であるときは演算結果格納レジスタ２に格納されている演算結果１４がＤＡ出力範囲指定レジスタ３に格納されているＤＡ出力範囲指定値１５を超えていないことを示しており、パルスを発生するタイミングではないことを示している。即ち、加減算器の桁上がり信号１８が発生していないときは演算結果１４が正値であることを示し、パルスを発生するタイミングである。反対に加減算器の桁上がり信号１８が発生しているときは演算結果１４が負値であることを示し、パルスを発生しないタイミングである。それ故、減算機能２２を制御するタイミングでは桁上がり信号１８の論理を反転してＤＡ出力レジスタ５に保持し、パルス密度変調出力１９として出力するとともに、桁上がり信号１８が０であった場合には減算値１７を演算結果格納レジスタ２に格納することで演算結果値１４が常にＤＡ出力範囲指定値１５以下に保持されるように制御している。

例えば、電源電圧５Ｖで動作する論理回路出力で１ｍＶ分解能のパルス密度変調型ＤＡコンバータを実現する場合には次のようになる。０．０００Ｖから５．０００Ｖまで１ｍＶ分解能であるということは５００１階調のＤＡコンバータということになるので、ＤＡ出力範囲指定値１５は５０００が格納される。増分レジスタ１には０から５０００までの値を格納することが許される。今、増分レジスタ１に１０００が格納されているものとすれば、加算機能２１を５回実行するごとに演算結果がＤＡ出力範囲指定値１５を超え、パルスが発生する条件が成立する。５回に１回の割合でパルスが発生することになり、外付けのノイズシェーピングフィルタで高周波成分を除去あるいは低減することによりアナログ量に変換され、１．０００Ｖの出力が得られるのである。

図４に図示しているように、ＰＷＭ（ＰｕｌｓｅＷｉｄｔｈＭｏｄｕｌａｔｉｏｎ）はパルスの基本周期が固定され、デューティーサイクル比率が変化するパルス変調方式であるのに対して、パルス密度変調ＰＤＭ（ＰｕｌｓｅＤｅｎｓｉｔｙＭｏｄｕｌａｔｉｏｎ）は基本クロックごとに０か１のパルスが出現し、その出現確率で数値を表現するパルス変調方式である。従って、パルス密度変調型ＤＡ変換器は長時間のパルスの累計から出現確率を求めることで分解能を高めることができる特徴がある。

図５にパルス密度変調型ＤＡ変換器で高周波成分を除去あるいは低減する目的で使用されるノイズシェーピングフィルタの実施例を例示する。殆ど値を変化しない１Ｈｚ程度の帯域幅のＤＡコンバータとして使用する場合には図５−１に示すような抵抗とコンデンサと保護ダイオードとで構成される簡易なフィルタでも十分な性能を達成することができる。図６は５マイクロ秒を基本クロックとしてＤＡ出力範囲指定値１５を５０００として電源電圧５Ｖのディジタル出力を使ってパルス密度変調型ＤＡコンバータを実現した場合の実際の波形の例である。ノイズシェーピングフィルタは図５−１の簡易なフィルタを使用している。

図１の構成を有するパルス密度変調型ＤＡコンバータは、ＦＰＧＡやＣＰＬＤなどのハードウェアで構成することが可能であるだけでなく、基本クロック５マイクロ秒程度の仕様であれば、汎用のプロセッサを用いてソフトウェアで実現することも可能である。図１の実施例は専用のＤＡ変換器に依存することなく、受動部品３個程度の簡易な外付けのノイズシェーピングフィルタでも十分かつ任意の分解能を有するＤＡをローコストに構成できる。

図７は図１の構成を有するパルス密度変調型ＤＡコンバータを電源電圧３．３Ｖのディジタル回路で構成し、直線性を調べるとともに、ＤＡ出力範囲指定値１５を変更することで倍率を変更することができることを示した実験結果である。ＤＡ出力範囲指定値１５を３３００として、出力オフセット値１２を０、ＤＡ出力目標値１１を１００ピッチで変化させて図５−１の簡易なフィルタの出力電圧を測定した結果を図７中のＰｏｒｔＢで示している。高い直線性が得られたが、ＤＡ出力目標値１１が３３００のときの電圧が３．２９０Ｖであり、回路定数の制約からわずかな誤差が確認された。この誤差を補正するためにＤＡ出力範囲指定値１５を３２９０に変更したところ、図７中のＰｏｒｔＢ（補正後）で示しているようにＤＡ出力目標値１１が３２９０のときの電圧が３．２９０Ｖとなり、途中の全ての測定点で誤差の減少が確認できた。ＤＡ出力範囲指定値１５を半分の１６４５に変更したところ倍率は２倍になり、ＤＡ出力範囲指定値１５を２倍の６５８０にしたところ倍率は２分の１に、ＤＡ出力範囲指定値１５を５倍の１６４５０にしたところ倍率は５分の１になることが確認できた。

本実施例では、外付け部品を追加することなく、ＤＡ出力範囲指定レジスタ３に格納されているＤＡ出力範囲指定値１５の変更のみで精確に倍率を変更できる効果が確認できた。

図８は通常のＤＤＳ（ＤｉｒｅｃｔＤｉｇｉｔａｌＳｙｎｔｈｅｓｉｚｅｒ）の回路ブロック図を図示したものである。アナログ出力を得るために通常のＤＡコンバータを使用すれば、図９に例示する波形のように階段状になってしまう。但し、本従来技術による実施例ではサイン波形の総標本数は５１２であり、分解能は１２ビットである。この例では出力波形の振幅を変更しようとすれば、全てのサイン波形の標本値に倍率を乗じて変更する必要が生じる。また、出力分解能は１２ビットで制約されているため、波形振幅が小さくなればサイン波形の最大振幅に対する分解能は劣化する欠点がある。出力オフセットは出力分解能を単位とするので例えば１ｍＶピッチでオフセットをずらすためには最大振幅時に４．０９５Ｖとなるように外部回路で調整する必要がある。

これに対して、図８中のＤＡコンバータを図１の構成のパルス密度変調型ＤＡコンバータに置き換えた場合には、図１０に例示するような波形が得られる。図１０の上段はパルス密度変調のディジタル信号出力で、図１０の下段は図３−２のノイズシェーピングフィルタを用いた場合のアナログ波形である。通常のＤＡコンバータと比べて遜色のない波形が得られることが確認できた。

図１１に請求項１に記載のパルス密度型ＤＡコンバータを採用した３相ＤＤＳの実施例を例示する。通常のＤＡコンバータを用いて構成されるＤＤＳの場合に出力波形の振幅を分解能を落とすことなく変更しようとすれば外付けで倍率を変更する手段、例えば電子ボリュームとアンプなどを追加しなければならない。出力オフセットを変更する場合にも同様の問題が存在している。また、外付けの回路の追加を行わずに、出力波形の振幅やオフセットを変更しようとすれば、定義されているサイン波形の全ての標本値に倍率を乗じて値を変更するか、リアルタイムに倍精度での乗算処理を行う必要が生じる。これに対して図１１の実施例においては、定義されたサイン波形データを一切変更することなく、ＤＡ出力範囲指定レジスタ３に格納されたＤＡ出力範囲指定値１５の変更のみで倍率の変更を行うことができるのである。また、出力オフセットを変更する場合においても、ＤＡ出力目標値１１に出力オフセット値１２を加算したＤＡ出力補正目標値１３を増分レジスタ１に格納する加算処理を行うのみで済む利点がある。図１２に元の波形データを変更せずにＤＡ出力範囲指定値１５の変更のみで倍率の変更を行った事例の波形を例示する。パルス密度変調型ＤＡコンバータの出力は論理信号であるので、出力信号の反転論理を使えば簡単に逆位相の信号が得られる利点もある。

図１３の実施例は、請求項２および請求項３に対応したパルス密度型ＡＤコンバータの構成を示している。図１３−１はアナログ入力のリファレンス信号として請求項１に記載のパルス密度型ＤＡコンバータ３１の出力信号を図３−１のノイズシェーピングフィルタに通して供給しており、そのリファレンス信号とアナログ入力をアナログコンパレータで比較することによって、現在のＤＡ出力目標値１１あるいはＤＡ出力補正目標値１３がアナログ入力に対して大きいか小さいかを検出することができる。ＡＤ値の探索方法に関しては、バイナリ探索アルゴリズムや逐次比較型探索アルゴリズム、ネガティブフィードバック型、可変ステップのネガティブフィードバック型等多くのアルゴリズムが知られている。図１３に記載されていない演算部３４で任意の探索アルゴリズムを実行することによりＡＤ変換値を得ることができる。任意分解能を持つことや入力範囲を制限したり、入力倍率を変更することなどの処理を回路規模を増やすことなく実行することができるのである。
図１３−２の実施例においては、長時間のＡＤ変換誤差をさらに小さく抑えることができるため、高精度なＡＤコンバータを実現することができるのである。

図１４の実施例は請求項１に記載のパルス密度変調型ＤＡコンバータをディジタル論理回路で構成する場合の実際の回路ブロック図であり、図１５はその動作タイミングを示す図である。図１６は図１４中の演算結果格納レジスタの３ビット分の回路図である。ＦＰＧＡやＣＰＬＤを用いて請求項１に記載のパルス密度変調型ＤＡコンバータを実際に設計すると、加減算器４の入力Ｂに２つのレジスタの値を選択的に供給するためにバス記述ができないデバイスでは本実施例のようにセレクタが必要になる場合がある。本実施例では２サイクルで加算機能２１と減算機能２２を繰り返すためにＳＥＬ、ＣＫＳ、ＣＫＲの制御信号を制御部６から供給するだけで良い。このため、２５ＭＨｚ以上の周期でパルスを生成することが可能になる。従って、適切な設計を行えば１００ｋＨｚを超える信号の生成が可能になるという特有の効果を奏する。

計測・制御システムのアプリケーションでは温度、湿度等の極めて変化が緩やかな測定対象が含まれるので、パルス密度型ＡＤコンバータを汎用プロセッサを用いて実現しても十分に実用的なアプリケーションが存在している。また、モーター制御アプリケーションの多くは３６００ｒｐｍ程度の速度であるためパルス密度変調型ＤＡの論理出力を使った応用が可能である。さらに２次電池の充放電制御として定電流充放電（ＣＣ）、定電圧充放電（ＣＶ）、定電流定電圧充放電（ＣＣ−ＣＶ）等の制御の多くは、電圧や電流の変動速度が１０Ｈｚ以下であるので制御に必要なＡＤコンバータやＤＡコンバータを構成することが可能になる。さらに、計測では、電流や電圧を少しずつ変化させながら別の物理量(電圧、電流、抵抗、インピーダンス、磁界、電界、音圧、距離等)を測定するアプリケーションが存在している。これらに本発明を適用することができ、安価な汎用デバイスを用いて製品寿命の長いプリント基板を開発することができる。また、単相や多相のＤＤＳを構成した場合には周波数、振幅、オフセットを調整する機能を極めて低い演算負荷で実現することができ、外付け回路の規模を抑えて、低価格の製品開発が可能になる。ＦＰＧＡやＣＰＬＤに汎用プロセッサを組み込むのと同時にＡＤコンバータやＤＡコンバータ、それらを応用した倍率変更機能、オフセット調整機能、ＤＤＳ機能等の組込みが可能になり、より一層の小型化と低価格化、及びデバイス寿命が短くても互換性のあるデバイスの開発が容易となる。

請求項１に記載のパルス密度変調型ＤＡコンバータのブロック図を示した説明図である。（実施例１）計測制御システムの抱える問題点を示した説明図である。よく使われる従来技術による簡易なＤＡコンバータを示した説明図である。パルス幅変調（ＰＷＭ）方式とパルス密度変調（ＰＤＭ）方式の違いを説明する図である。（実施例１）ノイズシェーピングフィルタの事例を紹介する図である。（実施例１）パルス密度変調型ＤＡコンバータの実際の波形を例示した図である。（実施例１）パルス密度変調型ＤＡコンバータの直線性と倍率変更を説明する図である。（実施例２）通常のＤＤＳの構成例のブロック図である。通常のＤＡコンバータを用いた通常のＤＤＳの出力波形を例示する図である。パルス密度変調型ＤＡコンバータを用いたＤＤＳ出力の波形とフィルタ出力波形を例示する図である。パルス密度変調型ＤＡコンバータを用いた３相ＤＤＳのブロック図である。パルス密度変調型ＤＡコンバータを用いた３相ＤＤＳの出力波形を例示する図である。パルス密度変調型ＡＤコンバータの実施例を説明する図である。パルス密度変調型ＤＡコンバータのブロック図を説明する図である。パルス密度変調型ＤＡコンバータの動作タイミングを説明する図である。パルス密度変調型ＤＡコンバータの演算結果格納レジスタの実施例を説明する図である。

符号の説明

１増分レジスタ
２演算結果格納レジスタ
３ＤＡ出力範囲指定レジスタ
４加減算器
５ＤＡ出力レジスタ
６加算機能と減算機能を交互に実行するタイミングを制御する制御部
１１ＤＡ出力目標値
１２出力オフセット値
１３ＤＡ出力目標値と出力オフセット値を加算したＤＡ出力補正目標値
１４演算結果値
１５ＤＡ出力範囲指定値
１６加算値
１７減算値
１８桁上がり信号
１９パルス密度変調出力
２１増分レジスタの値と演算結果格納レジスタの値を加算処理して加算値を出力する加算機能
２２演算結果格納レジスタの値からＤＡ出力範囲指定レジスタの値を減算処理して減算値を出力する減算機能
３１請求項１に記載のパルス密度変調型ＤＡコンバータ
３２出力パルスの高周波成分をカットまたは減衰させるノイズシェーピングフィルタ
３３アナログコンパレータ
３４演算部
３５積分器
３６演算部
４１請求項１に記載のパルス密度変調型ＤＡコンバータ３１が出力する出力パルス

Claims

ＤＡ出力目標値１１を格納するまたはＤＡ出力目標値１１と出力オフセット値１２を加算したＤＡ出力補正目標値１３を格納する増分レジスタ１と、演算結果値１４を格納する演算結果格納レジスタ２と、ＤＡ出力範囲指定値１５を格納する出力範囲指定レジスタ３と、増分レジスタ１と演算結果格納レジスタ２から供給される値を加算処理して加算値１６を出力する加算機能２１と演算結果格納レジスタ２から供給される値から出力範囲指定レジスタ３から供給されるＤＡ出力範囲指定値１５を減算処理して減算値１７を出力する減算機能２２を有するとともに桁上がり信号１８を出力する加減算器４と、減算機能２２を実行後に桁上がり信号１８を保持して保持した論理値あるいはその反転論理値をパルス密度変調出力１９として出力するＤＡ出力レジスタ５と、加算機能２１と減算機能２２を交互に実行するタイミングを制御する制御部６を具備し、制御部６が加算機能２１を実行する場合に加算値１６を演算結果値１４として演算結果格納レジスタ２に格納する制御を行い、かつ減算機能２２を実行する場合に桁上がり信号１８に基づいて減算値１７が正値であると判定される場合に減算値１７を演算結果値１４として演算結果格納レジスタ２に格納する制御を行うことにより、ＤＡ出力目標値１１またはＤＡ出力補正目標値１３をパルス密度に信号変換する機能と、ＤＡ出力目標値１１またはＤＡ出力補正目標値１３に倍率を乗ずることなくＤＡ出力範囲指定値の変更のみによってパルス密度に信号変換する際の倍率を変更する機能と、ＤＡ出力範囲をＤＡ出力範囲指定値１５で決定される任意な自然数に設定する機能と、ＤＡ出力に出力オフセット値１２で指定されるオフセット量だけシフトする機能を実現したことを特徴とするパルス密度変調型ＤＡコンバータ。
請求項１に記載のパルス密度変調型ＤＡコンバータ３１と、請求項１に記載のパルス密度変調型ＤＡコンバータ３１が出力する出力パルス４１の供給を受けて出力パルス４１の高周波成分をカットまたは減衰させるノイズシェーピングフィルタ３２と、アナログ入力とノイズシェーピングフィルタ３２の出力の供給を受けて大小判別を行って論理出力を行うアナログコンパレータ３３と、アナログコンパレータ３３の論理出力に基づいてＤＡ出力目標値１１を増減してパルス密度変調型ＤＡコンバータ３１に供給するとともにＡＤ変換値として出力する演算部３４を具備し、ＡＤ変換を行うことを特徴とするパルス密度変調型ＡＤコンバータ。
請求項１に記載のパルス密度変調型ＤＡコンバータ３１と、請求項１に記載のパルス密度変調型ＤＡコンバータ３１が出力する出力パルス４１の供給を受けて出力パルス４１の高周波成分をカットまたは減衰させるノイズシェーピングフィルタ３２と、アナログ入力とノイズシェーピングフィルタ３２の出力の供給を受けて積分する積分器３５と、積分器３５の出力の供給を受けて積分値が正値か負値かに基づいて２値論理出力を行うアナログコンパレータ３３と、アナログコンパレータ３３の論理出力に基づいてＤＡ出力目標値１１を増減してパルス密度変調型ＤＡコンバータ３１に供給するとともにＡＤ変換値として出力する演算部３６を具備し、ＡＤ変換を行うことを特徴とするパルス密度変調型ＡＤコンバータ。