JP2001332974A - Ｄ／ａ変換装置 - Google Patents
Ｄ／ａ変換装置Info
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Abstract
(57)【要約】
【課題】 カウンタの動作周波数を高めることなく、変
換ビット精度と動作初期のセットアップ時間の高速応答
性を両立すること。 【解決手段】 ＰＤＭ変調器１と、制御信号ｃ１によっ
てＰＤＭ変調器１の出力をハイインピーダンスに設定可
能な電圧バッファ２１と、制御信号ｃ２によってＰＤＭ
変調器１の出力をハイインピーダンスに設定可能な電圧
バッファ２２と、電圧バッファ２１の出力信号からＤＣ
電圧を取り出す積分器４と、電圧バッファ２２の出力信
号からＤＣ電圧を取り出す積分器４ａと、制御信号ｃ
１、ｃ２の出力タイミングを制御するタイミング制御手
段３と、を具備する。
換ビット精度と動作初期のセットアップ時間の高速応答
性を両立すること。 【解決手段】 ＰＤＭ変調器１と、制御信号ｃ１によっ
てＰＤＭ変調器１の出力をハイインピーダンスに設定可
能な電圧バッファ２１と、制御信号ｃ２によってＰＤＭ
変調器１の出力をハイインピーダンスに設定可能な電圧
バッファ２２と、電圧バッファ２１の出力信号からＤＣ
電圧を取り出す積分器４と、電圧バッファ２２の出力信
号からＤＣ電圧を取り出す積分器４ａと、制御信号ｃ
１、ｃ２の出力タイミングを制御するタイミング制御手
段３と、を具備する。
Description
【０００１】
【発明の属する技術分野】本発明はパルス密度変調（Ｐ
ＤＭ：Pulse Density Modulation）方式及びパルス幅変
調（ＰＷＭ：Pulse Width Modulation）方式を用いてデ
ジタル信号をアナログ信号に変換するＤ／Ａ変換に係わ
り、特に、携帯電話等の無線端末におけるＡＦＣ、ＡＧ
Ｃ、ＡＰＣ等のＲＦ制御に好適なＤ／Ａ変換装置に関す
る。
ＤＭ：Pulse Density Modulation）方式及びパルス幅変
調（ＰＷＭ：Pulse Width Modulation）方式を用いてデ
ジタル信号をアナログ信号に変換するＤ／Ａ変換に係わ
り、特に、携帯電話等の無線端末におけるＡＦＣ、ＡＧ
Ｃ、ＡＰＣ等のＲＦ制御に好適なＤ／Ａ変換装置に関す
る。
【０００２】
【従来の技術】携帯電話等の無線端末におけるＡＦＣ、
ＡＧＣ、ＡＰＣ等のＲＦ制御に適用するＤ／Ａ変換装置
として、高い精度で容易に所望の制御を行うために、パ
ルス密度変調（ＰＤＭ）方式及びパルス幅変調（ＰＷ
Ｍ）方式を用いるものが使用されている。
ＡＧＣ、ＡＰＣ等のＲＦ制御に適用するＤ／Ａ変換装置
として、高い精度で容易に所望の制御を行うために、パ
ルス密度変調（ＰＤＭ）方式及びパルス幅変調（ＰＷ
Ｍ）方式を用いるものが使用されている。
【０００３】従来のＰＤＭ方式のＤ／Ａ変換装置は、図
１５に示すように、ＰＤＭ変調器１、電圧バッファ２、
積分器４から構成され、デジタル入力値ｘに対するＰＤ
Ｍ変調器１の出力ｐのパルス密度すなわち単位時間当た
りのパルス数に比例する積分電圧Ｖｃを取り出すもので
ある。
１５に示すように、ＰＤＭ変調器１、電圧バッファ２、
積分器４から構成され、デジタル入力値ｘに対するＰＤ
Ｍ変調器１の出力ｐのパルス密度すなわち単位時間当た
りのパルス数に比例する積分電圧Ｖｃを取り出すもので
ある。
【０００４】ＰＤＭ変調器１は、カウンタ１１と、カウ
ンタ１１のカウンタ値のＭＳＢ側とＬＳＢ側を反転させ
て出力するビット反転手段１２と、デジタル入力値ｘと
ビット反転手段１２の出力とを比較し、（デジタル入力
値ｘ）≧（ビット反転手段１２の出力値）の場合には
“Ｌ”を出力し、（デジタル入力値ｘ）＜（ビット反転
手段１２の出力値）の場合には“Ｈ”を出力する比較器
１３とから構成され、パルス密度がデジタル入力値ｘに
比例し、かつパルスが均等に分布するパルス密度変調
（ＰＤＭ）信号ｐを生成する。ＰＤＭ信号ｐは電圧バッ
ファ２で極性が反転されて積分器４に伝えられる。積分
器４は抵抗４１と容量４３から構成され、ＰＤＭ変調器
１から出力されるＰＤＭ信号ｐの積分値をアナログ電圧
として出力する。
ンタ１１のカウンタ値のＭＳＢ側とＬＳＢ側を反転させ
て出力するビット反転手段１２と、デジタル入力値ｘと
ビット反転手段１２の出力とを比較し、（デジタル入力
値ｘ）≧（ビット反転手段１２の出力値）の場合には
“Ｌ”を出力し、（デジタル入力値ｘ）＜（ビット反転
手段１２の出力値）の場合には“Ｈ”を出力する比較器
１３とから構成され、パルス密度がデジタル入力値ｘに
比例し、かつパルスが均等に分布するパルス密度変調
（ＰＤＭ）信号ｐを生成する。ＰＤＭ信号ｐは電圧バッ
ファ２で極性が反転されて積分器４に伝えられる。積分
器４は抵抗４１と容量４３から構成され、ＰＤＭ変調器
１から出力されるＰＤＭ信号ｐの積分値をアナログ電圧
として出力する。
【０００５】また、従来のＰＷＭ方式のＤ／Ａ変換装置
は、図１６に示すように、ＰＷＭ変調器１ａ、電圧バッ
ファ２、積分器４から構成され、デジタル入力値ｘに対
するＰＷＭ変調器１ａの出力ｐ’のパルスの幅すなわち
デューティ比に比例する積分電圧Ｖｃを取り出すもので
ある。
は、図１６に示すように、ＰＷＭ変調器１ａ、電圧バッ
ファ２、積分器４から構成され、デジタル入力値ｘに対
するＰＷＭ変調器１ａの出力ｐ’のパルスの幅すなわち
デューティ比に比例する積分電圧Ｖｃを取り出すもので
ある。
【０００６】ＰＷＭ変調器１ａは、カウンタ１１と、デ
ジタル入力値ｘとカウンタ１１の値を比較し、（デジタ
ル入力値ｘ）≧（カウンタ１１の値）の場合には“Ｌ”
を出力し、（デジタル入力値ｘ）＜（カウンタ１１の
値）の場合には“Ｈ”を出力する比較器１３とから構成
され、デジタル入力値ｘに比例するデューティ比を有す
るパルス幅変調（ＰＷＭ）信号ｐ’を生成する。ＰＷＭ
信号ｐ’は電圧バッファ２で極性が反転されて積分器４
に伝えられる。積分器４は抵抗４１と容量４３から構成
され、ＰＷＭ変調器１ａから出力されるＰＷＭ信号ｐ’
のデューティ比に比例する積分値をアナログ電圧として
出力する。
ジタル入力値ｘとカウンタ１１の値を比較し、（デジタ
ル入力値ｘ）≧（カウンタ１１の値）の場合には“Ｌ”
を出力し、（デジタル入力値ｘ）＜（カウンタ１１の
値）の場合には“Ｈ”を出力する比較器１３とから構成
され、デジタル入力値ｘに比例するデューティ比を有す
るパルス幅変調（ＰＷＭ）信号ｐ’を生成する。ＰＷＭ
信号ｐ’は電圧バッファ２で極性が反転されて積分器４
に伝えられる。積分器４は抵抗４１と容量４３から構成
され、ＰＷＭ変調器１ａから出力されるＰＷＭ信号ｐ’
のデューティ比に比例する積分値をアナログ電圧として
出力する。
【０００７】これらＰＤＭ変調器及びＰＷＭ変調器の出
力ｐ及びｐ’は、積分器４の出力電圧Ｖｃ（ｘ）が比較
器１３の動作電圧に依存し、デジタル入力値ｘに対して
は図１７（ａ）、（ｂ）の特性となり、過渡時間を十分
に経た場合、式（１）に示す出力電圧を得ることができ
る。
力ｐ及びｐ’は、積分器４の出力電圧Ｖｃ（ｘ）が比較
器１３の動作電圧に依存し、デジタル入力値ｘに対して
は図１７（ａ）、（ｂ）の特性となり、過渡時間を十分
に経た場合、式（１）に示す出力電圧を得ることができ
る。
【０００８】
【数１】
【０００９】ここで、ＮをＤ／Ａ変換ビット数、ＶＬＳ
Ｂを１ＬＳＢ電圧すなわちＶｄｄ／２＾Ｎ、Ｖｒｐをリ
ップル電圧、Ｖｉを変換開始時間ｔ＝０における積分器
４の容量４３の初期電圧、Ｖｏをｔ＝∞における積分電
圧の最終値とすると、デジタル入力値ｘが更新されたと
きの時間応答Ｖｃ（ｔ）を最終電圧Ｖｏから１ＬＳＢ電
圧の範囲に引き込む時間ｔｃ１は式（２）となり、図１
８に示す特性となる。
Ｂを１ＬＳＢ電圧すなわちＶｄｄ／２＾Ｎ、Ｖｒｐをリ
ップル電圧、Ｖｉを変換開始時間ｔ＝０における積分器
４の容量４３の初期電圧、Ｖｏをｔ＝∞における積分電
圧の最終値とすると、デジタル入力値ｘが更新されたと
きの時間応答Ｖｃ（ｔ）を最終電圧Ｖｏから１ＬＳＢ電
圧の範囲に引き込む時間ｔｃ１は式（２）となり、図１
８に示す特性となる。
【００１０】
【数２】
【００１１】
【発明が解決しようとする課題】しかしながら、このよ
うな図１５に示す従来のＰＤＭ方式あるいは図１６に示
すＰＷＭ方式のＤ／Ａ変換装置を用いた場合、以下の問
題があった。
うな図１５に示す従来のＰＤＭ方式あるいは図１６に示
すＰＷＭ方式のＤ／Ａ変換装置を用いた場合、以下の問
題があった。
【００１２】（１）無線端末の待ち受け時間の改善を図
るために行う間欠受信の立ち上がりにおいては、デジタ
ル入力値ｘが入力されてから積分器４の出力におけるア
ナログ値が確定するまでの動作初期のセットアップ時間
に高速性が要求されるが、図１８の過渡特性図及び式
（２）に示すように、セットアップ時間は積分器４の時
定数ＣＲによって決まるため、変換ビット精度と高速性
を両立させるためには、カウンタの動作周波数を高める
ことが必要となり、全体の消費電流が増加する。
るために行う間欠受信の立ち上がりにおいては、デジタ
ル入力値ｘが入力されてから積分器４の出力におけるア
ナログ値が確定するまでの動作初期のセットアップ時間
に高速性が要求されるが、図１８の過渡特性図及び式
（２）に示すように、セットアップ時間は積分器４の時
定数ＣＲによって決まるため、変換ビット精度と高速性
を両立させるためには、カウンタの動作周波数を高める
ことが必要となり、全体の消費電流が増加する。
【００１３】（２）出力電圧Ｖｃの出力最大値は、図１
７（ａ）に示すように振幅値Ｖｄｄを有するパルス列の
単位時間当たりのパルス数の積分値より決まるが、振幅
値Ｖｄｄの変動によって図１７（ｂ）に示すような変換
誤差が生じる（図１７（ｂ）において、ａは振幅値Ｖｄ
ｄに誤差が無い場合、ｂは振幅値Ｖｄｄに対してプラス
の誤差電圧＋ΔＶを有する場合、ｃは振幅値Ｖｄｄに対
してマイナスの誤差電圧−ΔＶを有する場合を示す）。
７（ａ）に示すように振幅値Ｖｄｄを有するパルス列の
単位時間当たりのパルス数の積分値より決まるが、振幅
値Ｖｄｄの変動によって図１７（ｂ）に示すような変換
誤差が生じる（図１７（ｂ）において、ａは振幅値Ｖｄ
ｄに誤差が無い場合、ｂは振幅値Ｖｄｄに対してプラス
の誤差電圧＋ΔＶを有する場合、ｃは振幅値Ｖｄｄに対
してマイナスの誤差電圧−ΔＶを有する場合を示す）。
【００１４】（３）変換電圧範囲は式（１）によって振
幅値Ｖｄｄの関数として決まるので、所望する変換範囲
が０〜振幅値Ｖｄｄではない場合には、レベル変換を行
うことが必要となる。
幅値Ｖｄｄの関数として決まるので、所望する変換範囲
が０〜振幅値Ｖｄｄではない場合には、レベル変換を行
うことが必要となる。
【００１５】本発明は上記事情に鑑みてなされたもの
で、カウンタの動作周波数を高めることなく、変換ビッ
ト精度と動作初期のセットアップ時間の高速応答性を両
立することができるＤ／Ａ変換装置を提供することを目
的とする。更に、本発明は、振幅値Ｖｄｄ変動の影響を
除去したＤ／Ａ変換特性を有するＤ／Ａ変換装置を提供
することを目的とする。更に、本発明は、簡易な構成
で、変換後の電圧レベルを所望の電圧範囲で取り出すこ
とを可能とするＤ／Ａ変換装置を提供することを目的と
する。
で、カウンタの動作周波数を高めることなく、変換ビッ
ト精度と動作初期のセットアップ時間の高速応答性を両
立することができるＤ／Ａ変換装置を提供することを目
的とする。更に、本発明は、振幅値Ｖｄｄ変動の影響を
除去したＤ／Ａ変換特性を有するＤ／Ａ変換装置を提供
することを目的とする。更に、本発明は、簡易な構成
で、変換後の電圧レベルを所望の電圧範囲で取り出すこ
とを可能とするＤ／Ａ変換装置を提供することを目的と
する。
【００１６】
【課題を解決するための手段】本発明の請求項１に係わ
るＤ／Ａ変換装置は、デジタル入力値をパルス密度変調
信号に変換するＰＤＭ変調器と、前記ＰＤＭ変調器の出
力をバッファリングし、かつ第１の制御信号によって出
力をハイインピーダンスに設定可能な第１の電圧バッフ
ァと、前記ＰＤＭ変調器の出力をバッファリングし、か
つ第２の制御信号によって出力をハイインピーダンスに
設定可能な第２の電圧バッファと、前記第１の電圧バッ
ファの出力信号からＤＣ電圧を取り出すための第１の積
分手段と、前記第２の電圧バッファの出力信号からＤＣ
電圧を取り出すための第２の積分手段と、前記第１の電
圧バッファ及び前記第２の電圧バッファのイネーブル期
間を制御する前記第１の制御信号及び前記第２の制御信
号の出力タイミングを制御するタイミング制御手段と、
を具備することを特徴とする。
るＤ／Ａ変換装置は、デジタル入力値をパルス密度変調
信号に変換するＰＤＭ変調器と、前記ＰＤＭ変調器の出
力をバッファリングし、かつ第１の制御信号によって出
力をハイインピーダンスに設定可能な第１の電圧バッフ
ァと、前記ＰＤＭ変調器の出力をバッファリングし、か
つ第２の制御信号によって出力をハイインピーダンスに
設定可能な第２の電圧バッファと、前記第１の電圧バッ
ファの出力信号からＤＣ電圧を取り出すための第１の積
分手段と、前記第２の電圧バッファの出力信号からＤＣ
電圧を取り出すための第２の積分手段と、前記第１の電
圧バッファ及び前記第２の電圧バッファのイネーブル期
間を制御する前記第１の制御信号及び前記第２の制御信
号の出力タイミングを制御するタイミング制御手段と、
を具備することを特徴とする。
【００１７】請求項２に係わるＤ／Ａ変換装置は、デジ
タル入力値をパルス密度変調信号に変換するＰＤＭ変調
器と、ゲートが前記ＰＤＭ変調器の出力に接続され、ソ
ースが第２の基準電圧Ｖｒｅｆ２に接続され、ドレイン
が出力に接続されたＮチャネルトランジスタ、及びゲー
トが前記ＰＤＭ変調器の出力に接続され、ソースが第１
の基準電圧Ｖｒｅｆ１に接続され、ドレインが前記Ｎチ
ャネルトランジスタと共通の出力に接続されたＰチャネ
ルトランジスタを有するプッシュプル構成の第１の電圧
レベルシフト手段と、前記第１の電圧レベルシフト手段
の出力信号からＤＣ電圧を取り出すための積分手段と、
を具備することを特徴とする。
タル入力値をパルス密度変調信号に変換するＰＤＭ変調
器と、ゲートが前記ＰＤＭ変調器の出力に接続され、ソ
ースが第２の基準電圧Ｖｒｅｆ２に接続され、ドレイン
が出力に接続されたＮチャネルトランジスタ、及びゲー
トが前記ＰＤＭ変調器の出力に接続され、ソースが第１
の基準電圧Ｖｒｅｆ１に接続され、ドレインが前記Ｎチ
ャネルトランジスタと共通の出力に接続されたＰチャネ
ルトランジスタを有するプッシュプル構成の第１の電圧
レベルシフト手段と、前記第１の電圧レベルシフト手段
の出力信号からＤＣ電圧を取り出すための積分手段と、
を具備することを特徴とする。
【００１８】請求項３に係わるＤ／Ａ変換装置は、デジ
タル入力値をパルス密度変調信号に変換するＰＤＭ変調
器と、ゲートが前記ＰＤＭ変調器の出力に接続され、ソ
ースがアースに接続され、ドレインが抵抗を介して第１
の基準電圧Ｖｒｅｆ１に接続されたオープンドレイン構
成のＮチャネルトランジスタを有する第２の電圧レベル
シフト手段と、前記第２の電圧レベルシフト手段の出力
信号からＤＣ電圧を取り出すための積分手段と、を具備
することを特徴とする。
タル入力値をパルス密度変調信号に変換するＰＤＭ変調
器と、ゲートが前記ＰＤＭ変調器の出力に接続され、ソ
ースがアースに接続され、ドレインが抵抗を介して第１
の基準電圧Ｖｒｅｆ１に接続されたオープンドレイン構
成のＮチャネルトランジスタを有する第２の電圧レベル
シフト手段と、前記第２の電圧レベルシフト手段の出力
信号からＤＣ電圧を取り出すための積分手段と、を具備
することを特徴とする。
【００１９】請求項４に係わるＤ／Ａ変換装置は、デジ
タル入力値をパルス密度変調信号に変換するＰＤＭ変調
器と、ゲートが前記ＰＤＭ変調器の出力に接続され、ソ
ースが前記ＰＤＭ変調器と同一の電源電圧源Ｖｄｄに接
続され、ドレインが抵抗を介して第２の基準電圧Ｖｒｅ
ｆ２に接続されたオープンドレイン構成のＰチャネルト
ランジスタを有する第３の電圧レベルシフト手段と、前
記第３の電圧レベルシフト手段の出力信号からＤＣ電圧
を取り出すための積分手段と、を具備することを特徴と
する。
タル入力値をパルス密度変調信号に変換するＰＤＭ変調
器と、ゲートが前記ＰＤＭ変調器の出力に接続され、ソ
ースが前記ＰＤＭ変調器と同一の電源電圧源Ｖｄｄに接
続され、ドレインが抵抗を介して第２の基準電圧Ｖｒｅ
ｆ２に接続されたオープンドレイン構成のＰチャネルト
ランジスタを有する第３の電圧レベルシフト手段と、前
記第３の電圧レベルシフト手段の出力信号からＤＣ電圧
を取り出すための積分手段と、を具備することを特徴と
する。
【００２０】請求項５に係わるＤ／Ａ変換装置は、デジ
タル入力値をパルス密度変調信号に変換するＰＤＭ変調
器と、前記ＰＤＭ変調器の出力をバッファリングし、動
作電圧がＶｄｄ１である電圧バッファと、前記電圧バッ
ファの出力信号からＤＣ電圧を取り出すための積分手段
と、前記電圧バッファの動作電圧Ｖｄｄ１をＡ／Ｄ変換
するための電圧検出手段と、前記電圧検出手段から求め
た電圧値を用いて前記デジタル入力値の補正演算を行う
演算手段と、を具備することを特徴とする。
タル入力値をパルス密度変調信号に変換するＰＤＭ変調
器と、前記ＰＤＭ変調器の出力をバッファリングし、動
作電圧がＶｄｄ１である電圧バッファと、前記電圧バッ
ファの出力信号からＤＣ電圧を取り出すための積分手段
と、前記電圧バッファの動作電圧Ｖｄｄ１をＡ／Ｄ変換
するための電圧検出手段と、前記電圧検出手段から求め
た電圧値を用いて前記デジタル入力値の補正演算を行う
演算手段と、を具備することを特徴とする。
【００２１】請求項６に係わるＤ／Ａ変換装置は、請求
項５に記載の電圧バッファに代えて、請求項２記載の第
１の電圧レベルシフト手段を用いることを特徴とする。
項５に記載の電圧バッファに代えて、請求項２記載の第
１の電圧レベルシフト手段を用いることを特徴とする。
【００２２】請求項７に係わるＤ／Ａ変換装置は、請求
項５に記載の電圧バッファに代えて、請求項３記載の第
２の電圧レベルシフト手段を用いることを特徴とする。
項５に記載の電圧バッファに代えて、請求項３記載の第
２の電圧レベルシフト手段を用いることを特徴とする。
【００２３】請求項８に係わるＤ／Ａ変換装置は、請求
項５に記載の電圧バッファに代えて、請求項４記載の第
３の電圧レベルシフト手段を用いることを特徴とする。
項５に記載の電圧バッファに代えて、請求項４記載の第
３の電圧レベルシフト手段を用いることを特徴とする。
【００２４】請求項９に係わるＤ／Ａ変換装置は、デジ
タル入力値をパルス密度変調信号に変換するＰＤＭ変調
器と、第３の基準電圧を用いた直流増幅によって、前記
ＰＤＭ変調器の出力からリップル成分を除去するととも
に、前記ＰＤＭ変調器の出力に対する所定の電圧範囲へ
の電圧レベルシフトを同時に行うアクティブフィルタ
と、を具備することを特徴とする。
タル入力値をパルス密度変調信号に変換するＰＤＭ変調
器と、第３の基準電圧を用いた直流増幅によって、前記
ＰＤＭ変調器の出力からリップル成分を除去するととも
に、前記ＰＤＭ変調器の出力に対する所定の電圧範囲へ
の電圧レベルシフトを同時に行うアクティブフィルタ
と、を具備することを特徴とする。
【００２５】請求項１０に係わるＤ／Ａ変換装置は、請
求項１乃至９の何れか１項記載のＰＤＭ変調器に代え
て、デジタル入力値をパルス幅変調信号に変換するＰＷ
Ｍ変調器を用いることを特徴とする。
求項１乃至９の何れか１項記載のＰＤＭ変調器に代え
て、デジタル入力値をパルス幅変調信号に変換するＰＷ
Ｍ変調器を用いることを特徴とする。
【００２６】請求項１に記載のＤ／Ａ変換装置によれ
ば、タイミング制御手段により電圧バッファのイネーブ
ル期間を制御することにより、第１ステップでは、より
小さな時定数の第２の積分器を通してＰＤＭ変調器の出
力を高速に引き込むことにより、Ｄ／Ａ変換出力の中心
電圧を高速に最終値に漸近することができ、第２ステッ
プでは、より大きな時定数の第１の積分器を通すことに
より、リップル電圧をＶＬＳＢ未満にすることができる
ため、これら第１ステップと第２ステップの合計による
セットアップ時間は従来の技術によるＤ／Ａ変換装置に
比べて小さく、動作時初期のセットアップ時間を低減す
ることができる。
ば、タイミング制御手段により電圧バッファのイネーブ
ル期間を制御することにより、第１ステップでは、より
小さな時定数の第２の積分器を通してＰＤＭ変調器の出
力を高速に引き込むことにより、Ｄ／Ａ変換出力の中心
電圧を高速に最終値に漸近することができ、第２ステッ
プでは、より大きな時定数の第１の積分器を通すことに
より、リップル電圧をＶＬＳＢ未満にすることができる
ため、これら第１ステップと第２ステップの合計による
セットアップ時間は従来の技術によるＤ／Ａ変換装置に
比べて小さく、動作時初期のセットアップ時間を低減す
ることができる。
【００２７】請求項２に記載のＤ／Ａ変換装置によれ
ば、所望の電圧レベルを得るために、従来のようにＤ／
Ａ変換出力を得た後にさらにアナログ増幅器でレベル変
換を行う必要がなく、第１の電圧レベルシフト手段の作
用により、デジタル入力値に対して直接第１の基準電圧
Ｖｒｅｆ１〜第２の基準電圧Ｖｒｅｆ２の電圧値を有す
るアナログ信号出力を得ることができる。
ば、所望の電圧レベルを得るために、従来のようにＤ／
Ａ変換出力を得た後にさらにアナログ増幅器でレベル変
換を行う必要がなく、第１の電圧レベルシフト手段の作
用により、デジタル入力値に対して直接第１の基準電圧
Ｖｒｅｆ１〜第２の基準電圧Ｖｒｅｆ２の電圧値を有す
るアナログ信号出力を得ることができる。
【００２８】請求項３に記載のＤ／Ａ変換装置によれ
ば、第２の電圧レベルシフト手段の作用により、デジタ
ル入力値に対して直接第１の基準電圧Ｖｒｅｆ１〜０の
電圧値を有するアナログ信号出力を得ることができる。
ば、第２の電圧レベルシフト手段の作用により、デジタ
ル入力値に対して直接第１の基準電圧Ｖｒｅｆ１〜０の
電圧値を有するアナログ信号出力を得ることができる。
【００２９】請求項４に記載のＤ／Ａ変換装置によれ
ば、第３の電圧レベルシフト手段の作用により、デジタ
ル入力値に対して直接電源電圧Ｖｄｄ〜第２の基準電圧
Ｖｒｅｆ２の電圧値を有するアナログ信号出力を得るこ
とができる。
ば、第３の電圧レベルシフト手段の作用により、デジタ
ル入力値に対して直接電源電圧Ｖｄｄ〜第２の基準電圧
Ｖｒｅｆ２の電圧値を有するアナログ信号出力を得るこ
とができる。
【００３０】請求項５に記載のＤ／Ａ変換装置によれ
ば、電源電圧Ｖｄｄ１の変動を検知し、デジタル入力値
に対する補正演算を行うことにより、電源電圧Ｖｄｄ１
の電圧変動に起因する変動を除去することができる。
ば、電源電圧Ｖｄｄ１の変動を検知し、デジタル入力値
に対する補正演算を行うことにより、電源電圧Ｖｄｄ１
の電圧変動に起因する変動を除去することができる。
【００３１】請求項６に記載のＤ／Ａ変換装置によれ
ば、第１の基準電圧Ｖｒｅｆ１の変動及び第２の基準電
圧Ｖｒｅｆ２の変動をそれぞれ検知し、デジタル入力値
に対する補正演算を行うことにより、第１の基準電圧ｒ
ｅｆ１及び第２の基準電圧Ｖｒｅｆ２の電圧変動に起因
する誤差を除去することができ、出力範囲を第１の基準
電圧Ｖｒｅｆ１〜第２の基準電圧Ｖｒｅｆ２にすること
ができる。
ば、第１の基準電圧Ｖｒｅｆ１の変動及び第２の基準電
圧Ｖｒｅｆ２の変動をそれぞれ検知し、デジタル入力値
に対する補正演算を行うことにより、第１の基準電圧ｒ
ｅｆ１及び第２の基準電圧Ｖｒｅｆ２の電圧変動に起因
する誤差を除去することができ、出力範囲を第１の基準
電圧Ｖｒｅｆ１〜第２の基準電圧Ｖｒｅｆ２にすること
ができる。
【００３２】請求項７に記載のＤ／Ａ変換装置によれ
ば、第１の基準電圧Ｖｒｅｆ１の変動を検知し、デジタ
ル入力値に対する補正演算を行うことにより、第１の基
準電圧Ｖｒｅｆ１の電圧変動に起因する誤差を除去する
ことができ、出力範囲を０〜第１の基準電圧Ｖｒｅｆ１
にすることができる。
ば、第１の基準電圧Ｖｒｅｆ１の変動を検知し、デジタ
ル入力値に対する補正演算を行うことにより、第１の基
準電圧Ｖｒｅｆ１の電圧変動に起因する誤差を除去する
ことができ、出力範囲を０〜第１の基準電圧Ｖｒｅｆ１
にすることができる。
【００３３】請求項８に記載のＤ／Ａ変換装置によれ
ば、第２の基準電圧Ｖｒｅｆ２の変動を検知し、デジタ
ル入力値に対する補正演算を行うことにより、第２の基
準電圧Ｖｒｅｆ２の電圧変動に起因する誤差を除去する
ことができ、出力範囲を第２の基準電圧Ｖｒｅｆ２〜電
源電圧Ｖｄｄにすることができる。
ば、第２の基準電圧Ｖｒｅｆ２の変動を検知し、デジタ
ル入力値に対する補正演算を行うことにより、第２の基
準電圧Ｖｒｅｆ２の電圧変動に起因する誤差を除去する
ことができ、出力範囲を第２の基準電圧Ｖｒｅｆ２〜電
源電圧Ｖｄｄにすることができる。
【００３４】請求項９に記載のＤ／Ａ変換装置によれ
ば、アクティブフィルタの作用により、パルス密度変調
信号から積分電圧を得るためのフィルタと電圧レベルシ
フト機能を同時に実現することができる。
ば、アクティブフィルタの作用により、パルス密度変調
信号から積分電圧を得るためのフィルタと電圧レベルシ
フト機能を同時に実現することができる。
【００３５】請求項１０に記載のＤ／Ａ変換装置によれ
ば、パルス幅変調信号のデューティ比はデジタル入力値
に比例することから、積分手段を介してデジタル入力値
に比例するアナログ電圧を取り出すことができるため、
ＰＤＭ変調器を用いる請求項１乃至９に記載のＤ／Ａ変
換装置と同等の作用効果を、ＰＤＭ変調器に代えてＰＷ
Ｍ変調器を用いて実現することができる。
ば、パルス幅変調信号のデューティ比はデジタル入力値
に比例することから、積分手段を介してデジタル入力値
に比例するアナログ電圧を取り出すことができるため、
ＰＤＭ変調器を用いる請求項１乃至９に記載のＤ／Ａ変
換装置と同等の作用効果を、ＰＤＭ変調器に代えてＰＷ
Ｍ変調器を用いて実現することができる。
【００３６】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。
を参照して説明する。
【００３７】（実施の形態１）図１は、本発明の実施の
形態１に係わるＤ／Ａ変換装置の構成を示している。図
１において、ＰＤＭ変調器１は、カウンタ１１、ビット
反転手段１２及び比較器１３から構成される。カウンタ
１１は、パルス密度変調の基本パルスの周期を有するク
ロックでカウントし、カウントアップまたはカウントダ
ウンを周期的に繰り返す。ビット反転手段１２は、カウ
ンタ１１のカウンタ値のＭＳＢ側とＬＳＢ側の重み付け
を反転させて出力する。比較器１３は、デジタル入力値
ｘとビット反転手段１２の出力とを比較し、（デジタル
入力値ｘ）≧（ビット反転手段１２の出力値）の場合に
は“Ｌ”を出力し、（デジタル入力値ｘ）＜（ビット反
転手段１２の出力値）の場合には“Ｈ”を出力する。
形態１に係わるＤ／Ａ変換装置の構成を示している。図
１において、ＰＤＭ変調器１は、カウンタ１１、ビット
反転手段１２及び比較器１３から構成される。カウンタ
１１は、パルス密度変調の基本パルスの周期を有するク
ロックでカウントし、カウントアップまたはカウントダ
ウンを周期的に繰り返す。ビット反転手段１２は、カウ
ンタ１１のカウンタ値のＭＳＢ側とＬＳＢ側の重み付け
を反転させて出力する。比較器１３は、デジタル入力値
ｘとビット反転手段１２の出力とを比較し、（デジタル
入力値ｘ）≧（ビット反転手段１２の出力値）の場合に
は“Ｌ”を出力し、（デジタル入力値ｘ）＜（ビット反
転手段１２の出力値）の場合には“Ｈ”を出力する。
【００３８】タイミング制御手段３は、第１のイネーブ
ル制御信号ｃ１及び第２のイネーブル制御信号ｃ２によ
り、それぞれ電圧バッファ２１及び電圧バッファ２２を
制御する。電圧バッファ２１は、イネーブル制御信号ｃ
１がイネーブルの場合はＰＤＭ変調器１の出力ｐの極性
を反転して出力し、イネーブル制御信号ｃ１がディスイ
ネーブルの場合は出力がハイインピーダンスとなる。電
圧バッファ２２は、イネーブル制御信号ｃ２がイネーブ
ルの場合はＰＤＭ変調器１の出力ｐの極性を反転して出
力し、イネーブル制御信号がディスイネーブルの場合は
出力がハイインピーダンスとなる。これらの電圧バッフ
ァは、後置の積分手段の入力インピーダンスに対して十
分に低い出力インピーダンスを有する。
ル制御信号ｃ１及び第２のイネーブル制御信号ｃ２によ
り、それぞれ電圧バッファ２１及び電圧バッファ２２を
制御する。電圧バッファ２１は、イネーブル制御信号ｃ
１がイネーブルの場合はＰＤＭ変調器１の出力ｐの極性
を反転して出力し、イネーブル制御信号ｃ１がディスイ
ネーブルの場合は出力がハイインピーダンスとなる。電
圧バッファ２２は、イネーブル制御信号ｃ２がイネーブ
ルの場合はＰＤＭ変調器１の出力ｐの極性を反転して出
力し、イネーブル制御信号がディスイネーブルの場合は
出力がハイインピーダンスとなる。これらの電圧バッフ
ァは、後置の積分手段の入力インピーダンスに対して十
分に低い出力インピーダンスを有する。
【００３９】第１の積分器４は抵抗値Ｒ１を有する抵抗
４１及び容量値Ｃ１を有する容量４３から成り、第２の
積分器４ａは抵抗値Ｒ２を有する抵抗４２と容量４３か
ら成る。ＰＤＭ変調器１の出力ｐに対する積分器出力は
リップル電圧を有している。第１の積分器４によるリッ
プル電圧Ｖｒｐ２は、Ｄ／Ａ変換の出力電圧が最終値か
ら１ＬＳＢの範囲になるように求められる値であり、第
２の積分器４ａによるリップル電圧Ｖｒｐ１は、積分器
の出力の中心値を高速に最終値から１ＬＳＢの範囲に引
き込むために求められる値である。例えば、高速引き込
みを、本来の時定数の１／１０で行うためには、抵抗値
Ｒ２＝Ｒ１／１０に設定する。
４１及び容量値Ｃ１を有する容量４３から成り、第２の
積分器４ａは抵抗値Ｒ２を有する抵抗４２と容量４３か
ら成る。ＰＤＭ変調器１の出力ｐに対する積分器出力は
リップル電圧を有している。第１の積分器４によるリッ
プル電圧Ｖｒｐ２は、Ｄ／Ａ変換の出力電圧が最終値か
ら１ＬＳＢの範囲になるように求められる値であり、第
２の積分器４ａによるリップル電圧Ｖｒｐ１は、積分器
の出力の中心値を高速に最終値から１ＬＳＢの範囲に引
き込むために求められる値である。例えば、高速引き込
みを、本来の時定数の１／１０で行うためには、抵抗値
Ｒ２＝Ｒ１／１０に設定する。
【００４０】次に、実施の形態１の動作について説明す
る。ＰＤＭ変調器１は、ビット反転手段１２と比較器１
３の作用により、パルス密度がデジタル入力値ｘに比例
し、かつパルスが均等に分布するＰＤＭ信号ｐを生成す
る。ＰＤＭ信号ｐを受けて、第１ステップとして、時間
０〜ｔ１においては、タイミング制御手段３により第２
のイネーブル制御信号ｃ２がイネーブルとなり、これに
より第２の電圧バッファ２２のみがイネーブルとなり、
第２の積分器４ａを介してＰＤＭ信号ｐの積分値がＶｃ
に出力される。
る。ＰＤＭ変調器１は、ビット反転手段１２と比較器１
３の作用により、パルス密度がデジタル入力値ｘに比例
し、かつパルスが均等に分布するＰＤＭ信号ｐを生成す
る。ＰＤＭ信号ｐを受けて、第１ステップとして、時間
０〜ｔ１においては、タイミング制御手段３により第２
のイネーブル制御信号ｃ２がイネーブルとなり、これに
より第２の電圧バッファ２２のみがイネーブルとなり、
第２の積分器４ａを介してＰＤＭ信号ｐの積分値がＶｃ
に出力される。
【００４１】ここで、ＮをＤ／Ａ変換ビット数、ＶＬＳ
Ｂを１ＬＳＢ電圧すなわちＶｄｄ／２＾Ｎ、Ｖｒｐ１を
ピーク〜ピークのリップル電圧、Ｖｉ１を変換開始時間
ｔ＝０における積分器の初期電圧、Ｖｏをｔ＝∞におけ
る積分電圧の最終値とすると、第１ステップにおける出
力電圧Ｖｃの時間応答Ｖｃ１（ｔ）の中心電圧を最終電
圧Ｖｏから１ＬＳＢ電圧の範囲に引き込む時間ｔｃ１’
は式（３）となる。
Ｂを１ＬＳＢ電圧すなわちＶｄｄ／２＾Ｎ、Ｖｒｐ１を
ピーク〜ピークのリップル電圧、Ｖｉ１を変換開始時間
ｔ＝０における積分器の初期電圧、Ｖｏをｔ＝∞におけ
る積分電圧の最終値とすると、第１ステップにおける出
力電圧Ｖｃの時間応答Ｖｃ１（ｔ）の中心電圧を最終電
圧Ｖｏから１ＬＳＢ電圧の範囲に引き込む時間ｔｃ１’
は式（３）となる。
【００４２】
【数３】
【００４３】すなわち、第１ステップで時間ｔｃ１’を
経過した後は、リップル電圧Ｖｒｐ１は１ＬＳＢ電圧よ
り大きいままであるが、時間応答Ｖｃ１（ｔ）の中心電
圧は最終値Ｖｏから１ＬＳＢ電圧の範囲に引き込まれ
る。
経過した後は、リップル電圧Ｖｒｐ１は１ＬＳＢ電圧よ
り大きいままであるが、時間応答Ｖｃ１（ｔ）の中心電
圧は最終値Ｖｏから１ＬＳＢ電圧の範囲に引き込まれ
る。
【００４４】次に、時間ｔ１（ｔ１＞ｔｃ１’）で、タ
イミング制御手段３により第２のイネーブル制御信号ｃ
２をディスイネーブルにする。すなわち、時間ｔ１〜ｔ
２では、第１の電圧バッファ２１及び第２の電圧バッフ
ァ２２はともにハイインピーダンスとなる。これは、第
１の電圧バッファ２１と第２の電圧バッファ２２がとも
にイネーブルになって、容量４３にセットされた電圧が
不正値になることを防止するための措置で、理想的には
ゼロと考えることができる。次に、第２ステップの時間
ｔ２以降においては、タイミング制御手段３により第１
のイネーブル制御信号ｃ１をイネーブルにする。これに
より第１の電圧バッファ２１がイネーブルとなり、第１
の積分器４を介して積分値Ｖｃを出力する。
イミング制御手段３により第２のイネーブル制御信号ｃ
２をディスイネーブルにする。すなわち、時間ｔ１〜ｔ
２では、第１の電圧バッファ２１及び第２の電圧バッフ
ァ２２はともにハイインピーダンスとなる。これは、第
１の電圧バッファ２１と第２の電圧バッファ２２がとも
にイネーブルになって、容量４３にセットされた電圧が
不正値になることを防止するための措置で、理想的には
ゼロと考えることができる。次に、第２ステップの時間
ｔ２以降においては、タイミング制御手段３により第１
のイネーブル制御信号ｃ１をイネーブルにする。これに
より第１の電圧バッファ２１がイネーブルとなり、第１
の積分器４を介して積分値Ｖｃを出力する。
【００４５】ここに、Ｖｒｐ２をピーク〜ピークのリッ
プル電圧、Ｖｉ２を第２ステップの開始時間ｔ＝ｔ２に
おける積分器の初期電圧とすると、第２ステップの出力
電圧Ｖｃの時間応答Ｖｃ２（ｔ）を最終電圧Ｖｏから１
ＬＳＢ電圧の範囲に引き込む時間ｔｃ２は式（４）とな
る。
プル電圧、Ｖｉ２を第２ステップの開始時間ｔ＝ｔ２に
おける積分器の初期電圧とすると、第２ステップの出力
電圧Ｖｃの時間応答Ｖｃ２（ｔ）を最終電圧Ｖｏから１
ＬＳＢ電圧の範囲に引き込む時間ｔｃ２は式（４）とな
る。
【００４６】
【数４】
【００４７】式（４）において、第１ステップで出力電
圧Ｖｃを最終電圧Ｖｏに十分近い値に引き込んだ後で
は、第２ステップ開始における初期電圧Ｖｉ２＝Ｖｏ＋
Ｖｒｐ１／２なので、最終電圧Ｖｏの項は分母分子とも
に消去され、Ｖｒｐ１／２の振幅値が第二ステップの初
期値となる。
圧Ｖｃを最終電圧Ｖｏに十分近い値に引き込んだ後で
は、第２ステップ開始における初期電圧Ｖｉ２＝Ｖｏ＋
Ｖｒｐ１／２なので、最終電圧Ｖｏの項は分母分子とも
に消去され、Ｖｒｐ１／２の振幅値が第二ステップの初
期値となる。
【００４８】以上述べた第１ステップと第２ステップに
おける出力電圧Ｖｃの引き込みの様子を図１１に示す。
図１１に示すように、先ず第１ステップでは、より小さ
な時定数Ｒ２Ｃ１の積分器を通してＰＤＭ変調器の出力
ｐを高速に引き込むことにより、ＰＤＭ変調器のリップ
ル成分を変換後に所望するＶＬＳＢ以上に残したままで
はあるが、その中心電圧を高速に最終値に漸近させるこ
とができる。次に第２ステップでは、より大きな時定数
Ｒ１Ｃ１の積分器を通すことにより、リップル電圧Ｖｒ
ｐ２がＶＬＳＢ未満になるようにすることができる。こ
のようにして、リップル電圧Ｖｒｐ２を含めた出力電圧
が中心電圧からＶＬＳＢの範囲に入る時点ｔｃ２でセッ
トアップが完了する。これら第１ステップと第２ステッ
プの合計によるセットアップ時間ｔｃ２は図１８に示す
セットアップ時間ｔｃ１に比べて小さく、動作時初期の
セットアップ時間を低減することができる。
おける出力電圧Ｖｃの引き込みの様子を図１１に示す。
図１１に示すように、先ず第１ステップでは、より小さ
な時定数Ｒ２Ｃ１の積分器を通してＰＤＭ変調器の出力
ｐを高速に引き込むことにより、ＰＤＭ変調器のリップ
ル成分を変換後に所望するＶＬＳＢ以上に残したままで
はあるが、その中心電圧を高速に最終値に漸近させるこ
とができる。次に第２ステップでは、より大きな時定数
Ｒ１Ｃ１の積分器を通すことにより、リップル電圧Ｖｒ
ｐ２がＶＬＳＢ未満になるようにすることができる。こ
のようにして、リップル電圧Ｖｒｐ２を含めた出力電圧
が中心電圧からＶＬＳＢの範囲に入る時点ｔｃ２でセッ
トアップが完了する。これら第１ステップと第２ステッ
プの合計によるセットアップ時間ｔｃ２は図１８に示す
セットアップ時間ｔｃ１に比べて小さく、動作時初期の
セットアップ時間を低減することができる。
【００４９】なお、抵抗値Ｒ１と抵抗値Ｒ２との比につ
いては、もし抵抗値Ｒ２が抵抗値Ｒ１に近い値ならば高
速引き込みの効果は少ない。反対に抵抗値Ｒ２が抵抗値
Ｒ１に比べて小さくなるほどリップル電圧Ｖｒｐ１が大
きくなり、第１ステップの高速引き込みでセットアップ
される初期電圧Ｖｉ２が最終値からかけ離れた値とな
る。従って、抵抗値Ｒ２を抵抗値Ｒ１の１／２〜１／１
００程度に設定することが適当である。
いては、もし抵抗値Ｒ２が抵抗値Ｒ１に近い値ならば高
速引き込みの効果は少ない。反対に抵抗値Ｒ２が抵抗値
Ｒ１に比べて小さくなるほどリップル電圧Ｖｒｐ１が大
きくなり、第１ステップの高速引き込みでセットアップ
される初期電圧Ｖｉ２が最終値からかけ離れた値とな
る。従って、抵抗値Ｒ２を抵抗値Ｒ１の１／２〜１／１
００程度に設定することが適当である。
【００５０】（実施の形態２）図２は、本発明の実施の
形態２に係わるＤ／Ａ変換装置の構成を示している。図
２において、ＰＤＭ変調器１は実施の形態１で示したＰ
ＤＭ変調器１と同じ構成と機能を有する。プッシュプル
構成の電圧レベルシフト回路８は、ソースが第１の基準
電圧Ｖｒｅｆ１に接続されたＰチャネルトランジスタ８
４及びソースが第２の基準電圧Ｖｒｅｆ２に接続された
Ｎチャネルトランジスタ８２から成り、双方のゲートは
ＰＤＭ変調器１の出力に接続されてＰＤＭ信号ｐを入力
とし、双方のドレインは互いに接続されて共通の出力を
構成し、ＰＤＭ信号ｐが“Ｌ”のときは第１の基準電圧
Ｖｒｅｆ１を出力ｐ２に出力し、“Ｈ”のときは第２の
基準電圧Ｖｒｅｆ２を出力ｐ２に出力する。ここで、電
圧レベルシフト回路８は後置の積分器４を駆動するのに
十分な能力を有する。
形態２に係わるＤ／Ａ変換装置の構成を示している。図
２において、ＰＤＭ変調器１は実施の形態１で示したＰ
ＤＭ変調器１と同じ構成と機能を有する。プッシュプル
構成の電圧レベルシフト回路８は、ソースが第１の基準
電圧Ｖｒｅｆ１に接続されたＰチャネルトランジスタ８
４及びソースが第２の基準電圧Ｖｒｅｆ２に接続された
Ｎチャネルトランジスタ８２から成り、双方のゲートは
ＰＤＭ変調器１の出力に接続されてＰＤＭ信号ｐを入力
とし、双方のドレインは互いに接続されて共通の出力を
構成し、ＰＤＭ信号ｐが“Ｌ”のときは第１の基準電圧
Ｖｒｅｆ１を出力ｐ２に出力し、“Ｈ”のときは第２の
基準電圧Ｖｒｅｆ２を出力ｐ２に出力する。ここで、電
圧レベルシフト回路８は後置の積分器４を駆動するのに
十分な能力を有する。
【００５１】積分器４は抵抗４１と容量４３とより成
り、電圧レベルシフト回路８の出力ｐ２を受けて、出力
ｐ２のパルス密度に比例した積分電圧Ｖｃを出力する。
この場合のデジタル入力値ｘに対するアナログ出力値Ｖ
ｃは式（５）に示す関数となり、図１２に示す特性とな
る。
り、電圧レベルシフト回路８の出力ｐ２を受けて、出力
ｐ２のパルス密度に比例した積分電圧Ｖｃを出力する。
この場合のデジタル入力値ｘに対するアナログ出力値Ｖ
ｃは式（５）に示す関数となり、図１２に示す特性とな
る。
【００５２】
【数５】
【００５３】これにより、従来は所望の電圧レベルを得
るために、電源電圧Ｖｄｄ〜０のＤ／Ａ変換出力を得た
後に、さらにアナログ増幅器でレベル変換を行っていた
が、本発明によれば、デジタル入力値ｘに対して、式
（５）に示すように、直接第１の基準電圧Ｖｒｅｆ１〜
第２の基準電圧Ｖｒｅｆ２のアナログ信号出力を得るこ
とができる。なお、図１２では電源電圧Ｖｄｄ＞第１の
基準電圧Ｖｒｅｆ１及び第２の基準電圧Ｖｒｅｆ２＞０
として説明したが、電源電圧Ｖｄｄ≦第１の基準電圧Ｖ
ｒｅｆ１及び第２の基準電圧Ｖｒｅｆ２≦０であっても
実現可能である。
るために、電源電圧Ｖｄｄ〜０のＤ／Ａ変換出力を得た
後に、さらにアナログ増幅器でレベル変換を行っていた
が、本発明によれば、デジタル入力値ｘに対して、式
（５）に示すように、直接第１の基準電圧Ｖｒｅｆ１〜
第２の基準電圧Ｖｒｅｆ２のアナログ信号出力を得るこ
とができる。なお、図１２では電源電圧Ｖｄｄ＞第１の
基準電圧Ｖｒｅｆ１及び第２の基準電圧Ｖｒｅｆ２＞０
として説明したが、電源電圧Ｖｄｄ≦第１の基準電圧Ｖ
ｒｅｆ１及び第２の基準電圧Ｖｒｅｆ２≦０であっても
実現可能である。
【００５４】（実施の形態３）図３は、本発明の実施の
形態３に係わるＤ／Ａ変換装置の構成を示している。図
３において、ＰＤＭ変調器１は実施の形態１に示したＰ
ＤＭ変調器１と同じ構成と機能を有する。電圧レベルシ
フト回路８ａは、ソースがアースに接続され、ドレイン
が抵抗８１を介して第１の基準電圧Ｖｒｅｆ１に接続さ
れたオープンドレイン構成のＮチャネルトランジスタ８
２で構成され、ゲートがＰＤＭ変調器１の出力に接続さ
れてＰＤＭ信号ｐを入力とし、ＰＤＭ信号ｐが“Ｌ”の
ときは第１の基準電圧Ｖｒｅｆ１を出力ｐ３に出力し、
“Ｈ”のときはアース電位を出力ｐ３に出力する。ここ
で、電圧レベルシフト回路８ａは後置の積分器４を駆動
するのに十分な能力を有する。
形態３に係わるＤ／Ａ変換装置の構成を示している。図
３において、ＰＤＭ変調器１は実施の形態１に示したＰ
ＤＭ変調器１と同じ構成と機能を有する。電圧レベルシ
フト回路８ａは、ソースがアースに接続され、ドレイン
が抵抗８１を介して第１の基準電圧Ｖｒｅｆ１に接続さ
れたオープンドレイン構成のＮチャネルトランジスタ８
２で構成され、ゲートがＰＤＭ変調器１の出力に接続さ
れてＰＤＭ信号ｐを入力とし、ＰＤＭ信号ｐが“Ｌ”の
ときは第１の基準電圧Ｖｒｅｆ１を出力ｐ３に出力し、
“Ｈ”のときはアース電位を出力ｐ３に出力する。ここ
で、電圧レベルシフト回路８ａは後置の積分器４を駆動
するのに十分な能力を有する。
【００５５】積分器４は抵抗４１と容量４３より成り、
電圧レベルシフト回路８ａの出力ｐ３を受けて、出力ｐ
３のパルス密度に比例した積分電圧Ｖｃを出力する。こ
の場合のデジタル入力値ｘに対するアナログ出力電圧Ｖ
ｃは式（６）に示す関数となり、図１３に示す特性とな
る。
電圧レベルシフト回路８ａの出力ｐ３を受けて、出力ｐ
３のパルス密度に比例した積分電圧Ｖｃを出力する。こ
の場合のデジタル入力値ｘに対するアナログ出力電圧Ｖ
ｃは式（６）に示す関数となり、図１３に示す特性とな
る。
【００５６】
【数６】
【００５７】これにより、デジタル入力値ｘに対して、
式（６）に示すように、直接第１の基準電圧Ｖｒｅｆ１
〜０のアナログ信号出力を得ることができる。なお、図
１３では電源電圧Ｖｄｄ＞第１の基準電圧Ｖｒｅｆ１と
して説明したが、電源電圧Ｖｄｄ≦第１の基準電圧Ｖｒ
ｅｆ１であっても実現可能である。
式（６）に示すように、直接第１の基準電圧Ｖｒｅｆ１
〜０のアナログ信号出力を得ることができる。なお、図
１３では電源電圧Ｖｄｄ＞第１の基準電圧Ｖｒｅｆ１と
して説明したが、電源電圧Ｖｄｄ≦第１の基準電圧Ｖｒ
ｅｆ１であっても実現可能である。
【００５８】（実施の形態４）図４は、本発明の実施の
形態４に係わるＤ／Ａ変換装置の構成を示している。図
４において、ＰＤＭ変調器１は実施の形態１に示したＰ
ＤＭ変調器１と同じ構成と機能を有する。電圧レベルシ
フト回路８ｂは、ソースが前記ＰＤＭ変調器１と同一の
電源電圧Ｖｄｄに接続され、ドレインが抵抗８５を介し
て第２の基準電圧Ｖｒｅｆ２に接続されたオープンドレ
イン構成のＰチャネルトランジスタで構成され、ゲート
がＰＤＭ変調器１の出力に接続されてＰＤＭ信号ｐを入
力とし、ＰＤＭ信号ｐが“Ｌ”のときは電源電圧Ｖｄｄ
を出力ｐ４に出力し、“Ｈ”のときは第２の基準電圧Ｖ
ｒｅｆ２を出力ｐ４に出力する。ここで、電圧レベルシ
フト回路８ｂは後置の積分器４を駆動するのに十分な能
力を有する。
形態４に係わるＤ／Ａ変換装置の構成を示している。図
４において、ＰＤＭ変調器１は実施の形態１に示したＰ
ＤＭ変調器１と同じ構成と機能を有する。電圧レベルシ
フト回路８ｂは、ソースが前記ＰＤＭ変調器１と同一の
電源電圧Ｖｄｄに接続され、ドレインが抵抗８５を介し
て第２の基準電圧Ｖｒｅｆ２に接続されたオープンドレ
イン構成のＰチャネルトランジスタで構成され、ゲート
がＰＤＭ変調器１の出力に接続されてＰＤＭ信号ｐを入
力とし、ＰＤＭ信号ｐが“Ｌ”のときは電源電圧Ｖｄｄ
を出力ｐ４に出力し、“Ｈ”のときは第２の基準電圧Ｖ
ｒｅｆ２を出力ｐ４に出力する。ここで、電圧レベルシ
フト回路８ｂは後置の積分器４を駆動するのに十分な能
力を有する。
【００５９】積分器４は抵抗４１と容量４３より成り、
電圧レベルシフト回路８ｂの出力ｐ４を受けて、出力ｐ
４のパルス密度に比例した積分電圧Ｖｃを出力する。こ
の場合のデジタル入力値ｘに対するアナログ出力電圧Ｖ
ｃは式（７）に示す関数となり、図１４に示す特性とな
る。
電圧レベルシフト回路８ｂの出力ｐ４を受けて、出力ｐ
４のパルス密度に比例した積分電圧Ｖｃを出力する。こ
の場合のデジタル入力値ｘに対するアナログ出力電圧Ｖ
ｃは式（７）に示す関数となり、図１４に示す特性とな
る。
【００６０】
【数７】
【００６１】これにより、デジタル入力値ｘに対して、
式（７）に示すように、直接電源電圧Ｖｄｄ〜第２の基
準電圧Ｖｒｅｆ２のアナログ信号出力を得ることができ
る。なお、図１４では第２の基準電圧Ｖｒｅｆ２＞０と
して説明しているが、第２の基準電圧Ｖｒｅｆ２≦０で
あっても実現可能である。
式（７）に示すように、直接電源電圧Ｖｄｄ〜第２の基
準電圧Ｖｒｅｆ２のアナログ信号出力を得ることができ
る。なお、図１４では第２の基準電圧Ｖｒｅｆ２＞０と
して説明しているが、第２の基準電圧Ｖｒｅｆ２≦０で
あっても実現可能である。
【００６２】（実施の形態５）図５は、本発明の実施の
形態５に係わるＤ／Ａ変換装置の構成を示している。図
５において、ＰＤＭ変調器１は実施の形態１に示したＰ
ＤＭ変調器１と同じ構成と機能を有する。電圧バッファ
５は動作電圧をＶｄｄ１として、ＰＤＭ変調器１の出力
であるＰＤＭ信号ｐを入力し、ＰＤＭ信号ｐが“Ｌ”の
ときは動作電圧Ｖｄｄ１を出力ｐ１に出力し、“Ｈ”の
ときはアース電位を出力ｐ１に出力する。積分器４は抵
抗４１と容量４３から成り、電圧バッファ５の出力ｐ１
を受けて、出力ｐ１のパルス密度に比例した積分電圧Ｖ
ｃを出力する。
形態５に係わるＤ／Ａ変換装置の構成を示している。図
５において、ＰＤＭ変調器１は実施の形態１に示したＰ
ＤＭ変調器１と同じ構成と機能を有する。電圧バッファ
５は動作電圧をＶｄｄ１として、ＰＤＭ変調器１の出力
であるＰＤＭ信号ｐを入力し、ＰＤＭ信号ｐが“Ｌ”の
ときは動作電圧Ｖｄｄ１を出力ｐ１に出力し、“Ｈ”の
ときはアース電位を出力ｐ１に出力する。積分器４は抵
抗４１と容量４３から成り、電圧バッファ５の出力ｐ１
を受けて、出力ｐ１のパルス密度に比例した積分電圧Ｖ
ｃを出力する。
【００６３】電圧検出手段６は入力電圧をＡ／Ｄ変換し
て監視する回路であり、ここでは動作電圧Ｖｄｄ１を入
力して監視し、動作電圧Ｖｄｄ１と電源電圧Ｖｄｄとの
誤差電圧ΔＶを出力する。ここで誤差電圧ΔＶは、基準
電圧源の温度特性やばらつき、電池電圧変化による電圧
変動、パルス負荷による電圧の瞬時変動等の要因により
生ずる誤差である。演算手段７は電圧検出手段６で検知
した誤差電圧ΔＶを用いてデジタル入力値ｘに対する補
正演算を行うための演算手段であり、入力値ｘと誤差電
圧ΔＶにより式（８）の演算結果ｘ１を出力する。
て監視する回路であり、ここでは動作電圧Ｖｄｄ１を入
力して監視し、動作電圧Ｖｄｄ１と電源電圧Ｖｄｄとの
誤差電圧ΔＶを出力する。ここで誤差電圧ΔＶは、基準
電圧源の温度特性やばらつき、電池電圧変化による電圧
変動、パルス負荷による電圧の瞬時変動等の要因により
生ずる誤差である。演算手段７は電圧検出手段６で検知
した誤差電圧ΔＶを用いてデジタル入力値ｘに対する補
正演算を行うための演算手段であり、入力値ｘと誤差電
圧ΔＶにより式（８）の演算結果ｘ１を出力する。
【００６４】
【数８】
【００６５】その結果、誤差電圧ΔＶの項を打ち消すこ
とで、電源電圧変動による積分電圧Ｖｃの変動を抑制
し、積分器の出力電圧Ｖｃは式（１）と等しくなる。こ
のようにして、動作電圧Ｖｄｄ１の電圧変動に起因する
誤差ΔＶを除去することができる。
とで、電源電圧変動による積分電圧Ｖｃの変動を抑制
し、積分器の出力電圧Ｖｃは式（１）と等しくなる。こ
のようにして、動作電圧Ｖｄｄ１の電圧変動に起因する
誤差ΔＶを除去することができる。
【００６６】(実施の形態６）図６は本発明の実施の形
態６に係わるＤ／Ａ変換装置の構成を示している。図６
において、ＰＤＭ変調器１は実施の形態１に示したＰＤ
Ｍ変調器１と同じ構成と機能を有し、プッシュプル構成
の電圧レベルシフト回路８は実施の形態２に示した電圧
レベルシフト回路８と同じ構成と機能を有する。ここ
で、電圧レベルシフト回路８は後置の積分器４を駆動す
るのに十分な能力を有する。積分器４は抵抗４１と容量
４３により成り、電圧レベルシフト回路８の出力ｐ２を
受けて、出力ｐ２のパルス密度に比例した積分電圧Ｖｃ
を出力する。
態６に係わるＤ／Ａ変換装置の構成を示している。図６
において、ＰＤＭ変調器１は実施の形態１に示したＰＤ
Ｍ変調器１と同じ構成と機能を有し、プッシュプル構成
の電圧レベルシフト回路８は実施の形態２に示した電圧
レベルシフト回路８と同じ構成と機能を有する。ここ
で、電圧レベルシフト回路８は後置の積分器４を駆動す
るのに十分な能力を有する。積分器４は抵抗４１と容量
４３により成り、電圧レベルシフト回路８の出力ｐ２を
受けて、出力ｐ２のパルス密度に比例した積分電圧Ｖｃ
を出力する。
【００６７】電圧検出手段６は入力電圧をＡ／Ｄ変換し
て監視する回路であり、ここでは第１の基準電圧Ｖｒｅ
ｆ１及び第２の基準電圧Ｖｒｅｆ２をそれぞれ入力して
監視し、それぞれ第１の基準電圧Ｖｒｅｆ１の誤差電圧
ΔＶ１及び第２の基準電圧Ｖｒｅｆ２の誤差電圧ΔＶ２
を出力する。ここで誤差電圧ΔＶ１及びΔＶ２は、基準
電圧源の温度特性やばらつき、電池電圧変化による電圧
変動、パルス負荷による電圧の瞬時変動等の要因により
生ずる誤差である。演算手段７ａはそれぞれの電圧検出
手段６で検知した誤差電圧ΔＶ１及びΔＶ２を用いてデ
ジタル入力値ｘに対する補正演算を行うための演算手段
であり、入力値ｘと誤差電圧ΔＶ１及びΔＶ２により式
（９）の演算結果ｘ２を出力する。
て監視する回路であり、ここでは第１の基準電圧Ｖｒｅ
ｆ１及び第２の基準電圧Ｖｒｅｆ２をそれぞれ入力して
監視し、それぞれ第１の基準電圧Ｖｒｅｆ１の誤差電圧
ΔＶ１及び第２の基準電圧Ｖｒｅｆ２の誤差電圧ΔＶ２
を出力する。ここで誤差電圧ΔＶ１及びΔＶ２は、基準
電圧源の温度特性やばらつき、電池電圧変化による電圧
変動、パルス負荷による電圧の瞬時変動等の要因により
生ずる誤差である。演算手段７ａはそれぞれの電圧検出
手段６で検知した誤差電圧ΔＶ１及びΔＶ２を用いてデ
ジタル入力値ｘに対する補正演算を行うための演算手段
であり、入力値ｘと誤差電圧ΔＶ１及びΔＶ２により式
（９）の演算結果ｘ２を出力する。
【００６８】
【数９】
【００６９】その結果、誤差電圧ΔＶ１及びΔＶ２の項
を打ち消すことで、電源電圧変動による積分電圧Ｖｃの
変動を抑制し、積分器の出力電圧Ｖｃは式（５）と等し
くなる。このようにして、第１の基準電圧Ｖｒｅｆ１及
び第２の基準電圧Ｖｒｅｆ２の電圧変動に起因する誤差
電圧ΔＶ１及びΔＶ２を除去することができ、出力範囲
を第１の基準電圧Ｖｒｅｆ１〜第２の基準電圧Ｖｒｅｆ
２にすることができる。
を打ち消すことで、電源電圧変動による積分電圧Ｖｃの
変動を抑制し、積分器の出力電圧Ｖｃは式（５）と等し
くなる。このようにして、第１の基準電圧Ｖｒｅｆ１及
び第２の基準電圧Ｖｒｅｆ２の電圧変動に起因する誤差
電圧ΔＶ１及びΔＶ２を除去することができ、出力範囲
を第１の基準電圧Ｖｒｅｆ１〜第２の基準電圧Ｖｒｅｆ
２にすることができる。
【００７０】(実施の形態７）図７は本発明の実施の形
態７に係わるＤ／Ａ変換装置の構成を示している。図７
において、ＰＤＭ変調器１は実施の形態１に示したＰＤ
Ｍ変調器１と同じ構成と機能を有し、電圧レベルシフト
回路８ａは実施の形態３に示した電圧レベルシフト回路
８ａと同じ構成と機能を有する。ここで、電圧レベルシ
フト回路８ａは後置の積分器４を駆動するのに十分な能
力を有する。積分器４は抵抗４１と容量４３により成
り、電圧レベルシフト回路８ａの出力ｐ３を受けて、出
力ｐ３のパルス密度に比例した積分電圧Ｖｃを出力す
る。
態７に係わるＤ／Ａ変換装置の構成を示している。図７
において、ＰＤＭ変調器１は実施の形態１に示したＰＤ
Ｍ変調器１と同じ構成と機能を有し、電圧レベルシフト
回路８ａは実施の形態３に示した電圧レベルシフト回路
８ａと同じ構成と機能を有する。ここで、電圧レベルシ
フト回路８ａは後置の積分器４を駆動するのに十分な能
力を有する。積分器４は抵抗４１と容量４３により成
り、電圧レベルシフト回路８ａの出力ｐ３を受けて、出
力ｐ３のパルス密度に比例した積分電圧Ｖｃを出力す
る。
【００７１】電圧検出手段６は入力電圧をＡ／Ｄ変換し
て監視する回路であり、ここでは第１の基準電圧Ｖｒｅ
ｆ１を入力して監視し、第１の基準電圧Ｖｒｅｆ１の誤
差電圧ΔＶ１を出力する。ここで誤差電圧ΔＶ１は、基
準電圧源の温度特性やばらつき、電池電圧変化による電
圧変動、パルス負荷による電圧の瞬時変動等の要因によ
り生ずる誤差である。演算手段７は電圧検出手段６で検
知した誤差電圧ΔＶ１を用いてデジタル入力値ｘに対す
る補正演算を行うための演算手段であり、入力値ｘと誤
差電圧ΔＶ１により式（１０）の演算結果の出力ｘ３を
出力する。
て監視する回路であり、ここでは第１の基準電圧Ｖｒｅ
ｆ１を入力して監視し、第１の基準電圧Ｖｒｅｆ１の誤
差電圧ΔＶ１を出力する。ここで誤差電圧ΔＶ１は、基
準電圧源の温度特性やばらつき、電池電圧変化による電
圧変動、パルス負荷による電圧の瞬時変動等の要因によ
り生ずる誤差である。演算手段７は電圧検出手段６で検
知した誤差電圧ΔＶ１を用いてデジタル入力値ｘに対す
る補正演算を行うための演算手段であり、入力値ｘと誤
差電圧ΔＶ１により式（１０）の演算結果の出力ｘ３を
出力する。
【００７２】
【数１０】
【００７３】その結果、誤差電圧ΔＶ１の項を打ち消す
ことで、電源電圧変動による積分電圧Ｖｃの変動を抑制
し、積分器の出力電圧Ｖｃは式（６）と等しくなる。こ
のようにして、第１の基準電圧Ｖｒｅｆ１の電圧変動に
起因する誤差電圧ΔＶ１を除去することができ、出力範
囲を０〜第１の基準電圧Ｖｒｅｆ１にすることができ
る。
ことで、電源電圧変動による積分電圧Ｖｃの変動を抑制
し、積分器の出力電圧Ｖｃは式（６）と等しくなる。こ
のようにして、第１の基準電圧Ｖｒｅｆ１の電圧変動に
起因する誤差電圧ΔＶ１を除去することができ、出力範
囲を０〜第１の基準電圧Ｖｒｅｆ１にすることができ
る。
【００７４】(実施の形態８）図８は本発明の実施の形
態８に係わるＤ／Ａ変換装置の構成を示している。図８
において、ＰＤＭ変調器１は実施の形態１に示したＰＤ
Ｍ変調器１と同じ構成と機能を有し、電圧レベルシフト
回路８ｂは実施の形態４に示した電圧レベルシフト回路
８ｂと同じ構成と機能を有する。ここで、電圧レベルシ
フト回路８ｂは後置の積分器４を駆動するのに十分な能
力を有する。積分器４は抵抗４１と容量４３により成
り、電圧レベルシフト回路８ｂの出力ｐ４を受けて、出
力ｐ４のパルス密度に比例した積分電圧Ｖｃを出力す
る。
態８に係わるＤ／Ａ変換装置の構成を示している。図８
において、ＰＤＭ変調器１は実施の形態１に示したＰＤ
Ｍ変調器１と同じ構成と機能を有し、電圧レベルシフト
回路８ｂは実施の形態４に示した電圧レベルシフト回路
８ｂと同じ構成と機能を有する。ここで、電圧レベルシ
フト回路８ｂは後置の積分器４を駆動するのに十分な能
力を有する。積分器４は抵抗４１と容量４３により成
り、電圧レベルシフト回路８ｂの出力ｐ４を受けて、出
力ｐ４のパルス密度に比例した積分電圧Ｖｃを出力す
る。
【００７５】電圧検出手段６は入力電圧をＡ／Ｄ変換し
て監視する回路であり、ここでは第２の基準電圧Ｖｒｅ
ｆ２を入力して監視し、第２の基準電圧Ｖｒｅｆ２の誤
差電圧ΔＶ２を出力する。ここで誤差電圧ΔＶ２は、基
準電圧源の温度特性やばらつき、電池電圧変化による電
圧変動、パルス負荷による電圧の瞬時変動等の要因によ
り生ずる誤差である。演算手段７は電圧検出手段６で検
知した誤差電圧ΔＶ２を用いてデジタル入力値ｘに対す
る補正演算を行うための演算手段であり、入力値ｘと誤
差電圧ΔＶ２により式（１１）の演算結果の出力ｘ４を
出力する。
て監視する回路であり、ここでは第２の基準電圧Ｖｒｅ
ｆ２を入力して監視し、第２の基準電圧Ｖｒｅｆ２の誤
差電圧ΔＶ２を出力する。ここで誤差電圧ΔＶ２は、基
準電圧源の温度特性やばらつき、電池電圧変化による電
圧変動、パルス負荷による電圧の瞬時変動等の要因によ
り生ずる誤差である。演算手段７は電圧検出手段６で検
知した誤差電圧ΔＶ２を用いてデジタル入力値ｘに対す
る補正演算を行うための演算手段であり、入力値ｘと誤
差電圧ΔＶ２により式（１１）の演算結果の出力ｘ４を
出力する。
【００７６】
【数１１】
【００７７】その結果、誤差電圧ΔＶ２の項を打ち消す
ことで、電源電圧変動による積分電圧Ｖｃの変動を抑制
し、積分器の出力は式（７）と等しくなる。このように
して、Ｖｒｅｆ２の電圧変動に起因する誤差電圧ΔＶ２
を除去することができ、出力範囲を第２の基準電圧Ｖｒ
ｅｆ２〜電源電圧Ｖｄｄにすることができる。
ことで、電源電圧変動による積分電圧Ｖｃの変動を抑制
し、積分器の出力は式（７）と等しくなる。このように
して、Ｖｒｅｆ２の電圧変動に起因する誤差電圧ΔＶ２
を除去することができ、出力範囲を第２の基準電圧Ｖｒ
ｅｆ２〜電源電圧Ｖｄｄにすることができる。
【００７８】(実施の形態９）図９は、本発明の実施の
形態９に係わるＤ／Ａ変換装置の構成を示している。図
９において、ＰＤＭ変調器１は実施の形態１に示したＰ
ＤＭ変調器１と同じ構成と機能を有する。アクティブフ
ィルタ９は、抵抗値Ｒ３を有する抵抗９１、抵抗値Ｒ４
を有する抵抗９２、容量値Ｃ２を有する容量９３及び演
算増幅器９４から構成される。さらに、抵抗値Ｒ５を有
する抵抗９５と容量値Ｃ３を有する容量９６は一次のパ
ッシブフィルタを成す。
形態９に係わるＤ／Ａ変換装置の構成を示している。図
９において、ＰＤＭ変調器１は実施の形態１に示したＰ
ＤＭ変調器１と同じ構成と機能を有する。アクティブフ
ィルタ９は、抵抗値Ｒ３を有する抵抗９１、抵抗値Ｒ４
を有する抵抗９２、容量値Ｃ２を有する容量９３及び演
算増幅器９４から構成される。さらに、抵抗値Ｒ５を有
する抵抗９５と容量値Ｃ３を有する容量９６は一次のパ
ッシブフィルタを成す。
【００７９】次に、実施の形態９の動作について説明す
る。ＰＤＭ変調器１の出力ｐは０〜電源電圧Ｖｄｄのパ
ルスであり、その積分電圧は、カットオフ周波数ｆｃ１
＝１／（２πＲ４Ｃ２）のアクティブフィルタ９によっ
てＤＣ成分を取り出すことで求められる。もし抵抗値Ｒ
４を前述の抵抗値Ｒ１、容量値Ｃ３を容量値Ｃ１に設定
すれば、前述の積分器４と等しい時定数となるため、オ
ペアンプ９４の帯域が十分に広帯域であるとすれば、受
動素子で構成した積分器４を用いた場合とリップル電圧
も等しくなる。積分電圧Ｖｃの受けのインピーダンスが
十分に高くオペアンプ９４のＧＢ積が広帯域にできない
場合や低消費電流化のためには、カットオフ周波数ｆｃ
２＝１／（２πＲ５Ｃ３）なるパッシブフィルタを介し
て積分電圧Ｖｃを得ることができる。オペアンプの低消
費電力化のためＧＢ積がｆｃ１＜ｆｃ２＜ＧＢ積となる
ように時定数を設定することで、オペアンプ９４の帯域
不足を補完できる。尚、アクティブフィルタ９は反転増
幅の構成を示したが、積分電圧Ｖｃの電圧範囲が電源電
圧Ｖｄｄより大きい場合は、増幅度＞１である非反転増
幅回路構成となっても構わない。
る。ＰＤＭ変調器１の出力ｐは０〜電源電圧Ｖｄｄのパ
ルスであり、その積分電圧は、カットオフ周波数ｆｃ１
＝１／（２πＲ４Ｃ２）のアクティブフィルタ９によっ
てＤＣ成分を取り出すことで求められる。もし抵抗値Ｒ
４を前述の抵抗値Ｒ１、容量値Ｃ３を容量値Ｃ１に設定
すれば、前述の積分器４と等しい時定数となるため、オ
ペアンプ９４の帯域が十分に広帯域であるとすれば、受
動素子で構成した積分器４を用いた場合とリップル電圧
も等しくなる。積分電圧Ｖｃの受けのインピーダンスが
十分に高くオペアンプ９４のＧＢ積が広帯域にできない
場合や低消費電流化のためには、カットオフ周波数ｆｃ
２＝１／（２πＲ５Ｃ３）なるパッシブフィルタを介し
て積分電圧Ｖｃを得ることができる。オペアンプの低消
費電力化のためＧＢ積がｆｃ１＜ｆｃ２＜ＧＢ積となる
ように時定数を設定することで、オペアンプ９４の帯域
不足を補完できる。尚、アクティブフィルタ９は反転増
幅の構成を示したが、積分電圧Ｖｃの電圧範囲が電源電
圧Ｖｄｄより大きい場合は、増幅度＞１である非反転増
幅回路構成となっても構わない。
【００８０】次に、電圧レベルシフト動作としては、第
３の基準電圧Ｖｒｅｆ３を用いて、特性が式（１２）で
示されるため、フィルタと電圧レベルシフト機能を１つ
のオペアンプで実現することが可能となる。
３の基準電圧Ｖｒｅｆ３を用いて、特性が式（１２）で
示されるため、フィルタと電圧レベルシフト機能を１つ
のオペアンプで実現することが可能となる。
【００８１】
【数１２】
【００８２】尚、オペアンプのＧＢ積がＰＤＭ変調器１
のパルスに対して十分に広帯域な場合は、フィルタ特性
のリップル減衰特性は抵抗値Ｒ４、容量値Ｃ２にて一次
の積分器を構成する場合と同等になるため、所要の変換
ビット数に必要なＶＬＳＢ以下のリップル値を満足して
いれば、抵抗９５及び容量９６を省略することができ
る。
のパルスに対して十分に広帯域な場合は、フィルタ特性
のリップル減衰特性は抵抗値Ｒ４、容量値Ｃ２にて一次
の積分器を構成する場合と同等になるため、所要の変換
ビット数に必要なＶＬＳＢ以下のリップル値を満足して
いれば、抵抗９５及び容量９６を省略することができ
る。
【００８３】(実施の形態１０）図１０は、本発明の実
施の形態１０に係わるＤ／Ａ変換装置に用いるＰＷＭ変
調器を示している。図１０において、ＰＷＭ変調器１ａ
は、所定のクロック周波数でカウントアップまたはカウ
ントダウンを周期的に繰り返すＭビットのカウンタ１１
と、デジタル入力値とカウンタの出力を比較する比較器
１３で構成される。比較器１３はデジタル入力値ｘとカ
ウンタ１１の値を比較し、（デジタル入力値ｘ）≧（カ
ウンタ１１の値）の場合には“Ｌ”を出力し、（デジタ
ル入力値ｘ）＜（カウンタ１１の値）の場合には“Ｈ”
を出力することにより、デジタル入力値ｘに比例するデ
ューティ比を有するＰＷＭ信号ｐ’を生成する。
施の形態１０に係わるＤ／Ａ変換装置に用いるＰＷＭ変
調器を示している。図１０において、ＰＷＭ変調器１ａ
は、所定のクロック周波数でカウントアップまたはカウ
ントダウンを周期的に繰り返すＭビットのカウンタ１１
と、デジタル入力値とカウンタの出力を比較する比較器
１３で構成される。比較器１３はデジタル入力値ｘとカ
ウンタ１１の値を比較し、（デジタル入力値ｘ）≧（カ
ウンタ１１の値）の場合には“Ｌ”を出力し、（デジタ
ル入力値ｘ）＜（カウンタ１１の値）の場合には“Ｈ”
を出力することにより、デジタル入力値ｘに比例するデ
ューティ比を有するＰＷＭ信号ｐ’を生成する。
【００８４】ＰＷＭ信号ｐ’も積分器を介することでＤ
／Ａ変換電圧を得ることができ、式（１）に対応する積
分電圧値は式（１３）となる。
／Ａ変換電圧を得ることができ、式（１）に対応する積
分電圧値は式（１３）となる。
【００８５】
【数１３】
【００８６】その結果、図１から図９までのＰＤＭ変調
器１を用いたＤ／Ａ変換装置の構成において、ＰＤＭ変
調器１の代わりにＰＷＭ変調器１ａを用いることでも、
同等のＤ／Ａ変換装置を実現することができる。
器１を用いたＤ／Ａ変換装置の構成において、ＰＤＭ変
調器１の代わりにＰＷＭ変調器１ａを用いることでも、
同等のＤ／Ａ変換装置を実現することができる。
【００８７】
【発明の効果】以上説明したように、本発明により下記
事項が可能になる。請求項１の発明によれば、ＰＤＭ変
調方式のＤ／Ａ変換装置において、カウンタの動作周波
数を高める等の消費電流の増大を招くことなく、動作初
期のセットアップ時間を短縮することができる。
事項が可能になる。請求項１の発明によれば、ＰＤＭ変
調方式のＤ／Ａ変換装置において、カウンタの動作周波
数を高める等の消費電流の増大を招くことなく、動作初
期のセットアップ時間を短縮することができる。
【００８８】請求項２乃至４の発明によれば、ＰＤＭ変
調方式のＤ／Ａ変換装置において、簡易な構成によって
所望の電圧範囲におけるＤ／Ａ変換出力電圧を取り出す
ことができる。
調方式のＤ／Ａ変換装置において、簡易な構成によって
所望の電圧範囲におけるＤ／Ａ変換出力電圧を取り出す
ことができる。
【００８９】請求項５の発明によれば、ＰＤＭ変調方式
のＤ／Ａ変換装置において、電源電圧の変動により生ず
る誤差を補正することにより、変動の影響を除去したＤ
／Ａ変換値を得ることができる。
のＤ／Ａ変換装置において、電源電圧の変動により生ず
る誤差を補正することにより、変動の影響を除去したＤ
／Ａ変換値を得ることができる。
【００９０】請求項６乃至８の発明によれば、ＰＤＭ変
調方式のＤ／Ａ変換装置において、出力電圧レベルを所
望の範囲に割り当て、かつ電源電圧の変動により生ずる
誤差を補正することにより、変動の影響を除去したしＤ
／Ａ変換値を得ることができる。
調方式のＤ／Ａ変換装置において、出力電圧レベルを所
望の範囲に割り当て、かつ電源電圧の変動により生ずる
誤差を補正することにより、変動の影響を除去したしＤ
／Ａ変換値を得ることができる。
【００９１】請求項９の発明によれば、ＰＤＭ変調方式
のＤ／Ａ変換装置において、アクティブフィルタ構成の
電圧レベルシフタを用いることで、簡易な構成で所望の
電圧範囲におけるＤ／Ａ変換出力電圧を取り出すことが
できる。
のＤ／Ａ変換装置において、アクティブフィルタ構成の
電圧レベルシフタを用いることで、簡易な構成で所望の
電圧範囲におけるＤ／Ａ変換出力電圧を取り出すことが
できる。
【００９２】請求項１０の発明によれば、ＰＷＭ変調方
式のＤ／Ａ変換装置を用いて、請求項１乃至９において
示されたＤ／Ａ変換装置と同等の効果を得ることができ
る。
式のＤ／Ａ変換装置を用いて、請求項１乃至９において
示されたＤ／Ａ変換装置と同等の効果を得ることができ
る。
【図１】本発明の一実施の形態に係わるＤ／Ａ変換装置
の構成を示すブロック図。
の構成を示すブロック図。
【図２】本発明の一実施の形態に係わるＤ／Ａ変換装置
の構成を示すブロック図。
の構成を示すブロック図。
【図３】本発明の一実施の形態に係わるＤ／Ａ変換装置
の構成を示すブロック図。
の構成を示すブロック図。
【図４】本発明の一実施の形態に係わるＤ／Ａ変換装置
の構成を示すブロック図。
の構成を示すブロック図。
【図５】本発明の一実施の形態に係わるＤ／Ａ変換装置
の構成を示すブロック図。
の構成を示すブロック図。
【図６】本発明の一実施の形態に係わるＤ／Ａ変換装置
の構成を示すブロック図。
の構成を示すブロック図。
【図７】本発明の一実施の形態に係わるＤ／Ａ変換装置
の構成を示すブロック図。
の構成を示すブロック図。
【図８】本発明の一実施の形態に係わるＤ／Ａ変換装置
の構成を示すブロック図。
の構成を示すブロック図。
【図９】本発明の一実施の形態に係わるＤ／Ａ変換装置
の構成を示すブロック図。
の構成を示すブロック図。
【図１０】本発明の一実施の形態に係わるＰＷＭ変調器
の構成を示すブロック図。
の構成を示すブロック図。
【図１１】本発明の一実施の形態に係わる出力電圧Ｖｃ
の時間特性を示す図。
の時間特性を示す図。
【図１２】本発明の一実施の形態に係わるデジタル入力
値ｘと出力電圧Ｖｃの特性を示す図。
値ｘと出力電圧Ｖｃの特性を示す図。
【図１３】本発明の一実施の形態に係わるデジタル入力
値ｘと出力電圧Ｖｃの特性を示す図。
値ｘと出力電圧Ｖｃの特性を示す図。
【図１４】本発明の一実施の形態に係わるデジタル入力
値ｘと出力電圧Ｖｃの特性を示す図。
値ｘと出力電圧Ｖｃの特性を示す図。
【図１５】従来のＰＤＭ変調方式のＤ／Ａ変換装置の構
成を示すブロック図。
成を示すブロック図。
【図１６】従来のＰＷＭ変調方式のＤ／Ａ変換装置の構
成を示すブロック図。
成を示すブロック図。
【図１７】従来のＰＤＭ変調器におけるデジタル入力値
ｘと出力電圧Ｖｃの特性を示す図。
ｘと出力電圧Ｖｃの特性を示す図。
【図１８】従来のＰＤＭ変調器における出力電圧Ｖｃの
時間特性を示す図。
時間特性を示す図。
１ ＰＤＭ変調器 １ａ ＰＷＭ変調器 １１ カウンタ １２ ビット反転手段 １３ 比較器 ２ 電圧バッファ ２１ 電圧バッファ（第１の電圧バッファ） ２２ 電圧バッファ（第２の電圧バッファ） ３ タイミング制御手段 ４ 積分器（第１の積分手段） ４ａ 積分器（第２の積分手段） ４１、４２、４５ 抵抗 ４３、４６ 容量 ５ 電圧バッファ ６ 電圧検出手段 ７、７ａ 演算手段 ８ 電圧レベルシフト回路（第１の電圧レベルシフト手
段） ８ａ 電圧レベルシフト回路（第２の電圧レベルシフト
手段） ８ｂ 電圧レベルシフト回路（第３の電圧レベルシフト
手段） ８１、８５ 抵抗 ８２ Ｎチャネルトランジスタ ８４ Ｐチャネルトランジスタ ９ アクティブフィルタ ９１、９２、９５ 抵抗 ９３、９６ 容量 ９４ オペアンプ
段） ８ａ 電圧レベルシフト回路（第２の電圧レベルシフト
手段） ８ｂ 電圧レベルシフト回路（第３の電圧レベルシフト
手段） ８１、８５ 抵抗 ８２ Ｎチャネルトランジスタ ８４ Ｐチャネルトランジスタ ９ アクティブフィルタ ９１、９２、９５ 抵抗 ９３、９６ 容量 ９４ オペアンプ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 吉富 隆博 神奈川県横浜市港北区綱島東四丁目３番１ 号 松下通信工業株式会社内 Ｆターム(参考） 5J022 AB08 BA02 BA05 BA06 CA07 CA09 CB06 CE01 CE05 CF01 CF02 CF03 CF05
Claims (10)
- 【請求項１】 デジタル入力値をパルス密度変調信号に
変換するＰＤＭ変調器と、 前記ＰＤＭ変調器の出力をバッファリングし、かつ第１
の制御信号によって出力をハイインピーダンスに設定可
能な第１の電圧バッファと、 前記ＰＤＭ変調器の出力をバッファリングし、かつ第２
の制御信号によって出力をハイインピーダンスに設定可
能な第２の電圧バッファと、 前記第１の電圧バッファの出力信号からＤＣ電圧を取り
出すための第１の積分手段と、 前記第２の電圧バッファの出力信号からＤＣ電圧を取り
出すための第２の積分手段と、 前記第１の電圧バッファ及び前記第２の電圧バッファの
イネーブル期間を制御する前記第１の制御信号及び前記
第２の制御信号の出力タイミングを制御するタイミング
制御手段と、を具備することを特徴とするＤ／Ａ変換装
置。 - 【請求項２】 デジタル入力値をパルス密度変調信号に
変換するＰＤＭ変調器と、 ゲートが前記ＰＤＭ変調器の出力に接続され、ソースが
第２の基準電圧に接続され、ドレインが出力に接続され
たＮチャネルトランジスタ、及びゲートが前記ＰＤＭ変
調器の出力に接続され、ソースが第１の基準電圧に接続
され、ドレインが前記Ｎチャネルトランジスタと共通の
出力に接続されたＰチャネルトランジスタを有するプッ
シュプル構成の第１の電圧レベルシフト手段と、 前記第１の電圧レベルシフト手段の出力信号からＤＣ電
圧を取り出すための積分手段と、を具備することを特徴
とするＤ／Ａ変換装置。 - 【請求項３】 デジタル入力値をパルス密度変調信号に
変換するＰＤＭ変調器と、 ゲートが前記ＰＤＭ変調器の出力に接続され、ソースが
アースに接続され、ドレインが抵抗を介して第１の基準
電圧に接続されたオープンドレイン構成のＮチャネルト
ランジスタを有する第２の電圧レベルシフト手段と、 前記第２の電圧レベルシフト手段の出力信号からＤＣ電
圧を取り出すための積分手段と、を具備することを特徴
とするＤ／Ａ変換装置。 - 【請求項４】 デジタル入力値をパルス密度変調信号に
変換するＰＤＭ変調器と、 ゲートが前記ＰＤＭ変調器の出力に接続され、ソースが
前記ＰＤＭ変調器と同一の電源電圧源に接続され、ドレ
インが抵抗を介して第２の基準電圧に接続されたオープ
ンドレイン構成のＰチャネルトランジスタを有する第３
の電圧レベルシフト手段と、 前記第３の電圧レベルシフト手段の出力信号からＤＣ電
圧を取り出すための積分手段と、を具備することを特徴
とするＤ／Ａ変換装置。 - 【請求項５】 デジタル入力値をパルス密度変調信号に
変換するＰＤＭ変調器と、 前記ＰＤＭ変調器の出力をバッファリングし、動作電圧
がＶｄｄ１である電圧バッファと、 前記電圧バッファの出力信号からＤＣ電圧を取り出すた
めの積分手段と、 前記電圧バッファの動作電圧Ｖｄｄ１をＡ／Ｄ変換する
ための電圧検出手段と、 前記電圧検出手段から求めた
電圧値を用いて前記デジタル入力値の補正演算を行う演
算手段と、を具備することを特徴とするＤ／Ａ変換装
置。 - 【請求項６】 前記電圧バッファに代えて、請求項２記
載の第１の電圧レベルシフト手段を用いることを特徴と
する請求項５記載のＤ／Ａ変換装置。 - 【請求項７】 前記電圧バッファに代えて、請求項３記
載の第２の電圧レベルシフト手段を用いることを特徴と
する請求項５に記載のＤ／Ａ変換装置。 - 【請求項８】 前記電圧バッファに代えて、請求項４記
載の第３の電圧レベルシフト手段を用いることを特徴と
する請求項５に記載のＤ／Ａ変換装置。 - 【請求項９】 デジタル入力値をパルス密度変調信号に
変換するＰＤＭ変調器と、 第３の基準電圧を用いた直流増幅によって、前記ＰＤＭ
変調器の出力からリップル成分を除去するとともに、前
記ＰＤＭ変調器の出力に対する所定の電圧範囲への電圧
レベルシフトを同時に行うアクティブフィルタと、を具
備することを特徴とするＤ／Ａ変換装置。 - 【請求項１０】 前記ＰＤＭ変調器に代えて、デジタル
入力値をパルス幅変調信号に変換するＰＷＭ変調器を用
いることを特徴とする請求項１乃至９の何れか１項記載
のＤ／Ａ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000153306A JP2001332974A (ja) | 2000-05-24 | 2000-05-24 | Ｄ／ａ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000153306A JP2001332974A (ja) | 2000-05-24 | 2000-05-24 | Ｄ／ａ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001332974A true JP2001332974A (ja) | 2001-11-30 |
Family
ID=18658588
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000153306A Pending JP2001332974A (ja) | 2000-05-24 | 2000-05-24 | Ｄ／ａ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001332974A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007228729A (ja) * | 2006-02-23 | 2007-09-06 | Onkyo Corp | ディスク再生制御装置 |
| JP2008017239A (ja) * | 2006-07-07 | 2008-01-24 | Tomoaki Ueda | Ｄａコンバータおよびａｄコンバータ |
-
2000
- 2000-05-24 JP JP2000153306A patent/JP2001332974A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007228729A (ja) * | 2006-02-23 | 2007-09-06 | Onkyo Corp | ディスク再生制御装置 |
| JP2008017239A (ja) * | 2006-07-07 | 2008-01-24 | Tomoaki Ueda | Ｄａコンバータおよびａｄコンバータ |
| JP4496493B2 (ja) * | 2006-07-07 | 2010-07-07 | 智章 上田 | Ｄａコンバータおよびａｄコンバータ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20060324 |