JPH10322152A - デジタルａｇｃ回路 - Google Patents
デジタルａｇｃ回路Info
- Publication number
- JPH10322152A JPH10322152A JP9128707A JP12870797A JPH10322152A JP H10322152 A JPH10322152 A JP H10322152A JP 9128707 A JP9128707 A JP 9128707A JP 12870797 A JP12870797 A JP 12870797A JP H10322152 A JPH10322152 A JP H10322152A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- level
- gain
- signal
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 9
- 230000010354 integration Effects 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 19
- 238000009499 grossing Methods 0.000 description 10
- 239000003990 capacitor Substances 0.000 description 3
- 230000004044 response Effects 0.000 description 3
- 238000013459 approach Methods 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000004043 responsiveness Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L5/00—Automatic control of voltage, current, or power
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
- H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/001—Digital control of analog signals
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】 （修正有）
【課題】アナログ回路を利用せずにＡＧＣ回路を構成し
て集積化を図る。 【解決手段】本ＡＧＣ回路は、ゲインコントロール回路
５０と、入力または出力信号の振幅を所定レベルと比較
し、比較レベルより小さい時に第一レベルになり、比較
レベルより大きい時に第二レベルになる制御信号を生成
する比較回路６０，６２と、制御信号のデューティ比に
応じた制御コードを生成するデューティ比検出回路８０
とを有し、制御信号のデューティ比が所定の値に維持さ
れる様にゲインが制御される。入力または出力信号の振
幅が大きくなると、比較レベルを超える期間も長くなる
ことを利用して、制御信号のデューティ比が例えば５０
％に維持される様にゲインを制御することで、振幅が所
望の値に増幅、維持される。
て集積化を図る。 【解決手段】本ＡＧＣ回路は、ゲインコントロール回路
５０と、入力または出力信号の振幅を所定レベルと比較
し、比較レベルより小さい時に第一レベルになり、比較
レベルより大きい時に第二レベルになる制御信号を生成
する比較回路６０，６２と、制御信号のデューティ比に
応じた制御コードを生成するデューティ比検出回路８０
とを有し、制御信号のデューティ比が所定の値に維持さ
れる様にゲインが制御される。入力または出力信号の振
幅が大きくなると、比較レベルを超える期間も長くなる
ことを利用して、制御信号のデューティ比が例えば５０
％に維持される様にゲインを制御することで、振幅が所
望の値に増幅、維持される。
Description
【０００１】
【発明の属する技術分野】本発明は、ＡＧＣ（Automate
d Gain Control) 回路に関し、特にデジタル化により集
積化に適したＡＧＣ回路に関する。
d Gain Control) 回路に関し、特にデジタル化により集
積化に適したＡＧＣ回路に関する。
【０００２】
【従来の技術】ＡＧＣ回路は、ラジオ、携帯電話、自動
車電話及びコードレス電話等の携帯無線機器において、
例えば、受信した高周波信号をローカル周波数により中
間周波数の信号に落とし、その中間周波数信号を増幅し
て一定の振幅の信号にし、安定な復調を行う場合等に使
用される。即ち、ＡＧＣ回路では、中間周波数信号の増
幅後の信号の振幅を監視し、その増幅後の出力の振幅が
一定になる様に増幅回路のゲインが制御される。
車電話及びコードレス電話等の携帯無線機器において、
例えば、受信した高周波信号をローカル周波数により中
間周波数の信号に落とし、その中間周波数信号を増幅し
て一定の振幅の信号にし、安定な復調を行う場合等に使
用される。即ち、ＡＧＣ回路では、中間周波数信号の増
幅後の信号の振幅を監視し、その増幅後の出力の振幅が
一定になる様に増幅回路のゲインが制御される。
【０００３】図９は、従来の一般的なＡＧＣ回路を示す
回路図である。この例では、ゲインがデジタル的に制御
される増幅回路１０と、その出力Ｖｏｕｔを整流する整
流回路２０と、整流回路の出力Ｖａを平滑化する平滑回
路３０と、その出力Ｖｄを一定電圧Ｖｃと比較するコン
パレータ３６と、その出力ＶｄにＨレベルまたはＬレベ
ルによりカウントアップまたはダウンするアップダウン
カウンタ回路３８とを有する。アップダウンカウンタ回
路３８のｎビットの出力Ｄｎに従って、増幅回路１０の
フィードバック抵抗Ｒｆの抵抗値が変更され、増幅回路
１０のゲインＧ（＝−Ｒｆ／Ｒｉｎ）が制御される。
回路図である。この例では、ゲインがデジタル的に制御
される増幅回路１０と、その出力Ｖｏｕｔを整流する整
流回路２０と、整流回路の出力Ｖａを平滑化する平滑回
路３０と、その出力Ｖｄを一定電圧Ｖｃと比較するコン
パレータ３６と、その出力ＶｄにＨレベルまたはＬレベ
ルによりカウントアップまたはダウンするアップダウン
カウンタ回路３８とを有する。アップダウンカウンタ回
路３８のｎビットの出力Ｄｎに従って、増幅回路１０の
フィードバック抵抗Ｒｆの抵抗値が変更され、増幅回路
１０のゲインＧ（＝−Ｒｆ／Ｒｉｎ）が制御される。
【０００４】図１０は、図９の従来のＡＧＣ回路の特性
を示す波形図である。この図に示される通り、高周波の
入力信号Ｖｉｎが増幅回路１０にて増幅され、出力信号
Ｖｏｕｔが生成される。この例では、増幅回路１０は反
転アンプであり、入力抵抗Ｒｉｎとフィードバック抵抗
Ｒｆを有し、そのゲインＧは上記した通り−Ｒｆ／Ｒｉ
ｎである。整流回路２０は、コンパレータ２２により増
幅回路の出力信号Ｖｏｕｔが正電圧サイクルか負電圧サ
イクルかを判定し、正電圧サイクルのみスイッチ２３に
より通過させる。そして、その通過した電圧Ｖａが、抵
抗３２と容量３４からなるフィルタを構成する平滑回路
３０により積分され、直流電圧Ｖｂに変換される。
を示す波形図である。この図に示される通り、高周波の
入力信号Ｖｉｎが増幅回路１０にて増幅され、出力信号
Ｖｏｕｔが生成される。この例では、増幅回路１０は反
転アンプであり、入力抵抗Ｒｉｎとフィードバック抵抗
Ｒｆを有し、そのゲインＧは上記した通り−Ｒｆ／Ｒｉ
ｎである。整流回路２０は、コンパレータ２２により増
幅回路の出力信号Ｖｏｕｔが正電圧サイクルか負電圧サ
イクルかを判定し、正電圧サイクルのみスイッチ２３に
より通過させる。そして、その通過した電圧Ｖａが、抵
抗３２と容量３４からなるフィルタを構成する平滑回路
３０により積分され、直流電圧Ｖｂに変換される。
【０００５】直流電圧Ｖｂは、出力信号Ｖｏｕｔの平均
値に比例した直流電圧であり、コンパレータ３６により
所定の一定電圧Ｖｃと比較され、直流電圧Ｖｂが低い間
はＨレベルの出力Ｖｄを出力し、直流電圧Ｖｂが高い間
はＬレベルの出力Ｖｄを出力する。そのデジタル出力Ｖ
ｄのレベルに従って、アップダウンカウンタはアップカ
ウント動作またはダウンカウント動作を行う。例えば、
出力ＶｄがＨレベルの間は、アップカウント動作を行
い、増幅回路１０のゲインが増加する様に出力Ｑｎによ
りフィードバック抵抗Ｒｆの値が調整される。逆に、出
力ＶｄがＬレベルの間は、ダウンカウント動作を行い、
増幅回路１０のゲインが減少する様に出力Ｑｎによりフ
ィードバック抵抗Ｒｆの値が調整される。その結果、出
力信号Ｖｏｕｔの振幅が一定になる様に、増幅回路のゲ
インがコントロールされる。
値に比例した直流電圧であり、コンパレータ３６により
所定の一定電圧Ｖｃと比較され、直流電圧Ｖｂが低い間
はＨレベルの出力Ｖｄを出力し、直流電圧Ｖｂが高い間
はＬレベルの出力Ｖｄを出力する。そのデジタル出力Ｖ
ｄのレベルに従って、アップダウンカウンタはアップカ
ウント動作またはダウンカウント動作を行う。例えば、
出力ＶｄがＨレベルの間は、アップカウント動作を行
い、増幅回路１０のゲインが増加する様に出力Ｑｎによ
りフィードバック抵抗Ｒｆの値が調整される。逆に、出
力ＶｄがＬレベルの間は、ダウンカウント動作を行い、
増幅回路１０のゲインが減少する様に出力Ｑｎによりフ
ィードバック抵抗Ｒｆの値が調整される。その結果、出
力信号Ｖｏｕｔの振幅が一定になる様に、増幅回路のゲ
インがコントロールされる。
【０００６】
【発明が解決しようとする課題】図９に示した従来のＡ
ＧＣ回路では、増幅後の出力信号の振幅を監視してその
ゲインを制御しているので、整流回路や平滑回路などの
アナログ回路を利用しなければならない。かかるアナロ
グ回路は、一般的にデジタル回路に比較して回路規模が
大きくなる傾向がある。
ＧＣ回路では、増幅後の出力信号の振幅を監視してその
ゲインを制御しているので、整流回路や平滑回路などの
アナログ回路を利用しなければならない。かかるアナロ
グ回路は、一般的にデジタル回路に比較して回路規模が
大きくなる傾向がある。
【０００７】更に、平滑回路３０の出力Ｖｂには図１０
に示される通り、比較電圧Ｖｃの上下で振動するリップ
ルを有する。入力Ｖｉｎが低周波数の場合は、その増幅
後の出力Ｖｏｕｔも低周波数となり、上記したリップル
が大きくなる。それを防止するためには、ローパスフィ
ルタである平滑回路３０のカットオフ周波数ｆｃ（＝１
／２πＲＣ）を下げる必要がある。ところが、カットオ
フ周波数ｆｃを下げるためには抵抗３２または容量３４
の抵抗値または容量値を大きくする必要がある。
に示される通り、比較電圧Ｖｃの上下で振動するリップ
ルを有する。入力Ｖｉｎが低周波数の場合は、その増幅
後の出力Ｖｏｕｔも低周波数となり、上記したリップル
が大きくなる。それを防止するためには、ローパスフィ
ルタである平滑回路３０のカットオフ周波数ｆｃ（＝１
／２πＲＣ）を下げる必要がある。ところが、カットオ
フ周波数ｆｃを下げるためには抵抗３２または容量３４
の抵抗値または容量値を大きくする必要がある。
【０００８】平滑回路３０の抵抗値や容量値を大きくす
ると、第一にその回路が大型化し集積化の弊害になる。
また、第二に平滑回路３０での充電と放電に時間を要
し、ＡＧＣ回路自体の応答性が悪くなる。
ると、第一にその回路が大型化し集積化の弊害になる。
また、第二に平滑回路３０での充電と放電に時間を要
し、ＡＧＣ回路自体の応答性が悪くなる。
【０００９】従って、ＡＧＣ回路の応答性を落とすこと
なく、集積化に適したＡＧＣ回路が望まれる。
なく、集積化に適したＡＧＣ回路が望まれる。
【００１０】そこで、本発明の目的は、集積化に適した
ＡＧＣ回路を提供することにある。
ＡＧＣ回路を提供することにある。
【００１１】更に、本発明の別の目的は、ＡＧＣ回路の
応答性を落とすことなく、小規模回路で構成可能なＡＧ
Ｃ回路を提供することにある。
応答性を落とすことなく、小規模回路で構成可能なＡＧ
Ｃ回路を提供することにある。
【００１２】
【課題を解決するための手段】上記の目的を達成する為
に、本発明のＡＧＣ回路は、入力信号が与えられ、該入
力信号を所定のゲインで増幅して出力信号を生成し、前
記ゲインが可変制御されるゲインコントロール回路と、
前記入力信号または出力信号の振幅を所定の比較レベル
と比較し、前記振幅が前記比較レベルより小さい時に第
一のレベルになり、前記振幅が前記比較レベルより大き
い時に第二のレベルになる制御信号を生成する比較回路
と、前記比較回路が生成する制御信号が供給され、該制
御信号のデューティ比に応じた制御コードを生成するデ
ューティ比検出回路とを有し、前記制御コードにより前
記ゲインコントロール回路のゲインが可変制御され、前
記制御信号のデューティ比が所定の値に維持される様に
前記ゲインが制御されることを特徴とする。
に、本発明のＡＧＣ回路は、入力信号が与えられ、該入
力信号を所定のゲインで増幅して出力信号を生成し、前
記ゲインが可変制御されるゲインコントロール回路と、
前記入力信号または出力信号の振幅を所定の比較レベル
と比較し、前記振幅が前記比較レベルより小さい時に第
一のレベルになり、前記振幅が前記比較レベルより大き
い時に第二のレベルになる制御信号を生成する比較回路
と、前記比較回路が生成する制御信号が供給され、該制
御信号のデューティ比に応じた制御コードを生成するデ
ューティ比検出回路とを有し、前記制御コードにより前
記ゲインコントロール回路のゲインが可変制御され、前
記制御信号のデューティ比が所定の値に維持される様に
前記ゲインが制御されることを特徴とする。
【００１３】上記の入力信号または出力信号の振幅が大
きくなると、上記の比較レベルを超える期間も長くなる
ことを利用して、制御信号のデューティ比が例えば５０
％に維持される様にゲインを可変制御することで、出力
信号の振幅が所望の値に増幅、維持される。
きくなると、上記の比較レベルを超える期間も長くなる
ことを利用して、制御信号のデューティ比が例えば５０
％に維持される様にゲインを可変制御することで、出力
信号の振幅が所望の値に増幅、維持される。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態の例に
ついて図面に従って説明する。しかしながら、かかる実
施の形態例が本発明の技術的範囲を限定するものではな
い。
ついて図面に従って説明する。しかしながら、かかる実
施の形態例が本発明の技術的範囲を限定するものではな
い。
【００１５】図１は、本発明の実施の形態例のＡＧＣ回
路の概略的回路図である。また、図２は、その信号波形
図である。このＡＧＣ回路では、入力信号Ｖｉｎがデジ
タル制御ゲインコントロール回路５０で増幅され、出力
信号Ｖｏｕｔが生成される。デジタル制御ゲインコント
ロール回路５０は、そのゲインが制御コードＤｎにより
制御される増幅回路である。その出力信号Ｖｏｕｔは、
コンパレータ６０と６２によりそれぞれ、正側の比較電
圧Ｖｒｈ及び負側の比較電圧Ｖｒｌと比較される。コン
パレータ６０，６２の正相入力端子には、出力信号Ｖｏ
ｕｔが与えられ、負相入力端子には、正側の比較電圧Ｖ
ｒｈと負側の比較電圧Ｖｒｌとがそれぞれ与えられる。
尚、コンパレータ６０，６２は、入力信号Ｖｉｎを所定
の比較電圧と比較しても良い。入力の振幅に応じてゲイ
ンを調節することで、出力信号の振幅が所望値に制御さ
れるからである。
路の概略的回路図である。また、図２は、その信号波形
図である。このＡＧＣ回路では、入力信号Ｖｉｎがデジ
タル制御ゲインコントロール回路５０で増幅され、出力
信号Ｖｏｕｔが生成される。デジタル制御ゲインコント
ロール回路５０は、そのゲインが制御コードＤｎにより
制御される増幅回路である。その出力信号Ｖｏｕｔは、
コンパレータ６０と６２によりそれぞれ、正側の比較電
圧Ｖｒｈ及び負側の比較電圧Ｖｒｌと比較される。コン
パレータ６０，６２の正相入力端子には、出力信号Ｖｏ
ｕｔが与えられ、負相入力端子には、正側の比較電圧Ｖ
ｒｈと負側の比較電圧Ｖｒｌとがそれぞれ与えられる。
尚、コンパレータ６０，６２は、入力信号Ｖｉｎを所定
の比較電圧と比較しても良い。入力の振幅に応じてゲイ
ンを調節することで、出力信号の振幅が所望値に制御さ
れるからである。
【００１６】図２に示した通り、出力信号Ｖｏｕｔのレ
ベルが、比較電圧ＶｒｈとＶｒｌとの間にある間は、コ
ンパレータ６０，６２の出力Ａ，Ｂは、それぞれＬレベ
ル、Ｈレベルとなる。そして、論理回路７０により信号
Ｃは、Ｈレベルになる。これに対して、出力信号Ｖｏｕ
ｔのレベルが、比較電圧Ｖｒｈより高くなると、コンパ
レータ６０の出力ＡがＨレベルとなる。また、出力信号
Ｖｏｕｔのレベルが、もう一方の比較電圧Ｖｒｌより低
くなると、コンパレータ６２の出力ＢがＬレベルとな
る。そこで、論理回路７０の論理を、Ｃ＝／Ａ＋Ｂとす
ることにより、制御信号Ｃは、図２に示される通り、出
力信号Ｖｏｕｔが比較電圧ＶｒｈとＶｒｌとの間にある
時はＨレベルに、出力信号Ｖｏｕｔが比較電圧Ｖｒｈと
Ｖｒｌを超える期間はＬレベルになる。このコンパレー
タの動作は、出力信号Ｖｏｕｔの振幅が比較電圧を超え
ると出力ＣがＬレベルになり、比較電圧以内では出力Ｃ
がＨレベルになることと同等である。
ベルが、比較電圧ＶｒｈとＶｒｌとの間にある間は、コ
ンパレータ６０，６２の出力Ａ，Ｂは、それぞれＬレベ
ル、Ｈレベルとなる。そして、論理回路７０により信号
Ｃは、Ｈレベルになる。これに対して、出力信号Ｖｏｕ
ｔのレベルが、比較電圧Ｖｒｈより高くなると、コンパ
レータ６０の出力ＡがＨレベルとなる。また、出力信号
Ｖｏｕｔのレベルが、もう一方の比較電圧Ｖｒｌより低
くなると、コンパレータ６２の出力ＢがＬレベルとな
る。そこで、論理回路７０の論理を、Ｃ＝／Ａ＋Ｂとす
ることにより、制御信号Ｃは、図２に示される通り、出
力信号Ｖｏｕｔが比較電圧ＶｒｈとＶｒｌとの間にある
時はＨレベルに、出力信号Ｖｏｕｔが比較電圧Ｖｒｈと
Ｖｒｌを超える期間はＬレベルになる。このコンパレー
タの動作は、出力信号Ｖｏｕｔの振幅が比較電圧を超え
ると出力ＣがＬレベルになり、比較電圧以内では出力Ｃ
がＨレベルになることと同等である。
【００１７】デューティ比検出回路８０は、制御信号Ｃ
のデューティ比を監視し、デューティ比が高い時は、出
力信号Ｖｏｕｔの振幅が小さいことを意味し、制御コー
ドＤｎを変化させてゲインコントロール回路５０のゲイ
ンを高くする。また、制御信号デューティ比が低い時
は、出力信号Ｖｏｕｔの振幅が大きくなり過ぎているこ
とを意味し、制御コードＤｎを変化させてゲインコント
ロール回路５０のゲインを低くする。そして、制御信号
Ｃのデューティ比が適正レベルにある時は、出力信号Ｖ
ｏｕｔの振幅が適切であることを意味し、制御コードＤ
ｎを一定にしてゲインコントロール回路５０のゲインを
一定に保つ。
のデューティ比を監視し、デューティ比が高い時は、出
力信号Ｖｏｕｔの振幅が小さいことを意味し、制御コー
ドＤｎを変化させてゲインコントロール回路５０のゲイ
ンを高くする。また、制御信号デューティ比が低い時
は、出力信号Ｖｏｕｔの振幅が大きくなり過ぎているこ
とを意味し、制御コードＤｎを変化させてゲインコント
ロール回路５０のゲインを低くする。そして、制御信号
Ｃのデューティ比が適正レベルにある時は、出力信号Ｖ
ｏｕｔの振幅が適切であることを意味し、制御コードＤ
ｎを一定にしてゲインコントロール回路５０のゲインを
一定に保つ。
【００１８】即ち、この実施の形態例の回路は、増幅後
の出力信号Ｖｏｕｔの振幅が大きい時は、比較電圧Ｖｒ
ｈまたはＶｒｌを超える時間が長い性質を利用して、そ
の時間を制御信号Ｃのデューティ比で監視することを基
本的な原理としている。そして、従来の様に整流回路や
平滑回路の如きアナログ回路を使用せずに、デジタル回
路によりゲインの制御を行う。従って、ＡＧＣ回路の感
度を低下させずに集積化に適した回路を構成することが
できる。
の出力信号Ｖｏｕｔの振幅が大きい時は、比較電圧Ｖｒ
ｈまたはＶｒｌを超える時間が長い性質を利用して、そ
の時間を制御信号Ｃのデューティ比で監視することを基
本的な原理としている。そして、従来の様に整流回路や
平滑回路の如きアナログ回路を使用せずに、デジタル回
路によりゲインの制御を行う。従って、ＡＧＣ回路の感
度を低下させずに集積化に適した回路を構成することが
できる。
【００１９】図３は、図１のＡＧＣ回路のより具体的な
回路図である。図１の各部に対応する部分には同じ引用
番号を付けている。そして、図４は、その信号波形図で
ある。高周波の入力信号Ｖｉｎが、入力容量Ｃ１を介し
て、増幅回路であるゲインコントロール回路５０に供給
される。この回路の例では、ゲインコントロール回路５
０は、反転型の増幅回路（オペアンプ）５２と５４とを
有する。反転型の増幅回路５２は、入力抵抗Ｒｉｎとフ
ィードバック抵抗Ｒｆ１を有する。また、二段目の反転
型の増幅回路５４は、入力抵抗Ｒ２とフィードバック抵
抗Ｒｆ２とを有する。これらのフィードバック抵抗Ｒｆ
１，Ｒｆ２は、ゲイン制御コードＤｎにより、その抵抗
値がデジタル的に可変制御される。フィードバック抵抗
Ｒｆ１，Ｒｆ２が可変制御されることで、それぞれのオ
ペアンプの入力インピーダンスは一定に保たれて、その
ゲインが可変制御される。
回路図である。図１の各部に対応する部分には同じ引用
番号を付けている。そして、図４は、その信号波形図で
ある。高周波の入力信号Ｖｉｎが、入力容量Ｃ１を介し
て、増幅回路であるゲインコントロール回路５０に供給
される。この回路の例では、ゲインコントロール回路５
０は、反転型の増幅回路（オペアンプ）５２と５４とを
有する。反転型の増幅回路５２は、入力抵抗Ｒｉｎとフ
ィードバック抵抗Ｒｆ１を有する。また、二段目の反転
型の増幅回路５４は、入力抵抗Ｒ２とフィードバック抵
抗Ｒｆ２とを有する。これらのフィードバック抵抗Ｒｆ
１，Ｒｆ２は、ゲイン制御コードＤｎにより、その抵抗
値がデジタル的に可変制御される。フィードバック抵抗
Ｒｆ１，Ｒｆ２が可変制御されることで、それぞれのオ
ペアンプの入力インピーダンスは一定に保たれて、その
ゲインが可変制御される。
【００２０】二段目のオペアンプ５４の正相の入力端子
に、抵抗Ｒ３と容量Ｃ２からなるローパスフィルター５
６が設けられて、二段目のオペアンプ５４の入力オフセ
ット電圧がキャンセルされる。
に、抵抗Ｒ３と容量Ｃ２からなるローパスフィルター５
６が設けられて、二段目のオペアンプ５４の入力オフセ
ット電圧がキャンセルされる。
【００２１】論理回路７０は、上記した論理Ｃ＝／Ａ＋
Ｂを生成するために、インバータ７２及びＡＮＤゲート
７４を有する。これらの論理回路は、例えばＣＭＯＳ回
路により構成される。
Ｂを生成するために、インバータ７２及びＡＮＤゲート
７４を有する。これらの論理回路は、例えばＣＭＯＳ回
路により構成される。
【００２２】デューティ比検出回路８０は、図３に示さ
れる通り、例えば前段のアップダウンカウンタ８２と、
後段のアップダウンカウンタ８４を有する。前段のアッ
プダウンカウンタ８２は、クロックＣＫがそのクロック
入力端子に供給され、制御信号Ｃの論理に応じてカウン
トアップまたはカウントダウン動作を行う。また、後段
のアップダウンカウンタ８４は、前段のカウンタ８２の
オーバーフロー信号ＯＶＦがそのクロック入力端子に供
給され、制御信号Ｃの論理に応じてカウントアップまた
はカウントダウン動作を行う。そして、後段のアップダ
ウンカウンタ８４のｎビットの出力Ｄｎは、ゲインコン
トロール回路５０のフィードバック抵抗Ｒｆ１，Ｒｆ２
を可変制御する。
れる通り、例えば前段のアップダウンカウンタ８２と、
後段のアップダウンカウンタ８４を有する。前段のアッ
プダウンカウンタ８２は、クロックＣＫがそのクロック
入力端子に供給され、制御信号Ｃの論理に応じてカウン
トアップまたはカウントダウン動作を行う。また、後段
のアップダウンカウンタ８４は、前段のカウンタ８２の
オーバーフロー信号ＯＶＦがそのクロック入力端子に供
給され、制御信号Ｃの論理に応じてカウントアップまた
はカウントダウン動作を行う。そして、後段のアップダ
ウンカウンタ８４のｎビットの出力Ｄｎは、ゲインコン
トロール回路５０のフィードバック抵抗Ｒｆ１，Ｒｆ２
を可変制御する。
【００２３】本実施の形態例では、論理回路７０の出力
である制御信号Ｃのデューティ比が５０％になる様に制
御される。即ち、制御信号Ｃのデューティ比が５０％の
時は、アップダウンカウンタ８２のアップカウント数と
ダインカウント数とが同じになるので、オーバーフロー
またはダウンフローが発生せず、オーバーフロー出力Ｏ
ＶＦは変化しない。その結果、後段のアップダウンカウ
ンタ８４の出力が一定となり、制御コードＤｎは一定と
なり、フィードバック抵抗Ｒｆ１，Ｒｆ２は変化しな
い。そして、制御信号Ｃのデューティ比が５０％から外
れると、アップダウンカウンタ８４が、アップカウント
またはダウンカウントを行い、制御コードＤｎを変化さ
せゲインを可変制御する。そして、制御信号Ｃのデュー
ティ比が５０％に近づく方向にゲインを可変制御する。
である制御信号Ｃのデューティ比が５０％になる様に制
御される。即ち、制御信号Ｃのデューティ比が５０％の
時は、アップダウンカウンタ８２のアップカウント数と
ダインカウント数とが同じになるので、オーバーフロー
またはダウンフローが発生せず、オーバーフロー出力Ｏ
ＶＦは変化しない。その結果、後段のアップダウンカウ
ンタ８４の出力が一定となり、制御コードＤｎは一定と
なり、フィードバック抵抗Ｒｆ１，Ｒｆ２は変化しな
い。そして、制御信号Ｃのデューティ比が５０％から外
れると、アップダウンカウンタ８４が、アップカウント
またはダウンカウントを行い、制御コードＤｎを変化さ
せゲインを可変制御する。そして、制御信号Ｃのデュー
ティ比が５０％に近づく方向にゲインを可変制御する。
【００２４】この様に、出力信号Ｖｏｕｔは、比較電圧
Ｖｒｈ、Ｖｒｌのレベルに応じた一定の振幅をもつ信号
に制御される。
Ｖｒｈ、Ｖｒｌのレベルに応じた一定の振幅をもつ信号
に制御される。
【００２５】図４に示した信号波形図に示した通り、出
力信号Ｖｏｕｔの振幅が小さい間は、前段のアップダウ
ンカウンタ８２がカウントアップ動作を続け、オーバー
フロー信号ＯＶＦが定期的に発生し、後段のアップダウ
ンカウンタ８４がカウントアップ動作を行う。その結
果、ゲインコントロール回路５０のゲインが増加する様
に制御される。そして、出力信号Ｖｏｕｔが比較電圧Ｖ
ｒｈ、Ｖｒｌを超える様になると、制御信号Ｃのデュー
ティ比が５０％に近づき、前段のアップダウンカウンタ
８２はダウンカウントとアップカウントを交互に繰り返
し、オーバーフロー信号ＯＶＦは発生しない。その結
果、後段のアップダウンカウンタ８４は、カウント動作
を行わずに、その出力Ｄｎは一定に保たれ、ゲインも一
定に保たれる。
力信号Ｖｏｕｔの振幅が小さい間は、前段のアップダウ
ンカウンタ８２がカウントアップ動作を続け、オーバー
フロー信号ＯＶＦが定期的に発生し、後段のアップダウ
ンカウンタ８４がカウントアップ動作を行う。その結
果、ゲインコントロール回路５０のゲインが増加する様
に制御される。そして、出力信号Ｖｏｕｔが比較電圧Ｖ
ｒｈ、Ｖｒｌを超える様になると、制御信号Ｃのデュー
ティ比が５０％に近づき、前段のアップダウンカウンタ
８２はダウンカウントとアップカウントを交互に繰り返
し、オーバーフロー信号ＯＶＦは発生しない。その結
果、後段のアップダウンカウンタ８４は、カウント動作
を行わずに、その出力Ｄｎは一定に保たれ、ゲインも一
定に保たれる。
【００２６】図５は、コンパレータ６０，６２の具体的
な回路例を示す図である。この例では、Ｎ型のトランジ
スタ１０１と１０２とがソース接続され、そのソース端
子にトランジスタ１０５から定電流が供給される。Ｐ型
トランジスタ１０３，１０４は負荷回路を構成する。ト
ランジスタ１０１のゲートには入力Ｖｉｎが、また、ト
ランジスタ１０２のゲートにはレファレンス電圧Ｖｒｅ
ｆが与えられる。従って、コンパレータ６０，６２の例
では、正相の入力端子がＶｉｎ側に負相の入力端子がＶ
ｒｅｆ側となる。トランジスタ１０１と１０２の差動回
路の出力が、Ｐ型トランジスタ１０６とＮ型トランジス
タ１０７の増幅段で増幅され、Ｐ型トランジスタ１０８
とＮ型トランジスタ１０９からなるＣＭＯＳインバータ
を介して、出力ＯＵＴが生成される。Ｖ１，Ｖ２は、バ
イアス電圧である。
な回路例を示す図である。この例では、Ｎ型のトランジ
スタ１０１と１０２とがソース接続され、そのソース端
子にトランジスタ１０５から定電流が供給される。Ｐ型
トランジスタ１０３，１０４は負荷回路を構成する。ト
ランジスタ１０１のゲートには入力Ｖｉｎが、また、ト
ランジスタ１０２のゲートにはレファレンス電圧Ｖｒｅ
ｆが与えられる。従って、コンパレータ６０，６２の例
では、正相の入力端子がＶｉｎ側に負相の入力端子がＶ
ｒｅｆ側となる。トランジスタ１０１と１０２の差動回
路の出力が、Ｐ型トランジスタ１０６とＮ型トランジス
タ１０７の増幅段で増幅され、Ｐ型トランジスタ１０８
とＮ型トランジスタ１０９からなるＣＭＯＳインバータ
を介して、出力ＯＵＴが生成される。Ｖ１，Ｖ２は、バ
イアス電圧である。
【００２７】尚、図５のコンパレータ回路において、最
終段のインバータ回路１０８，１０９を除くと、オペア
ンプ５２，５４が構成可能である。
終段のインバータ回路１０８，１０９を除くと、オペア
ンプ５２，５４が構成可能である。
【００２８】図６は、アップダウンカウンタ８２，８４
の回路例を示す図である。この例は、２ビットのカウン
タ例である。Ｄ型フリップフロップ８５と８６を有し、
それぞれの非反転出力Ｑ０，Ｑ１のＥＯＲ論理をとるＥ
ＯＲゲート８７、その出力とアップダウン制御端子Ｕ／
ＤとのＥＮＯＲ論理をとるＥＮＯＲゲート８８を有す
る。ＥＮＯＲゲート８８の出力は、フリップフロップ８
６のＤ入力端子に与えられる。更に、両フリップフロッ
プ８５と８６の非反転出力Ｑ０とＱ１のＯＲ論理が、Ｏ
Ｒゲート８９により生成され、オーバーフロー出力ＯＶ
Ｆを生成する。
の回路例を示す図である。この例は、２ビットのカウン
タ例である。Ｄ型フリップフロップ８５と８６を有し、
それぞれの非反転出力Ｑ０，Ｑ１のＥＯＲ論理をとるＥ
ＯＲゲート８７、その出力とアップダウン制御端子Ｕ／
ＤとのＥＮＯＲ論理をとるＥＮＯＲゲート８８を有す
る。ＥＮＯＲゲート８８の出力は、フリップフロップ８
６のＤ入力端子に与えられる。更に、両フリップフロッ
プ８５と８６の非反転出力Ｑ０とＱ１のＯＲ論理が、Ｏ
Ｒゲート８９により生成され、オーバーフロー出力ＯＶ
Ｆを生成する。
【００２９】下位ビット側のフリップフロップ８５は、
反転出力／ＱがＤ入力に与えられているので、クロック
ＣＫにより、その出力Ｑ０は、交互にＨレベル、Ｌレベ
ルと変化する。このアップダウンカウンタの動作を説明
するために、最初に、出力Ｄ０，Ｄ１が共にＬレベル
（論理０）とする。ＥＯＲゲートの出力ｎ１はＬレベ
ル、そして、ＥＮＯＲゲートの出力ｎ２は、制御信号Ｃ
がＨレベルとすると、Ｌレベルの状態である。
反転出力／ＱがＤ入力に与えられているので、クロック
ＣＫにより、その出力Ｑ０は、交互にＨレベル、Ｌレベ
ルと変化する。このアップダウンカウンタの動作を説明
するために、最初に、出力Ｄ０，Ｄ１が共にＬレベル
（論理０）とする。ＥＯＲゲートの出力ｎ１はＬレベ
ル、そして、ＥＮＯＲゲートの出力ｎ２は、制御信号Ｃ
がＨレベルとすると、Ｌレベルの状態である。
【００３０】そして、第一のクロックＣＫにより、フリ
ップフロップ８５の出力Ｑ０はＨレベルになる。しか
し、出力ｎ２がＬレベルであるので、フリップフロップ
８６の出力Ｑ１はＬレベルのままである。そして、出力
Ｑ０がＨレベル、出力Ｑ１がＬレベルであるので、ＥＯ
Ｒゲート８７の出力ｎ１はＨレベルに変化する。したが
って、ＥＮＯＲゲート８８の出力ｎ２もＨレベル変化す
る。
ップフロップ８５の出力Ｑ０はＨレベルになる。しか
し、出力ｎ２がＬレベルであるので、フリップフロップ
８６の出力Ｑ１はＬレベルのままである。そして、出力
Ｑ０がＨレベル、出力Ｑ１がＬレベルであるので、ＥＯ
Ｒゲート８７の出力ｎ１はＨレベルに変化する。したが
って、ＥＮＯＲゲート８８の出力ｎ２もＨレベル変化す
る。
【００３１】そこで、第二のクロックＣＫにより、フリ
ップフロップ８５の出力Ｑ０はＬレベルになる。また、
出力ｎ２がＨレベルになっているので、フリップフロッ
プ８６の出力Ｑ１はＨレベルになる。そして、出力Ｑ０
がＬレベル、出力Ｑ１がＨレベルであるので、ＥＯＲゲ
ート８７の出力ｎ１はＨレベルのままで変化しない。し
たがって、ＥＮＯＲゲート８８の出力ｎ２もＨレベルの
まま変化しない。
ップフロップ８５の出力Ｑ０はＬレベルになる。また、
出力ｎ２がＨレベルになっているので、フリップフロッ
プ８６の出力Ｑ１はＨレベルになる。そして、出力Ｑ０
がＬレベル、出力Ｑ１がＨレベルであるので、ＥＯＲゲ
ート８７の出力ｎ１はＨレベルのままで変化しない。し
たがって、ＥＮＯＲゲート８８の出力ｎ２もＨレベルの
まま変化しない。
【００３２】第三のクロックＣＫにより、フリップフロ
ップ８５の出力Ｑ０はＨレベルになる。また、出力ｎ２
がＨレベルのままであるので、フリップフロップ８６の
出力Ｑ１もＨレベルのままである。そして、出力Ｑ０が
Ｈレベル、出力Ｑ１がＨレベルであるので、ＥＯＲゲー
ト８７の出力ｎ１はＬレベルに変化する。したがって、
ＥＮＯＲゲート８８の出力ｎ２もＬレベルに変化する。
ップ８５の出力Ｑ０はＨレベルになる。また、出力ｎ２
がＨレベルのままであるので、フリップフロップ８６の
出力Ｑ１もＨレベルのままである。そして、出力Ｑ０が
Ｈレベル、出力Ｑ１がＨレベルであるので、ＥＯＲゲー
ト８７の出力ｎ１はＬレベルに変化する。したがって、
ＥＮＯＲゲート８８の出力ｎ２もＬレベルに変化する。
【００３３】そして、第四のクロックＣＫにより、フリ
ップフロップ８５と８６の出力Ｑ０、Ｑ１は共にＬレベ
ルに戻る。この時、ＮＯＲゲート８９の出力がＨレベル
となり、オーバーフロー出力ＯＶＦがＨレベルとなる。
ップフロップ８５と８６の出力Ｑ０、Ｑ１は共にＬレベ
ルに戻る。この時、ＮＯＲゲート８９の出力がＨレベル
となり、オーバーフロー出力ＯＶＦがＨレベルとなる。
【００３４】制御信号ＣがＬレベルの時は、ダウンカウ
ント動作を行い、４つ目のクロックＣＫに応答してオー
バーフロー出力ＯＶＦがＨレベルとなる。以上、４クロ
ックの周期でカウントアップまたはカウントダウン動作
を行う。
ント動作を行い、４つ目のクロックＣＫに応答してオー
バーフロー出力ＯＶＦがＨレベルとなる。以上、４クロ
ックの周期でカウントアップまたはカウントダウン動作
を行う。
【００３５】図６に示したアップダウンカウンタが、図
３の初段のカウンタ８２として利用される場合は、オー
バーフロー出力が後段のアップダウンカウンタ８４に与
えられる。また、図６に示したアップダウンカウンタ
が、後段のアップダウンカウンタ８４に利用される場合
は、フリップフロップ８５，８６の出力Ｑ０，Ｑ１が、
制御コードＤ０，Ｄ１として、ゲインコントロール回路
５０に与えられる。
３の初段のカウンタ８２として利用される場合は、オー
バーフロー出力が後段のアップダウンカウンタ８４に与
えられる。また、図６に示したアップダウンカウンタ
が、後段のアップダウンカウンタ８４に利用される場合
は、フリップフロップ８５，８６の出力Ｑ０，Ｑ１が、
制御コードＤ０，Ｄ１として、ゲインコントロール回路
５０に与えられる。
【００３６】図７は、デューティ比検出回路８０の他の
例を示す図である。この例では、４ビットのアップダウ
ンカウンタ８２と、その上位の２ビットを制御信号Ｃの
立ち上がりでラッチするフリップフロップ８４ａ，８４
ｂとを有する。制御信号Ｃのレベルに応じて、アップダ
ウンカウンタ８２はカウントアップまたはカウントダウ
ンし、その上位の２ビットがラッチされて、制御コード
Ｄ０，Ｄ１として、ゲインコントロール回路５０に与え
られる。
例を示す図である。この例では、４ビットのアップダウ
ンカウンタ８２と、その上位の２ビットを制御信号Ｃの
立ち上がりでラッチするフリップフロップ８４ａ，８４
ｂとを有する。制御信号Ｃのレベルに応じて、アップダ
ウンカウンタ８２はカウントアップまたはカウントダウ
ンし、その上位の２ビットがラッチされて、制御コード
Ｄ０，Ｄ１として、ゲインコントロール回路５０に与え
られる。
【００３７】図８は、ゲインコントロール回路５０のオ
ペアンプ５２，５４のフィードバック抵抗Ｒｆの具体的
回路例を示す図である。また、図９は、制御コードとゲ
インとの関係を示す図表である。
ペアンプ５２，５４のフィードバック抵抗Ｒｆの具体的
回路例を示す図である。また、図９は、制御コードとゲ
インとの関係を示す図表である。
【００３８】図８に示される通り、デューティ比検出回
路８０からの制御コードＤ０，Ｄ１が、デコーダ回路５
８でデコードされ、そのデコード出力がフィードバック
抵抗群Ｒｆの各スイッチＳ１〜Ｓ４に与えられる。デコ
ーダ回路５８は、一般的なデコード回路であり、２つの
インバータにより制御コードＤ０，Ｄ１の反転信号を生
成し、４つの組み合わせが４個のＮＯＲゲートによりデ
コードされる。
路８０からの制御コードＤ０，Ｄ１が、デコーダ回路５
８でデコードされ、そのデコード出力がフィードバック
抵抗群Ｒｆの各スイッチＳ１〜Ｓ４に与えられる。デコ
ーダ回路５８は、一般的なデコード回路であり、２つの
インバータにより制御コードＤ０，Ｄ１の反転信号を生
成し、４つの組み合わせが４個のＮＯＲゲートによりデ
コードされる。
【００３９】フィードバック抵抗群Ｒｆのそれぞれの抵
抗Ｒ１〜Ｒ４は、例えば図示される抵抗値に設定され
る。制御コードＤ０，Ｄ１の組み合わせに対する、スイ
ッチＳ１〜Ｓ４のオンとオフ、及びその時のゲイン（Ｒ
ｆ／Ｒｏ）が、図９の図表に示される。制御コードＤ
０，Ｄ１が（０，０）の場合は、スイッチＳ１がオンと
なり、フィードバック抵抗Ｒｆは抵抗Ｒ１となる。した
がって、その時のゲインは、０ｄＢである。
抗Ｒ１〜Ｒ４は、例えば図示される抵抗値に設定され
る。制御コードＤ０，Ｄ１の組み合わせに対する、スイ
ッチＳ１〜Ｓ４のオンとオフ、及びその時のゲイン（Ｒ
ｆ／Ｒｏ）が、図９の図表に示される。制御コードＤ
０，Ｄ１が（０，０）の場合は、スイッチＳ１がオンと
なり、フィードバック抵抗Ｒｆは抵抗Ｒ１となる。した
がって、その時のゲインは、０ｄＢである。
【００４０】制御コードＤ０，Ｄ１が（０，１）の場合
は、スイッチＳ２がオンとなり、フィードバック抵抗Ｒ
ｆはＲ１＋Ｒ２となる。したがって、その時のゲイン
は、＋１０ｄＢとなる。
は、スイッチＳ２がオンとなり、フィードバック抵抗Ｒ
ｆはＲ１＋Ｒ２となる。したがって、その時のゲイン
は、＋１０ｄＢとなる。
【００４１】同様に、制御コードＤ０，Ｄ１が（１，
０）の場合は、スイッチＳ３がオンとなり、フィードバ
ック抵抗ＲｆはＲ１＋Ｒ２＋Ｒ３となる。したがって、
その時のゲインは、＋２０ｄＢとなる。更に、制御コー
ドＤ０，Ｄ１が（１，１）の場合は、スイッチＳ４がオ
ンとなり、フィードバック抵抗ＲｆはＲ１＋Ｒ２＋Ｒ３
＋Ｒ４となる。したがって、その時のゲインは、＋３０
ｄＢとなる。
０）の場合は、スイッチＳ３がオンとなり、フィードバ
ック抵抗ＲｆはＲ１＋Ｒ２＋Ｒ３となる。したがって、
その時のゲインは、＋２０ｄＢとなる。更に、制御コー
ドＤ０，Ｄ１が（１，１）の場合は、スイッチＳ４がオ
ンとなり、フィードバック抵抗ＲｆはＲ１＋Ｒ２＋Ｒ３
＋Ｒ４となる。したがって、その時のゲインは、＋３０
ｄＢとなる。
【００４２】この様に、フィードバック抵抗の値が対数
的に等価になる様に与えられると、反転型のオペアンプ
のゲインは、例えば１０ｄＢステップで切り替えられ
る。したがって、広いレンジにわたり均等にゲインコン
トロール回路のゲインが割り当てられる。
的に等価になる様に与えられると、反転型のオペアンプ
のゲインは、例えば１０ｄＢステップで切り替えられ
る。したがって、広いレンジにわたり均等にゲインコン
トロール回路のゲインが割り当てられる。
【００４３】
【発明の効果】以上説明した通り、本発明によれば、ゲ
インコントロール回路の出力信号Ｖｏｕｔの振幅を監視
し、出力信号Ｖｏｕｔの振幅が所定の比較レベルより大
きい期間と小さい期間との比が所定の値、例えば実施例
では５０％、になる様にゲインコントロール回路のゲイ
ンを制御する。したがって、従来例のような整流回路や
平滑回路などのアナログ回路を必要としない。本発明の
ＡＧＣ回路は、基本的にデジタル回路で構成することが
できるので、集積化に適している。その結果、携帯用の
無線機等で受信回路等をワンチップ化する場合に有効で
ある。
インコントロール回路の出力信号Ｖｏｕｔの振幅を監視
し、出力信号Ｖｏｕｔの振幅が所定の比較レベルより大
きい期間と小さい期間との比が所定の値、例えば実施例
では５０％、になる様にゲインコントロール回路のゲイ
ンを制御する。したがって、従来例のような整流回路や
平滑回路などのアナログ回路を必要としない。本発明の
ＡＧＣ回路は、基本的にデジタル回路で構成することが
できるので、集積化に適している。その結果、携帯用の
無線機等で受信回路等をワンチップ化する場合に有効で
ある。
【図１】本発明の実施の形態例のＡＧＣ回路の概略的回
路図である。
路図である。
【図２】図１の信号波形図である。
【図３】ＡＧＣ回路のより具体的な回路図である。
【図４】図３の信号波形図である。
【図５】コンパレータ６０，６２の具体的な回路例を示
す図である。
す図である。
【図６】アップダウンカウンタ８２，８４の回路例を示
す図である。
す図である。
【図７】デューティ比検出回路８０の他の例を示す図で
ある。
ある。
【図８】ゲインコントロール回路のオペアンプ５２，５
４のフィードバック抵抗Ｒｆの具体的回路例を示す図で
ある。
４のフィードバック抵抗Ｒｆの具体的回路例を示す図で
ある。
【図９】制御コードとゲインとの関係を示す図表であ
る。
る。
【図１０】一般的なＡＧＣ回路を示す回路図である。
【図１１】図９の従来のＡＧＣ回路の特性を示す波形図
である。
である。
５０ ゲインコントロール回路 ６０，６２ 比較回路、コンパレータ ７０ 論理回路 ８０ デューティ比検出回路 Ｄｎ 制御コード Ｃ 制御信号
Claims (4)
- 【請求項１】入力信号が与えられ、該入力信号を所定の
ゲインで増幅して出力信号を生成し、前記ゲインが可変
制御されるゲインコントロール回路と、 前記入力信号または出力信号の振幅を所定の比較レベル
と比較し、前記振幅が前記比較レベルより小さい時に第
一のレベルになり、前記振幅が前記比較レベルより大き
い時に第二のレベルになる制御信号を生成する比較回路
と、 前記比較回路が生成する制御信号が供給され、該制御信
号のデューティ比に応じた制御コードを生成するデュー
ティ比検出回路とを有し、 前記制御コードにより前記ゲインコントロール回路のゲ
インが可変制御され、前記制御信号のデューティ比が所
定の値に維持される様に前記ゲインが制御されることを
特徴とするＡＧＣ回路。 - 【請求項２】請求項１において、 前記ゲインコントロール回路は、入力抵抗とフィードバ
ック抵抗を有する反転型のオペアンプ回路を有し、前記
制御コードに従って前記フィードバック抵抗値が選択さ
れることを特徴とするＡＧＣ回路。 - 【請求項３】請求項１において、 前記比較回路は、前記入力信号または出力信号と第一の
比較レベルとを比較する第一のコンパレータと、前記入
力信号または出力信号と第二の比較レベルとを比較する
第二のコンパレータとを有し、前記第一の比較レベルは
第二比較レベルより高く、 前記比較回路は、更に、前記制御信号を、前記入力信号
または出力信号のレベルが前記第一及び第二の比較レベ
ルの内側にある時に前記第一のレベルにし、外側にある
時に前記第二のレベルにする論理回路を有することを特
徴とするＡＧＣ回路。 - 【請求項４】請求項１において、 前記デューティ比検出回路は、前記制御信号の第一のレ
ベルによりアップまたはダウンの一方にカウントし、前
記制御信号の第二のレベルにより前記アップまたはダウ
ンの他方にカウントするアップダウンカウンタを有し、
前記アップダウンカウンタの出力により前記制御コード
が生成されることを特徴とするＡＧＣ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9128707A JPH10322152A (ja) | 1997-05-19 | 1997-05-19 | デジタルａｇｃ回路 |
| US08/972,033 US5955925A (en) | 1997-05-19 | 1997-11-17 | Digital AGC circuit |
| KR1019970074261A KR100258644B1 (ko) | 1997-05-19 | 1997-12-26 | 디지탈 자동 이득 제어 회로 |
| FR9800411A FR2763442B1 (fr) | 1997-05-19 | 1998-01-16 | Circuit numerique de commande automatique de gain |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9128707A JPH10322152A (ja) | 1997-05-19 | 1997-05-19 | デジタルａｇｃ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10322152A true JPH10322152A (ja) | 1998-12-04 |
Family
ID=14991448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9128707A Pending JPH10322152A (ja) | 1997-05-19 | 1997-05-19 | デジタルａｇｃ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5955925A (ja) |
| JP (1) | JPH10322152A (ja) |
| KR (1) | KR100258644B1 (ja) |
| FR (1) | FR2763442B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100388967B1 (ko) * | 2001-04-30 | 2003-06-25 | 엘지전자 주식회사 | 아날로그 디지털 컨버터를 이용한 에이지씨 게인 컨트롤구현 장치 및 방법 |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001016116A (ja) * | 1999-07-02 | 2001-01-19 | Nec Corp | 携帯無線機 |
| AU2001244571A1 (en) * | 2000-03-28 | 2001-10-08 | Kabushiki Kaisha Media Technical | Apparatus for totaling/analyzing replies using infrared optical communication, and signal amplifier suitable for that apparatus |
| US6507242B1 (en) | 2000-09-27 | 2003-01-14 | Cypress Semiconductor Corporation | Gain switching scheme for amplifiers with digital automatic gain control |
| US6583671B2 (en) * | 2000-12-01 | 2003-06-24 | Sony Corporation | Stable AGC transimpedance amplifier with expanded dynamic range |
| US7277510B1 (en) | 2001-05-16 | 2007-10-02 | Maxim Integrated Products, Inc. | Adaptation algorithm based on signal statistics for automatic gain control |
| DE10350628B4 (de) * | 2003-10-29 | 2017-12-14 | Texas Instruments Deutschland Gmbh | Integrierte Signalverlust-Erkennung mit großem Schwellwertbereich und präziser Hysterese |
| US20070134643A1 (en) * | 2003-11-05 | 2007-06-14 | Kabushiki Kaisha Media Technical | Answer totalizer/anayzer |
| US7019574B2 (en) * | 2004-01-29 | 2006-03-28 | Schroedinger Karl | Circuit and method for correction of the duty cycle value of a digital data signal |
| JP2006086891A (ja) * | 2004-09-16 | 2006-03-30 | Mitsumi Electric Co Ltd | 増幅回路及び利得制御方法 |
| JP2007243586A (ja) * | 2006-03-08 | 2007-09-20 | Oki Electric Ind Co Ltd | クロック補正回路、移動体端末、基地局装置及びクロック補正方法 |
| US8692809B2 (en) * | 2006-07-06 | 2014-04-08 | Elo Touch Solutions, Inc. | Auto-gain switching module for acoustic touch systems |
| US7605659B2 (en) * | 2006-09-07 | 2009-10-20 | National Semiconductor Corporation | Gain adjustment for programmable gain amplifiers |
| EA014210B1 (ru) * | 2006-10-25 | 2010-10-29 | Сенситив Обджект | Устройство автоматической регулировки усиления, система, включающая в себя такое устройство, и способ автоматической регулировки усиления |
| GB0702593D0 (en) * | 2007-02-09 | 2007-03-21 | Texas Instruments Ltd | A Multi-rate tracking circuit |
| US7920026B2 (en) * | 2008-04-07 | 2011-04-05 | National Semiconductor Corporation | Amplifier output stage with extended operating range and reduced quiescent current |
| US7995980B2 (en) * | 2009-04-08 | 2011-08-09 | Himax Media Solutions, Inc. | Automatic gain control apparatus and method |
| TW201218621A (en) * | 2010-10-29 | 2012-05-01 | Anpec Electronics Corp | Device and method for signal amplification |
| US8471644B2 (en) | 2011-01-19 | 2013-06-25 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Digital automatic gain control circuits and methods for controlling the amplitude of a time-varying signal |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2166014B (en) * | 1984-10-24 | 1988-10-26 | Gen Electric Co Plc | Automatic gain control |
| JPH069357B2 (ja) * | 1985-05-17 | 1994-02-02 | 沖電気工業株式会社 | 自動利得制御増幅器 |
| JPH01185008A (ja) * | 1988-01-19 | 1989-07-24 | Nec Corp | 利得可変増幅器 |
| US5036527A (en) * | 1990-02-05 | 1991-07-30 | Hayes Microcomputer Products, Inc. | Iterative automatic gain control for an analog front end of a modem |
| DE59006315D1 (de) * | 1990-03-23 | 1994-08-04 | Itt Ind Gmbh Deutsche | Schaltung zur automatischen Verstärkungsregelung in MOS-Technik. |
-
1997
- 1997-05-19 JP JP9128707A patent/JPH10322152A/ja active Pending
- 1997-11-17 US US08/972,033 patent/US5955925A/en not_active Expired - Fee Related
- 1997-12-26 KR KR1019970074261A patent/KR100258644B1/ko not_active IP Right Cessation
-
1998
- 1998-01-16 FR FR9800411A patent/FR2763442B1/fr not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100388967B1 (ko) * | 2001-04-30 | 2003-06-25 | 엘지전자 주식회사 | 아날로그 디지털 컨버터를 이용한 에이지씨 게인 컨트롤구현 장치 및 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100258644B1 (ko) | 2000-06-15 |
| FR2763442A1 (fr) | 1998-11-20 |
| KR19980086470A (ko) | 1998-12-05 |
| FR2763442B1 (fr) | 2002-02-01 |
| US5955925A (en) | 1999-09-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH10322152A (ja) | デジタルａｇｃ回路 | |
| US7894727B2 (en) | Operational amplifier circuit, bandpass filter circuit, and infrared signal processing circuit | |
| US7865087B2 (en) | Bandpass filter circuit, band-elimination filter circuit, infrared signal processing circuit | |
| US7312657B2 (en) | Class D amplifier | |
| US7385444B2 (en) | Class D amplifier | |
| JP3039809B2 (ja) | アナログ／ディジタル変換器、サンプリングパルス生成回路、及び電流スイッチ回路 | |
| US20050248399A1 (en) | Class D amplifier | |
| US7961047B2 (en) | Switching amplifier | |
| US8289074B2 (en) | Discrete time operational transconductance amplifier for switched capacitor circuits | |
| JPH06303137A (ja) | Ｄ／ａ変換器、オフセット調整回路及びこれを用いた携帯通信端末装置 | |
| JPH09312552A (ja) | 発振回路及びそれを利用したｐｌｌ回路 | |
| JP2018050238A (ja) | 可変利得増幅器、方法、および受信装置 | |
| US10148281B1 (en) | Analog-to-digital converter and wireless communication device | |
| CN113131882A (zh) | 放大器、电路及处理信号的方法 | |
| US6940985B2 (en) | Shock sound prevention circuit | |
| JP2008067157A (ja) | 差動増幅回路、周波数変換回路、並びに無線通信装置 | |
| US20110051850A1 (en) | Frequency tuning and direct current offset canceling circuit for continuous-time analog filter with time divided | |
| CN111245383A (zh) | 用于误差信号放大及处理的电路和方法 | |
| US10425044B1 (en) | Cancellation capacitor for aliasing and distortion improvement | |
| US7323922B1 (en) | Digitally controlled gain stage having an analogue control input | |
| JP4321959B2 (ja) | 信号補償回路及び復調回路 | |
| JP3908508B2 (ja) | 自動利得制御回路 | |
| US7075372B2 (en) | Programmable automatic signal amplitude control circuit | |
| US6922163B2 (en) | Semiconductor integrated circuit | |
| WO2012053133A1 (ja) | チョッパ増幅器、アクティブフィルタ、基準周波数生成回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040119 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040127 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040326 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050125 |