JP3908508B2 - 自動利得制御回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、受信機等に含まれる増幅器の利得を制御する自動利得制御回路に関する。
【０００２】
【従来の技術】
ＡＭ受信機やＦＭ受信機等においては、受信電界強度に応じた出力音声レベルの変動を防止するためにＡＧＣ（自動利得制御）回路が用いられている。例えば、ＡＭ受信機に含まれる中間周波増幅回路にＡＧＣ回路が接続されており、ＡＭ検波出力に応じて中間周波増幅回路の利得が制御されている。これにより、中間周波増幅回路の利得が、弱電界地域では大きな値に、反対に強電界地域では小さな値に設定され、常にほぼ一定の音声出力が得られるようになっている。
【０００３】
【発明が解決しようとする課題】
ところで、上述した従来のＡＧＣ回路では、音声信号を平滑して直流レベルを検出する必要があり、大きな時定数のローパスフィルタが用いられる。すなわち、ローパスフィルタを構成するコンデンサあるいは抵抗の素子定数を大きな値に設定する必要があり、これらの素子による占有面積の増大を考慮すると、他の回路とともにＡＧＣ回路全体を半導体基板上に一体形成することができないという問題があった。
【０００４】
本発明は、このような点に鑑みて創作されたものであり、その目的は、半導体基板上に一体形成することができる自動利得制御回路を提供することにある。
【０００５】
【課題を解決するための手段】
上述した課題を解決するために、本発明の自動利得制御回路は、制御信号によって利得が調整可能な増幅器に接続されており、増幅器の出力電圧を所定の時定数で平滑する時定数回路と、時定数回路の出力電圧に基づいて制御信号を生成する制御信号生成回路とを有している。また、時定数回路は、コンデンサと、このコンデンサの端子電圧と入力電圧とを比較する電圧比較器と、端子電圧よりも入力電圧の方が相対的に高い状態を維持しているときにコンデンサを間欠的に充電する充電回路と、端子電圧の方が入力電圧よりも相対的に高い状態を維持しているときにコンデンサから間欠的に放電電流を放出する放電回路と、充電回路による充電速度と放電回路による放電速度を異ならせる充放電速度設定手段とを備えている。コンデンサに対して間欠的な充放電が行われるため、コンデンサの静電容量を小さくした場合であっても緩やかに端子電圧が変化し、等価的に大きな時定数を設定することができる。したがって、小さな静電容量のコンデンサを用いた場合であっても自動利得制御回路内の時定数回路に大きな時定数を設定することができ、自動利得制御回路全体を半導体基板上に一体形成することが可能となる。また、充放電速度設定手段を設けることにより、時定数回路内のコンデンサに対する充電速度と放電速度を異ならせることができるため、容易にアタック時間とリリース時間が異なる自動利得制御回路を実現することが可能になる。
【０００６】
また、コンデンサに所定の充電電流を供給する電流供給部と、電流供給部による充電電流の間欠的な供給動作のタイミングを制御する第１のタイミング制御部とを含んで充電回路を構成するとともに、コンデンサから所定の放電電流を放出する電流放出部と、電流放出部による放電電流の間欠的な放出動作のタイミングを制御する第２のタイミング制御部とを含んで放電回路を構成することが望ましい。電流供給部による充電電流の供給動作のタイミングと電流放出部による放電電流の放出動作のタイミングを制御することにより、コンデンサの間欠的な放電動作を容易に制御することができる。
【０００７】
また、上述した充放電速度設定手段は、第１および第２のタイミング制御部によって制御される充電電流の間欠的な供給時間と放電電流の間欠的な放出時間を異ならせることが望ましい。充放電動作が行われる時間そのものを異ならせることにより、容易に自動利得制御回路のアタック時間とリリース時間を異ならせることができる。
【０００８】
また、第１および第２のタイミング制御部のそれぞれが、所定のデューティ比を有するパルス信号に基づいてタイミングの制御を行うスイッチを有している場合に、上述した充放電速度設定手段は、充電用のパルス信号のデューティ比と放電用のパルス信号のデューティ比を異ならせることが望ましい。これにより、充電時間と放電時間とを異ならせる制御が容易となる。
【０００９】
また、上述した充放電速度設定手段は、電流供給部によって供給される充電電流と電流放出部によって放出される放電電流を異ならせることが望ましい。充電電流値と放電電流値とを異ならせることにより、容易に自動利得制御回路のアタック時間とリリース時間を異ならせることができる。
【００１０】
また、電流供給部および電流放出部のそれぞれが、所定の基準電圧がゲートに印加されるトランジスタによって構成されている場合に、上述した充放電速度設定手段は、充電用のトランジスタと放電用のトランジスタのゲート寸法を異ならせることが望ましい。これにより、充電電流値と放電電流値とを異ならせる制御が容易となる。
【００１１】
【発明の実施の形態】
以下、本発明を適用した一実施形態のＡＧＣ回路について、図面を参照しながら説明する。
図１は、一実施形態のＡＧＣ回路が含まれるＡＭ受信機の構成を示す図である。図１に示すように、本実施形態のＡＭ受信機は、高周波増幅回路１１、混合回路１２、局部発振器１３、中間周波フィルタ１４、中間周波増幅回路１５、ＡＭ検波回路１６、ＡＧＣ回路１７を含んで構成されている。アンテナ１０によって受信したＡＭ変調波信号を高周波増幅回路１１によって増幅した後、局部発振器１３から出力される局部発振信号を混合することにより高周波信号から中間周波信号への変換を行う。
【００１２】
中間周波フィルタ１４は、中間周波増幅回路１５の前段に設けられており、入力される中間周波信号から変調波信号の占有周波数帯域幅に含まれる周波数成分を抽出する。中間周波増幅回路１５は、中間周波信号を増幅する。ＡＭ検波回路１６は、中間周波増幅回路１５によって増幅された後の中間周波信号に対してＡＭ検波処理を行って音声信号を出力する。ＡＧＣ回路１７は、ＡＭ検波回路１６の出力信号（音声信号）の平均レベルがほぼ一定になるように中間周波増幅回路１５の利得を制御する。
【００１３】
図２は、中間周波増幅回路１５の構成を示す図である。図２に示すように、本実施形態の中間周波増幅回路１５は、複数段（例えば４段）の縦続接続された増幅器２５１〜２５４を備えている。増幅器２５１〜２５４のそれぞれは所定の利得を有しており、中間周波増幅回路１５全体では各増幅器２５１〜２５４の利得を掛け合わせた利得を有する。また、これらの各増幅器２５１〜２５４の利得は、ＡＧＣ回路１７によって設定される。
【００１４】
図３は、中間周波増幅回路１５に含まれる各段の増幅器の詳細構成を示す回路図である。増幅器２５１〜２５４のそれぞれは同じ構成を有しており、以下では増幅器２５１について詳細に説明する。
図３に示すように、本実施形態の増幅器２５１は、定電流を生成するＦＥＴ２０１、２０２、電流源２０３と、入力信号を差動増幅する２つのＦＥＴ２０４、２０５と、これら２つのＦＥＴ２０４、２０５の差動出力の利得を制御信号Ｖ+ 、Ｖ- に応じて可変する４つのＦＥＴ２０６、２０７、２０８、２０９と、入力信号から直流成分を除去する２つのコンデンサ２１０、２１１と、２つの負荷抵抗２１２、２１３とを含んで構成されている。前段の回路（中間周波フィルタ１４）からの入力信号（ＩＮ+ 、ＩＮ- ）がＦＥＴ２０４、２０５に入力され、ＡＧＣ回路１７からの制御信号（Ｖ+ 、Ｖ- ）がＦＥＴ２０６〜２０９に入力されている。この構成に含まれるＦＥＴ２０１、２０２、２０６〜２０９は全てｐチャネル型が用いられている。なお、コンデンサ２１０、２１１のそれぞれの一方端に接続された抵抗２２０、２２１は、これらのコンデンサ２１０、２１１とともにハイパスフィルタを構成しており、入力信号からフリッカーノイズ（１／ｆノイズ）が含まれる低域成分を除去する。また、抵抗２１２、２１３のそれぞれに並列に接続されたコンデンサ２２２、２２３は、これらの抵抗２１２、２１３とともにローパスフィルタを構成しており、出力信号から熱雑音が含まれる高域成分を除去する。
【００１５】
図４は、ＡＧＣ回路１７の詳細構成を示す回路図である。図４に示すように、本実施形態のＡＧＣ回路１７は、入力信号を所定の時定数で平滑する時定数回路１００と、所定の電源電圧Ｖｒを発生する電源３００と、この電源電圧Ｖｒを動作電圧として時定数回路１００の出力電圧を増幅する増幅器３０１と、定電流を生成する２つのＦＥＴ３０２、３０３、電流源３０４と、電源３００で発生した電源電圧Ｖｒおよび増幅器３０１の出力電圧を差動増幅する２つのＦＥＴ３０５、３０６および２つの抵抗３０７、３０８とを含んで構成されている。
【００１６】
時定数回路１００では、ＡＭ検波回路１６の出力信号を平滑するために、出力電圧が上昇する場合の応答時間（時定数）と反対に出力電圧が減少する場合の応答時間が異なる値に設定されている。例えば、電圧上昇時の応答時間が５０ｍｓｅｃに、電圧減少時の応答時間が３００〜５００ｍｓｅｃに設定されている。増幅器３０１は、時定数回路１００の平滑出力を増幅しており、出力電圧が０Ｖから電源電圧Ｖｒまでの範囲で変化する。
【００１７】
すなわち、ＡＭ検波回路１６の出力信号の電圧レベルが小さい場合には、時定数回路１００の出力電圧が低くなるため、増幅器３０１の出力電圧が０Ｖに近い小さな値となる。したがって、差動動作を行う２つのＦＥＴ３０５、３０６に着目すると、一方のＦＥＴ３０５のゲートに電源電圧Ｖｒが、他方のＦＥＴ３０６のゲートに０Ｖに近い低い電圧が印加され、それぞれのドレインからは大きな電位差を有する２つの制御信号（Ｖ+ 、Ｖ- ）が出力される。この制御信号が上述した増幅器２５１に入力されると、２つのＦＥＴ２０６、２０７あるいは２つのＦＥＴ２０８、２０９によって差動動作が行われるため、増幅器２５１全体の利得が高くなり、大きな電位差を有する差動出力信号（ＯＵＴ+ 、ＯＵＴ- ）が増幅器２５１から出力される。
【００１８】
また、ＡＭ検波回路の出力電圧の電圧レベルが大きくなると、時定数回路１００の出力電圧が高くなるため、増幅器３０１の出力電圧が電源電圧Ｖｒに近い値となる。したがって、差動動作を行う２つのＦＥＴ３０５、３０６に着目すると、一方のＦＥＴ３０５のゲートに電源電圧Ｖｒが、他方のＦＥＴ３０６のゲートに電源電圧Ｖｒあるいはこれに近い電圧が印加され、それぞれのドレインからはほとんど同じ電圧レベルの２つの制御信号（Ｖ+ 、Ｖ- ）が出力される。この制御信号が上述した増幅器２５１に入力されると、２つのＦＥＴ２０６、２０７あるいは２つのＦＥＴ２０８、２０９によってほとんど差動動作が行われなくなるため、増幅器２５１全体の利得が低くなり、小さな電位差を有する差動出力信号（ＯＵＴ+ 、ＯＵＴ- ）が増幅器２５１から出力される。
【００１９】
図５は、時定数回路１００の原理ブロックを示す図である。図５に示すように、本実施形態の時定数回路１００は、コンデンサ１１０、電圧比較器１１２、充電回路１１４、放電回路１１６、充放電速度設定部１１８を備えている。電圧比較器１１２は、コンデンサ１１０の端子電圧と入力電圧とを比較し、この比較結果に応じて充電回路１１４あるいは放電回路１１６の動作を有効にする。充電回路１１４は、間欠的に充電電流を供給することによりコンデンサ１１０を充電する。例えば、この充電回路１１４は、定電流回路とスイッチとを含んで構成されており、スイッチがオン状態になったときに定電流回路からコンデンサ１１０に対して充電電流が供給される。また、放電回路１１６は、間欠的に放電電流を流すことによりコンデンサ１１０を放電する。例えば、この放電回路１１６は、定電流回路とスイッチとを含んで構成されており、スイッチがオン状態になったときにコンデンサ１１０から一定の電流が放出される。充放電速度設定部１１８は、充電回路１１４によるコンデンサ１１０の充電速度と放電回路１１６によるコンデンサ１１０の放電速度とを異ならせる設定を行う。この充放電速度設定部１１８が充放電速度設定手段に対応しており、具体的な内容については後述する。
【００２０】
このように、本実施形態の時定数回路１００は、コンデンサ１１０に対して間欠的な充放電動作を行っている。このため、コンデンサ１１０の静電容量を小さく設定した場合でも、緩やかにその両端電圧が変化し、大きな時定数を有する回路、すなわち大きな静電容量を有するコンデンサや大きな抵抗値を有する抵抗を使用した場合と同等の充放電特性を得ることができる。また、充電回路１１４や放電回路１１６では、所定の電流をコンデンサ１１０に供給、あるいはコンデンサ１１０から放出する制御を行うが、これらの供給、放出動作は間欠的に行われるため、その際の電流値をＩＣ化に適したある程度大きな値に設定することができる。したがって、時定数回路１００を含むＡＧＣ回路１７全体を半導体基板上に形成してＩＣ化することが可能になる。また、コンデンサ等の外付け部品が不要になるため、ＡＧＣ回路１７全体を大幅に小型化することができる。
【００２１】
また、本実施形態の時定数回路１００は、充放電速度設定部１１８によってコンデンサ１１０に対する充電速度と放電速度が異なるように設定されている。このため、ＡＧＣ回路１７のアタック時間とリリース時間を異ならせることが可能になる。
【００２２】
図６は、時定数回路１００の具体的な構成を示す回路図である。図６に示すように、時定数回路１００は、コンデンサ１１０、定電流回路１４０、ＦＥＴ１４２、１４４、１５０、１５４、１５６、スイッチ１４６、１５２、電圧比較器１６０、アンド回路１６２、１６４、分周器１７０を含んで構成されている。
【００２３】
２つのＦＥＴ１４２、１４４によってカレントミラー回路が構成されており、定電流回路１４０から出力される定電流と同じ充電電流が生成される。また、この充電電流の生成タイミングがスイッチ１４６によって決定される。
スイッチ１４６は、インバータ回路１とアナログスイッチ２とＦＥＴ３によって構成されている。アナログスイッチ２は、ｐチャネルＦＥＴとｎチャネルＦＥＴの各ソース・ドレイン間を並列接続することにより構成されている。アンド回路１６２の出力信号が直接ｎチャネルＦＥＴのゲートに入力されているとともに、この出力信号の論理をインバータ回路１によって反転した信号がｐチャネルＦＥＴのゲートに入力されている。したがって、このアナログスイッチ２は、アンド回路１６２の出力信号がハイレベルのときにオン状態になって、反対にローレベルのときにオフ状態になる。また、ＦＥＴ３は、アナログスイッチ２がオフ状態のときにＦＥＴ１４４のゲート・ドレイン間を低抵抗で接続することにより、ＦＥＴ１４４による電流供給動作を確実に停止させるためのものである。
【００２４】
スイッチ１４６がオン状態になると、定電流回路１４０が接続された一方のＦＥＴ１４２のゲートと他方のＦＥＴ１４４のゲートとが接続された状態になるため、一方のＦＥＴ１４２に接続された定電流回路１４０によって生成される定電流とほぼ同じ電流が他方のＦＥＴ１４４のソース・ドレイン間にも流れる。この電流が、充電電流としてコンデンサ１１０に供給される。反対に、スイッチ１４６がオフ状態になると、ＦＥＴ１４４のゲートがドレインに接続された状態になるため、この充電電流の供給が停止される。
【００２５】
上述した定電流回路１４０および２つのＦＥＴ１４２、１４４が電流供給部に対応する。スイッチ１４６、アンド回路１６２が第１のタイミング制御部に対応する。
また、上述したＦＥＴ１４２と定電流回路１４０にＦＥＴ１５０を組み合わせることにより、コンデンサ１１０の放電電流を設定するカレントミラー回路が構成されており、その動作状態がスイッチ１５２によって決定される。スイッチ１５２はスイッチ１４６と同じ構成を有している。このスイッチ１５２は、アンド回路１６４の出力信号の論理に応じてオンオフ状態が制御されており、この出力信号がハイレベルのときにオン状態に、ローレベルのときにオフ状態になる。
【００２６】
スイッチ１５２がオン状態になると、定電流回路１４０が接続された一方のＦＥＴ１４２のゲートと他方のＦＥＴ１５０のゲートとが接続された状態になるため、定電流回路１４０によって生成される定電流とほぼ同じ電流が他方のＦＥＴ１５０のソース・ドレイン間にも流れる。この電流が、コンデンサ１１０に蓄積された電荷を放出する放電電流になる。
【００２７】
但し、ＦＥＴ１５０に流れる電流をコンデンサ１１０から直接取り出すことはできないため、本実施形態では、ＦＥＴ１５０のソース側にＦＥＴ１５４、１５６によって構成される別のカレントミラー回路が接続されている。
２つのＦＥＴ１５４、１５６はゲート同士が接続されており、ＦＥＴ１５４に上述した放電電流が流れたときに、同じ電流が他方のＦＥＴ１５６のソース・ドレイン間にも流れるようになっている。このＦＥＴ１５６は、ドレインがコンデンサ１１０の高電位側の端子に接続されており、ＦＥＴ１５６に流れる電流は、コンデンサ１１０に蓄積された電荷が放出されることによって生成される。
【００２８】
上述した定電流回路１４０および４つのＦＥＴ１４２、１５０、１５４、１５６が電流放出部に対応する。スイッチ１５２、アンド回路１６４が第２のタイミング制御部に対応する。
また、電圧比較器１６０は、プラス端子に印加されるコンデンサ１１０の端子電圧と、マイナス端子に印加される時定数回路１００の入力電圧との大小比較を行う。この電圧比較器１６０は、非反転出力端子と反転出力端子を有しており、プラス端子に印加されるコンデンサ１１０の端子電圧の方がマイナス端子に印加される入力電圧よりも高い場合には反転出力端子からハイレベルの信号が出力され、非反転出力端子からローレベルの信号が出力される。反対に、プラス端子に印加されるコンデンサ１１０の端子電圧の方がマイナス端子に印加される入力電圧よりも低い場合には反転出力端子からローレベルの信号が出力され、非反転出力端子からハイレベルの信号が出力される。
【００２９】
アンド回路１６２は、一方の入力端子に所定のパルス信号が入力され、他方の入力端子に電圧比較器１６０の非反転出力端子が接続されている。したがって、コンデンサ１１０の端子電圧の方が時定数回路１００の入力電圧よりも低い場合に、アンド回路１６２から所定のパルス信号が出力される。
【００３０】
また、アンド回路１６４は、一方の入力端子に分周器１７０から出力される所定のパルス信号が入力され、他方の入力端子に電圧比較器１６０の反転出力端子が接続されている。したがって、コンデンサ１１０の端子電圧の方が時定数回路１００の入力電圧よりも高い場合に、アンド回路１６４から所定のパルス信号が出力される。上述した分周器１７０が充放電速度設定手段に対応する。
【００３１】
分周器１７０は、アンド回路１６２の一方の入力端子に入力されたパルス信号を所定の分周比で分周して出力する。上述したように、この分周後のパルス信号は、アンド回路１６４の一方の入力端子に入力される。
時定数回路１００はこのような構成を有しており、次にその動作を説明する。
【００３２】
時定数回路１００の動作開始時にコンデンサ１１０が充電されていない場合や、時定数回路１００の入力電圧（ＡＭ検波回路１６の出力電圧）が上昇傾向にある場合には、コンデンサ１１０の端子電圧の方が時定数回路１００の入力電圧よりも低い状態にある。このとき、アンド回路１６２からパルス信号が出力され、アンド回路１６４からはパルス信号が出力されない。したがって、スイッチ１４６のみが間欠的にオン状態になり、このオン状態になるタイミングで所定の充電電流がコンデンサ１１０に供給される。この充電動作は、コンデンサ１１０の端子電圧が時定数回路１００の入力電圧よりも相対的に高くなるまで継続される。
【００３３】
また、この充電動作によってコンデンサ１１０の端子電圧が時定数回路１００の入力電圧を超えた場合や、この入力電圧が下降傾向にあってコンデンサ１１０の端子電圧よりこの入力電圧の方が低い場合には、アンド回路１６４からパルス信号が出力され、アンド回路１６２からはパルス信号が出力されない。したがって、スイッチ１５２のみが間欠的にオン状態になり、このオン状態になるタイミングで所定の放電電流がコンデンサ１１０から放出される。この放電動作は、コンデンサ１１０の端子電圧が時定数回路１００の入力電圧よりも相対的に低くなるまで継続される。
【００３４】
また、上述した２つのアンド回路１６２、１６４から出力される２種類のパルス信号を比較すると、アンド回路１６２から出力されるパルス信号のデューティ比の方がアンド回路１６４から出力されるパルス信号のデューティ比よりも大きいため、２つのアンド回路１６２、１６４のそれぞれから同じ時間だけパルス信号が出力された場合を考えると、単位時間当たりの充電速度の方が放電速度よりも速くなる。このため、ＡＧＣ回路１７のアタック時間の方がリリース時間よりも短くなっている。
【００３５】
なお、上述した時定数回路１００では、２つのアンド回路１６２、１６４からデューティ比が異なるパルス信号を出力するために分周器１７０を用いたが、異なるデューティ比のパルス信号を別々に生成して２つのアンド回路１６２、１６４のそれぞれに入力するようにしてもよい。
【００３６】
また、上述した時定数回路１００では、コンデンサ１１０に対する充電速度と放電速度を異ならせるために、ＦＥＴ１４４、１５０のそれぞれがオン状態になる単位時間当たりの割合を異ならせたが、これらのＦＥＴのゲート寸法を異ならせることにより、充電電流と放電電流そのものを異ならせるようにしてもよい。
【００３７】
図７は、時定数回路の変形例を示す回路図である。図７に示す時定数回路１００Ａは、図６に示した時定数回路１００に対して、分周器１７０を削除するとともに、２つのＦＥＴ１４４、１５０をゲート寸法を変更した２つのＦＥＴ１４４Ａ、１５０Ａに変更した点が異なっている。
【００３８】
図８は、ＭＯＳ型のＦＥＴ（ＦＥＴ）のゲート寸法を示す図である。ゲート電圧が同じであっても、ゲート幅Ｗとゲート長Ｌを変更することにより、チャネル抵抗が変化するため、ソース・ドレイン間を流れる電流は変化する。本実施形態では、充電電流を多くしてアタック時間を短くしたいため、ＦＥＴ１４４Ａのゲート幅Ｗを大きな値に、ゲート長Ｌを小さな値に設定する。一方、放電電流を少なくしてリリース時間を長くしたいため、ＦＥＴ１５０Ａのゲート幅Ｗを小さな値に、ゲート長Ｌを大きな値に設定する。このように、ＦＥＴ１４４Ａ、１５０Ａのそれぞれゲート寸法を異ならせることによってもＡＧＣ回路１７のアタック時間とリリース時間を容易に異ならせることができる。この場合には、ＦＥＴ１４４Ａ、１５０Ａは、充電回路１１４と放電回路１１６の一部の構成をなすとともに、充放電速度設定手段としての機能を有する。
【００３９】
なお、本発明は上記実施形態に限定されるものではなく、本発明の要旨の範囲内において種々の変形実施が可能である。例えば、上述した実施形態では、ＡＭ受信機に含まれる中間周波増幅回路１５の利得を制御するＡＧＣ回路１７について説明したが、ＦＭ受信機等に含まれる中間周波増幅回路あるいは他の各種の増幅回路の利得を制御するＡＧＣ回路について本発明を適用することができる。
【００４０】
【発明の効果】
上述したように、本発明によれば、コンデンサに対して間欠的な充放電が行われるため、コンデンサの静電容量を小さくした場合であっても緩やかに端子電圧が変化し、等価的に大きな時定数を設定することができる。したがって、小さな静電容量のコンデンサを用いた場合であっても自動利得制御回路内の時定数回路に大きな時定数を設定することができ、自動利得制御回路全体を半導体基板上に一体形成することが可能となる。また、充放電速度設定手段を設けることにより、時定数回路内のコンデンサに対する充電速度と放電速度を異ならせることができるため、容易にアタック時間とリリース時間が異なる自動利得制御回路を実現することが可能になる。
【図面の簡単な説明】
【図１】一実施形態のＡＧＣ回路が含まれるＡＭ受信機の構成を示す図である。
【図２】中間周波増幅回路の構成を示す図である。
【図３】中間周波増幅回路に含まれる各段の増幅器の詳細構成を示す回路図である。
【図４】ＡＧＣ回路の詳細構成を示す回路図である。
【図５】時定数回路の原理ブロックを示す図である。
【図６】時定数回路の具体的な構成を示す回路図である。
【図７】時定数回路の変形例を示す回路図である。
【図８】ＭＯＳ型のＦＥＴのゲート寸法を示す図である。
【符号の説明】
１５ 中間周波増幅回路
１６ ＡＭ検波回路
１７ ＡＧＣ回路
２５１、２５２、２５３、２５４ 増幅器
１００ 時定数回路
１１０ コンデンサ
１１２、１６０ 電圧比較器
１１４ 充電回路
１１６ 放電回路
１４０ 定電流回路
１４２、１４４、１５０、１５４、１５６ ＦＥＴ
１４６、１５２ スイッチ
１６２、１６４ アンド回路
１７０ 分周器
【発明の属する技術分野】
本発明は、受信機等に含まれる増幅器の利得を制御する自動利得制御回路に関する。
【０００２】
【従来の技術】
ＡＭ受信機やＦＭ受信機等においては、受信電界強度に応じた出力音声レベルの変動を防止するためにＡＧＣ（自動利得制御）回路が用いられている。例えば、ＡＭ受信機に含まれる中間周波増幅回路にＡＧＣ回路が接続されており、ＡＭ検波出力に応じて中間周波増幅回路の利得が制御されている。これにより、中間周波増幅回路の利得が、弱電界地域では大きな値に、反対に強電界地域では小さな値に設定され、常にほぼ一定の音声出力が得られるようになっている。
【０００３】
【発明が解決しようとする課題】
ところで、上述した従来のＡＧＣ回路では、音声信号を平滑して直流レベルを検出する必要があり、大きな時定数のローパスフィルタが用いられる。すなわち、ローパスフィルタを構成するコンデンサあるいは抵抗の素子定数を大きな値に設定する必要があり、これらの素子による占有面積の増大を考慮すると、他の回路とともにＡＧＣ回路全体を半導体基板上に一体形成することができないという問題があった。
【０００４】
本発明は、このような点に鑑みて創作されたものであり、その目的は、半導体基板上に一体形成することができる自動利得制御回路を提供することにある。
【０００５】
【課題を解決するための手段】
上述した課題を解決するために、本発明の自動利得制御回路は、制御信号によって利得が調整可能な増幅器に接続されており、増幅器の出力電圧を所定の時定数で平滑する時定数回路と、時定数回路の出力電圧に基づいて制御信号を生成する制御信号生成回路とを有している。また、時定数回路は、コンデンサと、このコンデンサの端子電圧と入力電圧とを比較する電圧比較器と、端子電圧よりも入力電圧の方が相対的に高い状態を維持しているときにコンデンサを間欠的に充電する充電回路と、端子電圧の方が入力電圧よりも相対的に高い状態を維持しているときにコンデンサから間欠的に放電電流を放出する放電回路と、充電回路による充電速度と放電回路による放電速度を異ならせる充放電速度設定手段とを備えている。コンデンサに対して間欠的な充放電が行われるため、コンデンサの静電容量を小さくした場合であっても緩やかに端子電圧が変化し、等価的に大きな時定数を設定することができる。したがって、小さな静電容量のコンデンサを用いた場合であっても自動利得制御回路内の時定数回路に大きな時定数を設定することができ、自動利得制御回路全体を半導体基板上に一体形成することが可能となる。また、充放電速度設定手段を設けることにより、時定数回路内のコンデンサに対する充電速度と放電速度を異ならせることができるため、容易にアタック時間とリリース時間が異なる自動利得制御回路を実現することが可能になる。
【０００６】
また、コンデンサに所定の充電電流を供給する電流供給部と、電流供給部による充電電流の間欠的な供給動作のタイミングを制御する第１のタイミング制御部とを含んで充電回路を構成するとともに、コンデンサから所定の放電電流を放出する電流放出部と、電流放出部による放電電流の間欠的な放出動作のタイミングを制御する第２のタイミング制御部とを含んで放電回路を構成することが望ましい。電流供給部による充電電流の供給動作のタイミングと電流放出部による放電電流の放出動作のタイミングを制御することにより、コンデンサの間欠的な放電動作を容易に制御することができる。
【０００７】
また、上述した充放電速度設定手段は、第１および第２のタイミング制御部によって制御される充電電流の間欠的な供給時間と放電電流の間欠的な放出時間を異ならせることが望ましい。充放電動作が行われる時間そのものを異ならせることにより、容易に自動利得制御回路のアタック時間とリリース時間を異ならせることができる。
【０００８】
また、第１および第２のタイミング制御部のそれぞれが、所定のデューティ比を有するパルス信号に基づいてタイミングの制御を行うスイッチを有している場合に、上述した充放電速度設定手段は、充電用のパルス信号のデューティ比と放電用のパルス信号のデューティ比を異ならせることが望ましい。これにより、充電時間と放電時間とを異ならせる制御が容易となる。
【０００９】
また、上述した充放電速度設定手段は、電流供給部によって供給される充電電流と電流放出部によって放出される放電電流を異ならせることが望ましい。充電電流値と放電電流値とを異ならせることにより、容易に自動利得制御回路のアタック時間とリリース時間を異ならせることができる。
【００１０】
また、電流供給部および電流放出部のそれぞれが、所定の基準電圧がゲートに印加されるトランジスタによって構成されている場合に、上述した充放電速度設定手段は、充電用のトランジスタと放電用のトランジスタのゲート寸法を異ならせることが望ましい。これにより、充電電流値と放電電流値とを異ならせる制御が容易となる。
【００１１】
【発明の実施の形態】
以下、本発明を適用した一実施形態のＡＧＣ回路について、図面を参照しながら説明する。
図１は、一実施形態のＡＧＣ回路が含まれるＡＭ受信機の構成を示す図である。図１に示すように、本実施形態のＡＭ受信機は、高周波増幅回路１１、混合回路１２、局部発振器１３、中間周波フィルタ１４、中間周波増幅回路１５、ＡＭ検波回路１６、ＡＧＣ回路１７を含んで構成されている。アンテナ１０によって受信したＡＭ変調波信号を高周波増幅回路１１によって増幅した後、局部発振器１３から出力される局部発振信号を混合することにより高周波信号から中間周波信号への変換を行う。
【００１２】
中間周波フィルタ１４は、中間周波増幅回路１５の前段に設けられており、入力される中間周波信号から変調波信号の占有周波数帯域幅に含まれる周波数成分を抽出する。中間周波増幅回路１５は、中間周波信号を増幅する。ＡＭ検波回路１６は、中間周波増幅回路１５によって増幅された後の中間周波信号に対してＡＭ検波処理を行って音声信号を出力する。ＡＧＣ回路１７は、ＡＭ検波回路１６の出力信号（音声信号）の平均レベルがほぼ一定になるように中間周波増幅回路１５の利得を制御する。
【００１３】
図２は、中間周波増幅回路１５の構成を示す図である。図２に示すように、本実施形態の中間周波増幅回路１５は、複数段（例えば４段）の縦続接続された増幅器２５１〜２５４を備えている。増幅器２５１〜２５４のそれぞれは所定の利得を有しており、中間周波増幅回路１５全体では各増幅器２５１〜２５４の利得を掛け合わせた利得を有する。また、これらの各増幅器２５１〜２５４の利得は、ＡＧＣ回路１７によって設定される。
【００１４】
図３は、中間周波増幅回路１５に含まれる各段の増幅器の詳細構成を示す回路図である。増幅器２５１〜２５４のそれぞれは同じ構成を有しており、以下では増幅器２５１について詳細に説明する。
図３に示すように、本実施形態の増幅器２５１は、定電流を生成するＦＥＴ２０１、２０２、電流源２０３と、入力信号を差動増幅する２つのＦＥＴ２０４、２０５と、これら２つのＦＥＴ２０４、２０５の差動出力の利得を制御信号Ｖ+ 、Ｖ- に応じて可変する４つのＦＥＴ２０６、２０７、２０８、２０９と、入力信号から直流成分を除去する２つのコンデンサ２１０、２１１と、２つの負荷抵抗２１２、２１３とを含んで構成されている。前段の回路（中間周波フィルタ１４）からの入力信号（ＩＮ+ 、ＩＮ- ）がＦＥＴ２０４、２０５に入力され、ＡＧＣ回路１７からの制御信号（Ｖ+ 、Ｖ- ）がＦＥＴ２０６〜２０９に入力されている。この構成に含まれるＦＥＴ２０１、２０２、２０６〜２０９は全てｐチャネル型が用いられている。なお、コンデンサ２１０、２１１のそれぞれの一方端に接続された抵抗２２０、２２１は、これらのコンデンサ２１０、２１１とともにハイパスフィルタを構成しており、入力信号からフリッカーノイズ（１／ｆノイズ）が含まれる低域成分を除去する。また、抵抗２１２、２１３のそれぞれに並列に接続されたコンデンサ２２２、２２３は、これらの抵抗２１２、２１３とともにローパスフィルタを構成しており、出力信号から熱雑音が含まれる高域成分を除去する。
【００１５】
図４は、ＡＧＣ回路１７の詳細構成を示す回路図である。図４に示すように、本実施形態のＡＧＣ回路１７は、入力信号を所定の時定数で平滑する時定数回路１００と、所定の電源電圧Ｖｒを発生する電源３００と、この電源電圧Ｖｒを動作電圧として時定数回路１００の出力電圧を増幅する増幅器３０１と、定電流を生成する２つのＦＥＴ３０２、３０３、電流源３０４と、電源３００で発生した電源電圧Ｖｒおよび増幅器３０１の出力電圧を差動増幅する２つのＦＥＴ３０５、３０６および２つの抵抗３０７、３０８とを含んで構成されている。
【００１６】
時定数回路１００では、ＡＭ検波回路１６の出力信号を平滑するために、出力電圧が上昇する場合の応答時間（時定数）と反対に出力電圧が減少する場合の応答時間が異なる値に設定されている。例えば、電圧上昇時の応答時間が５０ｍｓｅｃに、電圧減少時の応答時間が３００〜５００ｍｓｅｃに設定されている。増幅器３０１は、時定数回路１００の平滑出力を増幅しており、出力電圧が０Ｖから電源電圧Ｖｒまでの範囲で変化する。
【００１７】
すなわち、ＡＭ検波回路１６の出力信号の電圧レベルが小さい場合には、時定数回路１００の出力電圧が低くなるため、増幅器３０１の出力電圧が０Ｖに近い小さな値となる。したがって、差動動作を行う２つのＦＥＴ３０５、３０６に着目すると、一方のＦＥＴ３０５のゲートに電源電圧Ｖｒが、他方のＦＥＴ３０６のゲートに０Ｖに近い低い電圧が印加され、それぞれのドレインからは大きな電位差を有する２つの制御信号（Ｖ+ 、Ｖ- ）が出力される。この制御信号が上述した増幅器２５１に入力されると、２つのＦＥＴ２０６、２０７あるいは２つのＦＥＴ２０８、２０９によって差動動作が行われるため、増幅器２５１全体の利得が高くなり、大きな電位差を有する差動出力信号（ＯＵＴ+ 、ＯＵＴ- ）が増幅器２５１から出力される。
【００１８】
また、ＡＭ検波回路の出力電圧の電圧レベルが大きくなると、時定数回路１００の出力電圧が高くなるため、増幅器３０１の出力電圧が電源電圧Ｖｒに近い値となる。したがって、差動動作を行う２つのＦＥＴ３０５、３０６に着目すると、一方のＦＥＴ３０５のゲートに電源電圧Ｖｒが、他方のＦＥＴ３０６のゲートに電源電圧Ｖｒあるいはこれに近い電圧が印加され、それぞれのドレインからはほとんど同じ電圧レベルの２つの制御信号（Ｖ+ 、Ｖ- ）が出力される。この制御信号が上述した増幅器２５１に入力されると、２つのＦＥＴ２０６、２０７あるいは２つのＦＥＴ２０８、２０９によってほとんど差動動作が行われなくなるため、増幅器２５１全体の利得が低くなり、小さな電位差を有する差動出力信号（ＯＵＴ+ 、ＯＵＴ- ）が増幅器２５１から出力される。
【００１９】
図５は、時定数回路１００の原理ブロックを示す図である。図５に示すように、本実施形態の時定数回路１００は、コンデンサ１１０、電圧比較器１１２、充電回路１１４、放電回路１１６、充放電速度設定部１１８を備えている。電圧比較器１１２は、コンデンサ１１０の端子電圧と入力電圧とを比較し、この比較結果に応じて充電回路１１４あるいは放電回路１１６の動作を有効にする。充電回路１１４は、間欠的に充電電流を供給することによりコンデンサ１１０を充電する。例えば、この充電回路１１４は、定電流回路とスイッチとを含んで構成されており、スイッチがオン状態になったときに定電流回路からコンデンサ１１０に対して充電電流が供給される。また、放電回路１１６は、間欠的に放電電流を流すことによりコンデンサ１１０を放電する。例えば、この放電回路１１６は、定電流回路とスイッチとを含んで構成されており、スイッチがオン状態になったときにコンデンサ１１０から一定の電流が放出される。充放電速度設定部１１８は、充電回路１１４によるコンデンサ１１０の充電速度と放電回路１１６によるコンデンサ１１０の放電速度とを異ならせる設定を行う。この充放電速度設定部１１８が充放電速度設定手段に対応しており、具体的な内容については後述する。
【００２０】
このように、本実施形態の時定数回路１００は、コンデンサ１１０に対して間欠的な充放電動作を行っている。このため、コンデンサ１１０の静電容量を小さく設定した場合でも、緩やかにその両端電圧が変化し、大きな時定数を有する回路、すなわち大きな静電容量を有するコンデンサや大きな抵抗値を有する抵抗を使用した場合と同等の充放電特性を得ることができる。また、充電回路１１４や放電回路１１６では、所定の電流をコンデンサ１１０に供給、あるいはコンデンサ１１０から放出する制御を行うが、これらの供給、放出動作は間欠的に行われるため、その際の電流値をＩＣ化に適したある程度大きな値に設定することができる。したがって、時定数回路１００を含むＡＧＣ回路１７全体を半導体基板上に形成してＩＣ化することが可能になる。また、コンデンサ等の外付け部品が不要になるため、ＡＧＣ回路１７全体を大幅に小型化することができる。
【００２１】
また、本実施形態の時定数回路１００は、充放電速度設定部１１８によってコンデンサ１１０に対する充電速度と放電速度が異なるように設定されている。このため、ＡＧＣ回路１７のアタック時間とリリース時間を異ならせることが可能になる。
【００２２】
図６は、時定数回路１００の具体的な構成を示す回路図である。図６に示すように、時定数回路１００は、コンデンサ１１０、定電流回路１４０、ＦＥＴ１４２、１４４、１５０、１５４、１５６、スイッチ１４６、１５２、電圧比較器１６０、アンド回路１６２、１６４、分周器１７０を含んで構成されている。
【００２３】
２つのＦＥＴ１４２、１４４によってカレントミラー回路が構成されており、定電流回路１４０から出力される定電流と同じ充電電流が生成される。また、この充電電流の生成タイミングがスイッチ１４６によって決定される。
スイッチ１４６は、インバータ回路１とアナログスイッチ２とＦＥＴ３によって構成されている。アナログスイッチ２は、ｐチャネルＦＥＴとｎチャネルＦＥＴの各ソース・ドレイン間を並列接続することにより構成されている。アンド回路１６２の出力信号が直接ｎチャネルＦＥＴのゲートに入力されているとともに、この出力信号の論理をインバータ回路１によって反転した信号がｐチャネルＦＥＴのゲートに入力されている。したがって、このアナログスイッチ２は、アンド回路１６２の出力信号がハイレベルのときにオン状態になって、反対にローレベルのときにオフ状態になる。また、ＦＥＴ３は、アナログスイッチ２がオフ状態のときにＦＥＴ１４４のゲート・ドレイン間を低抵抗で接続することにより、ＦＥＴ１４４による電流供給動作を確実に停止させるためのものである。
【００２４】
スイッチ１４６がオン状態になると、定電流回路１４０が接続された一方のＦＥＴ１４２のゲートと他方のＦＥＴ１４４のゲートとが接続された状態になるため、一方のＦＥＴ１４２に接続された定電流回路１４０によって生成される定電流とほぼ同じ電流が他方のＦＥＴ１４４のソース・ドレイン間にも流れる。この電流が、充電電流としてコンデンサ１１０に供給される。反対に、スイッチ１４６がオフ状態になると、ＦＥＴ１４４のゲートがドレインに接続された状態になるため、この充電電流の供給が停止される。
【００２５】
上述した定電流回路１４０および２つのＦＥＴ１４２、１４４が電流供給部に対応する。スイッチ１４６、アンド回路１６２が第１のタイミング制御部に対応する。
また、上述したＦＥＴ１４２と定電流回路１４０にＦＥＴ１５０を組み合わせることにより、コンデンサ１１０の放電電流を設定するカレントミラー回路が構成されており、その動作状態がスイッチ１５２によって決定される。スイッチ１５２はスイッチ１４６と同じ構成を有している。このスイッチ１５２は、アンド回路１６４の出力信号の論理に応じてオンオフ状態が制御されており、この出力信号がハイレベルのときにオン状態に、ローレベルのときにオフ状態になる。
【００２６】
スイッチ１５２がオン状態になると、定電流回路１４０が接続された一方のＦＥＴ１４２のゲートと他方のＦＥＴ１５０のゲートとが接続された状態になるため、定電流回路１４０によって生成される定電流とほぼ同じ電流が他方のＦＥＴ１５０のソース・ドレイン間にも流れる。この電流が、コンデンサ１１０に蓄積された電荷を放出する放電電流になる。
【００２７】
但し、ＦＥＴ１５０に流れる電流をコンデンサ１１０から直接取り出すことはできないため、本実施形態では、ＦＥＴ１５０のソース側にＦＥＴ１５４、１５６によって構成される別のカレントミラー回路が接続されている。
２つのＦＥＴ１５４、１５６はゲート同士が接続されており、ＦＥＴ１５４に上述した放電電流が流れたときに、同じ電流が他方のＦＥＴ１５６のソース・ドレイン間にも流れるようになっている。このＦＥＴ１５６は、ドレインがコンデンサ１１０の高電位側の端子に接続されており、ＦＥＴ１５６に流れる電流は、コンデンサ１１０に蓄積された電荷が放出されることによって生成される。
【００２８】
上述した定電流回路１４０および４つのＦＥＴ１４２、１５０、１５４、１５６が電流放出部に対応する。スイッチ１５２、アンド回路１６４が第２のタイミング制御部に対応する。
また、電圧比較器１６０は、プラス端子に印加されるコンデンサ１１０の端子電圧と、マイナス端子に印加される時定数回路１００の入力電圧との大小比較を行う。この電圧比較器１６０は、非反転出力端子と反転出力端子を有しており、プラス端子に印加されるコンデンサ１１０の端子電圧の方がマイナス端子に印加される入力電圧よりも高い場合には反転出力端子からハイレベルの信号が出力され、非反転出力端子からローレベルの信号が出力される。反対に、プラス端子に印加されるコンデンサ１１０の端子電圧の方がマイナス端子に印加される入力電圧よりも低い場合には反転出力端子からローレベルの信号が出力され、非反転出力端子からハイレベルの信号が出力される。
【００２９】
アンド回路１６２は、一方の入力端子に所定のパルス信号が入力され、他方の入力端子に電圧比較器１６０の非反転出力端子が接続されている。したがって、コンデンサ１１０の端子電圧の方が時定数回路１００の入力電圧よりも低い場合に、アンド回路１６２から所定のパルス信号が出力される。
【００３０】
また、アンド回路１６４は、一方の入力端子に分周器１７０から出力される所定のパルス信号が入力され、他方の入力端子に電圧比較器１６０の反転出力端子が接続されている。したがって、コンデンサ１１０の端子電圧の方が時定数回路１００の入力電圧よりも高い場合に、アンド回路１６４から所定のパルス信号が出力される。上述した分周器１７０が充放電速度設定手段に対応する。
【００３１】
分周器１７０は、アンド回路１６２の一方の入力端子に入力されたパルス信号を所定の分周比で分周して出力する。上述したように、この分周後のパルス信号は、アンド回路１６４の一方の入力端子に入力される。
時定数回路１００はこのような構成を有しており、次にその動作を説明する。
【００３２】
時定数回路１００の動作開始時にコンデンサ１１０が充電されていない場合や、時定数回路１００の入力電圧（ＡＭ検波回路１６の出力電圧）が上昇傾向にある場合には、コンデンサ１１０の端子電圧の方が時定数回路１００の入力電圧よりも低い状態にある。このとき、アンド回路１６２からパルス信号が出力され、アンド回路１６４からはパルス信号が出力されない。したがって、スイッチ１４６のみが間欠的にオン状態になり、このオン状態になるタイミングで所定の充電電流がコンデンサ１１０に供給される。この充電動作は、コンデンサ１１０の端子電圧が時定数回路１００の入力電圧よりも相対的に高くなるまで継続される。
【００３３】
また、この充電動作によってコンデンサ１１０の端子電圧が時定数回路１００の入力電圧を超えた場合や、この入力電圧が下降傾向にあってコンデンサ１１０の端子電圧よりこの入力電圧の方が低い場合には、アンド回路１６４からパルス信号が出力され、アンド回路１６２からはパルス信号が出力されない。したがって、スイッチ１５２のみが間欠的にオン状態になり、このオン状態になるタイミングで所定の放電電流がコンデンサ１１０から放出される。この放電動作は、コンデンサ１１０の端子電圧が時定数回路１００の入力電圧よりも相対的に低くなるまで継続される。
【００３４】
また、上述した２つのアンド回路１６２、１６４から出力される２種類のパルス信号を比較すると、アンド回路１６２から出力されるパルス信号のデューティ比の方がアンド回路１６４から出力されるパルス信号のデューティ比よりも大きいため、２つのアンド回路１６２、１６４のそれぞれから同じ時間だけパルス信号が出力された場合を考えると、単位時間当たりの充電速度の方が放電速度よりも速くなる。このため、ＡＧＣ回路１７のアタック時間の方がリリース時間よりも短くなっている。
【００３５】
なお、上述した時定数回路１００では、２つのアンド回路１６２、１６４からデューティ比が異なるパルス信号を出力するために分周器１７０を用いたが、異なるデューティ比のパルス信号を別々に生成して２つのアンド回路１６２、１６４のそれぞれに入力するようにしてもよい。
【００３６】
また、上述した時定数回路１００では、コンデンサ１１０に対する充電速度と放電速度を異ならせるために、ＦＥＴ１４４、１５０のそれぞれがオン状態になる単位時間当たりの割合を異ならせたが、これらのＦＥＴのゲート寸法を異ならせることにより、充電電流と放電電流そのものを異ならせるようにしてもよい。
【００３７】
図７は、時定数回路の変形例を示す回路図である。図７に示す時定数回路１００Ａは、図６に示した時定数回路１００に対して、分周器１７０を削除するとともに、２つのＦＥＴ１４４、１５０をゲート寸法を変更した２つのＦＥＴ１４４Ａ、１５０Ａに変更した点が異なっている。
【００３８】
図８は、ＭＯＳ型のＦＥＴ（ＦＥＴ）のゲート寸法を示す図である。ゲート電圧が同じであっても、ゲート幅Ｗとゲート長Ｌを変更することにより、チャネル抵抗が変化するため、ソース・ドレイン間を流れる電流は変化する。本実施形態では、充電電流を多くしてアタック時間を短くしたいため、ＦＥＴ１４４Ａのゲート幅Ｗを大きな値に、ゲート長Ｌを小さな値に設定する。一方、放電電流を少なくしてリリース時間を長くしたいため、ＦＥＴ１５０Ａのゲート幅Ｗを小さな値に、ゲート長Ｌを大きな値に設定する。このように、ＦＥＴ１４４Ａ、１５０Ａのそれぞれゲート寸法を異ならせることによってもＡＧＣ回路１７のアタック時間とリリース時間を容易に異ならせることができる。この場合には、ＦＥＴ１４４Ａ、１５０Ａは、充電回路１１４と放電回路１１６の一部の構成をなすとともに、充放電速度設定手段としての機能を有する。
【００３９】
なお、本発明は上記実施形態に限定されるものではなく、本発明の要旨の範囲内において種々の変形実施が可能である。例えば、上述した実施形態では、ＡＭ受信機に含まれる中間周波増幅回路１５の利得を制御するＡＧＣ回路１７について説明したが、ＦＭ受信機等に含まれる中間周波増幅回路あるいは他の各種の増幅回路の利得を制御するＡＧＣ回路について本発明を適用することができる。
【００４０】
【発明の効果】
上述したように、本発明によれば、コンデンサに対して間欠的な充放電が行われるため、コンデンサの静電容量を小さくした場合であっても緩やかに端子電圧が変化し、等価的に大きな時定数を設定することができる。したがって、小さな静電容量のコンデンサを用いた場合であっても自動利得制御回路内の時定数回路に大きな時定数を設定することができ、自動利得制御回路全体を半導体基板上に一体形成することが可能となる。また、充放電速度設定手段を設けることにより、時定数回路内のコンデンサに対する充電速度と放電速度を異ならせることができるため、容易にアタック時間とリリース時間が異なる自動利得制御回路を実現することが可能になる。
【図面の簡単な説明】
【図１】一実施形態のＡＧＣ回路が含まれるＡＭ受信機の構成を示す図である。
【図２】中間周波増幅回路の構成を示す図である。
【図３】中間周波増幅回路に含まれる各段の増幅器の詳細構成を示す回路図である。
【図４】ＡＧＣ回路の詳細構成を示す回路図である。
【図５】時定数回路の原理ブロックを示す図である。
【図６】時定数回路の具体的な構成を示す回路図である。
【図７】時定数回路の変形例を示す回路図である。
【図８】ＭＯＳ型のＦＥＴのゲート寸法を示す図である。
【符号の説明】
１５ 中間周波増幅回路
１６ ＡＭ検波回路
１７ ＡＧＣ回路
２５１、２５２、２５３、２５４ 増幅器
１００ 時定数回路
１１０ コンデンサ
１１２、１６０ 電圧比較器
１１４ 充電回路
１１６ 放電回路
１４０ 定電流回路
１４２、１４４、１５０、１５４、１５６ ＦＥＴ
１４６、１５２ スイッチ
１６２、１６４ アンド回路
１７０ 分周器
Claims (6)
- 制御信号によって利得が調整可能な増幅器に接続されており、前記増幅器の出力電圧を所定の時定数で平滑する時定数回路と、前記時定数回路の出力電圧に基づいて前記制御信号を生成する制御信号生成回路とを有する自動利得制御回路において、
前記時定数回路は、
コンデンサと、
前記コンデンサの端子電圧と入力電圧とを比較する電圧比較器と、
前記端子電圧よりも前記入力電圧の方が相対的に高い状態を維持しているときに、前記コンデンサを間欠的に充電する充電回路と、
前記端子電圧の方が前記入力電圧よりも相対的に高い状態を維持しているときに、前記コンデンサから間欠的に放電電流を放出する放電回路と、
前記充電回路による充電速度と前記放電回路による放電速度を異ならせる充放電速度設定手段と、
を備えることを特徴とする自動利得制御回路。 - 請求項１において、
前記充電回路は、前記コンデンサに所定の充電電流を供給する電流供給部と、前記電流供給部による充電電流の間欠的な供給動作のタイミングを制御する第１のタイミング制御部とを含んで構成されており、
前記放電回路は、前記コンデンサから所定の放電電流を放出する電流放出部と、前記電流放出部による放電電流の間欠的な放出動作のタイミングを制御する第２のタイミング制御部とを含んで構成されていることを特徴とする自動利得制御回路。 - 請求項２において、
前記充放電速度設定手段は、前記第１および第２のタイミング制御部によって制御される充電電流の間欠的な供給時間と放電電流の間欠的な放出時間を異ならせることを特徴とする自動利得制御回路。 - 請求項３において、
前記第１および第２のタイミング制御部のそれぞれは、所定のデューティ比を有するパルス信号に基づいて前記タイミングの制御を行うスイッチを有しており、
前記充放電速度設定手段は、充電用の前記パルス信号のデューティ比と放電用の前記パルス信号のデューティ比を異ならせることを特徴とする自動利得制御回路。 - 請求項２において、
前記充放電速度設定手段は、前記電流供給部によって供給される充電電流と前記電流放出部によって放出される放電電流を異ならせることを特徴とする自動利得制御回路。 - 請求項５において、
前記電流供給部および前記電流放出部のそれぞれは、所定の基準電圧がゲートに印加されるトランジスタによって構成されており、
前記充放電速度設定手段は、充電用の前記トランジスタと放電用の前記トランジスタのゲート寸法を異ならせることを特徴とする自動利得制御回路。
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