JPS58129821A - 完全積分フイルタ - Google Patents
完全積分フイルタInfo
- Publication number
- JPS58129821A JPS58129821A JP1089582A JP1089582A JPS58129821A JP S58129821 A JPS58129821 A JP S58129821A JP 1089582 A JP1089582 A JP 1089582A JP 1089582 A JP1089582 A JP 1089582A JP S58129821 A JPS58129821 A JP S58129821A
- Authority
- JP
- Japan
- Prior art keywords
- resistor
- input terminal
- operational amplifier
- resistance
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/04—Frequency selective two-port networks
- H03H11/12—Frequency selective two-port networks using amplifiers with feedback
- H03H11/1291—Current or voltage controlled filters
Landscapes
- Networks Using Active Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は位相同期回路のループフィルタに用いて好適な
完全積分フィルタに関するものである。
完全積分フィルタに関するものである。
位相同期回路は位相比較器の出力信号をループフィルタ
を介して電圧制御見損器に供給することによって構成し
ている。この場合、位相同期時は電圧制御発振器の出力
信号の位相を基準位相に高速で引込む必要があり、この
ためには、ループフィルタに広帯穢のものが要求される
。また、−変位相の引込みか行なわれた後は、電圧制御
発源器に供給する信号に含まれる雑音を低減するため、
ループフィルタは狭帯域のものが要求される。このよう
にループフィルタの特性を両立させる手段として、帯域
幅を可変にすることが行なわれる。
を介して電圧制御見損器に供給することによって構成し
ている。この場合、位相同期時は電圧制御発振器の出力
信号の位相を基準位相に高速で引込む必要があり、この
ためには、ループフィルタに広帯穢のものが要求される
。また、−変位相の引込みか行なわれた後は、電圧制御
発源器に供給する信号に含まれる雑音を低減するため、
ループフィルタは狭帯域のものが要求される。このよう
にループフィルタの特性を両立させる手段として、帯域
幅を可変にすることが行なわれる。
第１図は従来からループフィルタとして用いられている
ラグリード形フィルタである。同図において、入力端子
１に供給され走入力信号は出力端子２から出力されるが
、制御端子３に制御信号が供給されていない時はトラン
ジスタＱがオフであるから、コンデンサＣは抵抗Ｒ２と
Ｒ３の直列体を介して接地されるので、出力端子２に供
給される信号の高域周波数のレベル低下が少なくなるた
めに広帯域となる。
ラグリード形フィルタである。同図において、入力端子
１に供給され走入力信号は出力端子２から出力されるが
、制御端子３に制御信号が供給されていない時はトラン
ジスタＱがオフであるから、コンデンサＣは抵抗Ｒ２と
Ｒ３の直列体を介して接地されるので、出力端子２に供
給される信号の高域周波数のレベル低下が少なくなるた
めに広帯域となる。
これに対して、制御端子３に負の制御信号が供給される
とトランジスタＱがオンとなるので、抵抗Ｒ３は短絡さ
れ、コンデンサＣは抵抗Ｒ２だけを介して接地されるの
で、出力端子２に供給される信号の高域周波数のレベル
低下が多くなるために狭帯−となる。
とトランジスタＱがオンとなるので、抵抗Ｒ３は短絡さ
れ、コンデンサＣは抵抗Ｒ２だけを介して接地されるの
で、出力端子２に供給される信号の高域周波数のレベル
低下が多くなるために狭帯−となる。
図示しない位相比較器からは直流信号が出力され、この
信号がループフィルタを介して電圧制−発撮器に供給さ
れるのでループフィルタから出力される直流成分は大話
い方が好ましい。
信号がループフィルタを介して電圧制−発撮器に供給さ
れるのでループフィルタから出力される直流成分は大話
い方が好ましい。
しかしながら、従来の回路から得られる直流分は供給さ
れ九億以上にはな９得なかつ丸。
れ九億以上にはな９得なかつ丸。
このため、出力側に増幅器を接続する方法も考えられる
が、増幅器は周波数特性が平坦なので、信号対雑音比か
劣化してしまう不都合があった。
が、増幅器は周波数特性が平坦なので、信号対雑音比か
劣化してしまう不都合があった。
した方って、本発明の目的は信号対雑音比を劣化させず
大きな直流分の得られる帯竣を可変で鎗る完全積分フィ
ルタを提供することＫある。
大きな直流分の得られる帯竣を可変で鎗る完全積分フィ
ルタを提供することＫある。
このような目的を達成するために本発明は、演算増幅器
によって完全積分器を構成し、スイッチング素子を用い
て完全積分器の定数金選択するものである。以下、実施
列を用いて本発明の詳細な説明する。
によって完全積分器を構成し、スイッチング素子を用い
て完全積分器の定数金選択するものである。以下、実施
列を用いて本発明の詳細な説明する。
第２図は本発明の一実櫓例を示す回路図である。
同図において、４は演算増幅器であって、その反転入力
端と入力端子１との間には第１の抵抗としての抵抗Ｒ１
が接続され、反転入力端と出力端との間には第２の抵抗
としての抵抗Ｒ２とコンデンサＣとの直列体が接続され
、出力端は出力端子２に接続されて完全積分フィルタを
構成している、そして抵抗Ｒ１と並列に抵抗Ｒ３と接合
形電界効原トランジスタ（以下ＦＩＴと称する）５との
直列体が接続され、抵抗１２と並列に、抵抗Ｒ４とＦＩ
’Ｊ’６との直列体か接続されている。なＴｈＦＥＴ５
，８はそのゲートに供給される制御信号に応じてオンオ
フし、スイッチング素子として動作する。
端と入力端子１との間には第１の抵抗としての抵抗Ｒ１
が接続され、反転入力端と出力端との間には第２の抵抗
としての抵抗Ｒ２とコンデンサＣとの直列体が接続され
、出力端は出力端子２に接続されて完全積分フィルタを
構成している、そして抵抗Ｒ１と並列に抵抗Ｒ３と接合
形電界効原トランジスタ（以下ＦＩＴと称する）５との
直列体が接続され、抵抗１２と並列に、抵抗Ｒ４とＦＩ
’Ｊ’６との直列体か接続されている。なＴｈＦＥＴ５
，８はそのゲートに供給される制御信号に応じてオンオ
フし、スイッチング素子として動作する。
この場合抵抗Ｒ３およびＲ４はＦＩＣＴのドレイン側に
接続され、かつ入力端子１１１１およびコンデンサＣ＠
に接続される。そして１．スイッチング素子の制御端で
あるＦＩＴ ５ 、 ＠のゲートは互いに共通接続され
たうえ、トランジスタＱのコレクタに接続され、トラン
ジスタＱのニオツタは接地され、ペースは制御端子３に
接続されている。また、Ｆランジスタロのコレクタは抵
抗Ｒ６を介して電圧Ｅ３の供給されている演算増幅器４
の非反転入力端に接続されている。
接続され、かつ入力端子１１１１およびコンデンサＣ＠
に接続される。そして１．スイッチング素子の制御端で
あるＦＩＴ ５ 、 ＠のゲートは互いに共通接続され
たうえ、トランジスタＱのコレクタに接続され、トラン
ジスタＱのニオツタは接地され、ペースは制御端子３に
接続されている。また、Ｆランジスタロのコレクタは抵
抗Ｒ６を介して電圧Ｅ３の供給されている演算増幅器４
の非反転入力端に接続されている。
このように構成された本発明に係るフィルタの動作は次
の通）である。制御端子３に制御信号が供給されていな
い時、トランジスタＱはオフとなっているので、抵抗Ｒ
１！に電流は流れず、ＦＩｉ’ｒＳのゲートと演算増幅
器４の非反転入力端の電位は等しくなる。
の通）である。制御端子３に制御信号が供給されていな
い時、トランジスタＱはオフとなっているので、抵抗Ｒ
１！に電流は流れず、ＦＩｉ’ｒＳのゲートと演算増幅
器４の非反転入力端の電位は等しくなる。
演算増幅器４はその性質上、反転入力端と非反転入力端
の電圧が等しいのて、ＦＩＴ５はソース電位とゲート電
位が等しくなジオンとなる。このため抵抗８！とＲ３が
並列となり入力抵抗が減少する。
の電圧が等しいのて、ＦＩＴ５はソース電位とゲート電
位が等しくなジオンとなる。このため抵抗８！とＲ３が
並列となり入力抵抗が減少する。
この時、同様の理由にょｌ、ＦＩＴ８もオンとなシ、抵
抗Ｂ２とＲ４が並列となるので演算増幅器４の帰還抵抗
が小さくなる。Ｃが一定で演算増幅器４の入力抵抗およ
び帰還抵抗か小とな°るためループフィルタの時定数丁
が小さくなシ、その結果高域周波数の利得が増加しルー
ア帯域が広がり周波数引込時間が短鵠される。
抗Ｂ２とＲ４が並列となるので演算増幅器４の帰還抵抗
が小さくなる。Ｃが一定で演算増幅器４の入力抵抗およ
び帰還抵抗か小とな°るためループフィルタの時定数丁
が小さくなシ、その結果高域周波数の利得が増加しルー
ア帯域が広がり周波数引込時間が短鵠される。
制御端子３に正の電圧を供給すれば、トランジスタＱが
オンとなり、抵抗ＲＩＫ電流が流れるので、ＦＩＩＴ５
．６のゲート電位はソース電位よシも低くなり、ＦＥＴ
５．６はオフとなる。このため、演算増幅器４の帰還抵
抗はＲ２だけとなりＦＥＴＥ。
オンとなり、抵抗ＲＩＫ電流が流れるので、ＦＩＩＴ５
．６のゲート電位はソース電位よシも低くなり、ＦＥＴ
５．６はオフとなる。このため、演算増幅器４の帰還抵
抗はＲ２だけとなりＦＥＴＥ。
６がオンの時よりもその抵抗値が上昇するので、上記と
逆の理由によシループ帯域幅方減少し周波数引込時司が
増大する。
逆の理由によシループ帯域幅方減少し周波数引込時司が
増大する。
一方、直流分は全く帰還を権こされていないため、十分
高利得の増幅が行なわれる。なお、ＦＩＣＴ５．６によ
って抵抗ＦＬｌとＲ２の両方の抵抗値を変えているのは
帯域幅を変更することによって演算増Ｉ！器４の閉ルー
プ利得が変わら々いようにするためである。
高利得の増幅が行なわれる。なお、ＦＩＣＴ５．６によ
って抵抗ＦＬｌとＲ２の両方の抵抗値を変えているのは
帯域幅を変更することによって演算増Ｉ！器４の閉ルー
プ利得が変わら々いようにするためである。
第３図は本発明の第２の実権列を示し、第２図と同一部
分は同記号を用いている。同図において７．８はスイッ
チング素子としての二ンハンストメント形ＦＥＴである
。この例ではトランジスタＱがオフの時、ＦＥＴ７．８
のゲートには、抵抗Ｒ６゜Ｒ７によって分圧された演算
増幅器４の非反転入力端の電位よシ高い電位が供給され
ているので、ＦＥＴ７．８はオンとなシ、広帯域になる
。反対にトランジスタＱがオンになった時、ＦＥＴ７．
８のゲート電位が演算増幅器４の非反転入力端の電位と
等しいか、それより低くなるようにＲ５の値を設定すれ
ば、ｖｚｒ ７ ｔ ８はオフとなって狭帯域になる。
分は同記号を用いている。同図において７．８はスイッ
チング素子としての二ンハンストメント形ＦＥＴである
。この例ではトランジスタＱがオフの時、ＦＥＴ７．８
のゲートには、抵抗Ｒ６゜Ｒ７によって分圧された演算
増幅器４の非反転入力端の電位よシ高い電位が供給され
ているので、ＦＥＴ７．８はオンとなシ、広帯域になる
。反対にトランジスタＱがオンになった時、ＦＥＴ７．
８のゲート電位が演算増幅器４の非反転入力端の電位と
等しいか、それより低くなるようにＲ５の値を設定すれ
ば、ｖｚｒ ７ ｔ ８はオフとなって狭帯域になる。
第４図は本坏舗の第３の実権列を示す。同図において抵
抗Ｒ１およびＲ２のそれぞれには抵抗とＦＩＴの直列体
が複数並列に接続されている。そして、ＦＩＣ？５１と
ＦＥＴ［ｉｌのゲートは共通接続されＦランジスタＱｌ
のコレクタと抵抗Ｒ５，１の−１に接続され、トランジ
スタＱｌのエミッタは接電され、ベースは制御端子３１
に接続されている。
抗Ｒ１およびＲ２のそれぞれには抵抗とＦＩＴの直列体
が複数並列に接続されている。そして、ＦＩＣ？５１と
ＦＥＴ［ｉｌのゲートは共通接続されＦランジスタＱｌ
のコレクタと抵抗Ｒ５，１の−１に接続され、トランジ
スタＱｌのエミッタは接電され、ベースは制御端子３１
に接続されている。
また他のＦＥＴ５２〜５ｎおよびＦＥＴ６２〜６ｎも、
ＦＫ丁５１ｓ８１と同一にそれぞれ１□つづつゲートが
共通接続され、これらに対応する゛トランジスタＱ２〜
ＱｎおよびＲ５，２〜Ｒ５，ｎ に共通接続され、トラ
ンジスタＱ２〜Ｑユのベースはそれぞれ制御端子３２〜
３．１に接続されている。
ＦＫ丁５１ｓ８１と同一にそれぞれ１□つづつゲートが
共通接続され、これらに対応する゛トランジスタＱ２〜
ＱｎおよびＲ５，２〜Ｒ５，ｎ に共通接続され、トラ
ンジスタＱ２〜Ｑユのベースはそれぞれ制御端子３２〜
３．１に接続されている。
このように構成された回路の制御端子３１〜３ｎを任意
に選択して制御僅号を供給すれば、フィルタの特性を種
々選択することができる。
に選択して制御僅号を供給すれば、フィルタの特性を種
々選択することができる。
なお、第４図は第２図に示す回路のうち、抵抗とＦＩＴ
の直列体を複数にしたものである方、第３図に示す回路
についても、抵抗とＦＥＴの直列体を複数として同一の
特性を得ることができる。
の直列体を複数にしたものである方、第３図に示す回路
についても、抵抗とＦＥＴの直列体を複数として同一の
特性を得ることができる。
以上説明したように、本発明に係る完、全積分フィルタ
は演算増幅器によって完全積分器を構成し、スイッチン
グ素子を用いて完全積分器の定数を選択してフィルタ特
性を選択するものであるから、フィルタの帯唆週択が行
なえ、大きな直流出力が得られる優れた効果を有する。
は演算増幅器によって完全積分器を構成し、スイッチン
グ素子を用いて完全積分器の定数を選択してフィルタ特
性を選択するものであるから、フィルタの帯唆週択が行
なえ、大きな直流出力が得られる優れた効果を有する。
【図面の簡単な説明】
第１図は従来から用いられているフィルタの一例を示す
回路図、第２図は本発明の一実権列を示す回路図、第３
図および第４図は本発明の他の実権例を示す回路図であ
る１、 １・・・・入力端子、２・・・−出力端子、３俸・―・
制御端子、４＠・・・演算増幅器、５〜８・・・・電界
効果トランジスタ（ＦＥＴ）、Ｒ１へＲ７・・・・抵抗
、Ｃ・・・−コンデンサ、Ｑ・・・・トランジスタ。 特許出願人 日立電子株式会社 代理人 山川政樹（ほか１名）
回路図、第２図は本発明の一実権列を示す回路図、第３
図および第４図は本発明の他の実権例を示す回路図であ
る１、 １・・・・入力端子、２・・・−出力端子、３俸・―・
制御端子、４＠・・・演算増幅器、５〜８・・・・電界
効果トランジスタ（ＦＥＴ）、Ｒ１へＲ７・・・・抵抗
、Ｃ・・・−コンデンサ、Ｑ・・・・トランジスタ。 特許出願人 日立電子株式会社 代理人 山川政樹（ほか１名）
Claims (2)
- （１）演算増幅器の反転入力端に＠１の抵抗と第２の抵
抗の一端を接続し、第１の抵抗の他端は入力端子に接続
し、第２の抵抗の他端はコンデンサを介して前記演算増
幅器の出力端に接続した完全積分フィルタにおいて、前
記第１の抵抗と並列に、抵抗とスイッチング素子の直列
体を接続し、前記第２の抵抗と並列に抵抗とスイッチン
グ素子の直列体を接続して構成し、前記スイッチング素
子は制御信号の有無に応じて同時にオン・オフすること
を特徴とする完全積分フィルタ。 - （２）演算増幅器の反転入力端に第１の抵抗と第２の抵
抗の一端を接続し、第１の抵抗の他端は入力端子に接続
し、第２の抵抗の他端はコンデンサを介して前記演算増
幅器の出力端に接続した完全積分フィルタにおいて、前
記第１の抵抗と並列に抵抗とスイッチング素子の直列体
を複数接続し、前記第２の抵抗と並列に抵抗とスイッチ
ング素子の直列体を複数接続して構成し、前記スイッチ
ング素子は前記第１の抵抗に接続されたものの１つと前
記第２の抵抗に接続されたものの１つのうち制御信号が
供給されるものだけが、その制御信号の有無によって同
時にオン・オフすることを特徴とする完全積分フィルタ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1089582A JPS58129821A (ja) | 1982-01-28 | 1982-01-28 | 完全積分フイルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1089582A JPS58129821A (ja) | 1982-01-28 | 1982-01-28 | 完全積分フイルタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58129821A true JPS58129821A (ja) | 1983-08-03 |
Family
ID=11763036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1089582A Pending JPS58129821A (ja) | 1982-01-28 | 1982-01-28 | 完全積分フイルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58129821A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61224510A (ja) * | 1985-03-28 | 1986-10-06 | Matsushita Electric Ind Co Ltd | 周波数選択回路 |
| JPH04339407A (ja) * | 1991-05-16 | 1992-11-26 | Nippon Precision Circuits Kk | アクティブフィルタ |
| JP2007281604A (ja) * | 2006-04-03 | 2007-10-25 | Toshiba Corp | フィルタの調整回路 |
| US8604956B2 (en) | 2008-09-30 | 2013-12-10 | Panasonic Corporation | Resonator and oversampling A/D converter |
-
1982
- 1982-01-28 JP JP1089582A patent/JPS58129821A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61224510A (ja) * | 1985-03-28 | 1986-10-06 | Matsushita Electric Ind Co Ltd | 周波数選択回路 |
| JPH04339407A (ja) * | 1991-05-16 | 1992-11-26 | Nippon Precision Circuits Kk | アクティブフィルタ |
| JP2007281604A (ja) * | 2006-04-03 | 2007-10-25 | Toshiba Corp | フィルタの調整回路 |
| US8604956B2 (en) | 2008-09-30 | 2013-12-10 | Panasonic Corporation | Resonator and oversampling A/D converter |
| US8981978B2 (en) | 2008-09-30 | 2015-03-17 | Panasonic Intellectual Property Management Co., Ltd. | Resonator and oversampling A/D converter |
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