WO2003043187A1 - Circuit de commande de gain automatique - Google Patents

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capacitor
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PCT/JP2002/011759
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French (fr)
Inventor
Hiroshi Miyagi
Original Assignee
Niigata Seimitsu Co., Ltd.
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Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G1/00—Details of arrangements for controlling amplification

Definitions

  • the present invention relates to an automatic gain control circuit that controls a gain of an amplifier included in a receiver or the like.
  • an AGC automatic gain control circuit
  • an AGC circuit is connected to an intermediate frequency amplification circuit included in an AM receiver, and the gain of the intermediate frequency amplification circuit is controlled according to the AM detection output.
  • the gain of the intermediate-frequency amplifier is set to a large value in the weak electric field region and, conversely, to a small value in the strong electric field region, so that almost constant audio output is always obtained.
  • the present invention has been made in view of the above circumstances, and an object of the present invention is to provide an automatic gain control circuit that can be integrally formed on a semiconductor substrate.
  • the automatic gain control circuit according to the present invention is connected to an amplifier whose gain can be adjusted by a control signal, and includes a time constant circuit for smoothing the output voltage of the amplifier with a predetermined time constant, and an output voltage of the time constant circuit. And a control signal generation circuit for generating a control signal based on the control signal.
  • the time constant circuit consists of a capacitor, the terminal voltage of this capacitor, and the input voltage. And a charging circuit that intermittently charges the capacitor when the input voltage is higher than the terminal voltage, and a voltage comparator that compares the input voltage when the terminal voltage is relatively lower than the input voltage.
  • a charging circuit includes a current supply unit that supplies a predetermined charging current to the capacitor, and a first timing control unit that controls the timing of an intermittent supply operation of the charging current by the current supply unit.
  • a discharge circuit including a current emission unit that emits a predetermined discharge current from the capacitor and a second timing control unit that controls the timing of an intermittent emission operation of the discharge current by the current emission unit. Desirable.
  • the charge / discharge speed setting means described above makes the intermittent supply time of the charging current and the intermittent discharge time of the discharging current controlled by the first and second timing controllers different.
  • the attack time and the release time of the automatic gain control circuit can be easily made different by making the charge / discharge operation time itself different.
  • the above-described charge / discharge speed setting means includes: It is desirable to make the duty ratio of the charging pulse signal different from the duty ratio of the discharging pulse signal. As a result, Control for making the charging time different from the discharging time becomes easy.
  • the above-mentioned charge / discharge speed setting means makes the charge current supplied by the current supply unit different from the discharge current discharged by the current discharge unit.
  • the attack time and the release time of the automatic gain control circuit can be easily made different.
  • the above-described charge / discharge speed setting unit includes a charging transistor and a discharging transistor. It is desirable to make the gate dimensions of the transistor different. This facilitates control for making the charge current value different from the discharge current value.
  • FIG. 1 is a diagram illustrating a configuration of an AM receiver including an AGC circuit according to an embodiment.
  • FIG. 2 is a diagram illustrating a configuration of an intermediate frequency amplifier circuit.
  • FIG. 3 is a circuit diagram showing a detailed configuration of each stage of the amplifier included in the intermediate frequency amplifier circuit.
  • FIG. 4 is a circuit diagram showing a detailed configuration of the AGC circuit.
  • Figure 5 is a diagram showing the principle block of the time constant circuit
  • FIG. 6 is a circuit diagram showing a specific configuration of the time constant circuit
  • FIG. 7 is a circuit diagram showing a modification of the time constant circuit
  • FIG. 8 is a diagram showing the gate dimensions of a MOS FET. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 is a diagram illustrating a configuration of an AM receiver including an AGC circuit according to an embodiment.
  • the AM receiver of this embodiment includes a high-frequency amplifier circuit 11, a mixing circuit 12, a local oscillator 13, an intermediate frequency filter 14, an intermediate frequency amplifier circuit 15, an AM detector circuit 16, an AGC It is configured to include a circuit 17.
  • the AM modulated wave signal received by antenna 10 is amplified by high-frequency amplifier circuit 11, local oscillator 1
  • the local oscillator signal output from 3 is mixed to convert a high-frequency signal into an intermediate frequency signal.
  • the intermediate frequency filter 14 is provided before the intermediate frequency amplifying circuit 15 and extracts a frequency component included in the occupied frequency bandwidth of the modulated wave signal from the input intermediate frequency signal.
  • the intermediate frequency amplification circuit 15 amplifies the intermediate frequency signal.
  • the AM detection circuit 16 performs an AM detection process on the intermediate frequency signal amplified by the intermediate frequency amplification circuit 15 and outputs an audio signal.
  • the AGC circuit 17 controls the gain of the intermediate frequency amplification circuit 15 so that the average level of the output signal (audio signal) of the AM detection circuit 16 becomes almost constant.
  • FIG. 2 is a diagram showing a configuration of the intermediate frequency amplification circuit 15.
  • the intermediate frequency amplifier circuit 15 of the present embodiment includes a plurality of (eg, four) cascade-connected amplifiers 251 to 254.
  • Each of the amplifiers 251 to 254 has a predetermined gain, and the entire intermediate frequency amplifier circuit 15 has a gain obtained by multiplying the gain of each of the amplifiers 251 to 254.
  • the gain of each of the amplifiers 251 to 254 is set by the AGC circuit 17.
  • FIG. 3 is a circuit diagram showing a detailed configuration of each stage of the amplifier included in the intermediate frequency amplification circuit 15.
  • Each of the amplifiers 251 to 254 has the same configuration, and the amplifier 251 will be described in detail below.
  • the amplifier 251 of the present embodiment includes FETs 201 and 202 for generating a constant current, a current source 203, and two FETs 204 and 205 for differentially amplifying an input signal.
  • FETs 206, 207, 208, and 209 that change the gain of the differential output of the two FETs 204 and 205 according to the control signals V + and V-, and two capacitors 2 10 that remove the DC component from the input signal 2 1, and two load resistors 2 1 2 and 2 1 3.
  • Input signals (IN +, IN-) from the preceding circuit (intermediate frequency filter 14) are input to FETs 204 and 205, and control signals (V + and V-) from the AGC circuit 17 are connected to FET 206.
  • ⁇ 209 has been entered.
  • the FETs 201, 202, 206 to 209 included in this configuration all use the zero-channel type.
  • the resistors 220 and 221 connected to one end of each of the capacitors 210 and 211 are connected to these capacitors 210 and 211 respectively. It mainly constitutes a high-pass filter, and removes low-frequency components containing flicker noise (lZf noise) from the input signal.
  • Capacitors 222 and 223 connected in parallel with resistors 212 and 213 form a low-pass filter together with resistors 212 and 213, respectively. Eliminate band components.
  • FIG. 4 is a circuit diagram showing a detailed configuration of the AGC circuit 17.
  • the AGC circuit 17 of the present embodiment includes a time constant circuit 100 for smoothing an input signal with a predetermined time constant, a power supply 300 for generating a predetermined power supply voltage Vr, and a power supply voltage Vr.
  • the amplifier 301 that amplifies the output voltage of the time constant circuit 100 with r as the operating voltage, the two FETs 302 and 303 that generate a constant current, the current source 304, the power supply voltage Vr generated by the power supply 300, and the amplifier 30 1 is configured to include two FETs 305 and 306 and two resistors 307 and 308 that differentially amplify the output voltage.
  • the response time when the output voltage decreases is set differently from the response time when the output voltage increases (time constant). Have been. For example, the response time when the voltage rises is set to 50 ms e, and the response time when the voltage decreases is set to 300 to 500 ms e.
  • the amplifier 301 amplifies the smoothed output of the time constant circuit 100, and the output voltage changes in a range from 0V to the power supply voltage Vr.
  • the time constant circuit 10 Since the output voltage of 0 becomes higher, the output voltage of the amplifier 301 becomes a value close to the power supply voltage Vr. Therefore, focusing on the two FETs 305 and 306 that perform differential operation, the power supply voltage Vr is applied to the gate of one FET 305, and the power supply voltage Vr or a voltage close to this is applied to the gate of the other FET 306. As a result, two control signals (V + and V-) having almost the same voltage level are output from each drain.
  • FIG. 5 is a diagram showing a principle block of the time constant circuit 100.
  • the time constant circuit 100 of the present embodiment includes a capacitor 110, a voltage comparator 112, a charging circuit 114, a discharging circuit 116, and a charging / discharging speed setting unit 118.
  • the voltage comparator 112 compares the terminal voltage of the capacitor 110 with the input voltage, and enables the operation of the charging circuit 114 or the discharging circuit 116 according to the comparison result.
  • the charging circuit 114 charges the capacitor 110 by intermittently supplying a charging current.
  • the charging circuit 114 includes a constant current circuit and a switch, and when the switch is turned on, a charging current is supplied from the constant current circuit to the capacitor 110.
  • the discharge circuit 116 discharges the capacitor 110 by intermittently supplying a discharge current.
  • the discharge circuit 116 includes a constant current circuit and a switch, and a constant current is discharged from the capacitor 110 when the switch is turned on.
  • the charging / discharging speed setting section 118 sets the charging speed of the capacitor 110 by the charging circuit 114 and the discharging speed of the capacitor 110 by the discharging circuit 116 differently.
  • the charge / discharge speed setting section 118 corresponds to the charge / discharge speed setting means, and the specific contents will be described later.
  • the time constant circuit 100 of the present embodiment performs the intermittent charge / discharge operation for the capacitor 110. For this reason, even when the capacitance of the capacitor 110 is set to a small value, the voltage between both ends changes gently, and a circuit having a large time constant, that is, a capacitor having a large capacitance or a resistor having a large resistance value It is possible to obtain the same charge / discharge characteristics as when using.
  • the charging circuit 114 The discharge circuit 116 controls the supply of a predetermined current to the capacitor 110 or the discharge of the current from the capacitor 110.However, these supply and discharge operations are performed intermittently. It can be set to a somewhat large value suitable for IC implementation. Therefore, it becomes possible to form the entire AGC circuit 17 including the time constant circuit 100 on a semiconductor substrate and to make it into an IC. In addition, since external components such as capacitors are not required, the entire AGC circuit 17 can be significantly reduced in size.
  • the time constant circuit 100 of the present embodiment is set by the charge / discharge speed setting unit 118 so that the charge speed and the discharge speed for the capacitor 110 are different. Therefore, it is possible to make the attack time and the release time of the AGC circuit 17 different.
  • FIG. 6 is a circuit diagram showing a specific configuration of the time constant circuit 100.
  • the time constant circuit 100 is composed of a capacitor 110, a constant current circuit 140, FETs 142, 144, 150, 154, 156, switches 146, 152, a voltage comparator 160, and It is configured to include circuits 162 and 164 and a frequency divider 170.
  • a current mirror circuit is formed by the two FETs 142 and 144, and the same charging current as the constant current output from the constant current circuit 140 is generated. Further, the generation timing of the charging current is determined by the switch 146.
  • the switch 146 is composed of a circuit 1 for an inverter, an analog switch 2 and an FET 3.
  • Analog switch 2 is configured by connecting the source and drain of p-channel FET and n-channel FET in parallel.
  • the output signal of the AND circuit 162 is directly input to the gate of the n-channel FET, and a signal obtained by inverting the logic of the output signal by the inverter circuit 1 is input to the gate of the P-channel FET. Therefore, the analog switch 2 is turned on when the output signal of the AND circuit 162 is at a high level, and turned off when the output signal of the AND circuit 162 is at a low level.
  • the FET 3 is for reliably stopping the current supply operation by the FET 144 by connecting the gate and the drain of the FET 144 with a low resistance when the analog switch 2 is in the off state.
  • the switch 146 When the switch 146 is turned on, the gate of one FET 142 to which the constant current circuit 140 is connected and the gate of the other FET 144 are connected. Therefore, the same current as the constant current generated by the constant current circuit 140 connected to one FET 142 flows between the source and the drain of the other FET 144. This current is supplied to the capacitor 110 as a charging current. Conversely, when the switch 146 is turned off, the supply of the charging current is stopped because the gate of the FET 144 is connected to the drain.
  • the above-described constant current circuit 140 and the two FETs 142 and 144 correspond to a current supply unit.
  • the switch 146 and the AND circuit 162 correspond to a first timing control unit.
  • a current mirror circuit for setting the discharge current of the capacitor 110 is configured by combining the FET 142 with the FET 142 and the constant current circuit 140 described above, and the operation state is determined by the switch 152.
  • Switch 1 52 has the same configuration as switch 146.
  • the on / off state of the switch 152 is controlled in accordance with the logic of the output signal of the AND circuit 164.
  • the switch 152 is turned on when the output signal is at a high level, and is turned off when the output signal is at a low level.
  • the gates of the two FETs 154 and 156 are connected to each other so that when the above-described discharge current flows through the FET 154, the same current flows between the source and drain of the other FET 156. I'm sorry.
  • the drain of this FET 156 is connected to the high-potential terminal of the capacitor 110, and the current flowing through the FET 156 is generated by discharging the charge stored in the capacitor 110. .
  • the above-described constant current circuit 140 and the four FETs 142, 150, 154, and 156 correspond to the current emission unit.
  • Switch 1 52, AND circuit 164 Corresponding to the signaling controller.
  • the voltage comparator 160 compares the terminal voltage of the capacitor 110 applied to the plus terminal with the input voltage of the time constant circuit 100 applied to the minus terminal.
  • This voltage comparator 160 has a non-inverting output terminal and an inverting output terminal, and the terminal voltage of the capacitor 110 applied to the plus terminal is higher than the input voltage applied to the minus terminal. In this case, a high-level signal is output from the non-inverted output terminal, and a single-level signal is output from the inverted output terminal. Conversely, if the terminal voltage of the capacitor 110 applied to the plus terminal is smaller than the input voltage applied to the minus terminal, a low-level signal is output from the non-inverting output terminal, and the inverted output terminal Outputs a high-level signal.
  • the AND circuit 162 has a predetermined pulse signal input to one input terminal and a non-inverting output terminal of the voltage comparator 160 connected to the other input terminal. Therefore, when the terminal voltage of the capacitor 110 is higher than the input voltage of the time constant circuit 100, a predetermined pulse signal is output from the AND circuit 162.
  • a predetermined pulse signal output from the frequency divider 170 is input to one input terminal, and the inverted output terminal of the voltage comparator 160 is connected to the other input terminal. Have been. Therefore, when the terminal voltage of the capacitor 110 is smaller than the input voltage of the time constant circuit 100, a predetermined pulse signal is output from the AND circuit 164.
  • the above-mentioned frequency divider 170 corresponds to the charging / discharging speed setting means.
  • the divider 1700 divides the pulse signal input to one input terminal of the AND circuit 162 by a predetermined dividing ratio and outputs the result. As described above, the frequency-divided pulse signal is input to one input terminal of the AND circuit 164.
  • the time constant circuit 100 has such a configuration, and its operation will be described next. If the capacitor 110 is not charged when the operation of the time constant circuit 100 starts, or if the input voltage of the time constant circuit 100 (output voltage of the AM detection circuit 16) is increasing, The terminal voltage of the capacitor 110 is lower than the input voltage of the time constant circuit 100. At this time, a pulse signal is output from the AND circuit 162 and no pulse signal is output from the AND circuit 164. Therefore, only the switch 146 is turned on intermittently, and at the timing when the switch is turned on, the predetermined charging power is turned on. The current is supplied to the condenser 110. This charging operation is continued until the terminal voltage of the capacitor 110 becomes relatively higher than the input voltage of the time constant circuit 100.
  • this charging operation causes the terminal voltage of the capacitor 110 to exceed the input voltage of the time constant circuit 100, or if this input voltage tends to decrease, this input voltage is lower than the terminal voltage of the capacitor 110.
  • a pulse signal is output from the AND circuit 164, and no pulse signal is output from the AND circuit 162. Accordingly, only the switch 152 is intermittently turned on, and a predetermined discharge current is discharged from the capacitor 110 at the timing when the switch is turned on. This discharging operation is continued until the terminal voltage of the capacitor 110 becomes relatively lower than the input voltage of the time constant circuit 100.
  • the duty ratio of the pulse signal output from the AND circuit 162 is greater than that of the pulse signal output from the AND circuit 164. Since the duty ratio is larger than the duty ratio, the charge rate per unit time is faster than the discharge rate in the case where pulse signals are output for the same time from each of the two AND circuits 162 and 164. For this reason, the attack time of the AGC circuit 17 is shorter than the release time.
  • the frequency divider 170 is used to output pulse signals having different duty ratios from the two AND circuits 162 and 164, but pulse signals having different duty ratios are separately generated. Then, the signals may be input to the two AND circuits 162 and 164, respectively.
  • FIG. 7 is a circuit diagram showing a modification of the time constant circuit.
  • the time constant circuit 10 OA shown in FIG. 7 differs from the time constant circuit 100 shown in FIG. 6 in that the frequency divider 170 is eliminated and the gate dimensions of the two FETs 144 and 150 are changed. The difference is that two FETs 144 A and 150 A have been changed.
  • FIG. 8 is a diagram showing the gate dimensions of a MOS FET (FET).
  • the gate width W of the FET 144A is set to a large value and the gate length L is set to a small value in order to increase the charging current and shorten the attack time.
  • the gate width W of FET 150 A is set to a small value, and the gate length L is set to a large value.
  • the attack time and the release time of the AGC circuit 17 can be easily changed by changing the gate dimensions of the FETs 144A and 150A.
  • the FETs 144A and 15OA form a part of the charging circuit 114 and the discharging circuit 116, and have a function as a charge / discharge speed setting means.
  • the present invention is not limited to the above embodiment, and various modifications can be made within the scope of the present invention.
  • the AGC circuit 17 for controlling the gain of the intermediate frequency amplification circuit 15 included in the AM receiver has been described.
  • the intermediate frequency amplification circuit included in the FM receiver or the like or various other The present invention can be applied to an AGC circuit that controls the gain of the amplifier circuit.
  • the capacitor is intermittently charged and discharged, even when the capacitance of the capacitor is reduced, the terminal voltage gradually changes, and the equivalently large terminal voltage is obtained.
  • Time constant can be set. Therefore, even when a capacitor having a small capacitance is used, a large time constant can be set in the time constant circuit in the automatic gain control circuit, and the entire automatic gain control circuit can be integrally formed on a semiconductor substrate. Becomes possible.
  • the charge / discharge speed setting means the charge speed and the discharge speed of the capacitor in the time constant circuit can be made different, so that an automatic gain control circuit having different attack time and release time can be easily realized. It becomes possible.

Landscapes

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Description

明 細 書 自動利得制御回路 技術分野
本発明は、 受信機等に含まれる増幅器の利得を制御する自動利得制御回路に関 する。 背景技術
AM受信機や F M受信機等においては、 受信電界強度に応じた出力音声レベル の変動を防止するために A G C (自動利得制御） 回路が用いられている。 例えば、 AM受信機に含まれる中間周波増幅回路に A G C回路が接続されており、 A M検 波出力に応じて中間周波増幅回路の利得が制御されている。 これにより、 中間周 波増幅回路の利得が、 弱電界地域では大きな値に、 反対に強電界地域では小さな 値に設定され、 常にほぼ一定の音声出力が得られるようになつている。
ところで、 上述した従来の A G C回路では、 音声信号を平滑して直流レベルを 検出する必要があり、 大きな時定数のローパスフィルタが用いられる。 すなわち、 口一パスフィル夕を構成するコンデンサあるいは抵抗の素子定数を大きな値に設 定する必要があり、 これらの素子による占有面積の増大を考慮すると、 他の回路 とともに A G C回路全体を半導体基板上に一体形成することができないという問 題があった。 発明の開示
本発明は、 このような点に鑑みて創作されたものであり、 その目的は、 半導体 基板上に一体形成することができる自動利得制御回路を提供することにある。 本発明の自動利得制御回路は、 制御信号によって利得が調整可能な増幅器に接 続されており、 増幅器の出力電圧を所定の時定数で平滑する時定数回路と、 時定 数回路の出力電圧に基づいて制御信号を生成する制御信号生成回路とを有してい る。 また、 時定数回路は、 コンデンサと、 このコンデンサの端子電圧と入力電圧 とを比較する電圧比較器と、 端子電圧よりも入力電圧の方が相対的に高い場合に コンデンサを間欠的に充電する充電回路と、 端子電圧の方が入力電圧よりも相対 的に低い場合にコンデンサから間欠的に放電電流を放出する放電回路と、 充電回 路による充電速度と放電回路による放電速度を異ならせる充放電速度設定手段と を備えている。 コンデンサに対して間欠的な充放電が行われるため、 コンデンサ の静電容量を小さくした場合であっても緩やかに端子電圧が変化し、 等価的に大 きな時定数を設定することができる。 したがって、 小さな静電容量のコンデンサ を用いた場合であっても自動利得制御回路内の時定数回路に大きな時定数を設定 することができ、 自動利得制御回路全体を半導体基板上に一体形成することが可 能となる。 また、 充放電速度設定手段を設けることにより、 時定数回路内のコン デンサに対する充電速度と放電速度を異ならせることができるため、 容易にァタ ック時間とリリース時間が異なる自動利得制御回路を実現することが可能になる。 また、 コンデンサに所定の充電電流を供給する電流供給部と、 電流供給部によ る充電電流の間欠的な供給動作のタイミングを制御する第 1のタイミング制御部 とを含んで充電回路を構成するとともに、 コンデンサから所定の放電電流を放出 する電流放出部と、 電流放出部による放電電流の間欠的な放出動作のタイミング を制御する第 2のタイミング制御部とを含んで放電回路を構成することが望まし い。 電流供給部による充電電流の供給動作のタイミングと電流放出部による放電 電流の放出動作の夕イミングを制御することにより、 コンデンサの間欠的な放電 動作を容易に制御することができる。
また、 上述した充放電速度設定手段は、 第 1および第 2のタイミング制御部に よって制御される充電電流の間欠的な供給時間と放電電流の間欠的な放出時間を 異ならせることが望ましい。 充放電動作が行われる時間そのものを異ならせるこ とにより、 容易に自動利得制御回路のアタック時間とリリース時間を異ならせる ことができる。
また、 第 1および第 2のタイミング制御部のそれぞれが、 所定のデューティ比 を有するパルス信号に基づいてタイミングの制御を行うスィツチを有している場 合に、 上述した充放電速度設定手段は、 充電用のパルス信号のデューティ比と放 電用のパルス信号のデューティ比を異ならせることが望ましい。 これにより、 充 電時間と放電時間とを異ならせる制御が容易となる。
また、 上述した充放電速度設定手段は、 電流供給部によって供給される充電電 流と電流放出部によって放出される放電電流を異ならせることが望ましい。 充電 電流値と放電電流値とを異ならせることにより、 容易に自動利得制御回路のァタ ック時間とリリース時間を異ならせることができる。
また、 電流供給部および電流放出部のそれぞれが、 所定の基準電圧がゲートに 印加されるトランジスタによって構成されている場合に、 上述した充放電速度設 定手段は、 充電用のトランジスタと放電用のトランジスタのゲート寸法を異なら せることが望ましい。 これにより、 充電電流値と放電電流値とを異ならせる制御 が容易となる。 図面の簡単な説明
図 1は、 一実施形態の AGC回路が含まれる AM受信機の構成を示す図、 図 2は、 中間周波増幅回路の構成を示す図、
図 3は、 中間周波増幅回路に含まれる各段の増幅器の詳細構成を示す回路図、 図 4は、 AGC回路の詳細構成を示す回路図、
図 5は、 時定数回路の原理ブロックを示す図、
図 6は、 時定数回路の具体的な構成を示す回路図、
図 7は、 時定数回路の変形例を示す回路図、
図 8は、 MOS型の F ETのゲート寸法を示す図である。 発明を実施するための最良の形態
以下、 本発明を適用した一実施形態の AGC回路について、 図面を参照しなが ら説明する。
図 1は、 一実施形態の AGC回路が含まれる AM受信機の構成を示す図である。 図 1に示すように、 本実施形態の AM受信機は、 高周波増幅回路 1 1、 混合回路 12、 局部発振器 13、 中間周波フィル夕 14、 中間周波増幅回路 1 5、 AM検 波回路 16、 AGC回路 17を含んで構成されている。 アンテナ 10によって受 信した AM変調波信号を高周波増幅回路 1 1によって増幅した後、 局部発振器 1 3から出力される局部発振信号を混合することにより高周波信号から中間周波信 号への変換を行う。
中間周波フィルタ 14は、 中間周波増幅回路 1 5の前段に設けられており、 入 力される中間周波信号から変調波信号の占有周波数帯域幅に含まれる周波数成分 を抽出する。 中間周波増幅回路 1 5は、 中間周波信号を増幅する。 AM検波回路 16は、 中間周波増幅回路 1 5によって増幅された後の中間周波信号に対して A M検波処理を行って音声信号を出力する。 AGC回路 17は、 AM検波回路 16 の出力信号 （音声信号） の平均レベルがほぼ一定になるように中間周波増幅回路 15の利得を制御する。
図 2は、 中間周波増幅回路 1 5の構成を示す図である。 図 2に示すように、 本 実施形態の中間周波増幅回路 1 5は、 複数段 （例えば 4段） の縦続接続された増 幅器 25 1〜254を備えている。 増幅器 25 1〜254のそれぞれは所定の利 得を有しており、 中間周波増幅回路 15全体では各増幅器 25 1〜254の利得 を掛け合わせた利得を有する。 また、 これらの各増幅器 25 1〜254の利得は、 AGC回路 1 7によって設定される。
図 3は、 中間周波増幅回路 1 5に含まれる各段の増幅器の詳細構成を示す回路 図である。 増幅器 251〜2 54のそれぞれは同じ構成を有しており、 以下では 増幅器 25 1について詳細に説明する。
図 3に示すように、 本実施形態の増幅器 25 1は、 定電流を生成する FET 2 0 1、 202、 電流源 203と、 入力信号を差動増幅する 2つの FET 204、 20 5と、 これら 2つの FET204、 205の差動出力の利得を制御信号 V+ 、 V - に応じて可変する 4つの FET 206、 207、 208、 209と、 入力信 号から直流成分を除去する 2つのコンデンサ 2 10、 2 1 1と、 2つの負荷抵抗 2 1 2、 2 1 3とを含んで構成されている。 前段の回路 （中間周波フィルタ 1 4) からの入力信号 （ I N+ 、 I N- ) が F ET 204、 205に入力され、 A GC回路 1 7からの制御信号 （V+ 、 V- ) が FET 206〜209に入力され ている。 この構成に含まれる FET 20 1、 202、 206〜209は全て0チ ャネル型が用いられている。 なお、 コンデンサ 21 0, 2 1 1のそれぞれの一方 端に接続された抵抗 220、 22 1は、 これらのコンデンサ 2 10、 2 1 1とと もにハイパスフィル夕を構成しており、 入力信号からフリッカーノイズ （lZ f ノイズ） が含まれる低域成分を除去する。 また、 抵抗 2 12、 2 1 3のそれぞれ に並列に接続されたコンデンサ 222、 223は、 これらの抵抗 2 12、 2 1 3 とともにローパスフィルタを構成しており、 出力信号から熱雑音が含まれる高域 成分を除去する。
図 4は、 AGC回路 1 7の詳細構成を示す回路図である。 図 4に示すように、 本実施形態の AGC回路 17は、 入力信号を所定の時定数で平滑する時定数回路 1 00と、 所定の電源電圧 V rを発生する電源 300と、 この電源電圧 V rを動 作電圧として時定数回路 100の出力電圧を増幅する増幅器 30 1と、 定電流を 生成する 2つの FET 302、 303、 電流源 304と、 電源 300で発生した 電源電圧 V rおよび増幅器 30 1の出力電圧を差動増幅する 2つの FET 305、 306および 2つの抵抗 307、 308とを含んで構成されている。
時定数回路 100では、 AM検波回路 16の出力信号を平滑するために、 出力 電圧が上昇する場合の応答時間 （時定数） と反対に出力電圧が減少する場合の応 答時間が異なる値に設定されている。 例えば、 電圧上昇時の応答時間が 50ms e cに、 電圧減少時の応答時間が 300〜500ms e cに設定されている。 増 幅器 30 1は、 時定数回路 100の平滑出力を増幅しており、 出力電圧が 0Vか ら電源電圧 V rまでの範囲で変化する。
すなわち、 AM検波回路 16の出力信号の電圧レベルが小さい場合には、 時定 数回路 1 00の出力電圧が低くなるため、 増幅器 301の出力電圧が 0 Vに近い 小さな値となる。 したがって、 差動動作を行う 2つの FET 305、 306に着 目すると、 一方の F ET 305のゲートに電源電圧 V rが、 他方の FET 306 のゲートに 0 Vに近い低い電圧が印加され、 それぞれのドレインからは大きな電 位差を有する 2つの制御信号 （V+ 、 V- ) が出力される。 この制御信号が上述 した増幅器 25 1に入力されると、 2つの FET 206、 207あるいは 2つの F ET 208 209によって差動動作が行われるため、 増幅器 251全体の利 得が高くなり、 大きな電位差を有する差動出力信号 （OUT+ 、 OUT- ) が増 幅器 25 1から出力される。
また、 AM検波回路の出力電圧の電圧レベルが大きくなると、 時定数回路 10 0の出力電圧が高くなるため、 増幅器 30 1の出力電圧が電源電圧 V rに近い値 となる。 したがって、 差動動作を行う 2つの FET 305、 306に着目すると、 一方の F E T 305のゲートに電源電圧 V rが、 他方の F E T 306のゲ一トに 電源電圧 V rあるいはこれに近い電圧が印加され、 それぞれのドレインからはほ とんど同じ電圧レベルの 2つの制御信号 （V+ 、 V- ) が出力される。 この制御 信号が上述した増幅器 25 1に入力されると、 2つの FET206、 207ある いは 2つの FET 208、 209によってほとんど差動動作が行われなくなるた め、 増幅器 25 1全体の利得が低くなり、 小さな電位差を有する差動出力信号 (OUT+ 、 OUT- ) が増幅器 25 1から出力される。
図 5は、 時定数回路 100の原理ブロックを示す図である。 図 5に示すように、 本実施形態の時定数回路 100は、 コンデンサ 1 10、 電圧比較器 1 12、 充電 回路 1 14、 放電回路 1 1 6、 充放電速度設定部 1 18を備えている。 電圧比較 器 1 1 2は、 コンデンサ 1 10の端子電圧と入力電圧とを比較し、 この比較結果 に応じて充電回路 1 14あるいは放電回路 1 16の動作を有効にする。 充電回路 1 14は、 間欠的に充電電流を供給することによりコンデンサ 1 10を充電する。 例えば、 この充電回路 1 14は、 定電流回路とスィッチとを含んで構成されてお り、 スィッチがオン状態になったときに定電流回路からコンデンサ 1 10に対し て充電電流が供給される。 また、 放電回路 1 16は、 間欠的に放電電流を流すこ とによりコンデンサ 1 10を放電する。 例えば、 この放電回路 1 16は、 定電流 回路とスィツチとを含んで構成されており、 スィツチがオン状態になったときに コンデンサ 1 10から一定の電流が放出される。 充放電速度設定部 1 18は、 充 電回路 1 14によるコンデンサ 1 10の充電速度と放電回路 1 1 6によるコンデ ンサ 1 10の放電速度とを異ならせる設定を行う。 この充放電速度設定部 1 18 が充放電速度設定手段に対応しており、 具体的な内容については後述する。
このように、 本実施形態の時定数回路 100は、 コンデンサ 1 10に対して間 欠的な充放電動作を行っている。 このため、 コンデンサ 1 10の静電容量を小さ く設定した場合でも、 緩やかにその両端電圧が変化し、 大きな時定数を有する回 路、 すなわち大きな静電容量を有するコンデンサや大きな抵抗値を有する抵抗を 使用した場合と同等の充放電特性を得ることができる。 また、 充電回路 1 14や 放電回路 1 16では、 所定の電流をコンデンサ 1 10に供給、 あるいはコンデン サ 1 10から放出する制御を行うが、 これらの供給、 放出動作は間欠的に行われ るため、 その際の電流値を I C化に適したある程度大きな値に設定することがで きる。 したがって、 時定数回路 1 00を含む AGC回路 1 7全体を半導体基板上 に形成して I C化することが可能になる。 また、 コンデンサ等の外付け部品が不 要になるため、 AGC回路 17全体を大幅に小型化することができる。
また、 本実施形態の時定数回路 100は、 充放電速度設定部 1 18によってコ ンデンサ 1 10に対する充電速度と放電速度が異なるように設定されている。 こ のため、 AGC回路 1 7のアタック時間とリリース時間を異ならせることが可能 になる。
図 6は、 時定数回路 100の具体的な構成を示す回路図である。 図 6に示すよ うに、 時定数回路 100は、 コンデンサ 1 10、 定電流回路 140、 FET 14 2、 144、 1 50、 1 54、 1 56、 スィッチ 146、 1 52、 電圧比較器 1 60、 アンド回路 1 62、 164、 分周器 1 70を含んで構成されている。
2つの FET 142、 144によってカレントミラー回路が構成されており、 定電流回路 140から出力される定電流と同じ充電電流が生成される。 また、 こ の充電電流の生成タイミングがスィツチ 146によって決定される。
スィッチ 146は、 ィンバ一夕回路 1とアナログスィツチ 2と FET 3によつ て構成されている。 アナログスィッチ 2は、 pチャネル FETと nチャネル FE Tの各ソース · ドレイン間を並列接続することにより構成されている。 アンド回 路 162の出力信号が直接 nチャネル FETのゲートに入力されているとともに， この出力信号の論理をインバ一タ回路 1によって反転した信号が Pチャネル FE Tのゲートに入力されている。 したがって、 このアナログスィッチ 2は、 アンド 回路 162の出力信号がハイレベルのときにオン状態になって、 反対にローレべ ルのときにオフ状態になる。 また、 FET 3は、 アナログスィッチ 2がオフ状態 のときに FET 144のゲート · ドレイン間を低抵抗で接続することにより、 F ET 144による電流供給動作を確実に停止させるためのものである。
スィッチ 146がオン状態になると、 定電流回路 140が接続された一方の F ET 142のゲ一トと他方の F ET 144のゲ一トとが接続された状態になるた め、 一方の F ET 142に接続された定電流回路 140によって生成される定電 流とほぼ同じ電流が他方の F ET 144のソース ' ドレイン間にも流れる。 この 電流が、 充電電流としてコンデンサ 1 10に供給される。 反対に、 スィッチ 14 6がオフ状態になると、 FET 144のゲートがドレインに接続された状態にな るため、 この充電電流の供給が停止される。
上述した定電流回路 140および 2つの FET 142、 144が電流供給部に 対応する。 スィッチ 146、 アンド回路 162が第 1のタイミング制御部に対応 する。
また、 上述した FET 142と定電流回路 140に FET 150を組み合わせ ることにより、 コンデンサ 1 10の放電電流を設定するカレントミラ一回路が構 成されており、 その動作状態がスィッチ 1 52によって決定される。 スィッチ 1 52はスィッチ 146と同じ構成を有している。 このスィッチ 1 52は、 アンド 回路 164の出力信号の論理に応じてオンオフ状態が制御されており、 この出力 信号がハイレベルのときにオン状態に、 ローレベルのときにオフ状態になる。 スィッチ 1 52がオン状態になると、 定電流回路 140が接続された一方の F ET 142のゲ一トと他方の F ET 150のゲ一トとが接続された状態になるた め、 定電流回路 140によって生成される定電流とほぼ同じ電流が他方の F ET 1 50のソース · ドレイン間にも流れる。 この電流が、 コンデンサ 1 10に蓄積 された電荷を放出する放電電流になる。
但し、 FET 1 50に流れる電流をコンデンサ 1 1 0から直接取り出すことは できないため、 本実施形態では、 F ET 1 50のソース側に F ET 1 54、 1 5 6によって構成される別のカレントミラー回路が接続されている。
2つの FET 1 54、 1 56はゲート同士が接続されており、 FET 1 54に 上述した放電電流が流れたときに、 同じ電流が他方の FET 1 56のソース · ド レイン間にも流れるようになつている。 この FET 1 56は、 ドレインがコンデ ンサ 1 1 0の高電位側の端子に接続されており、 FET 1 56に流れる電流は、 コンデンサ 1 10に蓄積された電荷が放出されることによって生成される。 上述した定電流回路 140および 4つの F ET 142、 1 50、 154、 1 5 6が電流放出部に対応する。 スィッチ 1 52、 アンド回路 164が第 2の夕イミ ング制御部に対応する。
また、 電圧比較器 1 6 0は、 プラス端子に印加されるコンデンサ 1 1 0の端子 電圧と、 マイナス端子に印加される時定数回路 1 0 0の入力電圧との大小比較を 行う。 この電圧比較器 1 6 0は、 非反転出力端子と反転出力端子を有しており、 プラス端子に印加されるコンデンサ 1 1 0の端子電圧の方がマイナス端子に印加 される入力電圧よりも大きい場合には非反転出力端子からハイレベルの信号が出 力され、 反転出力端子から口一レベルの信号が出力される。 反対に、 プラス端子 に印加されるコンデンサ 1 1 0の端子電圧の方がマイナス端子に印加される入力 電圧よりも小さい場合には非反転出力端子からローレベルの信号が出力され、 反 転出力端子からハイレベルの信号が出力される。
アンド回路 1 6 2は、 一方の入力端子に所定のパルス信号が入力され、 他方の 入力端子に電圧比較器 1 6 0の非反転出力端子が接続されている。 したがって、 コンデンサ 1 1 0の端子電圧の方が時定数回路 1 0 0の入力電圧よりも大きい場 合に、 アンド回路 1 6 2から所定のパルス信号が出力される。
また、 アンド回路 1 6 4は、 一方の入力端子に分周器 1 7 0から出力される所 定のパルス信号が入力され、 他方の入力端子に電圧比較器 1 6 0の反転出力端子 が接続されている。 したがって、 コンデンサ 1 1 0の端子電圧の方が時定数回路 1 0 0の入力電圧よりも小さい場合に、 アンド回路 1 6 4から所定のパルス信号 が出力される。 上述した分周器 1 7 0が充放電速度設定手段に対応する。
分周器 1 7 0は、 アンド回路 1 6 2の一方の入力端子に入力されたパルス信号 を所定の分周比で分周して出力する。 上述したように、 この分周後のパルス信号 は、 アンド回路 1 6 4の一方の入力端子に入力される。
時定数回路 1 0 0はこのような構成を有しており、 次にその動作を説明する。 時定数回路 1 0 0の動作開始時にコンデンサ 1 1 0が充電されていない場合や、 時定数回路 1 0 0の入力電圧 （AM検波回路 1 6の出力電圧） が上昇傾向にある 場合には、 コンデンサ 1 1 0の端子電圧の方が時定数回路 1 0 0の入力電圧より も低い状態にある。 このとき、 アンド回路 1 6 2からパルス信号が出力され、 ァ ンド回路 1 6 4からはパルス信号が出力されない。 したがって、 スィッチ 1 4 6 のみが間欠的にオン状態になり、 このオン状態になるタイミングで所定の充電電 流がコンデンサ 1 10に供給される。 この充電動作は、 コンデンサ 1 10の端子 電圧が時定数回路 100の入力電圧よりも相対的に高くなるまで継続される。 また、 この充電動作によってコンデンサ 1 10の端子電圧が時定数回路 100 の入力電圧を超えた場合や、 この入力電圧が下降傾向にあってコンデンサ 1 1 0 の端子電圧よりこの入力電圧の方が低い場合には、 アンド回路 164からパルス 信号が出力され、 アンド回路 162からはパルス信号が出力されない。 したがつ て、 スィッチ 1 52のみが間欠的にオン状態になり、 このオン状態になるタイミ ングで所定の放電電流がコンデンサ 1 10から放出される。 この放電動作は、 コ ンデンサ 1 10の端子電圧が時定数回路 100の入力電圧よりも相対的に低くな るまで継続される。
また、 上述した 2つのアンド回路 162、 164から出力される 2種類のパル ス信号を比較すると、 アンド回路 162から出力されるパルス信号のデューティ 比の方がアンド回路 164から出力されるパルス信号のデューティ比よりも大き いため、 2つのアンド回路 162、 164のそれぞれから同じ時間だけパルス信 号が出力された場合を考えると、 単位時間当たりの充電速度の方が放電速度より も速くなる。 このため、 AGC回路 1 7のアタック時間の方がリリース時間より も短くなつている。
なお、 上述した時定数回路 100では、 2つのアンド回路 162、 164から デューティ比が異なるパルス信号を出力するために分周器 1 70を用いたが、 異 なるデューティ比のパルス信号を別々に生成して 2つのアンド回路 1 62、 1 6 4のそれぞれに入力するようにしてもよい。
また、 上述した時定数回路 100では、 コンデンサ 1 10に対する充電速度と 放電速度を異ならせるために、 FET 144、 1 50のそれぞれがオン状態にな る単位時間当たりの割合を異ならせたが、 これらの F ETのゲ一ト寸法を異なら せることにより、 充電電流と放電電流そのものを異ならせるようにしてもよい。 図 7は、 時定数回路の変形例を示す回路図である。 図 7に示す時定数回路 1 0 OAは、 図 6に示した時定数回路 100に対して、 分周器 1 70を削除するとと もに、 2つの FET 144、 1 50をゲート寸法を変更した 2つの FET 144 A、 1 50 Aに変更した点が異なっている。 図 8は、 MOS型の FET (FET) のゲート寸法を示す図である。 ゲート電 圧が同じであっても、 ゲート幅 Wとゲート長 Lを変更することにより、 チャネル 抵抗が変化するため、 ソース ' ドレイン間を流れる電流は変化する。 本実施形態 では、 充電電流を多くしてアタック時間を短くしたいため、 FET 144Aのゲ ート幅 Wを大きな値に、 ゲート長 Lを小さな値に設定する。 一方、 放電電流を少 なくしてリリース時間を長くしたいため、 F ET 1 50 Aのゲート幅 Wを小さな 値に、 ゲート長 Lを大きな値に設定する。 このように、 FET 144A、 1 50 Aのそれぞれゲート寸法を異ならせることによつても AG C回路 17のアタック 時間とリリース時間を容易に異ならせることができる。 この場合には、 FET 1 44A、 15 OAは、 充電回路 1 14と放電回路 1 1 6の一部の構成をなすとと もに、 充放電速度設定手段としての機能を有する。
なお、 本発明は上記実施形態に限定されるものではなく、 本発明の要旨の範囲 内において種々の変形実施が可能である。 例えば、 上述した実施形態では、 AM 受信機に含まれる中間周波増幅回路 1 5の利得を制御する AGC回路 1 7につい て説明したが、 FM受信機等に含まれる中間周波増幅回路あるいは他の各種の増 幅回路の利得を制御する A G C回路について本発明を適用することができる。 産業上の利用可能性
上述したように、 本発明によれば、 コンデンサに対して間欠的な充放電が行わ れるため、 コンデンサの静電容量を小さくした場合であっても緩やかに端子電圧 が変化し、 等価的に大きな時定数を設定することができる。 したがって、 小さな 静電容量のコンデンサを用いた場合であっても自動利得制御回路内の時定数回路 に大きな時定数を設定することができ、 自動利得制御回路全体を半導体基板上に 一体形成することが可能となる。 また、 充放電速度設定手段を設けることにより、 時定数回路内のコンデンサに対する充電速度と放電速度を異ならせることができ るため、 容易にアタック時間とリリース時間が異なる自動利得制御回路を実現す ることが可能になる。

Claims

請 求 の 範 囲
1 . 制御信号によって利得が調整可能な増幅器に接続されており、 前記増幅器の 出力電圧を所定の時定数で平滑する時定数回路と、 前記時定数回路の出力電圧に 基づいて前記制御信号を生成する制御信号生成回路とを有する自動利得制御回路 において、
前記時定数回路は、
コンデンサと、
前記コンデンサの端子電圧と入力電圧とを比較する電圧比較器と、
前記端子電圧よりも前記入力電圧の方が相対的に高い場合に、 前記コンデンサ を間欠的に充電する充電回路と、
前記端子電圧の方が前記入力電圧よりも相対的に低い場合に、 前記コンデンサ から間欠的に放電電流を放出する放電回路と、
前記充電回路による充電速度と前記放電回路による放電速度を異ならせる充放 電速度設定手段と、
を備えることを特徴とする自動利得制御回路。
2 . 前記充電回路は、 前記コンデンサに所定の充電電流を供給する電流供給部と、 前記電流供給部による充電電流の間欠的な供給動作のタイミングを制御する第 1 の夕イミング制御部とを含んで構成されており、
前記放電回路は、 前記コンデンサから所定の放電電流を放出する電流放出部と、 前記電流放出部による放電電流の間欠的な放出動作のタイミングを制御する第 2 のタイミング制御部とを含んで構成されていることを特徴とする請求の範囲第 1 項記載の自動利得制御回路。
3 . 前記充放電速度設定手段は、 前記第 1および第 2のタイミング制御部によつ て制御される充電電流の間欠的な供給時間と放電電流の間欠的な放出時間を異な らせることを特徴とする請求の範囲第 2項記載の自動利得制御回路。
4 . 前記第 1および第 2のタイミング制御部のそれぞれは、 所定のデューティ比 を有するパルス信号に基づいて前記タイミングの制御を行うスィツチを有してお 前記充放電速度設定手段は、 充電用の前記パルス信号のデューティ比と放電用 の前記パルス信号のデューティ比を異ならせることを特徴とする請求の範囲第 3 項記載の自動利得制御回路。
5 . 前記充放電速度設定手段は、 前記電流供給部によって供給される充電電流と 前記電流放出部によって放出される放電電流を異ならせることを特徴とする請求 の範囲第 2項記載の自動利得制御回路。
6 . 前記電流供給部および前記電流放出部のそれぞれは、 所定の基準電圧がゲー 卜に印加されるトランジスタによって構成されており、
前記充放電速度設定手段は、 充電用の前記トランジス夕と放電用の前記トラン ジス夕のゲート寸法を異ならせることを特徵とする請求の範囲第 5項記載の自動 利得制御回路。
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