JPH0722880A - 放電回路 - Google Patents
放電回路Info
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- JPH0722880A JPH0722880A JP16493693A JP16493693A JPH0722880A JP H0722880 A JPH0722880 A JP H0722880A JP 16493693 A JP16493693 A JP 16493693A JP 16493693 A JP16493693 A JP 16493693A JP H0722880 A JPH0722880 A JP H0722880A
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Abstract
(57)【要約】
【目的】自動利得制御回路および自動レベル制御回路等
において用いられる放電回路の時定数を、抵抗または容
量の値を変えることなく、適宜に設定することがかでき
る放電回路を実現する。 【構成】本発明の放電回路は、放電対象の容量１に対し
て、並列接続されるスイッチ回路２および電流Ｉo の定
電流源３を含む直列回路と、前記スイッチ回路２の
「接」／「断」を制御する制御回路４とを備えて構成さ
れており、制御回路４より出力される周期Ｔ、パルス幅
ΔＴのパルス制御信号１０１により、スイッチ回路２の
「接」／「断」が制御され、ΔＴの期間においてはスイ
ッチ回路２は「接」の状態となって容量１の電荷が放電
電流Ｉo にて放電され、それ以外の期間においては
「断」の状態となって容量１の電荷は放電されることが
ない。これにより、容量１の電荷は、端子５１における
電位が緩やかに低減する状態において放電される。
において用いられる放電回路の時定数を、抵抗または容
量の値を変えることなく、適宜に設定することがかでき
る放電回路を実現する。 【構成】本発明の放電回路は、放電対象の容量１に対し
て、並列接続されるスイッチ回路２および電流Ｉo の定
電流源３を含む直列回路と、前記スイッチ回路２の
「接」／「断」を制御する制御回路４とを備えて構成さ
れており、制御回路４より出力される周期Ｔ、パルス幅
ΔＴのパルス制御信号１０１により、スイッチ回路２の
「接」／「断」が制御され、ΔＴの期間においてはスイ
ッチ回路２は「接」の状態となって容量１の電荷が放電
電流Ｉo にて放電され、それ以外の期間においては
「断」の状態となって容量１の電荷は放電されることが
ない。これにより、容量１の電荷は、端子５１における
電位が緩やかに低減する状態において放電される。
Description
【０００１】
【産業上の利用分野】本発明は放電回路に関し、特にオ
ーディオ増幅回路等の自動利得制御回路または自動レベ
ル制御回路において使用される時定数回路に適用される
放電回路に関する。
ーディオ増幅回路等の自動利得制御回路または自動レベ
ル制御回路において使用される時定数回路に適用される
放電回路に関する。
【０００２】
【従来の技術】従来、一般に自動利得制御回路または自
動レベル制御回路において使用される時定数回路におい
ては、当該時定数回路の一部として放電回路が用いられ
ており、前記自動利得制御回路または自動レベル制御回
路に対する入力信号レベルが急激に増大するような場合
には、増幅回路の出力レベルを一定に保持するために、
速い応答速度で当該増幅回路の利得を低下させるととも
に、復帰時においては、増幅回路による良好の聴感特性
を得るために、短時間内において信号レベルの変動を小
さい値に抑制することを考慮し、放電回路に対しては、
緩やかに復帰させる機能を持たせている。
動レベル制御回路において使用される時定数回路におい
ては、当該時定数回路の一部として放電回路が用いられ
ており、前記自動利得制御回路または自動レベル制御回
路に対する入力信号レベルが急激に増大するような場合
には、増幅回路の出力レベルを一定に保持するために、
速い応答速度で当該増幅回路の利得を低下させるととも
に、復帰時においては、増幅回路による良好の聴感特性
を得るために、短時間内において信号レベルの変動を小
さい値に抑制することを考慮し、放電回路に対しては、
緩やかに復帰させる機能を持たせている。
【０００３】図７は、従来の放電回路を用いた自動利得
制御回路の一例を示すブロック図である。電圧制御増幅
回路２１および整流回路２２に対応して、容量１９およ
び抵抗２０を含む時定数回路１８が設けられており、抵
抗２０が、容量１９に対応する放電回路として形成され
ている。入力端子５３より入力される信号は電圧制御増
幅回路２１において増幅され、その出力信号は、出力端
子５５より外部に出力されるとともに、整流回路２２に
入力されて整流される。整流回路２２の出力は、端子５
１を介して時定数回路１８に入力され、時定数回路１８
により平滑されて、電圧制御増幅回路２１に対する利得
制御信号１０２として出力される。即ち、従来のこの種
の時定数回路に用いられる放電回路としては、電圧制御
増幅回路２１の出力が整流回路２２により平滑化される
際に、充放電される容量１９の電荷の放電回路として
は、抵抗２０そのものが用いられている。なお、図９
（ａ）に示されるのは、整流回路２２による整流出力波
形の一例であり、また図９（ｂ）は、この整流出力に応
じて、時定数回路１８を介して得られる制御信号１０２
の波形を示している。
制御回路の一例を示すブロック図である。電圧制御増幅
回路２１および整流回路２２に対応して、容量１９およ
び抵抗２０を含む時定数回路１８が設けられており、抵
抗２０が、容量１９に対応する放電回路として形成され
ている。入力端子５３より入力される信号は電圧制御増
幅回路２１において増幅され、その出力信号は、出力端
子５５より外部に出力されるとともに、整流回路２２に
入力されて整流される。整流回路２２の出力は、端子５
１を介して時定数回路１８に入力され、時定数回路１８
により平滑されて、電圧制御増幅回路２１に対する利得
制御信号１０２として出力される。即ち、従来のこの種
の時定数回路に用いられる放電回路としては、電圧制御
増幅回路２１の出力が整流回路２２により平滑化される
際に、充放電される容量１９の電荷の放電回路として
は、抵抗２０そのものが用いられている。なお、図９
（ａ）に示されるのは、整流回路２２による整流出力波
形の一例であり、また図９（ｂ）は、この整流出力に応
じて、時定数回路１８を介して得られる制御信号１０２
の波形を示している。
【０００４】入力端子５３に入力される信号のレベルが
急激に増大する場合には、上記の図９（ａ）および
（ｂ）に示されるように、平滑回路２２および時定数回
路１８により生成される制御信号１０２も大きく変動し
て出力されて、電圧制御増幅回路２１に入力される。こ
れにより、電圧制御増幅回路２１に対して高レベルの信
号が入力される場合においても、それに即応して利得が
制御されて出力レベルが抑制され、入力レベルが元のレ
ベルに低下した後においては、制御信号１０２のレベル
も緩やかに復帰するように動作する。この復帰動作につ
いては、容量１９に蓄積された電荷が抵抗２０を介して
放電する過程において行われており、図７の制御端子５
１における制御信号１０２のレベルは、復帰開始時点ｔ
s における電位レベルＶS に対応して、容量１９（容量
値Ｃ19）と抵抗２０（抵抗値Ｒ20）との時定数により、
図８に示されるように低下してゆく。
急激に増大する場合には、上記の図９（ａ）および
（ｂ）に示されるように、平滑回路２２および時定数回
路１８により生成される制御信号１０２も大きく変動し
て出力されて、電圧制御増幅回路２１に入力される。こ
れにより、電圧制御増幅回路２１に対して高レベルの信
号が入力される場合においても、それに即応して利得が
制御されて出力レベルが抑制され、入力レベルが元のレ
ベルに低下した後においては、制御信号１０２のレベル
も緩やかに復帰するように動作する。この復帰動作につ
いては、容量１９に蓄積された電荷が抵抗２０を介して
放電する過程において行われており、図７の制御端子５
１における制御信号１０２のレベルは、復帰開始時点ｔ
s における電位レベルＶS に対応して、容量１９（容量
値Ｃ19）と抵抗２０（抵抗値Ｒ20）との時定数により、
図８に示されるように低下してゆく。
【０００５】
【発明が解決しようとする課題】上述した従来の放電回
路においては、並列接続される容量１９と抵抗２０とに
より形成される時定数回路１８において、前述のよう
に、端子５１における利得制御信号１０２のレベル復旧
時においては、電圧制御増幅回路２１による良好の聴感
特性を得るために、短時間内に信号レベルの変動を小さ
い値に抑制する必要があり、放電回路に対しては緩やか
な利得制御信号１０２のレベル復帰機能が求められる
が、このためには、時定数回路１８における放電時間を
長くする必要があり、この要求に対応するためには、容
量０９の容量値を大きくするか、または抵抗２０の抵抗
値を大きくするより他には方法がない。しかしながら、
容量値を大きくすると、充電時においては充電時間に多
大の時間を要する結果となり、自動電圧制御回路等にお
いて使用される場合に、電圧制御増幅回路２１に対する
入力信号のレベルが短時間内に急激に増大するような場
合においては、当該電圧制御増幅回路２１に対する利得
制御信号１０２としては、その入力信号レベル変化に追
随することができずに応答動作が遅れ、電圧制御増幅回
路２１からは、その間に所定レベル以上の異常信号が継
続して出力されるという欠点がある。
路においては、並列接続される容量１９と抵抗２０とに
より形成される時定数回路１８において、前述のよう
に、端子５１における利得制御信号１０２のレベル復旧
時においては、電圧制御増幅回路２１による良好の聴感
特性を得るために、短時間内に信号レベルの変動を小さ
い値に抑制する必要があり、放電回路に対しては緩やか
な利得制御信号１０２のレベル復帰機能が求められる
が、このためには、時定数回路１８における放電時間を
長くする必要があり、この要求に対応するためには、容
量０９の容量値を大きくするか、または抵抗２０の抵抗
値を大きくするより他には方法がない。しかしながら、
容量値を大きくすると、充電時においては充電時間に多
大の時間を要する結果となり、自動電圧制御回路等にお
いて使用される場合に、電圧制御増幅回路２１に対する
入力信号のレベルが短時間内に急激に増大するような場
合においては、当該電圧制御増幅回路２１に対する利得
制御信号１０２としては、その入力信号レベル変化に追
随することができずに応答動作が遅れ、電圧制御増幅回
路２１からは、その間に所定レベル以上の異常信号が継
続して出力されるという欠点がある。
【０００６】また、時定数回路に含まれる容量自体なら
びに抵抗自体についても、これらの抵抗値および容量値
を増大することに伴ない形状寸法も大となり、半導体チ
ップ・サイズならびにコスト面における制約上の問題を
生じるという欠点がある。
びに抵抗自体についても、これらの抵抗値および容量値
を増大することに伴ない形状寸法も大となり、半導体チ
ップ・サイズならびにコスト面における制約上の問題を
生じるという欠点がある。
【０００７】
【課題を解決するための手段】本発明の放電回路は、放
電対象の容量に対して、並列接続されるスイッチ回路お
よび定電流源を含む直列回路と、前記スイッチ回路の
「接」／「断」を制御する制御回路と、を備えることを
特徴としている。
電対象の容量に対して、並列接続されるスイッチ回路お
よび定電流源を含む直列回路と、前記スイッチ回路の
「接」／「断」を制御する制御回路と、を備えることを
特徴としている。
【０００８】なお、前記制御回路は、所定周期のパルス
信号を生成して出力するパルス波発生回路と、当該パル
ス信号を遅延して出力する遅延回路と、当該遅延回路よ
り出力される遅延パルス信号を反転して出力するインバ
ータと、前記パルス波発生回路より出力されるパルス信
号および前記インバータより出力される反転遅延パルス
信号との論理積をとって出力するＡＮＤ回路とにより構
成され、当該ＡＮＤ回路の出力を、前記スイッチ回路の
「接」／「断」を制御するパルス制御信号として出力す
ることを特徴としてもよく、または、前記制御回路は、
外部より供給されるパルス信号の周波数を分周し、分周
パルス信号を出力する分周回路と、当該分周パルス信号
を遅延して出力する遅延回路と、当該遅延回路より出力
される遅延分周パルス信号を反転して出力するインバー
タと、前記分周回路より出力される分周パルス信号およ
び前記インバータより出力される反転遅延分周パルス信
号との論理積をとって出力するＡＮＤ回路とにより構成
され、当該ＡＮＤ回路の出力を、前記スイッチ回路の
「接」／「断」を制御するパルス制御信号として出力す
ることを特徴としてもよい。
信号を生成して出力するパルス波発生回路と、当該パル
ス信号を遅延して出力する遅延回路と、当該遅延回路よ
り出力される遅延パルス信号を反転して出力するインバ
ータと、前記パルス波発生回路より出力されるパルス信
号および前記インバータより出力される反転遅延パルス
信号との論理積をとって出力するＡＮＤ回路とにより構
成され、当該ＡＮＤ回路の出力を、前記スイッチ回路の
「接」／「断」を制御するパルス制御信号として出力す
ることを特徴としてもよく、または、前記制御回路は、
外部より供給されるパルス信号の周波数を分周し、分周
パルス信号を出力する分周回路と、当該分周パルス信号
を遅延して出力する遅延回路と、当該遅延回路より出力
される遅延分周パルス信号を反転して出力するインバー
タと、前記分周回路より出力される分周パルス信号およ
び前記インバータより出力される反転遅延分周パルス信
号との論理積をとって出力するＡＮＤ回路とにより構成
され、当該ＡＮＤ回路の出力を、前記スイッチ回路の
「接」／「断」を制御するパルス制御信号として出力す
ることを特徴としてもよい。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１０】図１は本発明の基本構成図である。図１に
示されるように、本発明は、電圧制御増幅回路（図示さ
れない）に対する制御端子５１に対応して、時定数回路
として機能する容量１と、スイッチ回路２と、定電流源
３と、スイッチ回路２に対する制御回路４とを備えて構
成される。また、図２（ａ）および（ｂ）は、当該基本
構成図における、制御回路４より出力される制御パルス
信号１０１と、制御端子５１における制御信号１０２の
レベルを示すタイミング図である。
示されるように、本発明は、電圧制御増幅回路（図示さ
れない）に対する制御端子５１に対応して、時定数回路
として機能する容量１と、スイッチ回路２と、定電流源
３と、スイッチ回路２に対する制御回路４とを備えて構
成される。また、図２（ａ）および（ｂ）は、当該基本
構成図における、制御回路４より出力される制御パルス
信号１０１と、制御端子５１における制御信号１０２の
レベルを示すタイミング図である。
【００１１】図１において、本放電回路が自動利得制御
回路に利用される場合において、当初の制御端子５１に
おける制御信号１０２のレベルは、図２（ｂ）に示され
るようにＶs であるものとする。この状態において、制
御回路４より、パルス幅ΔＴ、周期Ｔの制御パルス信号
１０１がスイッチ回路２に入力されて、パルス幅の時間
ΔＴの間スイッチ回路２は「接」の接続状態となり、容
量１に蓄積されている電荷が電流源３を通して放電され
る。時間ΔＴの経過後においては、スイッチ回路２は
「断」の接続状態となり、容量１の蓄積電荷の放電経路
が遮断されるたむに、制御端子５１の制御信号１０２の
レベルは、そのままに保持され、次のパルス制御信号１
０１の入力により再度放電が行われる。この動作状態に
対応する制御信号１０２のレベルの推移は、図２（ｂ）
に示されるとうりである。即ち、本発明の放電回路にお
いては、容量１に対応して、パルス制御信号１０１を生
成して出力する制御回路４と、このパルス制御信号１０
１を受けて「接」／「断」の動作を制御されるスイッチ
回路２とを設けることにより、図２（ｂ）に示されるよ
うに、放電時における制御信号１０２のレベルを、緩や
かに放電させることが可能となり、本放電回路を自動利
得制御回路に利用する場合に、容量１の容量値を増大さ
せることなく、電圧制御増幅回路による良好の聴感特性
を得ることができる。
回路に利用される場合において、当初の制御端子５１に
おける制御信号１０２のレベルは、図２（ｂ）に示され
るようにＶs であるものとする。この状態において、制
御回路４より、パルス幅ΔＴ、周期Ｔの制御パルス信号
１０１がスイッチ回路２に入力されて、パルス幅の時間
ΔＴの間スイッチ回路２は「接」の接続状態となり、容
量１に蓄積されている電荷が電流源３を通して放電され
る。時間ΔＴの経過後においては、スイッチ回路２は
「断」の接続状態となり、容量１の蓄積電荷の放電経路
が遮断されるたむに、制御端子５１の制御信号１０２の
レベルは、そのままに保持され、次のパルス制御信号１
０１の入力により再度放電が行われる。この動作状態に
対応する制御信号１０２のレベルの推移は、図２（ｂ）
に示されるとうりである。即ち、本発明の放電回路にお
いては、容量１に対応して、パルス制御信号１０１を生
成して出力する制御回路４と、このパルス制御信号１０
１を受けて「接」／「断」の動作を制御されるスイッチ
回路２とを設けることにより、図２（ｂ）に示されるよ
うに、放電時における制御信号１０２のレベルを、緩や
かに放電させることが可能となり、本放電回路を自動利
得制御回路に利用する場合に、容量１の容量値を増大さ
せることなく、電圧制御増幅回路による良好の聴感特性
を得ることができる。
【００１２】図３は、本発明の第１の実施例を示す回路
図である。図３に示されるように、本実施例は、時定数
回路として機能する容量１と、ＮＰＮトランジスタ５、
６、９および１０、ＰＮＰトランジスタ７および８、定
電圧源１１を含むスイッチ回路２と、定電流源３と、パ
ルス波発生回路１２、遅延回路１３、インバータ１４お
よびＡＮＤ回路１５を含む制御回路４とを備えて構成さ
れる。また、図４（ａ）、（ｂ）、（ｃ）および（ｄ）
は、それぞれ本実施例における、制御回路４におけるパ
ルス信号１０３、１０４、制御回路４より出力されるパ
ルス制御信号１０１、および端子５１における利得制御
信号１０２のレベルを示すタイミング図である。
図である。図３に示されるように、本実施例は、時定数
回路として機能する容量１と、ＮＰＮトランジスタ５、
６、９および１０、ＰＮＰトランジスタ７および８、定
電圧源１１を含むスイッチ回路２と、定電流源３と、パ
ルス波発生回路１２、遅延回路１３、インバータ１４お
よびＡＮＤ回路１５を含む制御回路４とを備えて構成さ
れる。また、図４（ａ）、（ｂ）、（ｃ）および（ｄ）
は、それぞれ本実施例における、制御回路４におけるパ
ルス信号１０３、１０４、制御回路４より出力されるパ
ルス制御信号１０１、および端子５１における利得制御
信号１０２のレベルを示すタイミング図である。
【００１３】本実施例を自動利得制御回路として用いる
場合において、容量１に蓄積されている電荷の放電開始
前における端子５１の電位レベルをＶs とする。制御回
路４に含まれるパルス波発生回路１２より出力されるパ
ルス信号１０３（図４（ａ）参照）は、ＡＮＤ回路１５
に入力されるとともに、遅延回路１３に入力されて所定
の時間ΔＴ遅延されて出力され、インバータ１４におい
て反転されてパルス信号１０４（図４（ｂ）参照）とし
て出力されてＡＮＤ回路１５に入力される。ＡＮＤ回路
１５においては、パルス信号１０３およびパルス信号１
０４の論理積がとられて、パルス幅がΔＴのパルス制御
信号１０１が生成されて出力され、スイッチ回路２に含
まれるＮＰＮトランジスタ１０のベースに入力される。
場合において、容量１に蓄積されている電荷の放電開始
前における端子５１の電位レベルをＶs とする。制御回
路４に含まれるパルス波発生回路１２より出力されるパ
ルス信号１０３（図４（ａ）参照）は、ＡＮＤ回路１５
に入力されるとともに、遅延回路１３に入力されて所定
の時間ΔＴ遅延されて出力され、インバータ１４におい
て反転されてパルス信号１０４（図４（ｂ）参照）とし
て出力されてＡＮＤ回路１５に入力される。ＡＮＤ回路
１５においては、パルス信号１０３およびパルス信号１
０４の論理積がとられて、パルス幅がΔＴのパルス制御
信号１０１が生成されて出力され、スイッチ回路２に含
まれるＮＰＮトランジスタ１０のベースに入力される。
【００１４】スイッチ回路２においては、制御回路４よ
り入力されるパルス制御信号１０１のレベルがロウレベ
ルの時には、ＮＰＮトランジスタ１０はオフの状態とな
っており、定電流源３に流れる電流Ｉ0 は、ＮＰＮトラ
ンジスタ９に流れる電流と等しくなる。この場合には、
ＮＰＮトランジスタ１０には電流が流れないため、ＰＮ
Ｐトランジスタ８にも電流が流れず、従って、ＰＮＰト
ランジスタ７および８により形成されるカレントミラー
回路にも電流は流れない。これにより、ＮＰＮトランジ
スタ６にも電流が流れず、ＮＰＮトランジスタ６とカレ
ントミラー回路を形成しているＮＰＮトランジスタ５に
も電流は流れない。即ちＮＰＮトランジスタ５はオフと
なって、容量１に蓄積されている電荷は放電されること
なく、そのまま保持されている。
り入力されるパルス制御信号１０１のレベルがロウレベ
ルの時には、ＮＰＮトランジスタ１０はオフの状態とな
っており、定電流源３に流れる電流Ｉ0 は、ＮＰＮトラ
ンジスタ９に流れる電流と等しくなる。この場合には、
ＮＰＮトランジスタ１０には電流が流れないため、ＰＮ
Ｐトランジスタ８にも電流が流れず、従って、ＰＮＰト
ランジスタ７および８により形成されるカレントミラー
回路にも電流は流れない。これにより、ＮＰＮトランジ
スタ６にも電流が流れず、ＮＰＮトランジスタ６とカレ
ントミラー回路を形成しているＮＰＮトランジスタ５に
も電流は流れない。即ちＮＰＮトランジスタ５はオフと
なって、容量１に蓄積されている電荷は放電されること
なく、そのまま保持されている。
【００１５】他方、制御回路４より出力されるパルス制
御信号１０１が、パルス幅に対応する時間帯ΔＴの間の
ハイレベルの時には、ＮＰＮトランジスタ１０がオンの
状態となって定電流源３を通して電流Ｉo が流れ、これ
により、ＰＮＰトランジス８とカレントミラー回路を形
成するＰＮＰトランジスタ７にも電流Ｉo が流れ、更
に、カレントミラー回路を形成するＮＰＮトランジスタ
５および６にもＩo の電流が流れる。従って、容量１に
蓄積されている電荷は、制御回路２より出力されるパル
ス制御信号１０１がハイレベルとなる時間帯ΔＴの間に
おいてのみ、ＮＰＮトランジスタ５の電流Ｉo を介して
放電され、それ以外の時間帯においては、放電回路が形
成されることはなく、電荷はそまま容量１内に保持され
ている。従って、端子５１における利得制御信号１０２
のレベルも、一定に保持されている。この利得制御信号
１０２のレベル推移の状態は図５（ｄ）に示されるとう
りである。この場合における放電特性は、端子５１にお
ける初期の利得制御信号１０２の電位レベルをＶs 、容
量１の容量値をＣとすると、利得制御信号１０２の電位
レベルＶの推移は、時間変数をｔとして、次式により表
わされる。
御信号１０１が、パルス幅に対応する時間帯ΔＴの間の
ハイレベルの時には、ＮＰＮトランジスタ１０がオンの
状態となって定電流源３を通して電流Ｉo が流れ、これ
により、ＰＮＰトランジス８とカレントミラー回路を形
成するＰＮＰトランジスタ７にも電流Ｉo が流れ、更
に、カレントミラー回路を形成するＮＰＮトランジスタ
５および６にもＩo の電流が流れる。従って、容量１に
蓄積されている電荷は、制御回路２より出力されるパル
ス制御信号１０１がハイレベルとなる時間帯ΔＴの間に
おいてのみ、ＮＰＮトランジスタ５の電流Ｉo を介して
放電され、それ以外の時間帯においては、放電回路が形
成されることはなく、電荷はそまま容量１内に保持され
ている。従って、端子５１における利得制御信号１０２
のレベルも、一定に保持されている。この利得制御信号
１０２のレベル推移の状態は図５（ｄ）に示されるとう
りである。この場合における放電特性は、端子５１にお
ける初期の利得制御信号１０２の電位レベルをＶs 、容
量１の容量値をＣとすると、利得制御信号１０２の電位
レベルＶの推移は、時間変数をｔとして、次式により表
わされる。
【００１６】 Ｖ＝Ｖs −（ΔＴ・Ｉo ）ｔ／ＴＣ…………………（１） 即ち、制御回路２におけるパルス波発生回路１２より出
力されるパルス信号１０３の周期Ｔ、遅延駅回路１３に
おける遅延時間ΔＴ、容量１の容量値Ｃおよび定電流源
３の電流値Ｉo をを適当に選定することにより、図４
（ｄ）に示される利得制御信号１０２の放電特性を任意
に設定することができる。
力されるパルス信号１０３の周期Ｔ、遅延駅回路１３に
おける遅延時間ΔＴ、容量１の容量値Ｃおよび定電流源
３の電流値Ｉo をを適当に選定することにより、図４
（ｄ）に示される利得制御信号１０２の放電特性を任意
に設定することができる。
【００１７】次に、本発明の第２の実施例について説明
する。図５に示されるように、本実施例は、他のブロッ
ク内のパルス波発生回路１２に対応して、時定数回路と
して機能する容量１と、ＮＰＮトランジスタ５、６、９
および１０、ＰＮＰトランジスタ７および８、定電圧源
１１を含むスイッチ回路２と、定電流源３と、遅延回路
１３、分周回路１７、インバータ１４およびＡＮＤ回路
１５を含む制御回路４とを備えて構成される。なお、本
実施例は、パルス波発生回路１２を、半導体集積回路内
の他のブロックより引用して利用する場合の一実施例で
ある。また、図４（ａ）、（ｂ）、（ｃ）および（ｄ）
は、それぞれ本実施例における、制御回路４におけるパ
ルス信号１０３、１０４、制御回路４より出力されるパ
ルス制御信号１０１、および端子５１における利得制御
信号１０２のレベルを示すタイミング図である。
する。図５に示されるように、本実施例は、他のブロッ
ク内のパルス波発生回路１２に対応して、時定数回路と
して機能する容量１と、ＮＰＮトランジスタ５、６、９
および１０、ＰＮＰトランジスタ７および８、定電圧源
１１を含むスイッチ回路２と、定電流源３と、遅延回路
１３、分周回路１７、インバータ１４およびＡＮＤ回路
１５を含む制御回路４とを備えて構成される。なお、本
実施例は、パルス波発生回路１２を、半導体集積回路内
の他のブロックより引用して利用する場合の一実施例で
ある。また、図４（ａ）、（ｂ）、（ｃ）および（ｄ）
は、それぞれ本実施例における、制御回路４におけるパ
ルス信号１０３、１０４、制御回路４より出力されるパ
ルス制御信号１０１、および端子５１における利得制御
信号１０２のレベルを示すタイミング図である。
【００１８】図３との対比により明らかなように、本実
施例は、容量１およびスイッチ回路２ついては、前述の
第１の実施例の構成と全く同様であり、制御回路１６
が、分周回路１７、遅延回路１３、インバータ１４およ
びＡＮＤ回路１５により形成されて、ブロック外におい
て他用されているパルス波発生回路１２を流用している
点が、第１の実施例の場合とは異なっている。即ち、本
実施例の場合には、当該放電回路外のパルス波発生回路
１２より、所要のパルス信号を引用することにより、所
要のパルス制御信号が生成されている。パルス波発生回
路１２より出力されるパルス信号の周波数は、必らずし
も当該放電回路用としては適合していない。この対策と
して、本実施例においては、制御回路１６内に、パルス
波発生回路１２より入力されるパルス信号の周波数を、
放電回路におけるパルス制御信号生成用として適当な周
波数に低減させる分周回路１７が設けられている。今、
この分周回路１７の分周比を１／２とすると、この分周
回路１７より出力されるパルス信号１０３（図６（ａ）
参照）は、図４（ａ）に示されるパルス信号１０３に比
較して１／２の周波数のパルス信号として出力され、Ａ
ＮＤ回路１５に入力されるとともに、遅延回路１３に入
力される。そして、第１の実施例の場合と同様に、遅延
回路１３においては所定の時間ΔＴ遅延されて出力さ
れ、インバータ１４において反転されてパルス信号１０
４（図６（ｂ）参照）として出力されてＡＮＤ回路１５
に入力される。ＡＮＤ回路１５においては、パルス信号
１０３およびパルス信号１０４の論理積がとられて、パ
ルス幅がΔＴのパルス制御信号１０１（図６（ｃ）参
照）が生成されて出力され、スイッチ回路２に含まれる
ＮＰＮトランジスタ１０のベースに入力される。以下の
スイッチ回路２および容量１における放電動作について
は、前述の第１の実施例の場合と同様であり、放電時に
おける端子５１における利得制御信号１０２のレベルの
推移は、本実施例においては、パルス制御信号１０１の
周期が、分周器１７により２倍の値となるため、図６
（ｄ）に示されるようになる。なお、前記（１）式に対
応する数式としては、次式が得られる。
施例は、容量１およびスイッチ回路２ついては、前述の
第１の実施例の構成と全く同様であり、制御回路１６
が、分周回路１７、遅延回路１３、インバータ１４およ
びＡＮＤ回路１５により形成されて、ブロック外におい
て他用されているパルス波発生回路１２を流用している
点が、第１の実施例の場合とは異なっている。即ち、本
実施例の場合には、当該放電回路外のパルス波発生回路
１２より、所要のパルス信号を引用することにより、所
要のパルス制御信号が生成されている。パルス波発生回
路１２より出力されるパルス信号の周波数は、必らずし
も当該放電回路用としては適合していない。この対策と
して、本実施例においては、制御回路１６内に、パルス
波発生回路１２より入力されるパルス信号の周波数を、
放電回路におけるパルス制御信号生成用として適当な周
波数に低減させる分周回路１７が設けられている。今、
この分周回路１７の分周比を１／２とすると、この分周
回路１７より出力されるパルス信号１０３（図６（ａ）
参照）は、図４（ａ）に示されるパルス信号１０３に比
較して１／２の周波数のパルス信号として出力され、Ａ
ＮＤ回路１５に入力されるとともに、遅延回路１３に入
力される。そして、第１の実施例の場合と同様に、遅延
回路１３においては所定の時間ΔＴ遅延されて出力さ
れ、インバータ１４において反転されてパルス信号１０
４（図６（ｂ）参照）として出力されてＡＮＤ回路１５
に入力される。ＡＮＤ回路１５においては、パルス信号
１０３およびパルス信号１０４の論理積がとられて、パ
ルス幅がΔＴのパルス制御信号１０１（図６（ｃ）参
照）が生成されて出力され、スイッチ回路２に含まれる
ＮＰＮトランジスタ１０のベースに入力される。以下の
スイッチ回路２および容量１における放電動作について
は、前述の第１の実施例の場合と同様であり、放電時に
おける端子５１における利得制御信号１０２のレベルの
推移は、本実施例においては、パルス制御信号１０１の
周期が、分周器１７により２倍の値となるため、図６
（ｄ）に示されるようになる。なお、前記（１）式に対
応する数式としては、次式が得られる。
【００１９】 Ｖ＝Ｖs −（ΔＴ・Ｉo ）ｔ／２ＴＣ…………………（２） また、分周器１７においてＮ分周する場合には、この場
合における放電時における利得制御信号１０２のレベル
の推移は次式により与えられる。
合における放電時における利得制御信号１０２のレベル
の推移は次式により与えられる。
【００２０】 Ｖ＝Ｖs −（ΔＴ・Ｉo ）ｔ／ＮＴＣ…………………（３） なお、上記の第１および第２の実施例において、スイッ
チ回路を構成しているＮＰＮトランジスタをＰＮＰトラ
ンジスタに置換え、且つＰＮＰトランジスタをＮＰＮト
ランジスタに置換えて、高電位電源および低電位電源の
接続を調整することによっても、同様の効果が得られる
ことは云うまでもない。また、充放電対象の容量に対し
て、並列に抵抗を接続する場合においても、或はまた、
定電流源の代わりに抵抗を接続することによっても、こ
れらの抵抗値を適切な値に設定することにより、本発明
が有効に適用される。
チ回路を構成しているＮＰＮトランジスタをＰＮＰトラ
ンジスタに置換え、且つＰＮＰトランジスタをＮＰＮト
ランジスタに置換えて、高電位電源および低電位電源の
接続を調整することによっても、同様の効果が得られる
ことは云うまでもない。また、充放電対象の容量に対し
て、並列に抵抗を接続する場合においても、或はまた、
定電流源の代わりに抵抗を接続することによっても、こ
れらの抵抗値を適切な値に設定することにより、本発明
が有効に適用される。
【００２１】
【発明の効果】以上説明したように、本発明は、充放電
の対象となる容量に対して、定電流源とスイッチ回路と
より形成される直列回路を並列に接続し、前記スイッチ
回路の「接」／「断」をパルス信号により制御すること
により、前記容量に蓄積されている電荷の放電時間を、
所望の時間に調整することができるという効果がある。
の対象となる容量に対して、定電流源とスイッチ回路と
より形成される直列回路を並列に接続し、前記スイッチ
回路の「接」／「断」をパルス信号により制御すること
により、前記容量に蓄積されている電荷の放電時間を、
所望の時間に調整することができるという効果がある。
【図１】本発明の基本構成を示す図である。
【図２】前記基本構成における各部のレベル関係を示す
タイミング図である。
タイミング図である。
【図３】本発明の第１の実施例を示す構成図である。
【図４】第１の実施例における各部のレベル関係を示す
タイミング図である。
タイミング図である。
【図５】本発明の第２の実施例を示す構成図である。
【図６】第２の実施例における各部のレベル関係を示す
タイミング図である。
タイミング図である。
【図７】従来例を示す構成図である。
【図８】従来例における放電電位レベル変化を示すタイ
ミング図である。
ミング図である。
【図９】従来例における整流出力を示す図である。
１ 容量 ２ スイッチ回路 ３ 定電流源 ４、１６ 制御回路 ５、６、９、１０ ＮＰＮトランジスタ ７、８ ＰＮＰトランジスタ １１ 定電圧源 １２ パルス波発生回路 １３ 遅延回路 １４ インバータ １５ ＡＮＤ回路 １７ 分周回路 １８ 時定数回路 １９ 容量 ２０ 抵抗 ２１ 電圧制御増幅回路 ２２ 整流回路
Claims (3)
- 【請求項１】 放電対象の容量に対して、並列接続され
るスイッチ回路および定電流源を含む直列回路と、 前記スイッチ回路の「接」／「断」を制御する制御回路
と、 を備えることを特徴とする放電回路。 - 【請求項２】 前記制御回路が、所定周期のパルス信号
を生成して出力するパルス波発生回路と、当該パルス信
号を遅延して出力する遅延回路と、当該遅延回路より出
力される遅延パルス信号を反転して出力するインバータ
と、前記パルス波発生回路より出力されるパルス信号お
よび前記インバータより出力される反転遅延パルス信号
との論理積をとって出力するＡＮＤ回路とにより構成さ
れ、当該ＡＮＤ回路の出力を、前記スイッチ回路の
「接」／「断」を制御するパルス制御信号として出力す
ることを特徴とする請求項１記載の放電回路。 - 【請求項３】 前記制御回路が、外部より供給されるパ
ルス信号の周波数を分周し、分周パルス信号を出力する
分周回路と、当該分周パルス信号を遅延して出力する遅
延回路と、当該遅延回路より出力される遅延分周パルス
信号を反転して出力するインバータと、前記分周回路よ
り出力される分周パルス信号および前記インバータより
出力される反転遅延分周パルス信号との論理積をとって
出力するＡＮＤ回路とにより構成され、当該ＡＮＤ回路
の出力を、前記スイッチ回路の「接」／「断」を制御す
るパルス制御信号として出力することを特徴とする請求
項１記載の放電回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16493693A JPH0722880A (ja) | 1993-07-05 | 1993-07-05 | 放電回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16493693A JPH0722880A (ja) | 1993-07-05 | 1993-07-05 | 放電回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0722880A true JPH0722880A (ja) | 1995-01-24 |
Family
ID=15802661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16493693A Pending JPH0722880A (ja) | 1993-07-05 | 1993-07-05 | 放電回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0722880A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002051005A1 (fr) * | 2000-12-21 | 2002-06-27 | Niigata Seimitsu Co., Ltd. | Circuit de filtrage |
| WO2003043187A1 (fr) * | 2001-11-13 | 2003-05-22 | Niigata Seimitsu Co., Ltd. | Circuit de commande de gain automatique |
| WO2005078388A1 (ja) * | 2004-02-16 | 2005-08-25 | Matsushita Electric Industrial Co., Ltd. | 角速度センサ及びそれを用いた自動車 |
-
1993
- 1993-07-05 JP JP16493693A patent/JPH0722880A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002051005A1 (fr) * | 2000-12-21 | 2002-06-27 | Niigata Seimitsu Co., Ltd. | Circuit de filtrage |
| US6919710B2 (en) | 2000-12-21 | 2005-07-19 | Niigata Seimitsu Co., Ltd. | Smoothing circuit |
| USRE42334E1 (en) | 2000-12-21 | 2011-05-10 | Ricoh Company, Ltd. | Smoothing circuit employing charging circuit intermittently charging when input voltage is higher relatively than terminal voltage and discharging circuit intermittently releasing discharging current when terminal voltage is higher relatively than input voltage |
| WO2003043187A1 (fr) * | 2001-11-13 | 2003-05-22 | Niigata Seimitsu Co., Ltd. | Circuit de commande de gain automatique |
| US6844780B1 (en) | 2001-11-13 | 2005-01-18 | Niigata Seimitsu Co., Ltd. | Automatic gain control circuit |
| WO2005078388A1 (ja) * | 2004-02-16 | 2005-08-25 | Matsushita Electric Industrial Co., Ltd. | 角速度センサ及びそれを用いた自動車 |
| JP2005227214A (ja) * | 2004-02-16 | 2005-08-25 | Matsushita Electric Ind Co Ltd | 角速度センサ及びそれを用いた自動車 |
| US7347093B2 (en) | 2004-02-16 | 2008-03-25 | Matsushita Electric Industrial Co., Ltd. | Angular velocity sensor and automobile using the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000404 |