JP3284341B2 - 発振回路 - Google Patents
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- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
- H03B5/30—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator
- H03B5/32—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
- H03B5/02—Details
- H03B5/06—Modifications of generator to ensure starting of oscillations
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
- H03B5/30—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator
- H03B5/32—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator
- H03B5/36—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator active element in amplifier being semiconductor device
Landscapes
- Oscillators With Electromechanical Resonators (AREA)
Description
【０００１】
【発明の技術分野】本発明は、発振回路に関するもので
ある。
ある。
【０００２】
【従来の技術】従来、低消費電流を実現するための発振
回路としては図１０に示すような構成が採用されてい
る。同図を参照して具体的に説明すると、ＣＭＯＳイン
バータ１０１はそれぞれ低消費電流化を実現するための
電流制限素子１０２を介して高電位側電源１０３および
低電位側電源１０４に接続されている。負荷容量１０５
はその一方の電極がＣＭＯＳインバータ１０１の入力側
に接続され、他方の電極が低電位側電源１０４に接続さ
れている。負荷容量１０６はその一方の電極がＣＭＯＳ
インバータ１０１の出力側に接続され、他方の電極が低
電位側電源１０４に接続されている。なお、同図におい
て、１０７は水晶振動子、１０８は帰還抵抗である。
回路としては図１０に示すような構成が採用されてい
る。同図を参照して具体的に説明すると、ＣＭＯＳイン
バータ１０１はそれぞれ低消費電流化を実現するための
電流制限素子１０２を介して高電位側電源１０３および
低電位側電源１０４に接続されている。負荷容量１０５
はその一方の電極がＣＭＯＳインバータ１０１の入力側
に接続され、他方の電極が低電位側電源１０４に接続さ
れている。負荷容量１０６はその一方の電極がＣＭＯＳ
インバータ１０１の出力側に接続され、他方の電極が低
電位側電源１０４に接続されている。なお、同図におい
て、１０７は水晶振動子、１０８は帰還抵抗である。
【０００３】
【発明が解決しようとする課題】しかしながら、上記の
ものでは負荷容量１０５、１０６が直接電源に接続され
ているため、発振に同期して電源電圧が大きく変動して
しまうという問題点を有していた。したがって、この発
振回路と電源を共通にしている回路は、動作が不安定と
なってしまう不都合があった。また逆に、発振と関係な
く何らかの作用により電源電圧が変動している場合、そ
の変動が発振回路に悪影響を及ぼすという不都合もあっ
た。
ものでは負荷容量１０５、１０６が直接電源に接続され
ているため、発振に同期して電源電圧が大きく変動して
しまうという問題点を有していた。したがって、この発
振回路と電源を共通にしている回路は、動作が不安定と
なってしまう不都合があった。また逆に、発振と関係な
く何らかの作用により電源電圧が変動している場合、そ
の変動が発振回路に悪影響を及ぼすという不都合もあっ
た。
【０００４】
【課題を解決するための手段】本発明は、ＣＭＯＳイン
バータの入力側に一方の電極を接続した第１の負荷容量
と、ＣＭＯＳインバータの出力側に一方の電極を接続し
た第２の負荷容量とを備えた発振回路において、ＣＭＯ
Ｓインバータを一方の電源電位と電流制限素子を介して
接続し、第１および第２の負荷容量の他方の電極をとも
に電流制限素子を介して一方の電源電位と接続したの
で、発振に同期した電源電圧の変動を低減している。
バータの入力側に一方の電極を接続した第１の負荷容量
と、ＣＭＯＳインバータの出力側に一方の電極を接続し
た第２の負荷容量とを備えた発振回路において、ＣＭＯ
Ｓインバータを一方の電源電位と電流制限素子を介して
接続し、第１および第２の負荷容量の他方の電極をとも
に電流制限素子を介して一方の電源電位と接続したの
で、発振に同期した電源電圧の変動を低減している。
【０００５】電流制限素子を複数のスイッチング素子を
並列接続したものとし、ＣＭＯＳインバータの出力に応
じて制御回路がこれらスイッチング素子を制御するよう
にしてもよい。この場合、電流制限素子の調整が可能と
なり、最適な調整が可能となる。また、例えば発振開始
時はこれらスイッチング素子を介して多くの電流が流れ
るようにスイッチング素子を制御し、発振が安定してき
たら所定の値の電流が流れるようにスイッチング素子を
制御すれば、発振開始から発振が安定するまでに要する
時間を短くでき、応答性の向上が図れる。
並列接続したものとし、ＣＭＯＳインバータの出力に応
じて制御回路がこれらスイッチング素子を制御するよう
にしてもよい。この場合、電流制限素子の調整が可能と
なり、最適な調整が可能となる。また、例えば発振開始
時はこれらスイッチング素子を介して多くの電流が流れ
るようにスイッチング素子を制御し、発振が安定してき
たら所定の値の電流が流れるようにスイッチング素子を
制御すれば、発振開始から発振が安定するまでに要する
時間を短くでき、応答性の向上が図れる。
【０００６】電流制限素子は抵抗としてもよく、トラン
ジスタまたは定電流回路としてもよい。
ジスタまたは定電流回路としてもよい。
【０００７】
【発明の実施の形態】本願の請求項１の係る発明は、Ｃ
ＭＯＳインバータと、上記ＣＭＯＳインバータの入出力
端子間にそれぞれ接続された圧電素子および帰還抵抗
と、上記ＣＭＯＳインバータの入力側に一方の電極を接
続された第１の負荷容量と、上記ＣＭＯＳインバータの
出力側に一方の電極を接続された第２の負荷容量とを備
えた発振回路において、上記ＣＭＯＳインバータは一方
の電源電位と電流制限素子を介して接続され、上記第１
および第２の負荷容量の他方の電極がともに上記電流制
限素子を介して上記一方の電源電位と接続してある。
ＭＯＳインバータと、上記ＣＭＯＳインバータの入出力
端子間にそれぞれ接続された圧電素子および帰還抵抗
と、上記ＣＭＯＳインバータの入力側に一方の電極を接
続された第１の負荷容量と、上記ＣＭＯＳインバータの
出力側に一方の電極を接続された第２の負荷容量とを備
えた発振回路において、上記ＣＭＯＳインバータは一方
の電源電位と電流制限素子を介して接続され、上記第１
および第２の負荷容量の他方の電極がともに上記電流制
限素子を介して上記一方の電源電位と接続してある。
【０００８】本願の請求項２に係る発明は、上記電流制
限素子を抵抗としている。
限素子を抵抗としている。
【０００９】本願の請求項３に係る発明は、上記電流制
限素子をトランジスタとしている。
限素子をトランジスタとしている。
【００１０】本願の請求項４の係る発明は、上記電流制
限素子を定電流回路としている。
限素子を定電流回路としている。
【００１１】本願の請求項５に係る発明は、上記電流制
限素子を複数のスイッチング素子を並列接続したものと
し、上記ＣＭＯＳインバータの出力に応じて上記スイッ
チング素子を制御する制御回路を備えている。
限素子を複数のスイッチング素子を並列接続したものと
し、上記ＣＭＯＳインバータの出力に応じて上記スイッ
チング素子を制御する制御回路を備えている。
【００１２】本願の請求項６に係る発明は、請求項５に
おいて、上記スイッチング素子をトランジスタとしてい
る。
おいて、上記スイッチング素子をトランジスタとしてい
る。
【００１３】
【実施例】以下、本発明を図面に示す実施例に基づいて
具体的に説明する。
具体的に説明する。
【００１４】（実施例１）図１において、１はＣＭＯＳ
インバータ、２は圧電素子を構成する水晶振動子、３は
帰還抵抗で、水晶振動子２および帰還抵抗３はＣＭＯＳ
インバータ１の入出力端子間にそれぞれ接続してある。
ＣＭＯＳインバータ１の一方の電源端子は電源の高電位
側４に接続してあり、他方の電源端子は、電流制限素子
を構成するＮチャネルＭＯＳトランジスタ５を介して電
源の低電位側６に接続してある。トランジスタ５のゲー
トは電源の高電位側４に接続してあり、トランジスタ５
は電流制限素子を構成する。第１の負荷容量７はＣＭＯ
Ｓインバータ１の入力側に一方の電極を接続し、他方の
電極はトランジスタ５を介して低電位側６と接続してあ
る。第２の負荷容量８はＣＭＯＳインバータ１の出力側
に一方の電極を接続し、他方の電極は負荷容量７と同様
にトランジスタ５を介して低電位側６と接続してある。
インバータ、２は圧電素子を構成する水晶振動子、３は
帰還抵抗で、水晶振動子２および帰還抵抗３はＣＭＯＳ
インバータ１の入出力端子間にそれぞれ接続してある。
ＣＭＯＳインバータ１の一方の電源端子は電源の高電位
側４に接続してあり、他方の電源端子は、電流制限素子
を構成するＮチャネルＭＯＳトランジスタ５を介して電
源の低電位側６に接続してある。トランジスタ５のゲー
トは電源の高電位側４に接続してあり、トランジスタ５
は電流制限素子を構成する。第１の負荷容量７はＣＭＯ
Ｓインバータ１の入力側に一方の電極を接続し、他方の
電極はトランジスタ５を介して低電位側６と接続してあ
る。第２の負荷容量８はＣＭＯＳインバータ１の出力側
に一方の電極を接続し、他方の電極は負荷容量７と同様
にトランジスタ５を介して低電位側６と接続してある。
【００１５】図２は、図１の構成で発振（３０ＭＨｚ）
を行う場合の電源電圧波形シュミレーション図である。
なお、同図中ａ〜ｃは図１に示した端子ａ〜ｃの電圧波
形を示したものである。図３は図２の比較例で、図１０
に示した従来の構成で図２と同様の発振（３０ＭＨｚ）
を行う場合の電圧波形シュミレーションを示している。
なお、同図中ａ〜ｃは図１０に示した端子ａ〜ｃの電圧
波形を示したものである。
を行う場合の電源電圧波形シュミレーション図である。
なお、同図中ａ〜ｃは図１に示した端子ａ〜ｃの電圧波
形を示したものである。図３は図２の比較例で、図１０
に示した従来の構成で図２と同様の発振（３０ＭＨｚ）
を行う場合の電圧波形シュミレーションを示している。
なお、同図中ａ〜ｃは図１０に示した端子ａ〜ｃの電圧
波形を示したものである。
【００１６】図２、３の比較から明らかな通り、ＣＭＯ
Ｓインバータ１の出力（ｃ）をほぼ同じレベルにした場
合、電源電圧（ａ、ｃ）の揺れの大きさは図２の方が小
さくなっている。
Ｓインバータ１の出力（ｃ）をほぼ同じレベルにした場
合、電源電圧（ａ、ｃ）の揺れの大きさは図２の方が小
さくなっている。
【００１７】具体的には、従来例の図３ａ（電源の高電
位側）では揺れの大きさが最大０．００３２５Ｖである
のに対して、本実施例の図２ａ（電源の高電位側）では
最大０．０００２５Ｖとなり、その揺れの大きさが小さ
くなっている。また、従来例の図３ｃ（電源の低電位
側）では揺れの大きさが最大３．３ｍＶであるのに対し
て、本実施例の図２ｃ（電源の低電位側）では最大０．
２５ｍＶとなり、その揺れの大きさが小さくなってい
る。
位側）では揺れの大きさが最大０．００３２５Ｖである
のに対して、本実施例の図２ａ（電源の高電位側）では
最大０．０００２５Ｖとなり、その揺れの大きさが小さ
くなっている。また、従来例の図３ｃ（電源の低電位
側）では揺れの大きさが最大３．３ｍＶであるのに対し
て、本実施例の図２ｃ（電源の低電位側）では最大０．
２５ｍＶとなり、その揺れの大きさが小さくなってい
る。
【００１８】このように、負荷容量７、８がトランジス
タ５のみを介して一方の電源電位に接続しているので、
すなわち負荷容量が電源電圧に直接接続していないの
で、発振に同期した電源電圧の変動を低減できる。ま
た、負荷容量７、８を電源電位６に接続する際、新たな
容量素子を介さずに電流制限素子のみを介して接続して
いるので、電源側から発生するノイズの影響を低減でき
る。
タ５のみを介して一方の電源電位に接続しているので、
すなわち負荷容量が電源電圧に直接接続していないの
で、発振に同期した電源電圧の変動を低減できる。ま
た、負荷容量７、８を電源電位６に接続する際、新たな
容量素子を介さずに電流制限素子のみを介して接続して
いるので、電源側から発生するノイズの影響を低減でき
る。
【００１９】なお、上記では負荷容量７、８をトランジ
スタ５を介して低電位側６と接続するようにしたが、電
流制限手段、例えばトランジスタを介して電源の高電位
側４に接続するようにしてもよい。
スタ５を介して低電位側６と接続するようにしたが、電
流制限手段、例えばトランジスタを介して電源の高電位
側４に接続するようにしてもよい。
【００２０】上記では電流制限素子としてトランジスタ
を用いたが、これに限らず、抵抗や定電流回路等を用い
ても同様の効果が得られる。
を用いたが、これに限らず、抵抗や定電流回路等を用い
ても同様の効果が得られる。
【００２１】（実施例２）次に、電流制限素子を複数の
スイッチング素子が並列接続したものとし、ＣＭＯＳイ
ンバータ１の出力に応じてこれらスイッチング素子を制
御する場合の例を図４を参照して説明する。
スイッチング素子が並列接続したものとし、ＣＭＯＳイ
ンバータ１の出力に応じてこれらスイッチング素子を制
御する場合の例を図４を参照して説明する。
【００２２】同図において、９は電流制限素子で、並列
接続した複数のトランジスタ１０〜１０からなる。な
お、トランジスタ１０〜１０はスイッチング素子を構成
する。１１は制御回路で、後述する検出回路１２が検出
するＣＭＯＳインバータ１の出力に応じてトランジスタ
１０〜１０のオンオフを制御する。１２は検出回路で、
ＣＭＯＳインバータ１からの発振出力の振幅を検出する
もので、規定値以上の振幅が得られているときとそうで
ないときとで出力値が異なる。
接続した複数のトランジスタ１０〜１０からなる。な
お、トランジスタ１０〜１０はスイッチング素子を構成
する。１１は制御回路で、後述する検出回路１２が検出
するＣＭＯＳインバータ１の出力に応じてトランジスタ
１０〜１０のオンオフを制御する。１２は検出回路で、
ＣＭＯＳインバータ１からの発振出力の振幅を検出する
もので、規定値以上の振幅が得られているときとそうで
ないときとで出力値が異なる。
【００２３】上記構成によれば、オンとするトランジス
タ１０〜１０の数によってＣＭＯＳインバータ１に供給
される電流を適宜調整でき、最適な電流調整が可能とな
る。例えば発振開始時、すなわちＣＭＯＳインバータ１
の発振出力の振幅が小さいとき、これらトランジスタ１
０〜１０をすべてオンし、多くの電流が発振回路に流れ
るようにし、発振が安定してきて、ある程度の大きさの
振幅が持続してきたことを検出回路１２が検出したら、
所定の値の電流が流れるようにトランジスタ１０〜１０
のオンオフを所定の状態に設定するようにすれば、発振
開始から発振が安定するまでに要する時間を短くでき、
応答性の向上が図れる。
タ１０〜１０の数によってＣＭＯＳインバータ１に供給
される電流を適宜調整でき、最適な電流調整が可能とな
る。例えば発振開始時、すなわちＣＭＯＳインバータ１
の発振出力の振幅が小さいとき、これらトランジスタ１
０〜１０をすべてオンし、多くの電流が発振回路に流れ
るようにし、発振が安定してきて、ある程度の大きさの
振幅が持続してきたことを検出回路１２が検出したら、
所定の値の電流が流れるようにトランジスタ１０〜１０
のオンオフを所定の状態に設定するようにすれば、発振
開始から発振が安定するまでに要する時間を短くでき、
応答性の向上が図れる。
【００２４】なお、上記では電流制限素子を構成するス
イッチング素子として並列接続した複数のトランジスタ
を用いたが、これに限らず、例えば複数のトランジスタ
で構成される定電流回路を複数並列接続するようにして
もよい。この場合、定電流回路を構成するトランジスタ
のゲート電圧を制御回路１１で制御すれば、上記と同様
な効果が生じる。また、並列接続した複数の抵抗で電流
制限をする場合、それらの抵抗のそれぞれにスイッチン
グ素子を直列に設け、このスイッチング素子のオンオフ
を制御回路１１で制御すれば、上記と同様な効果が生じ
る。
イッチング素子として並列接続した複数のトランジスタ
を用いたが、これに限らず、例えば複数のトランジスタ
で構成される定電流回路を複数並列接続するようにして
もよい。この場合、定電流回路を構成するトランジスタ
のゲート電圧を制御回路１１で制御すれば、上記と同様
な効果が生じる。また、並列接続した複数の抵抗で電流
制限をする場合、それらの抵抗のそれぞれにスイッチン
グ素子を直列に設け、このスイッチング素子のオンオフ
を制御回路１１で制御すれば、上記と同様な効果が生じ
る。
【００２５】また、上記では複数のスイッチング素子を
並列接続し、検出回路１２の出力により適宜スイッチン
グ素子を制御するようにしたが、電流制限素子を１つと
し、検出回路１２の出力によりこの１つの素子の例えば
ゲート電圧値を連続的に変化させることで制御するよう
にしても同様の効果が得られる。
並列接続し、検出回路１２の出力により適宜スイッチン
グ素子を制御するようにしたが、電流制限素子を１つと
し、検出回路１２の出力によりこの１つの素子の例えば
ゲート電圧値を連続的に変化させることで制御するよう
にしても同様の効果が得られる。
【００２６】なお、検出回路１２としては例えば図５に
示したものを用いればよい。図５に示したものは端子Ｘ
よりＣＭＯＳインバータ１の出力を入力し、端子Ｙから
制御回路１１へ検出信号を出力するものである。具体的
にはインバータ１３の反転電位（しきい値）を変えるこ
とで検出する電圧レベルを設定するものであり、その動
作については特開平７−１９３４２８号公報に詳細に開
示されているので省略する。なお、同図において、１４
はＰチャネルＭＯＳトランジスタ、１５は抵抗、１６は
コンデンサ、１７はインバータである。
示したものを用いればよい。図５に示したものは端子Ｘ
よりＣＭＯＳインバータ１の出力を入力し、端子Ｙから
制御回路１１へ検出信号を出力するものである。具体的
にはインバータ１３の反転電位（しきい値）を変えるこ
とで検出する電圧レベルを設定するものであり、その動
作については特開平７−１９３４２８号公報に詳細に開
示されているので省略する。なお、同図において、１４
はＰチャネルＭＯＳトランジスタ、１５は抵抗、１６は
コンデンサ、１７はインバータである。
【００２７】なお、図５では、端子Ｘから入力するＣＭ
ＯＳインバータ１の発振出力電圧が大振幅である場合、
インバータ１３に貫通電流が流れる時間は短い。しかし
ながら、端子Ｘから入力するＣＭＯＳインバータ１の発
振出力電圧が小振幅である場合、インバータ１３に貫通
電流が流れる時間が長くなり、設計上低消費電流化が求
められる場合に問題となる。
ＯＳインバータ１の発振出力電圧が大振幅である場合、
インバータ１３に貫通電流が流れる時間は短い。しかし
ながら、端子Ｘから入力するＣＭＯＳインバータ１の発
振出力電圧が小振幅である場合、インバータ１３に貫通
電流が流れる時間が長くなり、設計上低消費電流化が求
められる場合に問題となる。
【００２８】また、一般にインバータ１３のしきい値は
それを構成するトランジスタの大きさにより決まるの
で、しきい値を変更する場合、トランジスタの大きさを
変更して対応しなければならなかった。
それを構成するトランジスタの大きさにより決まるの
で、しきい値を変更する場合、トランジスタの大きさを
変更して対応しなければならなかった。
【００２９】図６は図５のインバータ１３が抱える上記
問題点を解消するために、このインバータ１３に代えて
差動増幅回路を用い、それに電流制限手段を接続した例
を示している。すなわち、差動増幅回路の一方の入力に
発振出力を入力し、他方の入力に発振レベル判定に用い
る比較基準電圧を入力するようにして、かつ電流制御手
段を介して電源と接続することにより、同一の構成で異
なるレベルの発振出力を検出可能となり、また消費電流
の低減が図れる。
問題点を解消するために、このインバータ１３に代えて
差動増幅回路を用い、それに電流制限手段を接続した例
を示している。すなわち、差動増幅回路の一方の入力に
発振出力を入力し、他方の入力に発振レベル判定に用い
る比較基準電圧を入力するようにして、かつ電流制御手
段を介して電源と接続することにより、同一の構成で異
なるレベルの発振出力を検出可能となり、また消費電流
の低減が図れる。
【００３０】図６（ａ）は図５のインバータ１３の代わ
りに用いる差動増幅回路の一例を示している。
りに用いる差動増幅回路の一例を示している。
【００３１】図６（ａ）において、１８はカレントミラ
ー回路で、一対のＰチャネルＭＯＳトランジスタ１９、
２０からなる。トランジスタ１９、２０のソースはそれ
ぞれ高電位側４に接続してある。トランジスタ１９のド
レインは、トランジスタ１９、２０のゲートと接続し、
かつＮチャネルＭＯＳトランジスタ２１のドレインと接
続してある。トランジスタ２１のゲートには、端子Ａを
介して入力する電圧レベルを判断するためのしきい値を
設定する比較基準電圧が入力する。トランジスタ２１の
ソースはＮチャネルＭＯＳトランジスタ２２のソースと
接続し、かつトランジスタ等からなる電流制限手段２３
を介して低電位側６と接続してある。トランジスタ２２
のドレインはトランジスタ２０のドレインと接続すると
ともに端子Ｚを介して図５に示したトランジスタ１４の
ゲートに接続し、トランジスタ２２のゲートは端子Ｘよ
りＣＭＯＳインバータ１の出力を入力する。
ー回路で、一対のＰチャネルＭＯＳトランジスタ１９、
２０からなる。トランジスタ１９、２０のソースはそれ
ぞれ高電位側４に接続してある。トランジスタ１９のド
レインは、トランジスタ１９、２０のゲートと接続し、
かつＮチャネルＭＯＳトランジスタ２１のドレインと接
続してある。トランジスタ２１のゲートには、端子Ａを
介して入力する電圧レベルを判断するためのしきい値を
設定する比較基準電圧が入力する。トランジスタ２１の
ソースはＮチャネルＭＯＳトランジスタ２２のソースと
接続し、かつトランジスタ等からなる電流制限手段２３
を介して低電位側６と接続してある。トランジスタ２２
のドレインはトランジスタ２０のドレインと接続すると
ともに端子Ｚを介して図５に示したトランジスタ１４の
ゲートに接続し、トランジスタ２２のゲートは端子Ｘよ
りＣＭＯＳインバータ１の出力を入力する。
【００３２】図６（ａ）の動作を簡単に説明する。端子
Ａを介してトランジスタ２１のゲートに供給される比較
基準電圧が入力すると、その電圧に応じたしきい値が設
定され、端子Ｘを介して入力する発振出力の電圧レベル
が比較され、発振出力電圧ががそのしきい値を越えた場
合、端子Ｚの電圧が下がる。また、端子Ｘを介して入力
する発振出力の電圧レベルがそのしきい値を越えない場
合、端子Ｚは高電位に保持される。
Ａを介してトランジスタ２１のゲートに供給される比較
基準電圧が入力すると、その電圧に応じたしきい値が設
定され、端子Ｘを介して入力する発振出力の電圧レベル
が比較され、発振出力電圧ががそのしきい値を越えた場
合、端子Ｚの電圧が下がる。また、端子Ｘを介して入力
する発振出力の電圧レベルがそのしきい値を越えない場
合、端子Ｚは高電位に保持される。
【００３３】よって、図５に示した検出回路においてイ
ンバータ１３を図６（ａ）に示した差動増幅回路に置き
換えた場合、端子Ｘを介して入力する発振出力の電圧レ
ベルがしきい値を繰り返し越えると、コンデンサ１６は
徐々に充電されインバータ１７の出力が反転し検出出力
“０”が発生する。逆に、端子Ｘを介して入力する発振
出力の電圧レベルがそのしきい値を越えない場合、端子
Ｚは高電位に保持されトランジスタ１４はオフとなり、
コンデンサ１６は充電されず、インバータ１７は検出出
力“０”を出力しない。
ンバータ１３を図６（ａ）に示した差動増幅回路に置き
換えた場合、端子Ｘを介して入力する発振出力の電圧レ
ベルがしきい値を繰り返し越えると、コンデンサ１６は
徐々に充電されインバータ１７の出力が反転し検出出力
“０”が発生する。逆に、端子Ｘを介して入力する発振
出力の電圧レベルがそのしきい値を越えない場合、端子
Ｚは高電位に保持されトランジスタ１４はオフとなり、
コンデンサ１６は充電されず、インバータ１７は検出出
力“０”を出力しない。
【００３４】図６（ｂ）は図６（ａ）に示した差動増幅
回路を用いた検出回路１６の他の一例である。この例で
は端子Ｂに入力される信号により、図６（ａ）に示した
差動増幅回路に流れる電流を制御してこの差動増幅器回
路のオンオフを制御するとともに、コンデンサ１６に充
電されている電荷の放電も制御するものである。なお、
同図において前図と同一番号のものは同一のものとす
る。
回路を用いた検出回路１６の他の一例である。この例で
は端子Ｂに入力される信号により、図６（ａ）に示した
差動増幅回路に流れる電流を制御してこの差動増幅器回
路のオンオフを制御するとともに、コンデンサ１６に充
電されている電荷の放電も制御するものである。なお、
同図において前図と同一番号のものは同一のものとす
る。
【００３５】同図において、２４は電圧源で、トランジ
スタ２１のゲートに比較基準電圧を出力する。２５はイ
ンバータ、２６はＰチャネルＭＯＳトランジスタ、２
７、２８はＮチャネルＭＯＳトランジスタである。
スタ２１のゲートに比較基準電圧を出力する。２５はイ
ンバータ、２６はＰチャネルＭＯＳトランジスタ、２
７、２８はＮチャネルＭＯＳトランジスタである。
【００３６】簡単に動作を説明すると、スタンバイ時に
は端子Ｂに信号“１”が入力し、これにより電圧源２４
内のＰチャネルＭＯＳトランジスタ２４ａがオフすると
ともに、トランジスタ２８がオンし、コンデンサ１６に
充電されている電荷を放電してコンデンサ１６を初期化
する。したがって、このとき、すなわちスタンバイ時、
インバータ１７の入力が“０”になるので、その出力側
の端子Ｙは“１”を出力する。なお、このとき、インバ
ータ２５からの反転出力“０”によりトランジスタ２３
がオフし、図６（ａ）に示した差動増幅回路に電流が流
れなくなる。よって、スタンバイ時に図６（ａ）に示し
た回路に無駄な電流が流れなくなり低消費電流化が図れ
る。また、インバータ２５からの反転出力“０”により
トランジスタ２６がオンし、これに伴いトランジスタ１
４がオフする。また、電圧源２４がオフしているのでト
ランジスタ２７もオフとなる。よって、コンデンサ１６
への充電動作は停止する。したがって、スタンバイ時に
コンデンサ１６を無駄に充電してしまう不都合が解消で
き、低消費電流化が図れる。
は端子Ｂに信号“１”が入力し、これにより電圧源２４
内のＰチャネルＭＯＳトランジスタ２４ａがオフすると
ともに、トランジスタ２８がオンし、コンデンサ１６に
充電されている電荷を放電してコンデンサ１６を初期化
する。したがって、このとき、すなわちスタンバイ時、
インバータ１７の入力が“０”になるので、その出力側
の端子Ｙは“１”を出力する。なお、このとき、インバ
ータ２５からの反転出力“０”によりトランジスタ２３
がオフし、図６（ａ）に示した差動増幅回路に電流が流
れなくなる。よって、スタンバイ時に図６（ａ）に示し
た回路に無駄な電流が流れなくなり低消費電流化が図れ
る。また、インバータ２５からの反転出力“０”により
トランジスタ２６がオンし、これに伴いトランジスタ１
４がオフする。また、電圧源２４がオフしているのでト
ランジスタ２７もオフとなる。よって、コンデンサ１６
への充電動作は停止する。したがって、スタンバイ時に
コンデンサ１６を無駄に充電してしまう不都合が解消で
き、低消費電流化が図れる。
【００３７】作動状態になり端子Ｂに信号“０”が入力
すると、トランジスタ２８がオフし、コンデンサ１６の
初期化が停止し、また電圧源２４がオンしてトランジス
タ２１のゲートに比較基準電圧を出力するとともにトラ
ンジスタ２７をオンする。インバータ２５からの反転出
力“１”によりトランジスタ２３が動作し、トランジス
タ２６がオフするので、図６（ａ）に示した回路が動作
可能な状態となる。この状態で端子ＸからＣＭＯＳイン
バータ１の出力が入力すると、上記と同様な動作を行
う。
すると、トランジスタ２８がオフし、コンデンサ１６の
初期化が停止し、また電圧源２４がオンしてトランジス
タ２１のゲートに比較基準電圧を出力するとともにトラ
ンジスタ２７をオンする。インバータ２５からの反転出
力“１”によりトランジスタ２３が動作し、トランジス
タ２６がオフするので、図６（ａ）に示した回路が動作
可能な状態となる。この状態で端子ＸからＣＭＯＳイン
バータ１の出力が入力すると、上記と同様な動作を行
う。
【００３８】このように、図６（ａ）に示した差動増幅
回路を採用した場合、トランジスタ２１のゲートに入力
する比較基準電圧を変えることにより、簡単にしきい値
を変更できる。さらに比較基準電圧はＩＣの他の回路ブ
ロックからの信号により調整することも可能であるし、
ＩＣ外部から直接電圧を与えて電圧を調整するようにし
てもよい。例えば、図７に示したように電源間に複数の
抵抗２９〜２９を直列に接続し、その抵抗２９同士の接
続点の中の１つ端子を図６に示したトランジスタ２１の
ゲートに接続するようにし、他の接続点はそれぞれトラ
ンジスタ３０〜３０を介して電源と接続し、トランジス
タ３０のゲートをＩＣ内の他の回路ブロックからの２値
信号またはＩＣ外部からの２値信号で制御することによ
りデジタル的に調整するようにしてもよい。また、図８
に示すように電源間に抵抗３１とトランジスタ３２とを
接続し、その接続点を図６に示したトランジスタ２１の
ゲートに接続するようにし、トランジスタ３２のゲート
をＩＣ内の他の回路ブロックからのアナログ信号または
ＩＣ外部からのアナログ信号で制御することにより、ア
ナログ的に比較基準電圧を調整するようにしてもよい。
回路を採用した場合、トランジスタ２１のゲートに入力
する比較基準電圧を変えることにより、簡単にしきい値
を変更できる。さらに比較基準電圧はＩＣの他の回路ブ
ロックからの信号により調整することも可能であるし、
ＩＣ外部から直接電圧を与えて電圧を調整するようにし
てもよい。例えば、図７に示したように電源間に複数の
抵抗２９〜２９を直列に接続し、その抵抗２９同士の接
続点の中の１つ端子を図６に示したトランジスタ２１の
ゲートに接続するようにし、他の接続点はそれぞれトラ
ンジスタ３０〜３０を介して電源と接続し、トランジス
タ３０のゲートをＩＣ内の他の回路ブロックからの２値
信号またはＩＣ外部からの２値信号で制御することによ
りデジタル的に調整するようにしてもよい。また、図８
に示すように電源間に抵抗３１とトランジスタ３２とを
接続し、その接続点を図６に示したトランジスタ２１の
ゲートに接続するようにし、トランジスタ３２のゲート
をＩＣ内の他の回路ブロックからのアナログ信号または
ＩＣ外部からのアナログ信号で制御することにより、ア
ナログ的に比較基準電圧を調整するようにしてもよい。
【００３９】なお、上記では差動増幅回路として図６
（ａ）に示したものを用いたが、差動増幅回路はこれに
限るものではない。例えば図９（ａ）（ｂ）（ｃ）に示
したようなものを用いてもよい。なお、同図において、
３３は能動負荷、３４、３５は抵抗、３６、３７はＰチ
ャネルＭＯＳトランジスタ、３８、３９はＮチャネルＭ
ＯＳトランジスタであり、前図と同一番号のものは、同
一のものとする。
（ａ）に示したものを用いたが、差動増幅回路はこれに
限るものではない。例えば図９（ａ）（ｂ）（ｃ）に示
したようなものを用いてもよい。なお、同図において、
３３は能動負荷、３４、３５は抵抗、３６、３７はＰチ
ャネルＭＯＳトランジスタ、３８、３９はＮチャネルＭ
ＯＳトランジスタであり、前図と同一番号のものは、同
一のものとする。
【００４０】なお、上記では負荷容量７、８をスイッチ
ング素子を介して低電位側６と接続するようにしたが、
スイッチング素子を介して電源の高電位側４に接続する
ようにしてもよい。
ング素子を介して低電位側６と接続するようにしたが、
スイッチング素子を介して電源の高電位側４に接続する
ようにしてもよい。
【００４１】
【発明の効果】本発明によれば、低消費電流化を実現し
つつ発振に同期した電源電圧の変動を低減できる。
つつ発振に同期した電源電圧の変動を低減できる。
【００４２】電流制限素子を複数のスイッチング素子を
並列接続したものとし、ＣＭＯＳインバータの出力に応
じて制御回路がこれらスイッチング素子を制御するよう
にしてもよい。この場合、電流制限素子の調整が可能と
なり、最適な調整が可能となる。また、例えば発振開始
時はこれらスイッチング素子を介して多くの電流が流れ
るようにスイッチング素子を制御し、発振が安定してき
たら所定の値の電流が流れるようにスイッチング素子を
制御すれば、発振開始から発振が安定するまでに要する
時間を短くでき、応答性の向上が図れる。
並列接続したものとし、ＣＭＯＳインバータの出力に応
じて制御回路がこれらスイッチング素子を制御するよう
にしてもよい。この場合、電流制限素子の調整が可能と
なり、最適な調整が可能となる。また、例えば発振開始
時はこれらスイッチング素子を介して多くの電流が流れ
るようにスイッチング素子を制御し、発振が安定してき
たら所定の値の電流が流れるようにスイッチング素子を
制御すれば、発振開始から発振が安定するまでに要する
時間を短くでき、応答性の向上が図れる。
【図１】本発明の実施例を示した回路図。
【図２】図１の回路を動作させた際の電圧波形を示した
説明図。
説明図。
【図３】図１０の回路を動作させた際の電圧波形を示し
た説明図。
た説明図。
【図４】本発明の他の実施例を示した回路図。
【図５】図４の検出回路を示した回路図。
【図６】図４の他の検出回路の要部を示した回路図。
【図７】図５、６の電圧源の他の例を示した回路図。
【図８】図５、６の電圧源の他の例を示した回路図。
【図９】図４の他の検出回路の要部を示した回路図。
【図１０】従来の発振回路の構成を示した回路図。
１ ＣＭＯＳインバータ ２ 圧電素子 ３ 帰還抵抗 ５ 電流制限素子 ７ 第１の負荷容量 ８ 第２の負荷容量 ９ 電流制限素子 １０ スイッチング素子 １１ 制御回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭57−55601（ＪＰ，Ａ) 特開 平２−107008（ＪＰ，Ａ) 特開 平１−94704（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03B 5/32
Claims (6)
- 【請求項１】 ＣＭＯＳインバータと、上記ＣＭＯＳイ
ンバータの入出力端子間にそれぞれ接続された圧電素子
および帰還抵抗と、上記ＣＭＯＳインバータの入力側に
一方の電極を接続された第１の負荷容量と、上記ＣＭＯ
Ｓインバータの出力側に一方の電極を接続された第２の
負荷容量とを備えた発振回路において、 上記ＣＭＯＳインバータは一方の電源電位と電流制限素
子を介して接続され、上記第１および第２の負荷容量の
他方の電極がともに上記電流制限素子を介して上記一方
の電源電位と接続してあることを特徴とする発振回路。 - 【請求項２】 請求項１において、上記電流制限素子は
抵抗であることを特徴とする発振回路。 - 【請求項３】 請求項１において、上記電流制限素子は
トランジスタであることを特徴とする発振回路。 - 【請求項４】 請求項１において、上記電流制限素子は
定電流回路であることを特徴とする発振回路。 - 【請求項５】 請求項１において、上記電流制限素子は
複数のスイッチング素子を並列接続したものであり、上
記ＣＭＯＳインバータの出力に応じて上記スイッチング
素子を制御する制御回路を備えたことを特徴とする発振
回路。 - 【請求項６】 請求項５において、上記スイッチング素
子はトランジスタであることを特徴とする発振回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31302097A JP3284341B2 (ja) | 1997-11-14 | 1997-11-14 | 発振回路 |
| TW087118056A TW409453B (en) | 1997-11-14 | 1998-10-30 | Oscillation circuit |
| US09/191,836 US6025757A (en) | 1997-11-14 | 1998-11-13 | Piezoelectric oscillator circuit |
| KR1019980048841A KR19990045290A (ko) | 1997-11-14 | 1998-11-14 | 발진 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31302097A JP3284341B2 (ja) | 1997-11-14 | 1997-11-14 | 発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11150419A JPH11150419A (ja) | 1999-06-02 |
| JP3284341B2 true JP3284341B2 (ja) | 2002-05-20 |
Family
ID=18036266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31302097A Expired - Lifetime JP3284341B2 (ja) | 1997-11-14 | 1997-11-14 | 発振回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6025757A (ja) |
| JP (1) | JP3284341B2 (ja) |
| KR (1) | KR19990045290A (ja) |
| TW (1) | TW409453B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11308103A (ja) * | 1998-04-17 | 1999-11-05 | Nec Corp | Ｐｌｌ発振回路のノイズ低減方法とその回路 |
| JP2001007648A (ja) * | 1999-06-18 | 2001-01-12 | Toyo Commun Equip Co Ltd | 圧電発振器 |
| US6181217B1 (en) * | 1999-07-14 | 2001-01-30 | Thomson Licensing S.A. | VCXO with reduced PWM effects high slew rate conditions |
| US6563391B1 (en) * | 2000-10-26 | 2003-05-13 | Cypress Semiconductor Corporation | Precision crystal oscillator circuit used in microcontroller |
| JP2002204128A (ja) * | 2000-10-27 | 2002-07-19 | Nippon Precision Circuits Inc | 発振回路および発振用集積回路 |
| US6483391B1 (en) * | 2001-03-30 | 2002-11-19 | Conexant Systems, Inc. | System for controlling the amplitude of an oscillator |
| DE10126608A1 (de) * | 2001-05-31 | 2002-12-12 | Infineon Technologies Ag | Kompensierte Oszillatorschaltung |
| JP4598992B2 (ja) * | 2001-06-01 | 2010-12-15 | シチズンホールディングス株式会社 | 水晶発振回路 |
| EP1289121A1 (fr) * | 2001-08-13 | 2003-03-05 | EM Microelectronic-Marin SA | Circuit oscillateur à inverseur à consommation réduite |
| US6731177B2 (en) * | 2002-05-28 | 2004-05-04 | Sino Matrix Technology, Inc. | Intermittent oscillation circuit |
| US6924708B2 (en) * | 2002-09-11 | 2005-08-02 | Visteon Global Technologies, Inc. | Oscillator circuit having an expanded operating range |
| US9781154B1 (en) | 2003-04-01 | 2017-10-03 | Oracle International Corporation | Systems and methods for supporting information security and sub-system operational protocol conformance |
| US10275723B2 (en) * | 2005-09-14 | 2019-04-30 | Oracle International Corporation | Policy enforcement via attestations |
| US10063523B2 (en) * | 2005-09-14 | 2018-08-28 | Oracle International Corporation | Crafted identities |
| WO2004093308A1 (ja) * | 2003-04-15 | 2004-10-28 | Fujitsu Limited | 水晶発振回路 |
| US6812802B1 (en) * | 2003-04-22 | 2004-11-02 | Freescale Semiconductor, Inc. | Method and apparatus for controlling a voltage controlled oscillator |
| US20040251977A1 (en) * | 2003-06-12 | 2004-12-16 | Abdellatif Bellaouar | Low-current, area-efficient and flicker noise free bias CMOS voltage control oscillator |
| US7187245B1 (en) * | 2003-09-25 | 2007-03-06 | Cypress Semiconductor Corporation | Amplitude control for crystal oscillator |
| US7683730B2 (en) * | 2004-09-24 | 2010-03-23 | Cypress Semiconductor Corporation | Differential crystal oscillator circuit with peak regulation |
| US7123109B2 (en) * | 2004-12-15 | 2006-10-17 | Intel Corporation | Crystal oscillator with variable bias generator and variable loop filter |
| US8035455B1 (en) | 2005-12-21 | 2011-10-11 | Cypress Semiconductor Corporation | Oscillator amplitude control network |
| US7548128B2 (en) | 2006-12-19 | 2009-06-16 | Nxp B.V. | Systems and methods with reduced reference spurs using a crystal oscillator for broadband communications |
| US10291237B2 (en) * | 2016-04-11 | 2019-05-14 | Mediatek Inc. | Oscillator circuit with reconfigurable oscillator amplifier and/or hybrid amplitude calibration circuit and associated method |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5310047A (en) * | 1976-07-16 | 1978-01-30 | Seiko Instr & Electronics Ltd | Electronic circuit |
| JPS586606A (ja) * | 1981-07-03 | 1983-01-14 | Seiko Instr & Electronics Ltd | 低電力基準パルス発生回路 |
| CA2038967C (en) * | 1990-03-27 | 1996-03-05 | Motoyoshi Komoda | Crystal oscillator for use in timepiece of battery-powered portable apparatus |
| JPH04306008A (ja) * | 1991-01-10 | 1992-10-28 | Nec Corp | 水晶発振回路 |
| US5764112A (en) * | 1996-08-27 | 1998-06-09 | Microclock Incorporated | Fully integrated voltage-controlled crystal oscillator |
-
1997
- 1997-11-14 JP JP31302097A patent/JP3284341B2/ja not_active Expired - Lifetime
-
1998
- 1998-10-30 TW TW087118056A patent/TW409453B/zh not_active IP Right Cessation
- 1998-11-13 US US09/191,836 patent/US6025757A/en not_active Expired - Lifetime
- 1998-11-14 KR KR1019980048841A patent/KR19990045290A/ko not_active Application Discontinuation
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| Publication number | Publication date |
|---|---|
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| JPH11150419A (ja) | 1999-06-02 |
| KR19990045290A (ko) | 1999-06-25 |
| US6025757A (en) | 2000-02-15 |
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