JP2002204128A - 発振回路および発振用集積回路 - Google Patents
発振回路および発振用集積回路Info
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
- H03K3/0307—Stabilisation of output, e.g. using crystal
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
- H03B5/30—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator
- H03B5/32—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator
- H03B5/36—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator active element in amplifier being semiconductor device
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Abstract
(57)【要約】
【課題】 発振出力の微弱な高周波数発振用の圧電振動
子に適する発振回路を提供し、発振回路の高速化を図る
こと、また、そのような発振回路を構成可能な発振用集
積回路を提供することにある。 【解決手段】 ＣＭＯＳインバータ１、２、３を縦続接
続して増幅部４を構成し、最前段から最後段へと各ＣＭ
ＯＳインバータを構成するＭＯＳトランジスタのチャネ
ル幅を順に小さくし、高周波数領域における増幅部４の
増幅率を改善し、水晶振動子ＸＬからの微弱な発振出力
の増幅を可能とするとともに、フィルタ回路５によって
負性抵抗のピークの周波数を従来よりも高い周波数領域
において実現可能とし、高周波数の発振動作を可能とす
る。
子に適する発振回路を提供し、発振回路の高速化を図る
こと、また、そのような発振回路を構成可能な発振用集
積回路を提供することにある。 【解決手段】 ＣＭＯＳインバータ１、２、３を縦続接
続して増幅部４を構成し、最前段から最後段へと各ＣＭ
ＯＳインバータを構成するＭＯＳトランジスタのチャネ
ル幅を順に小さくし、高周波数領域における増幅部４の
増幅率を改善し、水晶振動子ＸＬからの微弱な発振出力
の増幅を可能とするとともに、フィルタ回路５によって
負性抵抗のピークの周波数を従来よりも高い周波数領域
において実現可能とし、高周波数の発振動作を可能とす
る。
Description
【０００１】
【発明の属する技術分野】本発明は、水晶振動子等の圧
電振動子の発振出力を増幅する増幅部を備えた発振回路
および発振用集積回路に関するものであり、特に高周波
数動作に適した発振回路および発振用集積回路に関する
ものである。
電振動子の発振出力を増幅する増幅部を備えた発振回路
および発振用集積回路に関するものであり、特に高周波
数動作に適した発振回路および発振用集積回路に関する
ものである。
【０００２】
【従来の技術】従来、水晶振動子等の圧電振動子の発振
出力を増幅する増幅部を備えた発振回路には例えば、図
１７に示すようなものがある。これは、水晶振動子ＸＬ
を増幅部としてのＣＭＯＳインバータＩＮＶの入力端子
ｉｎ、出力端子ｏｕｔ間に接続し、また、同入力端子、
出力端子間に帰還抵抗Ｒｆを接続し、さらに、これら入
力端子ｉｎ、出力端子ｏｕｔをそれぞれの負荷容量とな
る容量素子ＣＧ、ＣＤを介して電源端子ＶＳＳ（０Ｖ）
に接続したものであった。
出力を増幅する増幅部を備えた発振回路には例えば、図
１７に示すようなものがある。これは、水晶振動子ＸＬ
を増幅部としてのＣＭＯＳインバータＩＮＶの入力端子
ｉｎ、出力端子ｏｕｔ間に接続し、また、同入力端子、
出力端子間に帰還抵抗Ｒｆを接続し、さらに、これら入
力端子ｉｎ、出力端子ｏｕｔをそれぞれの負荷容量とな
る容量素子ＣＧ、ＣＤを介して電源端子ＶＳＳ（０Ｖ）
に接続したものであった。
【０００３】
【発明が解決しようとする課題】現在、発振回路では、
動作周波数の高周波化が望まれているが、動作周波数が
上がるにつれて水晶振動子のサイズが小型化し、これに
伴って発振出力、すなわち水晶振動子に流れる水晶電流
が微弱となる。このため、図１７の構成においては、３
次オーバートーンの発振周波数で１００Ｈｚの水晶振動
子までは発振可能であるが、さらなる高周波数領域、例
えば１２０ＭＨｚを超える周波数領域では、増幅部の増
幅率が小さく発振出力を十分増幅できず、発振回路とし
て動作させることができなかった。
動作周波数の高周波化が望まれているが、動作周波数が
上がるにつれて水晶振動子のサイズが小型化し、これに
伴って発振出力、すなわち水晶振動子に流れる水晶電流
が微弱となる。このため、図１７の構成においては、３
次オーバートーンの発振周波数で１００Ｈｚの水晶振動
子までは発振可能であるが、さらなる高周波数領域、例
えば１２０ＭＨｚを超える周波数領域では、増幅部の増
幅率が小さく発振出力を十分増幅できず、発振回路とし
て動作させることができなかった。
【０００４】また、３次オーバートーンより高次のオー
バートーンにて高周波数化をするにしても次のような問
題がある。図１７の構成は水晶振動子ＸＬ以外の構成は
集積化され、図１８の等価回路に示すように、水晶振動
子ＸＬとその他の集積化された構成要素とをそれぞれ、
抵抗ＲＸ及びインダクタＬＸのなす直列回路と、負性抵
抗ＲＬ及びキャパシタＣＬのなす直列回路として表すこ
とができる。負性抵抗ＲＬの周波数特性は図１９に示す
ようになり、同図においては縦軸に抵抗値をとり、横軸
に周波数をとって３次オーバートーン発振の負性抵抗Ｒ
Ｌを示してある。また、ＲＯ１、ＲＯ３、ＲＯ５はそれ
ぞれ基本波、３次オーバートオーン、５次オーバートオ
ーンの水晶振動子の抵抗成分の値を示してある。負性抵
抗ＲＬが、抵抗ＲＸのそれより負の方向に大きければ、
発振回路として動作する。図１７の構成に３次オーバー
トーンの発振周波数として３０ＭＨｚの水晶振動子を用
いた場合、図１９に示すように負性抵抗ＲＬは、３次オ
ーバートーンの発振周波数３０ＭＨｚ近傍をピークとし
て、周波数が上がるに従ってその値が小さくなる。例え
ば、５次のオーバートーンの発振周波数５０ＭＨｚでは
負性抵抗ＲＬは水晶振動子の抵抗成分Ｒのそれより小さ
く、発振回路として動作させることができない。このた
め、図２０に示すように容量素子ＣＤと電源端子ＶＳＳ
との間にコイルＬADDと容量素子ＣADDとを接続して５次
オーバートーンを行わせるものがあったが、外付けのコ
イルＬADDと容量素子ＣADDとを設ける必要があり、回路
面積の増大、これら付加素子の値の制御の手間等の問題
がある。
バートーンにて高周波数化をするにしても次のような問
題がある。図１７の構成は水晶振動子ＸＬ以外の構成は
集積化され、図１８の等価回路に示すように、水晶振動
子ＸＬとその他の集積化された構成要素とをそれぞれ、
抵抗ＲＸ及びインダクタＬＸのなす直列回路と、負性抵
抗ＲＬ及びキャパシタＣＬのなす直列回路として表すこ
とができる。負性抵抗ＲＬの周波数特性は図１９に示す
ようになり、同図においては縦軸に抵抗値をとり、横軸
に周波数をとって３次オーバートーン発振の負性抵抗Ｒ
Ｌを示してある。また、ＲＯ１、ＲＯ３、ＲＯ５はそれ
ぞれ基本波、３次オーバートオーン、５次オーバートオ
ーンの水晶振動子の抵抗成分の値を示してある。負性抵
抗ＲＬが、抵抗ＲＸのそれより負の方向に大きければ、
発振回路として動作する。図１７の構成に３次オーバー
トーンの発振周波数として３０ＭＨｚの水晶振動子を用
いた場合、図１９に示すように負性抵抗ＲＬは、３次オ
ーバートーンの発振周波数３０ＭＨｚ近傍をピークとし
て、周波数が上がるに従ってその値が小さくなる。例え
ば、５次のオーバートーンの発振周波数５０ＭＨｚでは
負性抵抗ＲＬは水晶振動子の抵抗成分Ｒのそれより小さ
く、発振回路として動作させることができない。このた
め、図２０に示すように容量素子ＣＤと電源端子ＶＳＳ
との間にコイルＬADDと容量素子ＣADDとを接続して５次
オーバートーンを行わせるものがあったが、外付けのコ
イルＬADDと容量素子ＣADDとを設ける必要があり、回路
面積の増大、これら付加素子の値の制御の手間等の問題
がある。
【０００５】そこで、本発明では、発振出力の微弱な高
周波数発振用の圧電振動子に適する発振回路を提供し、
発振回路の高速化を図ること、また、そのような発振回
路を構成可能な発振用集積回路を提供することにある。
周波数発振用の圧電振動子に適する発振回路を提供し、
発振回路の高速化を図ること、また、そのような発振回
路を構成可能な発振用集積回路を提供することにある。
【０００６】
【課題を解決するための手段】本発明の発振回路では、
縦続接続された複数のＣＭＯＳインバータからなる増幅
部と、上記増幅部の入力端子と出力端子との間に接続さ
れた圧電振動子と、上記増幅部の入力端子と出力端子と
の間に接続された帰還抵抗と、上記増幅部の入力端子と
特定電位の端子との間に接続された第１の負荷容量と、
上記増幅部の出力端子と特定電位の端子との間に接続さ
れた第２の負荷容量と、上記増幅部に設けられたフィル
タ回路とを備え、上記各ＣＭＯＳインバータのゲート面
積を前段から後段にいくに従って次小さくしてある。
縦続接続された複数のＣＭＯＳインバータからなる増幅
部と、上記増幅部の入力端子と出力端子との間に接続さ
れた圧電振動子と、上記増幅部の入力端子と出力端子と
の間に接続された帰還抵抗と、上記増幅部の入力端子と
特定電位の端子との間に接続された第１の負荷容量と、
上記増幅部の出力端子と特定電位の端子との間に接続さ
れた第２の負荷容量と、上記増幅部に設けられたフィル
タ回路とを備え、上記各ＣＭＯＳインバータのゲート面
積を前段から後段にいくに従って次小さくしてある。
【０００７】上記フィルタ回路は、上記増幅部と上記帰
還抵抗と上記第１、第２の負荷容量とのなす回路の負性
抵抗が所定の周波数においてピークとなるように定める
ものであることが好ましい。
還抵抗と上記第１、第２の負荷容量とのなす回路の負性
抵抗が所定の周波数においてピークとなるように定める
ものであることが好ましい。
【０００８】上記フィルタ回路は、上記増幅部の入力端
子と出力端子との間の信号路上であって、上記複数のＣ
ＭＯＳインバータの内の少なくとも１つのＣＭＯＳイン
バータの入力端子に容量素子を接続し、当該容量素子を
接続したＣＭＯＳインバータの入力端子と出力端子との
間には抵抗を接続してなることが好ましい。
子と出力端子との間の信号路上であって、上記複数のＣ
ＭＯＳインバータの内の少なくとも１つのＣＭＯＳイン
バータの入力端子に容量素子を接続し、当該容量素子を
接続したＣＭＯＳインバータの入力端子と出力端子との
間には抵抗を接続してなることが好ましい。
【０００９】上記フィルタ回路は、上記増幅部の入力端
子と上記増幅部の最前段のＣＭＯＳインバータの入力端
子との間に接続された容量素子と、上記最前段のＣＭＯ
Ｓインバータの入力端子と出力端子との間に接続された
抵抗とからなることが好ましい。
子と上記増幅部の最前段のＣＭＯＳインバータの入力端
子との間に接続された容量素子と、上記最前段のＣＭＯ
Ｓインバータの入力端子と出力端子との間に接続された
抵抗とからなることが好ましい。
【００１０】上記増幅部は各ＣＭＯＳインバータのチャ
ネル長を共通としてチャネル幅を前段から後段にいくに
従って小さくしてあることが好ましい。
ネル長を共通としてチャネル幅を前段から後段にいくに
従って小さくしてあることが好ましい。
【００１１】また、本発明の発振回路は、特に第１、第
２、第３のＣＭＯＳインバータを縦続接続し、当該第
１、第２、第３のＣＭＯＳインバータのゲート面積を前
段から後段にいくに従って小さくしてなる増幅部と、上
記第１のＣＭＯＳインバータの入力端子に一方の端子を
接続し、他方の端子を上記増幅部の入力端子とした容量
素子と、上記第１のＣＭＯＳインバータの入力端子と出
力端子との間に接続された抵抗とからなるフィルタ回路
と、上記増幅部の入力端子と出力端子との間に接続され
た圧電振動子と、上記増幅部の入力端子と出力端子との
間に接続された帰還抵抗と、上記増幅部の入力端子と特
定電位の端子との間に接続された第１の負荷容量と、上
記増幅部の出力端子と特定電位の端子との間に接続され
た第２の負荷容量とを備えることが好ましい。
２、第３のＣＭＯＳインバータを縦続接続し、当該第
１、第２、第３のＣＭＯＳインバータのゲート面積を前
段から後段にいくに従って小さくしてなる増幅部と、上
記第１のＣＭＯＳインバータの入力端子に一方の端子を
接続し、他方の端子を上記増幅部の入力端子とした容量
素子と、上記第１のＣＭＯＳインバータの入力端子と出
力端子との間に接続された抵抗とからなるフィルタ回路
と、上記増幅部の入力端子と出力端子との間に接続され
た圧電振動子と、上記増幅部の入力端子と出力端子との
間に接続された帰還抵抗と、上記増幅部の入力端子と特
定電位の端子との間に接続された第１の負荷容量と、上
記増幅部の出力端子と特定電位の端子との間に接続され
た第２の負荷容量とを備えることが好ましい。
【００１２】また、上記各発振回路は、上記第１の負荷
容量を接続した上記増幅器の入力端子と上記特定電位と
のなす第１の信号路上および上記第２の負荷容量を接続
した上記増幅器の出力端子と上記特定電位とのなす第２
の信号路上の少なくとも一方に上記圧電振動子に流れる
電流を抑える抵抗を接続することも好ましい。
容量を接続した上記増幅器の入力端子と上記特定電位と
のなす第１の信号路上および上記第２の負荷容量を接続
した上記増幅器の出力端子と上記特定電位とのなす第２
の信号路上の少なくとも一方に上記圧電振動子に流れる
電流を抑える抵抗を接続することも好ましい。
【００１３】また、上記各発振回路は、上記増幅部の各
ＣＭＯＳインバータを構成する各ＭＯＳトランジスタの
ソース及び特定電位の端子は電流制限素子を介して電源
電位に接続することが好ましい。上記定電流制限素子は
ＭＯＳトランジスタの複数個を並列に接続してなり、当
該複数の他のＭＯＳトランジスタは上記出力端子から出
力される発振出力の初期状態にあっては全てオンとさ
れ、上記発振出力が安定した状態となるのに従って段階
的にオフとされることも好ましい。
ＣＭＯＳインバータを構成する各ＭＯＳトランジスタの
ソース及び特定電位の端子は電流制限素子を介して電源
電位に接続することが好ましい。上記定電流制限素子は
ＭＯＳトランジスタの複数個を並列に接続してなり、当
該複数の他のＭＯＳトランジスタは上記出力端子から出
力される発振出力の初期状態にあっては全てオンとさ
れ、上記発振出力が安定した状態となるのに従って段階
的にオフとされることも好ましい。
【００１４】また、上記発振回路は、上記圧電振動子は
水晶振動子であり、オーバートーン発振を行うことも好
ましい。
水晶振動子であり、オーバートーン発振を行うことも好
ましい。
【００１５】また、上記各発振回路は、上記増幅部の最
後段から１つ前段のＣＭＯＳインバータの出力端子に
は、後段回路への出力信号を出力する出力端子が接続さ
れていることが好ましい。
後段から１つ前段のＣＭＯＳインバータの出力端子に
は、後段回路への出力信号を出力する出力端子が接続さ
れていることが好ましい。
【００１６】また、上記各発振回路は、上記増幅部の最
後段から１つ前段のＣＭＯＳインバータの入力端子に
は、差動増幅回路の一方の入力端子が接続され、当該Ｃ
ＭＯＳインバータの出力端子には、上記差動増幅回路の
他方の入力端子が接続され、上記差動増幅回路の出力端
子から後段回路への出力信号が出力されることが好まし
い。
後段から１つ前段のＣＭＯＳインバータの入力端子に
は、差動増幅回路の一方の入力端子が接続され、当該Ｃ
ＭＯＳインバータの出力端子には、上記差動増幅回路の
他方の入力端子が接続され、上記差動増幅回路の出力端
子から後段回路への出力信号が出力されることが好まし
い。
【００１７】また、上記発振回路の圧電振動子を除く他
の構成要素を集積化した発振用集積回路装置を構成する
ことも好ましい。特に上記各容量素子は金属間容量であ
り、上記各抵抗は薄膜抵抗であることが好ましい。
の構成要素を集積化した発振用集積回路装置を構成する
ことも好ましい。特に上記各容量素子は金属間容量であ
り、上記各抵抗は薄膜抵抗であることが好ましい。
【００１８】
【発明の実施の形態】次に本発明の発振回路および発振
用集積回路について図１に示す第1の実施例にそって説
明する。同図において圧電振動子としての本例の発振用
集積回路に外付けされる水晶振動子ＸＬは、本例では３
倍のオーバートーンを行うものである。圧電振動子とし
ては、これに限らず、ＳＡＷ（Surface Acoustic Wav
e）振動子等であっても良く、以降に述べる各実施例に
おいても同様である。最前段から最後段へＣＭＯＳイン
バータ１、２、３を順次縦続接続して増幅部４を構成す
る。ＣＭＯＳインバータ１、２、３はこの順にそれぞれ
を構成するＭＯＳトランジスタのチャネル長を共通な値
とし、チャネル幅を順次小さくしてあり、これらを構成
するＭＯＳトランジスタのゲート面積を小さくしてあ
る。例えば、ＣＭＯＳインバータ１、２、３のチャネル
幅比は４：２：１としてある。これにより、高周波数領
域における増幅率を改善させる。
用集積回路について図１に示す第1の実施例にそって説
明する。同図において圧電振動子としての本例の発振用
集積回路に外付けされる水晶振動子ＸＬは、本例では３
倍のオーバートーンを行うものである。圧電振動子とし
ては、これに限らず、ＳＡＷ（Surface Acoustic Wav
e）振動子等であっても良く、以降に述べる各実施例に
おいても同様である。最前段から最後段へＣＭＯＳイン
バータ１、２、３を順次縦続接続して増幅部４を構成す
る。ＣＭＯＳインバータ１、２、３はこの順にそれぞれ
を構成するＭＯＳトランジスタのチャネル長を共通な値
とし、チャネル幅を順次小さくしてあり、これらを構成
するＭＯＳトランジスタのゲート面積を小さくしてあ
る。例えば、ＣＭＯＳインバータ１、２、３のチャネル
幅比は４：２：１としてある。これにより、高周波数領
域における増幅率を改善させる。
【００１９】帰還抵抗Ｒｆは増幅部４の入力端子ＩＮ、
出力端子ＯＵＴ間に接続され、本例の発振回路をオーバ
ートーン発振させるべく抵抗値を定めてある。負荷容量
としての容量素子ＣＧ、ＣＤはそれぞれ増幅部４の入力
端子ＩＮと電源端子ＶＳＳ（０Ｖ）との間、出力端子Ｏ
ＵＴと電源端子ＶＳＳとの間に接続される。
出力端子ＯＵＴ間に接続され、本例の発振回路をオーバ
ートーン発振させるべく抵抗値を定めてある。負荷容量
としての容量素子ＣＧ、ＣＤはそれぞれ増幅部４の入力
端子ＩＮと電源端子ＶＳＳ（０Ｖ）との間、出力端子Ｏ
ＵＴと電源端子ＶＳＳとの間に接続される。
【００２０】抵抗Ｒ１はＣＭＯＳインバータ１の入力端
子ｉｎ、出力端子ｏｕｔ間に接続されている。容量素子
Ｃ１はＣＭＯＳインバータ１の入力端子ｉｎと増幅部４
の入力端子ＩＮに接続され、抵抗Ｒ１、容量素子Ｃ１に
より、フィルタ回路５が構成される。抵抗Ｒ１はＣＭＯ
Ｓインバータ１の動作点を定めるものでもある。
子ｉｎ、出力端子ｏｕｔ間に接続されている。容量素子
Ｃ１はＣＭＯＳインバータ１の入力端子ｉｎと増幅部４
の入力端子ＩＮに接続され、抵抗Ｒ１、容量素子Ｃ１に
より、フィルタ回路５が構成される。抵抗Ｒ１はＣＭＯ
Ｓインバータ１の動作点を定めるものでもある。
【００２１】以上の構成要素から本例の発振回路が構成
され、これらの構成要素のうち、水晶振動子ＸＬ以外の
構成要素は本例の発振用集積回路として集積化される。
され、これらの構成要素のうち、水晶振動子ＸＬ以外の
構成要素は本例の発振用集積回路として集積化される。
【００２２】次に本例の動作について説明する。増幅部
4のＣＭＯＳインバータを多段化し、増幅部を構成する
ＣＭＯＳインバータ１、２、３のゲート面積をこの順
に、チャネル長を同じくしてチャネル幅比を変えて小さ
くすることにより、高周波数領域における増幅部の増幅
率を向上させる。これについては、特公平２−５２８８
５号公報（特願昭５８−２２９２８９号）、「Ｃ−ＭＯ
Ｓ増幅器」に詳細に述べられている。これによれば、次
のように高周波数領域での増幅率の増大が達成される。
4のＣＭＯＳインバータを多段化し、増幅部を構成する
ＣＭＯＳインバータ１、２、３のゲート面積をこの順
に、チャネル長を同じくしてチャネル幅比を変えて小さ
くすることにより、高周波数領域における増幅部の増幅
率を向上させる。これについては、特公平２−５２８８
５号公報（特願昭５８−２２９２８９号）、「Ｃ−ＭＯ
Ｓ増幅器」に詳細に述べられている。これによれば、次
のように高周波数領域での増幅率の増大が達成される。
【００２３】ＣＭＯＳインバータの低周波数領域におけ
る増幅率は周波数に依らずほぼ一定で、以下の式（１）
で近似される。 A≒(gmP+gmN)/(1/rdsP+1/rdsN)・・・（１） ここで、ＡはＣＭＯＳインバータの増幅率であり、ｇmP
はＰチャネルＭＯＳトランジスタの相互コンダクタンス
であり、ｇmNはＮチャネルＭＯＳトランジスタの相互コ
ンダクタンスであり、ｒdsPは飽和領域でのＰチャネル
ＭＯＳトランジスタのドレイン抵抗であり、ｒdsNは飽
和領域でのＮチャネルＭＯＳトランジスタのドレイン抵
抗である。
る増幅率は周波数に依らずほぼ一定で、以下の式（１）
で近似される。 A≒(gmP+gmN)/(1/rdsP+1/rdsN)・・・（１） ここで、ＡはＣＭＯＳインバータの増幅率であり、ｇmP
はＰチャネルＭＯＳトランジスタの相互コンダクタンス
であり、ｇmNはＮチャネルＭＯＳトランジスタの相互コ
ンダクタンスであり、ｒdsPは飽和領域でのＰチャネル
ＭＯＳトランジスタのドレイン抵抗であり、ｒdsNは飽
和領域でのＮチャネルＭＯＳトランジスタのドレイン抵
抗である。
【００２４】ＣＭＯＳインバータの高周波数領域におけ
る増幅率は周波数にほぼ反比例しており、以下の式
（２）で近似される。 A≒(gmP+gmN)/2πｆ(ＣL+Ｃd)・・・（２） ここで、ｆは周波数であり、ＣLはＣＭＯＳインバータ
の負荷容量であり、ＣdはＣＭＯＳインバータ自体のも
つドレイン容量である。
る増幅率は周波数にほぼ反比例しており、以下の式
（２）で近似される。 A≒(gmP+gmN)/2πｆ(ＣL+Ｃd)・・・（２） ここで、ｆは周波数であり、ＣLはＣＭＯＳインバータ
の負荷容量であり、ＣdはＣＭＯＳインバータ自体のも
つドレイン容量である。
【００２５】相互コンダクタンスｇmP、ｇmNおよびＣd
はＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳト
ランジスタのチャネル長が等しいとした場合、以下の式
で表される。 ここで、μPはＰチャネルＭＯＳトランジスタの移動度
であり、μNはＮチャネルＭＯＳトランジスタの移動度
であり、ＷPはＰチャネルＭＯＳトランジスタのチャネ
ル幅であり、ＷNはＮチャネルＭＯＳトランジスタのチ
ャネル幅であり、ＬはＰ、ＮチャネルＭＯＳトランジス
タのチャネル長であり、ＦP（ＶＤＤ，ＶTP）はＶＤ
Ｄ、ＶTPの関数であり、ＦN（ＶＤＤ，ＶTN）はＶＤ
Ｄ，ＶTNの関数であり、ＶTPはＰチャネルＭＯＳトラン
ジスタのしきい値電圧であり、ＶTNはＮチャネルＭＯＳ
トランジスタのしきい値電圧であり、ＶＤＤは電源端子
ＶＤＤの電圧であり、Ｋ1〜Ｋ4はＷP、ＷNに依らない定
数であり、ＣJPはＰチャネルＭＯＳトランジスタの接合
容量であり、ＣJNはＮチャネルＭＯＳトランジスタの接
合容量である。ここでチャネル幅ＷP、ＷNの比を一定の
値ｒとして固定すると、ｒ＝ＷP／ＷNだから、 Cd/(gmP+gmN)≒L・(K3・CJP・WP+K4・CJN・WN)/(K1WP+K2WN) ≒L・(K3・CJP・r+K4・CJN)/(K1r+K2)=K5・・・（６） となる。ここで、Ｋ5はＷP、ＷNに依らない定数であ
る。上式（６）からＣd／（ｇmP＋ｇ mN）は、ＣＭＯＳ
インバータのＷP、ＷNに依らないことがわかる。
はＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳト
ランジスタのチャネル長が等しいとした場合、以下の式
で表される。 ここで、μPはＰチャネルＭＯＳトランジスタの移動度
であり、μNはＮチャネルＭＯＳトランジスタの移動度
であり、ＷPはＰチャネルＭＯＳトランジスタのチャネ
ル幅であり、ＷNはＮチャネルＭＯＳトランジスタのチ
ャネル幅であり、ＬはＰ、ＮチャネルＭＯＳトランジス
タのチャネル長であり、ＦP（ＶＤＤ，ＶTP）はＶＤ
Ｄ、ＶTPの関数であり、ＦN（ＶＤＤ，ＶTN）はＶＤ
Ｄ，ＶTNの関数であり、ＶTPはＰチャネルＭＯＳトラン
ジスタのしきい値電圧であり、ＶTNはＮチャネルＭＯＳ
トランジスタのしきい値電圧であり、ＶＤＤは電源端子
ＶＤＤの電圧であり、Ｋ1〜Ｋ4はＷP、ＷNに依らない定
数であり、ＣJPはＰチャネルＭＯＳトランジスタの接合
容量であり、ＣJNはＮチャネルＭＯＳトランジスタの接
合容量である。ここでチャネル幅ＷP、ＷNの比を一定の
値ｒとして固定すると、ｒ＝ＷP／ＷNだから、 Cd/(gmP+gmN)≒L・(K3・CJP・WP+K4・CJN・WN)/(K1WP+K2WN) ≒L・(K3・CJP・r+K4・CJN)/(K1r+K2)=K5・・・（６） となる。ここで、Ｋ5はＷP、ＷNに依らない定数であ
る。上式（６）からＣd／（ｇmP＋ｇ mN）は、ＣＭＯＳ
インバータのＷP、ＷNに依らないことがわかる。
【００２６】また、ＣLはＣＭＯＳインバータの負荷容
量であり、縦続接続の中間にあるＣＭＯＳインバータに
とっては、次段のＣＭＯＳインバータのＰチャネルＭＯ
Ｓトランジスタ及びＮチャネルＭＯＳトランジスタのゲ
ート容量にほぼ等しい。実際には、金属配線容量等の浮
遊容量ＣLも含まれているが、ゲート容量の大きさに対
しては無視し得る程度である。したがって、ＣLはほぼ
次式で近似できる。 CL≒K6・COX・L(WP'+WN')≒K7(WP'+WN')・・・（７） ここで、ＷP’は次段のＰチャネルＭＯＳトランジスタ
のチャネル幅であり、ＷN’は次段のＮチャネルＭＯＳ
トランジスタのチャネル幅であり、Ｋ6、Ｋ7はＷP’、
ＷN’に依らない定数である。
量であり、縦続接続の中間にあるＣＭＯＳインバータに
とっては、次段のＣＭＯＳインバータのＰチャネルＭＯ
Ｓトランジスタ及びＮチャネルＭＯＳトランジスタのゲ
ート容量にほぼ等しい。実際には、金属配線容量等の浮
遊容量ＣLも含まれているが、ゲート容量の大きさに対
しては無視し得る程度である。したがって、ＣLはほぼ
次式で近似できる。 CL≒K6・COX・L(WP'+WN')≒K7(WP'+WN')・・・（７） ここで、ＷP’は次段のＰチャネルＭＯＳトランジスタ
のチャネル幅であり、ＷN’は次段のＮチャネルＭＯＳ
トランジスタのチャネル幅であり、Ｋ6、Ｋ7はＷP’、
ＷN’に依らない定数である。
【００２７】次段のＣＭＯＳインバータにおいても、チ
ャネル幅ＷP’、ＷN’の比が一定の値ｒとなっている
と、ｒ＝ＷP’／ＷN’だから、 CL/(gmP+gmN) ≒K7(WP'+WN')/(K1WP+K2WN) ≒K7(r+1)/(K1・r+K2)・WN'/WN ≒K8・WN'/WN・・・（８） ここで、Ｋ8はＷN、ＷN’、ＷP、ＷP’に依らない定数
である。したがって、高周波数領域におけるＣＭＯＳイ
ンバータの増幅率Ａは次式で表される。 A≒1/2π[K8(WN'/WN)+K7]・・・（９）
ャネル幅ＷP’、ＷN’の比が一定の値ｒとなっている
と、ｒ＝ＷP’／ＷN’だから、 CL/(gmP+gmN) ≒K7(WP'+WN')/(K1WP+K2WN) ≒K7(r+1)/(K1・r+K2)・WN'/WN ≒K8・WN'/WN・・・（８） ここで、Ｋ8はＷN、ＷN’、ＷP、ＷP’に依らない定数
である。したがって、高周波数領域におけるＣＭＯＳイ
ンバータの増幅率Ａは次式で表される。 A≒1/2π[K8(WN'/WN)+K7]・・・（９）
【００２８】この式より、ＷN’／ＷNの値が小さい程、
Ａの値が大きくなることがわかる。すなわち、縦続接続
されたＣＭＯＳインバータの次段のＭＯＳトランジスタ
のチャネル幅を前段のそれより縮小化することによって
増幅率が増大することになる。
Ａの値が大きくなることがわかる。すなわち、縦続接続
されたＣＭＯＳインバータの次段のＭＯＳトランジスタ
のチャネル幅を前段のそれより縮小化することによって
増幅率が増大することになる。
【００２９】図２は上述の結果を説明するためのもので
あり、横軸に周波数ｆの対数をとり、縦軸に増幅率Ａの
対数をとっている。同図のａ、ｂよりなる折れ線が同一
寸法のＣＭＯＳインバータを縦続接続してなる増幅部の
１段当りの増幅率の周波数依存性であるとすると、後段
にいくに従ってＭＯＳトランジスタのチャネル幅を縮小
化した場合の１段当りの増幅率は、高周波数領域で破線
ｂ’のようになり、同一周波数で比較すると増幅率が上
昇する。また、増幅率の対数が０となる周波数もｃから
ｃ’に上昇、すなわち、最大動作周波数が上昇する。
あり、横軸に周波数ｆの対数をとり、縦軸に増幅率Ａの
対数をとっている。同図のａ、ｂよりなる折れ線が同一
寸法のＣＭＯＳインバータを縦続接続してなる増幅部の
１段当りの増幅率の周波数依存性であるとすると、後段
にいくに従ってＭＯＳトランジスタのチャネル幅を縮小
化した場合の１段当りの増幅率は、高周波数領域で破線
ｂ’のようになり、同一周波数で比較すると増幅率が上
昇する。また、増幅率の対数が０となる周波数もｃから
ｃ’に上昇、すなわち、最大動作周波数が上昇する。
【００３０】以上のようにＣＭＯＳインバータを縦続接
続して前段から後段にいくに従ってＭＯＳトランジスタ
のチャネル幅を順次小さくした増幅部は高周波数領域で
の増幅率が改善されているが、この増幅部を従来のＣＭ
ＯＳインバータＩＮＶと置き換えるのみによっては、発
振動作を行わせることは難しい。すなわち、発振を行わ
せるには上述したように負性抵抗の設定が重要な鍵とな
っており、本例ではフィルタ回路５を用いて負性抵抗を
最適化することにより、増幅部の増幅率の向上による効
果と相まってより高周波数領域での発振動作が可能とな
る。この点について以下に述べる。
続して前段から後段にいくに従ってＭＯＳトランジスタ
のチャネル幅を順次小さくした増幅部は高周波数領域で
の増幅率が改善されているが、この増幅部を従来のＣＭ
ＯＳインバータＩＮＶと置き換えるのみによっては、発
振動作を行わせることは難しい。すなわち、発振を行わ
せるには上述したように負性抵抗の設定が重要な鍵とな
っており、本例ではフィルタ回路５を用いて負性抵抗を
最適化することにより、増幅部の増幅率の向上による効
果と相まってより高周波数領域での発振動作が可能とな
る。この点について以下に述べる。
【００３１】図１７に示すようにＣＭＳインバータＩＮ
Ｖを単体で増幅部に用いた従来の発振回路（タイプ
Ｉ）、図３のａに示すようにフィルタ回路５を備えず、
単純にゲート面積の等しい３個のＣＭＯＳインバータ２
を縦続接続して増幅部に用いた発振回路（タイプＩ
Ｉ）、図３のｂに示すようにフィルタ回路５を備えず、
本例のものと同様に３個のＣＭＯＳインバータを縦続接
続し、各ＣＭＯＳインバータを構成する各ＭＯＳトラン
ジスタのチャネル長を共通な値とし、チャネル幅比を
４：２：１としてチャネル幅を順次小さくなるように増
幅部に用いた発振回路（タイプＩＩＩ）及び本例の発振
回路（タイプＩＶ）についてそれぞれの負性抵抗と周波
数の関係を模式的に示すと図４の（Ｉ）〜（ＩＶ）の特
性となる。また、同図においてＲＯ１、ＲＯ３、ＲＯ
５、ＲＯ７はそれぞれ基本波、３次オーバートオーン、
５次オーバートオーン、７次オーバートオーンの水晶振
動子の抵抗成分の値を示してある。また、これらタイプ
Ｉ〜ＩＶの発振回路について、具体的なパラメータを与
えてシミュレーションを行った結果、５０ＭＨｚ〜３０
０ＭＨｚにおいて負性抵抗は、それぞれ図５の（Ｉ）〜
（ＩＶ）に示すようになる。各パラメータについては、
電源端子ＶＤＤにおける電源電圧を３Ｖとし、容量素子
ＣＧを１０ｐＦとし、容量素子ＣＤを１５ｐＦとし、帰
還抵抗Ｒｆを２００ＫΩとし、水晶振動子の容量性分Ｃ
Ｘを１ｐＦとし、これら４タイプの発振回路の各ＣＭＯ
Ｓインバータを構成するＭＯＳトランジスタのチャネル
長を共通な値とし、チャネル幅の比率については、タイ
プＩのＣＭＯＳインバータを構成するＭＯＳトランジス
タのチャネル幅が４、タイプＩＩの各ＣＭＯＳインバー
タを構成する各ＭＯＳトランジスタのチャネル幅が２と
し、タイプＩＩＩ及びタイプＩＶの各ＣＭＯＳインバー
タを構成する各ＭＯＳトランジスタのチャネル幅が前段
から４、２、１としてある。
Ｖを単体で増幅部に用いた従来の発振回路（タイプ
Ｉ）、図３のａに示すようにフィルタ回路５を備えず、
単純にゲート面積の等しい３個のＣＭＯＳインバータ２
を縦続接続して増幅部に用いた発振回路（タイプＩ
Ｉ）、図３のｂに示すようにフィルタ回路５を備えず、
本例のものと同様に３個のＣＭＯＳインバータを縦続接
続し、各ＣＭＯＳインバータを構成する各ＭＯＳトラン
ジスタのチャネル長を共通な値とし、チャネル幅比を
４：２：１としてチャネル幅を順次小さくなるように増
幅部に用いた発振回路（タイプＩＩＩ）及び本例の発振
回路（タイプＩＶ）についてそれぞれの負性抵抗と周波
数の関係を模式的に示すと図４の（Ｉ）〜（ＩＶ）の特
性となる。また、同図においてＲＯ１、ＲＯ３、ＲＯ
５、ＲＯ７はそれぞれ基本波、３次オーバートオーン、
５次オーバートオーン、７次オーバートオーンの水晶振
動子の抵抗成分の値を示してある。また、これらタイプ
Ｉ〜ＩＶの発振回路について、具体的なパラメータを与
えてシミュレーションを行った結果、５０ＭＨｚ〜３０
０ＭＨｚにおいて負性抵抗は、それぞれ図５の（Ｉ）〜
（ＩＶ）に示すようになる。各パラメータについては、
電源端子ＶＤＤにおける電源電圧を３Ｖとし、容量素子
ＣＧを１０ｐＦとし、容量素子ＣＤを１５ｐＦとし、帰
還抵抗Ｒｆを２００ＫΩとし、水晶振動子の容量性分Ｃ
Ｘを１ｐＦとし、これら４タイプの発振回路の各ＣＭＯ
Ｓインバータを構成するＭＯＳトランジスタのチャネル
長を共通な値とし、チャネル幅の比率については、タイ
プＩのＣＭＯＳインバータを構成するＭＯＳトランジス
タのチャネル幅が４、タイプＩＩの各ＣＭＯＳインバー
タを構成する各ＭＯＳトランジスタのチャネル幅が２と
し、タイプＩＩＩ及びタイプＩＶの各ＣＭＯＳインバー
タを構成する各ＭＯＳトランジスタのチャネル幅が前段
から４、２、１としてある。
【００３２】タイプＩのものでは、図４のＩに示すよう
に、３次オーバートオーンでは水晶振動子の抵抗ＲＯ３
に対して大きな負性抵抗が得られるが、３次オーバート
オーンでの高周波化に対しては、上述したように高周波
化に従って水晶振動子の発振出力が低下するため、増幅
部の増幅率不足のために対応できない。また３次より高
次のオーバートーンについては、抵抗ＲＯ５、ＲＯ７に
対して十分な負性抵抗が得られない。
に、３次オーバートオーンでは水晶振動子の抵抗ＲＯ３
に対して大きな負性抵抗が得られるが、３次オーバート
オーンでの高周波化に対しては、上述したように高周波
化に従って水晶振動子の発振出力が低下するため、増幅
部の増幅率不足のために対応できない。また３次より高
次のオーバートーンについては、抵抗ＲＯ５、ＲＯ７に
対して十分な負性抵抗が得られない。
【００３３】タイプＩＩのものでは、図４の（ＩＩ）に
示すように、基本波、３次オーバートオーン、５次オー
バートオーン、７次オーバートオーンの各水晶振動子の
抵抗成分のいずれに対して大きな負性抵抗が得られず、
発振動作させることが出来ない。
示すように、基本波、３次オーバートオーン、５次オー
バートオーン、７次オーバートオーンの各水晶振動子の
抵抗成分のいずれに対して大きな負性抵抗が得られず、
発振動作させることが出来ない。
【００３４】また、タイプＩＩＩのものでは、図４の
（ＩＩＩ）に示すように若干負性抵抗の増加がみられる
ものの、基本波、３次オーバートオーン、５次オーバー
トオーン、７次オーバートオーンのいずれにおいても発
振動作させるのに十分な負性抵抗は得られない。
（ＩＩＩ）に示すように若干負性抵抗の増加がみられる
ものの、基本波、３次オーバートオーン、５次オーバー
トオーン、７次オーバートオーンのいずれにおいても発
振動作させるのに十分な負性抵抗は得られない。
【００３５】これに対してタイプＩＶ、すなわち、本例
の３個のＣＭＯＳインバータを縦続接続し、各ＣＭＯＳ
インバータのゲート面積を前段から後段にいくに従って
順次小さくするように増幅部４を構成するとともに、フ
ィルタ回路５を設けたものでは、図４の（ＩＶ）３次オ
ーバートオーン、５次オーバートーンでは水晶振動子の
抵抗ＲＯ３、ＲＯ５に対して大きな負性抵抗が得られ
る。さらに、増幅部４は上述したように高周波数領域に
おいても高い増幅率が得られ、高周波数領域においても
微弱な発振出力を十分に増幅して発振動作を可能とす
る。
の３個のＣＭＯＳインバータを縦続接続し、各ＣＭＯＳ
インバータのゲート面積を前段から後段にいくに従って
順次小さくするように増幅部４を構成するとともに、フ
ィルタ回路５を設けたものでは、図４の（ＩＶ）３次オ
ーバートオーン、５次オーバートーンでは水晶振動子の
抵抗ＲＯ３、ＲＯ５に対して大きな負性抵抗が得られ
る。さらに、増幅部４は上述したように高周波数領域に
おいても高い増幅率が得られ、高周波数領域においても
微弱な発振出力を十分に増幅して発振動作を可能とす
る。
【００３６】また、従来の３次オーバートーン発振回路
にあっては、基本波と３次オーバートーンの周波数との
間に負性抵抗のピーク（図４のＲpeak０）が存在した
が、本例ではフィルタ回路5を設けることにより、３次
オーバートーンの周波数より高い周波数領域にさらなる
負性抵抗のピーク（図４及び図５のＲpeak）が得られ
る。この負性抵抗のピークＲpeakは図６及び図７に示す
ように容量素子ＣＤ、フィルタ回路５の容量素子Ｃ１に
よって制御可能である。図６及び図７において右側の縦
軸を周波数としてピークＲpeakを三角印で示し、左側の
縦軸を負性抵抗値として周波数１６０ＭＨｚにおける負
性抵抗Ｒを丸印で示してあり、図６は容量素子ＣＤの値
を横軸にとり、図７はフィルタ回路５の容量素子Ｃ１の
値を横軸にとっている。図６に示すように容量素子ＣＤ
の値を大きくするに従って負性抵抗のピークＲpeakの周
波数が下がり、図７に示すようにフィルタ回路５の容量
素子Ｃ１の値を大きくするに従って負性抵抗のピークＲ
peakの周波数が上がる。
にあっては、基本波と３次オーバートーンの周波数との
間に負性抵抗のピーク（図４のＲpeak０）が存在した
が、本例ではフィルタ回路5を設けることにより、３次
オーバートーンの周波数より高い周波数領域にさらなる
負性抵抗のピーク（図４及び図５のＲpeak）が得られ
る。この負性抵抗のピークＲpeakは図６及び図７に示す
ように容量素子ＣＤ、フィルタ回路５の容量素子Ｃ１に
よって制御可能である。図６及び図７において右側の縦
軸を周波数としてピークＲpeakを三角印で示し、左側の
縦軸を負性抵抗値として周波数１６０ＭＨｚにおける負
性抵抗Ｒを丸印で示してあり、図６は容量素子ＣＤの値
を横軸にとり、図７はフィルタ回路５の容量素子Ｃ１の
値を横軸にとっている。図６に示すように容量素子ＣＤ
の値を大きくするに従って負性抵抗のピークＲpeakの周
波数が下がり、図７に示すようにフィルタ回路５の容量
素子Ｃ１の値を大きくするに従って負性抵抗のピークＲ
peakの周波数が上がる。
【００３７】従って容量素子ＣＤ、フィルタ回路５の容
量素子Ｃ１のいずれか一方を調整するか、またはこれら
を組み合わせて調整して負性抵抗のピークＲpeakを制御
することができ、より高い周波数領域において所望の負
性抵抗を実現できる。これにより、５次以上のオーバー
トーン発振をさせることも可能である。
量素子Ｃ１のいずれか一方を調整するか、またはこれら
を組み合わせて調整して負性抵抗のピークＲpeakを制御
することができ、より高い周波数領域において所望の負
性抵抗を実現できる。これにより、５次以上のオーバー
トーン発振をさせることも可能である。
【００３８】なお、その他のパラメータと負性抵抗のピ
ークＲpeakとの関係については、図８にフィルタ回路５
の抵抗Ｒ１との関係を示し、図９に増幅部４の各ＣＭＯ
Ｓインバータを構成する各ＭＯＳトランジスタのドレイ
ン長を１として相対比を変化させた関係を示してあり、
図１０に増幅部４の各ＣＭＯＳインバータを構成する各
ＭＯＳトランジスタのゲート幅を１として相対比を変化
させた関係を示してあり、電源電圧との関係を図１１に
示してある。これらによれば、フィルタ回路５の抵抗Ｒ
１によっては負性抵抗のピークＲpeakの制御は難しく、
また、増幅部４の各ＣＭＯＳインバータを構成する各Ｍ
ＯＳトランジスタのドレイン長、ゲート幅によっても負
性抵抗のピークＲpeakの制御は可能では有るが、回路設
計上の制約から現実的な手法ではなく、また、電源電圧
は仕様によって所定の値に定まっており、これによって
負性抵抗を制御することも現実的な手法ではない。した
がって容量素子ＣＤ、フィルタ回路５の容量素子Ｃ１を
調整することにより、負性抵抗のピークＲpeakを制御す
ることが好ましい。
ークＲpeakとの関係については、図８にフィルタ回路５
の抵抗Ｒ１との関係を示し、図９に増幅部４の各ＣＭＯ
Ｓインバータを構成する各ＭＯＳトランジスタのドレイ
ン長を１として相対比を変化させた関係を示してあり、
図１０に増幅部４の各ＣＭＯＳインバータを構成する各
ＭＯＳトランジスタのゲート幅を１として相対比を変化
させた関係を示してあり、電源電圧との関係を図１１に
示してある。これらによれば、フィルタ回路５の抵抗Ｒ
１によっては負性抵抗のピークＲpeakの制御は難しく、
また、増幅部４の各ＣＭＯＳインバータを構成する各Ｍ
ＯＳトランジスタのドレイン長、ゲート幅によっても負
性抵抗のピークＲpeakの制御は可能では有るが、回路設
計上の制約から現実的な手法ではなく、また、電源電圧
は仕様によって所定の値に定まっており、これによって
負性抵抗を制御することも現実的な手法ではない。した
がって容量素子ＣＤ、フィルタ回路５の容量素子Ｃ１を
調整することにより、負性抵抗のピークＲpeakを制御す
ることが好ましい。
【００３９】以上のように本例では、動作周波数の高周
波化とともに水晶振動子等の圧電振動子の小型化が進
み、これに従って微弱となる発振出力に対しても十分な
増幅動作ができるとともに、より高い周波数領域におい
て必要な負性抵抗が実現できるため、発振回路の動作周
波数の向上が可能となる。
波化とともに水晶振動子等の圧電振動子の小型化が進
み、これに従って微弱となる発振出力に対しても十分な
増幅動作ができるとともに、より高い周波数領域におい
て必要な負性抵抗が実現できるため、発振回路の動作周
波数の向上が可能となる。
【００４０】次に第２の実施例について述べる。上述の
第１の実施例では、フィルタ回路５をＣＭＯＳインバー
タ１の入力端子ｉｎに接続された容量素子Ｃ１とＣＭＯ
Ｓインバータ１の入力端子ｉｎ、出力端子ｏｕｔ間に接
続された抵抗Ｒ１とにより構成することとしたが、本発
明はこれに限るものではい。例えば、図１２に示すよう
に、抵抗Ｒ１、Ｒ２、Ｒ３をそれぞれＣＭＯＳインバー
タ１、２、３の入力端子ｉｎ、出力端子ｏｕｔ間に接続
し、容量素子Ｃ１、Ｃ２、Ｃ３をそれぞれＣＭＯＳイン
バータ１、２、３の入力端子ｉｎに接続して、抵抗Ｒ
１、Ｒ２、Ｒ３、容量素子Ｃ１、Ｃ２、Ｃ３によりフィ
ルタ回路６を構成しても良い。このようにした場合、図
１の構成と同じ負性抵抗のピークを得ようとした際に図
１のものに比べて全体的に負性抵抗が若干小さくなる
が、上述の第１の実施例と同様に、微弱となる発振出力
に対しても十分な増幅動作ができるとともに、高周波数
領域において必要な負性抵抗が実現できる。
第１の実施例では、フィルタ回路５をＣＭＯＳインバー
タ１の入力端子ｉｎに接続された容量素子Ｃ１とＣＭＯ
Ｓインバータ１の入力端子ｉｎ、出力端子ｏｕｔ間に接
続された抵抗Ｒ１とにより構成することとしたが、本発
明はこれに限るものではい。例えば、図１２に示すよう
に、抵抗Ｒ１、Ｒ２、Ｒ３をそれぞれＣＭＯＳインバー
タ１、２、３の入力端子ｉｎ、出力端子ｏｕｔ間に接続
し、容量素子Ｃ１、Ｃ２、Ｃ３をそれぞれＣＭＯＳイン
バータ１、２、３の入力端子ｉｎに接続して、抵抗Ｒ
１、Ｒ２、Ｒ３、容量素子Ｃ１、Ｃ２、Ｃ３によりフィ
ルタ回路６を構成しても良い。このようにした場合、図
１の構成と同じ負性抵抗のピークを得ようとした際に図
１のものに比べて全体的に負性抵抗が若干小さくなる
が、上述の第１の実施例と同様に、微弱となる発振出力
に対しても十分な増幅動作ができるとともに、高周波数
領域において必要な負性抵抗が実現できる。
【００４１】次に第３の実施例について述べる。さらな
るフィルタ回路としては、図１３に示すように、図１の
発振回路の入力端子ＩＮと容量素子Ｃ１との間に容量素
子Ｃ４を接続し、容量素子Ｃ１と容量素子Ｃ４との接続
点と電源端子ＶＳＳとの間に設けられた抵抗Ｒ４からフ
ィルタ回路７を追加しても良い。負性抵抗の設定はフィ
ルタ回路７に依存し、容量素子Ｃ１はＣＭＯＳインバー
タ１の入力の直流成分を遮断するために用いられ、抵抗
Ｒ１はＣＭＯＳインバータ１動作点を定めるために用い
られる。図１３の発振回路によっても、上述の実施例と
同様に、微弱となる発振出力に対しても十分な増幅動作
ができるとともに、より高い周波数領域において必要な
負性抵抗が実現できる。
るフィルタ回路としては、図１３に示すように、図１の
発振回路の入力端子ＩＮと容量素子Ｃ１との間に容量素
子Ｃ４を接続し、容量素子Ｃ１と容量素子Ｃ４との接続
点と電源端子ＶＳＳとの間に設けられた抵抗Ｒ４からフ
ィルタ回路７を追加しても良い。負性抵抗の設定はフィ
ルタ回路７に依存し、容量素子Ｃ１はＣＭＯＳインバー
タ１の入力の直流成分を遮断するために用いられ、抵抗
Ｒ１はＣＭＯＳインバータ１動作点を定めるために用い
られる。図１３の発振回路によっても、上述の実施例と
同様に、微弱となる発振出力に対しても十分な増幅動作
ができるとともに、より高い周波数領域において必要な
負性抵抗が実現できる。
【００４２】次に第４の実施例について述べる。上述の
第１の実施例では、増幅部４には３個のＣＭＯＳインバ
ータの縦続接続を用いたが、図１４に示すように５個の
ＣＭＯＳインバータの縦続接続して用いても良い。同図
ではＣＭＯＳインバータ３の後段にさらにＣＭＯＳイン
バータＩＮＶ４、ＩＮＶ５を縦続接続してあり、これら
のチャネル幅は、ＣＭＯＳインバータ３に対して１／
２、１／４としてある。また、５個以上の奇数個のＣＭ
ＯＳインバータの縦続接続して用いても良い。但し、不
必要な多段化は各インバータによる遅延により動作周波
数を落としかねないので、適宜段数を定めることが好ま
しい。また、一般的にリングオシレータは奇数個のイン
バータを縦続接続して、最後段から最前段に帰還をかけ
て構成されるが、各インバータの遅延によって最前段の
インバータにその出力の反転信号となる入力が与えられ
るならば、偶数個のインバータの縦続接続から構成され
ても良く、そのような遅延設定を行えば、本発明におい
ても増幅部に偶数個のＣＭＯＳインバータの縦続接続を
用いても良い。
第１の実施例では、増幅部４には３個のＣＭＯＳインバ
ータの縦続接続を用いたが、図１４に示すように５個の
ＣＭＯＳインバータの縦続接続して用いても良い。同図
ではＣＭＯＳインバータ３の後段にさらにＣＭＯＳイン
バータＩＮＶ４、ＩＮＶ５を縦続接続してあり、これら
のチャネル幅は、ＣＭＯＳインバータ３に対して１／
２、１／４としてある。また、５個以上の奇数個のＣＭ
ＯＳインバータの縦続接続して用いても良い。但し、不
必要な多段化は各インバータによる遅延により動作周波
数を落としかねないので、適宜段数を定めることが好ま
しい。また、一般的にリングオシレータは奇数個のイン
バータを縦続接続して、最後段から最前段に帰還をかけ
て構成されるが、各インバータの遅延によって最前段の
インバータにその出力の反転信号となる入力が与えられ
るならば、偶数個のインバータの縦続接続から構成され
ても良く、そのような遅延設定を行えば、本発明におい
ても増幅部に偶数個のＣＭＯＳインバータの縦続接続を
用いても良い。
【００４３】次に第５の実施例について述べる。水晶振
動子は高周波化に従って小型化され、動作時にそれに流
れる水晶電流によって破壊される恐れが生じ、水晶電流
を抑える必要がある。本発明では上述の通り、増幅部は
高周波数領域においても十分な増幅率を有し、微弱な水
晶電流でも十分発振動作させることが可能である。この
ため、図１５に示すように入力端子ＩＮと電源端子ＶＳ
Ｓとの間においては容量素子ＣＧに抵抗ＲＧを接続し、
出力端子ＯＵＴと電源端子ＶＳＳとの間においては容量
素子ＣＤに抵抗ＲＤを接続し、抵抗ＲＧ、ＲＤによって
水晶電流値を抑えるような構成に適応しても良い。抵抗
ＲＧは入力端子ＩＮと電源端子ＶＳＳとの間に接続して
あれば良く、容量素子ＣＧからみて電源端子ＶＳＳ側
か、入力端子ＩＮ側かによらず、抵抗ＲＤは出力端子Ｏ
ＵＴと電源端子ＶＳＳとの間に接続してあれば良く、容
量素子ＣＤからみて電源端子ＶＳＳ側か、出力端子ＯＵ
Ｔ側かによらない。抵抗ＲＤ、ＲＧをこの様に接続する
利点は負性抵抗への影響少なく、水晶電流を抑えること
が可能な点にあり、このような抵抗ＲＧ、ＲＤを用いる
ものは、特開平１０−２０９７５５号公報（特願平９−
５７６５号）、「水晶発振回路及び水晶発振用集積回路
装置」に詳細に述べられている。このようなものに本発
明を適用した場合、増幅部において十分な増幅率が補償
されているため、より積極的に水晶電流を抑えることが
できる。
動子は高周波化に従って小型化され、動作時にそれに流
れる水晶電流によって破壊される恐れが生じ、水晶電流
を抑える必要がある。本発明では上述の通り、増幅部は
高周波数領域においても十分な増幅率を有し、微弱な水
晶電流でも十分発振動作させることが可能である。この
ため、図１５に示すように入力端子ＩＮと電源端子ＶＳ
Ｓとの間においては容量素子ＣＧに抵抗ＲＧを接続し、
出力端子ＯＵＴと電源端子ＶＳＳとの間においては容量
素子ＣＤに抵抗ＲＤを接続し、抵抗ＲＧ、ＲＤによって
水晶電流値を抑えるような構成に適応しても良い。抵抗
ＲＧは入力端子ＩＮと電源端子ＶＳＳとの間に接続して
あれば良く、容量素子ＣＧからみて電源端子ＶＳＳ側
か、入力端子ＩＮ側かによらず、抵抗ＲＤは出力端子Ｏ
ＵＴと電源端子ＶＳＳとの間に接続してあれば良く、容
量素子ＣＤからみて電源端子ＶＳＳ側か、出力端子ＯＵ
Ｔ側かによらない。抵抗ＲＤ、ＲＧをこの様に接続する
利点は負性抵抗への影響少なく、水晶電流を抑えること
が可能な点にあり、このような抵抗ＲＧ、ＲＤを用いる
ものは、特開平１０−２０９７５５号公報（特願平９−
５７６５号）、「水晶発振回路及び水晶発振用集積回路
装置」に詳細に述べられている。このようなものに本発
明を適用した場合、増幅部において十分な増幅率が補償
されているため、より積極的に水晶電流を抑えることが
できる。
【００４４】次に第６の実施例について述べる。上記第
１の実施例においては、容量素子ＣＧ、ＣＤを電源端子
ＶＳＳに直接接続し、また、特に述べなかったが通常各
ＣＭＯＳインバータを構成するＮチャネルＭＯＳトラン
ジスタのソースは電源端子ＶＳＳに接続されることとし
てあるが、本発明はこれに限るものではない。例えば、
図１６のａに示すように容量素子ＣＧ、ＣＤ、各ＣＭＯ
Ｓインバータを構成するＮチャネルＭＯＳトランジスタ
のソースを電流制限素子としてのＮチャネルＭＯＳトラ
ンジスタを介して電源端子ＶＳＳに接続することによ
り、発振回路に供給する電流値を制限し、発振に同期し
た電源電圧の変動を抑え、このような電源電圧の変動に
よる発振動作に対する悪影響をなくし、安定した発振動
作を可能とする構成としても良い。その場合、Ｎチャネ
ルＭＯＳトランジスタＭ０はそのゲートには電圧源から
の電圧が印加され、これにより発振回路に供給する電流
値を制御するようにしても良い。
１の実施例においては、容量素子ＣＧ、ＣＤを電源端子
ＶＳＳに直接接続し、また、特に述べなかったが通常各
ＣＭＯＳインバータを構成するＮチャネルＭＯＳトラン
ジスタのソースは電源端子ＶＳＳに接続されることとし
てあるが、本発明はこれに限るものではない。例えば、
図１６のａに示すように容量素子ＣＧ、ＣＤ、各ＣＭＯ
Ｓインバータを構成するＮチャネルＭＯＳトランジスタ
のソースを電流制限素子としてのＮチャネルＭＯＳトラ
ンジスタを介して電源端子ＶＳＳに接続することによ
り、発振回路に供給する電流値を制限し、発振に同期し
た電源電圧の変動を抑え、このような電源電圧の変動に
よる発振動作に対する悪影響をなくし、安定した発振動
作を可能とする構成としても良い。その場合、Ｎチャネ
ルＭＯＳトランジスタＭ０はそのゲートには電圧源から
の電圧が印加され、これにより発振回路に供給する電流
値を制御するようにしても良い。
【００４５】また、図１６のｂに示すように、電流制限
素子としてのＮチャネル型のＭＯＳトランジスタＭ０を
複数並列に接続し、出力端子ＯＵＴからの発振出力を検
出回路８によりモニタし、制御回路９によって検出回路
８の検出結果に応じてＮチャネル型のＭＯＳトランジス
タＭ０を制御する構成としても良い。これは、発振出力
の振幅の小さい発振動作初期状態ではすべてのＭＯＳト
ランジスタをオンとして多くの電流を発振回路に供給
し、発振動作が安定したものとなるのに従ってＭＯＳト
ランジスタＭ０を段階的にオフとして電流の供給を制限
して低消費電力化を図るものである。
素子としてのＮチャネル型のＭＯＳトランジスタＭ０を
複数並列に接続し、出力端子ＯＵＴからの発振出力を検
出回路８によりモニタし、制御回路９によって検出回路
８の検出結果に応じてＮチャネル型のＭＯＳトランジス
タＭ０を制御する構成としても良い。これは、発振出力
の振幅の小さい発振動作初期状態ではすべてのＭＯＳト
ランジスタをオンとして多くの電流を発振回路に供給
し、発振動作が安定したものとなるのに従ってＭＯＳト
ランジスタＭ０を段階的にオフとして電流の供給を制限
して低消費電力化を図るものである。
【００４６】このような電流制限素子を用いるものは、
特開平１１−１５０４１９号公報（特願平９−３１３０
２０号）、「発振回路」に詳細に述べられている。電流
制限素子を用いるものでは、電流制限素子によって水晶
振動子の発振出力も低下するが、本発明を適用した場
合、本発明では上述の通り、増幅部は高周波数領域にお
いても十分な増幅率を有し、微弱な水晶電流でも十分発
振動作させることが可能であるから、より積極的に電流
制限素子を用いることが可能となり、さらなる発振動作
の安定化、低消費電力化が可能となる。しかも本発明で
はより高周波数領域の発振動作においてこれらを実現可
能とする。
特開平１１−１５０４１９号公報（特願平９−３１３０
２０号）、「発振回路」に詳細に述べられている。電流
制限素子を用いるものでは、電流制限素子によって水晶
振動子の発振出力も低下するが、本発明を適用した場
合、本発明では上述の通り、増幅部は高周波数領域にお
いても十分な増幅率を有し、微弱な水晶電流でも十分発
振動作させることが可能であるから、より積極的に電流
制限素子を用いることが可能となり、さらなる発振動作
の安定化、低消費電力化が可能となる。しかも本発明で
はより高周波数領域の発振動作においてこれらを実現可
能とする。
【００４７】次に、第７の実施例について述べる。上記
第１の実施例（図１）で示した発信回路においては、図
２１（ａ）に示すように、増幅部４の最後段ＣＭＯＳイ
ンバータ３の出力端子、すなわち増幅部４の出力端子Ｏ
ＵＴに後段回路への出力信号を出力する出力端子が接続
されるが、本発明はこれに限るものではない。例えば、
図２１（ｂ）に示すように、最後段ＣＭＯＳインバータ
３から１つ前段のＣＭＯＳインバータ２の出力端子ｏｕ
ｔ２に後段回路ＬＡへの出力端子を接続し、発信回路の
出力信号を後段回路ＬＡへ出力する構成としても良い。
第１の実施例（図１）で示した発信回路においては、図
２１（ａ）に示すように、増幅部４の最後段ＣＭＯＳイ
ンバータ３の出力端子、すなわち増幅部４の出力端子Ｏ
ＵＴに後段回路への出力信号を出力する出力端子が接続
されるが、本発明はこれに限るものではない。例えば、
図２１（ｂ）に示すように、最後段ＣＭＯＳインバータ
３から１つ前段のＣＭＯＳインバータ２の出力端子ｏｕ
ｔ２に後段回路ＬＡへの出力端子を接続し、発信回路の
出力信号を後段回路ＬＡへ出力する構成としても良い。
【００４８】ここで、図２１（ｂ）の発信回路につい
て、具体的なパラメータを与えてシミュレーションを行
った結果、増幅部４の入力端子ＩＮ、ＣＭＯＳインバー
タ１の入力端子ｉｎ、ＣＭＯＳインバータ１の入力端子
ｏｕｔ、ＣＭＯＳインバータ２の出力端子ｏｕｔ２およ
び増幅部４の出力端子ＯＵＴの各端子における発振信号
の振幅は、それぞれ図２２に示すようになる。図２２に
示すように、ＣＭＯＳインバータ２の出力端子ｏｕｔ２
における発振信号の振幅が、他の端子と比べて非常に大
きくなっている。すなわち、水晶振動子や負荷容量が接
続された出力端子ＯＵＴより、１つ前段のＣＭＯＳイン
バータ２の出力端子ｏｕｔ２の方が負荷が少なく、その
発振信号の振幅も大きくなっている。
て、具体的なパラメータを与えてシミュレーションを行
った結果、増幅部４の入力端子ＩＮ、ＣＭＯＳインバー
タ１の入力端子ｉｎ、ＣＭＯＳインバータ１の入力端子
ｏｕｔ、ＣＭＯＳインバータ２の出力端子ｏｕｔ２およ
び増幅部４の出力端子ＯＵＴの各端子における発振信号
の振幅は、それぞれ図２２に示すようになる。図２２に
示すように、ＣＭＯＳインバータ２の出力端子ｏｕｔ２
における発振信号の振幅が、他の端子と比べて非常に大
きくなっている。すなわち、水晶振動子や負荷容量が接
続された出力端子ＯＵＴより、１つ前段のＣＭＯＳイン
バータ２の出力端子ｏｕｔ２の方が負荷が少なく、その
発振信号の振幅も大きくなっている。
【００４９】このように、本実施例の構成を用いると、
後段回路ＬＡへの出力信号を出力する出力端子を増幅部
４の出力端子ＯＵＴに接続する場合よりも、大きな振幅
の出力信号を後段回路へと出力できる。
後段回路ＬＡへの出力信号を出力する出力端子を増幅部
４の出力端子ＯＵＴに接続する場合よりも、大きな振幅
の出力信号を後段回路へと出力できる。
【００５０】次に、第８の実施例について述べる。上記
第７の実施例（図２１（ｂ））で示した発信回路におい
ては、最後段ＣＭＯＳインバータ３から１つ前段のＣＭ
ＯＳインバータ２の出力端子ｏｕｔ２に後段回路ＬＡへ
の出力端子を接続し、発信回路の出力信号を後段回路Ｌ
Ａへ出力する構成としたが、本発明はこれに限るもので
はない。例えば、図２３に示すように、最後段ＣＭＯＳ
インバータ３から１つ前段のＣＭＯＳインバータ２の出
力端子ｏｕｔ２に差動増幅回路１０の一方の入力端子を
接続し、最前段のＣＭＯＳインバータ１の出力端子ｏｕ
ｔに差動増幅回路１０の他方の入力端子を接続し、差動
出力回路１０から後段回路ＬＡへの出力信号を出力する
構成としても良い。
第７の実施例（図２１（ｂ））で示した発信回路におい
ては、最後段ＣＭＯＳインバータ３から１つ前段のＣＭ
ＯＳインバータ２の出力端子ｏｕｔ２に後段回路ＬＡへ
の出力端子を接続し、発信回路の出力信号を後段回路Ｌ
Ａへ出力する構成としたが、本発明はこれに限るもので
はない。例えば、図２３に示すように、最後段ＣＭＯＳ
インバータ３から１つ前段のＣＭＯＳインバータ２の出
力端子ｏｕｔ２に差動増幅回路１０の一方の入力端子を
接続し、最前段のＣＭＯＳインバータ１の出力端子ｏｕ
ｔに差動増幅回路１０の他方の入力端子を接続し、差動
出力回路１０から後段回路ＬＡへの出力信号を出力する
構成としても良い。
【００５１】上記実施例７（図２２）に示すように、Ｃ
ＭＯＳインバータ２の出力端子ｏｕｔ２における発振振
幅は大きく、ＣＭＯＳインバータ１の出力端子ｏｕｔに
おける発振振幅は小さくなっており、また端子ｏｕｔ２
における発振信号は端子ｏｕｔにおける発振信号をほぼ
反転させた形となっているので、この２つの信号の差は
大きくなっている。したがって、本実施例の構成によれ
ば、差動増幅回路１０が端子ｏｕｔ２における発振信号
と端子ｏｕｔにおける発振信号の差をとって増幅するの
で、上記実施例７と同様に、後段回路への出力信号を出
力する出力端子を増幅部の出力端子に接続する場合より
も、大きな振幅の出力信号を後段回路へと出力できる。
ＭＯＳインバータ２の出力端子ｏｕｔ２における発振振
幅は大きく、ＣＭＯＳインバータ１の出力端子ｏｕｔに
おける発振振幅は小さくなっており、また端子ｏｕｔ２
における発振信号は端子ｏｕｔにおける発振信号をほぼ
反転させた形となっているので、この２つの信号の差は
大きくなっている。したがって、本実施例の構成によれ
ば、差動増幅回路１０が端子ｏｕｔ２における発振信号
と端子ｏｕｔにおける発振信号の差をとって増幅するの
で、上記実施例７と同様に、後段回路への出力信号を出
力する出力端子を増幅部の出力端子に接続する場合より
も、大きな振幅の出力信号を後段回路へと出力できる。
【００５２】上述の各実施例では、水晶振動子等の圧電
振動子を除く構成要素を１チップＩＣに集積化すること
が好ましい。このとき、フィルタ回路の各容量素子、負
荷容量となる容量素子ＣＤ、ＣＧを金属間容量とし、帰
還抵抗Ｒｆ、フィルタ回路の各抵抗等を薄膜抵抗とする
ことにより、これらの値を、要求される発振周波数、圧
電振動子のサイズ、形状、その他の諸元に応じて最適な
値に合わせ込むことができ、これにより、高精度に発振
動作させることが可能となる。
振動子を除く構成要素を１チップＩＣに集積化すること
が好ましい。このとき、フィルタ回路の各容量素子、負
荷容量となる容量素子ＣＤ、ＣＧを金属間容量とし、帰
還抵抗Ｒｆ、フィルタ回路の各抵抗等を薄膜抵抗とする
ことにより、これらの値を、要求される発振周波数、圧
電振動子のサイズ、形状、その他の諸元に応じて最適な
値に合わせ込むことができ、これにより、高精度に発振
動作させることが可能となる。
【００５３】また、上述の各実施例では、容量素子Ｃ
Ｇ、ＣＤを電源端子ＶＳＳ（０Ｖ）側に接続したが、電
源端子ＶＤＤ（３Ｖ）側に接続しても良い。その場合、
図１５の発振回路においては、抵抗ＲＧ、ＲＤも同様に
電源端子ＶＤＤ（３Ｖ）側に接続し、図１６のａ及びｂ
の発振回路においては、電流制限素子としての各ＭＯＳ
トランジスタが電源端子ＶＤＤ（３Ｖ）側に接続された
ＰチャネルＭＯＳトランジスタとなる。
Ｇ、ＣＤを電源端子ＶＳＳ（０Ｖ）側に接続したが、電
源端子ＶＤＤ（３Ｖ）側に接続しても良い。その場合、
図１５の発振回路においては、抵抗ＲＧ、ＲＤも同様に
電源端子ＶＤＤ（３Ｖ）側に接続し、図１６のａ及びｂ
の発振回路においては、電流制限素子としての各ＭＯＳ
トランジスタが電源端子ＶＤＤ（３Ｖ）側に接続された
ＰチャネルＭＯＳトランジスタとなる。
【００５４】
【発明の効果】本発明によれば、発振回路において、複
数のＣＭＯＳインバータを縦続接続して増幅部を構成
し、上記ＣＭＯＳインバータを構成するＭＯＳトランジ
スタのゲート面積を前段から後段へいくに従って順に小
さく、特にチャネル長を等しくしてチャネル幅を順に小
さくし、増幅部の高周波数領域における増幅部の増幅率
を改善し、高周波数領域における圧電振動子の微弱な発
振出力の増幅を可能とするとともに、増幅部にフィルタ
回路を設けることにより、高周波数領域において負性抵
抗のピークを実現可能とする。これにより、発振回路の
動作周波数の向上が可能となる。
数のＣＭＯＳインバータを縦続接続して増幅部を構成
し、上記ＣＭＯＳインバータを構成するＭＯＳトランジ
スタのゲート面積を前段から後段へいくに従って順に小
さく、特にチャネル長を等しくしてチャネル幅を順に小
さくし、増幅部の高周波数領域における増幅部の増幅率
を改善し、高周波数領域における圧電振動子の微弱な発
振出力の増幅を可能とするとともに、増幅部にフィルタ
回路を設けることにより、高周波数領域において負性抵
抗のピークを実現可能とする。これにより、発振回路の
動作周波数の向上が可能となる。
【００５５】また、フィルタ回路の容量素子の値を制御
することにより、負性抵抗のピークを所望の周波数にお
いて実現可能となり、所望の周波数での安定した発振動
作に必要とされる負性抵抗を得ることが可能となる。圧
電振動子を除く構成要素を１チップＩＣに集積化する場
合には、負性抵抗を決定するフィルタ回路の容量素子の
値等を高精度に設定することが可能であり、安定した発
振動作が可能となる。特に各負荷容量、フィルタ回路の
容量素子を金属間容量、各抵抗を薄膜抵抗にて構成すれ
ば、より高精度にこれらを設定でき、より安定した発振
動作が可能となる。
することにより、負性抵抗のピークを所望の周波数にお
いて実現可能となり、所望の周波数での安定した発振動
作に必要とされる負性抵抗を得ることが可能となる。圧
電振動子を除く構成要素を１チップＩＣに集積化する場
合には、負性抵抗を決定するフィルタ回路の容量素子の
値等を高精度に設定することが可能であり、安定した発
振動作が可能となる。特に各負荷容量、フィルタ回路の
容量素子を金属間容量、各抵抗を薄膜抵抗にて構成すれ
ば、より高精度にこれらを設定でき、より安定した発振
動作が可能となる。
【００５６】また、負性抵抗のピークを高周波数領域で
実現可能となるから、５次以上のオーバートーン発振を
も可能とする。上述の如く１チップＩＣに集積化したも
のでは、従来のように外付けのコイルや容量素子を必要
とせず、これらの装着に伴う回路面積の増大や、これら
の素子の値の設定の手間をなくし、１チップＩＣのみに
よって高次オーバートーン発振を可能とする。
実現可能となるから、５次以上のオーバートーン発振を
も可能とする。上述の如く１チップＩＣに集積化したも
のでは、従来のように外付けのコイルや容量素子を必要
とせず、これらの装着に伴う回路面積の増大や、これら
の素子の値の設定の手間をなくし、１チップＩＣのみに
よって高次オーバートーン発振を可能とする。
【００５７】また、本発明では、上述の如く圧電振動子
からの微弱な発振出力に対しても動作可能であるから、
高周波数領域での発振時に圧電振動子に流れる電流によ
り、圧電振動子が破壊されることを防ぐことができ、負
荷容量に抵抗を接続して圧電振動子に流れる電流を抑制
すれば、このような抵抗を接続することによってさらに
微弱となる発振出力に対しても安定した発振動が作可能
である。このため、高周波発振の際に圧電振動子に流れ
る電流をより抑制することができ、高周波数領域での発
振時に圧電振動子が破壊されるという現象を効果的に抑
えることができる。同じ周波数にあっては破壊の危険性
が低下し、同じ危険性にある周波数を上げることがで
き、発振回路の動作周波数の向上が可能となる。
からの微弱な発振出力に対しても動作可能であるから、
高周波数領域での発振時に圧電振動子に流れる電流によ
り、圧電振動子が破壊されることを防ぐことができ、負
荷容量に抵抗を接続して圧電振動子に流れる電流を抑制
すれば、このような抵抗を接続することによってさらに
微弱となる発振出力に対しても安定した発振動が作可能
である。このため、高周波発振の際に圧電振動子に流れ
る電流をより抑制することができ、高周波数領域での発
振時に圧電振動子が破壊されるという現象を効果的に抑
えることができる。同じ周波数にあっては破壊の危険性
が低下し、同じ危険性にある周波数を上げることがで
き、発振回路の動作周波数の向上が可能となる。
【００５８】また、本発明では、上述の如く圧電振動子
からの微弱な発振出力に対しても動作可能であるから、
容量素子ＣＧ、ＣＤ、各ＣＭＯＳインバータを構成する
ＭＯＳトランジスタのソースを電流制限素子を介して電
源電位に接続し、低消費電流化、発振に同期した電源電
圧の変動を抑えることによって、このような電流制限素
子を接続することによってさらに微弱となる発振出力に
対しても安定した発振動作が可能である。このため、よ
り電流制限素子の効果を大きくすることができ、電源電
圧の変動の悪影響をさらに抑制し、また、より低消費電
力化を進めることが可能となる。しかも、高周波数領域
の発振動作を行う発振回路においてもこのような効果が
得られる。
からの微弱な発振出力に対しても動作可能であるから、
容量素子ＣＧ、ＣＤ、各ＣＭＯＳインバータを構成する
ＭＯＳトランジスタのソースを電流制限素子を介して電
源電位に接続し、低消費電流化、発振に同期した電源電
圧の変動を抑えることによって、このような電流制限素
子を接続することによってさらに微弱となる発振出力に
対しても安定した発振動作が可能である。このため、よ
り電流制限素子の効果を大きくすることができ、電源電
圧の変動の悪影響をさらに抑制し、また、より低消費電
力化を進めることが可能となる。しかも、高周波数領域
の発振動作を行う発振回路においてもこのような効果が
得られる。
【００５９】また、本発明では、増幅部の最後段から１
つ前段のＣＭＯＳインバータの出力端子に、後段回路へ
の出力信号を出力する出力端子を接続することによっ
て、より大きな振幅の発振信号を後段回路へと出力可能
となる。
つ前段のＣＭＯＳインバータの出力端子に、後段回路へ
の出力信号を出力する出力端子を接続することによっ
て、より大きな振幅の発振信号を後段回路へと出力可能
となる。
【００６０】また、本発明では、増幅部の最後段から１
つ前段のＣＭＯＳインバータの入力端子には、差動増幅
回路の一方の入力端子を接続し、当該ＣＭＯＳインバー
タの出力端子には、上記差動増幅回路の他方の入力端子
を接続し、差動増幅回路の出力端子から後段回路への出
力信号を出力することによって、より大きな振幅の発振
信号を後段回路へと出力可能となる。
つ前段のＣＭＯＳインバータの入力端子には、差動増幅
回路の一方の入力端子を接続し、当該ＣＭＯＳインバー
タの出力端子には、上記差動増幅回路の他方の入力端子
を接続し、差動増幅回路の出力端子から後段回路への出
力信号を出力することによって、より大きな振幅の発振
信号を後段回路へと出力可能となる。
【図１】本発明の第１の実施例の発振回路の構成を説明
するための回路図。
するための回路図。
【図２】図１の動作説明のための増幅率−周波数特性
図。
図。
【図３】図１の動作説明のために用いるフィルタ回路を
省いた回路構成を示す回路図。
省いた回路構成を示す回路図。
【図４】図１の動作説明のための負性抵抗―周波数特性
図。
図。
【図５】図１の動作説明のための負性抵抗―周波数特性
図。
図。
【図６】図１の動作説明のための負性抵抗―負荷容量特
性図。
性図。
【図７】図１の動作説明のための負性抵抗−フィルタ回
路の容量素子特性図。
路の容量素子特性図。
【図８】図１の動作説明のための負性抵抗−フィルタ回
路の抵抗特性図。
路の抵抗特性図。
【図９】図１の動作説明のための負性抵抗−各ＣＭＯＳ
インバータを構成するＭＯＳトランジスタのドレイン長
特性図。
インバータを構成するＭＯＳトランジスタのドレイン長
特性図。
【図１０】図１の動作説明のための負性抵抗−各ＣＭＯ
Ｓインバータを構成するＭＯＳトランジスタのゲート幅
特性図。
Ｓインバータを構成するＭＯＳトランジスタのゲート幅
特性図。
【図１１】図１の動作説明のための負性抵抗−電源電圧
特性図。
特性図。
【図１２】本発明の第２の実施例の発振回路の構成を説
明するための回路図。
明するための回路図。
【図１３】本発明の第３の実施例の発振回路の構成を説
明するための回路図。
明するための回路図。
【図１４】本発明の第４の実施例の発振回路の構成を説
明するための回路図。
明するための回路図。
【図１５】本発明の第５の実施例の発振回路の構成を説
明するための回路図。
明するための回路図。
【図１６】本発明の第６の実施例の発振回路の構成を説
明するための回路図。
明するための回路図。
【図１７】従来の発振回路の構成を説明するための回路
図。
図。
【図１８】図１７の等価回路図。
【図１９】図１７の動作説明のための負性抵抗―周波数
特性図。
特性図。
【図２０】従来の５次オーバートーン発振回路の構成を
説明するための回路図。
説明するための回路図。
【図２１】本発明の第７の実施例の発振回路の構成を説
明するための回路図。
明するための回路図。
【図２２】図２１の動作説明のための増幅回路の端子電
圧―時間特性図。
圧―時間特性図。
【図２３】本発明の第８の実施例の発振回路の構成を説
明するための回路図。
明するための回路図。
ＸＬ 圧電振動子（水晶振動子） Ｒｆ 帰還抵抗 １、２、３ ＣＭＯＳインバータ（増幅部） ＩＮＶ４、ＩＮＶ５ ＣＭＯＳインバータ（増幅部） ４ 増幅部 ５、６、７ フィルタ回路 ＣＧ、ＣＤ 負荷容量（容量素子） Ｒ１、Ｒ２、Ｒ３ 抵抗（フィルタ回路） Ｃ１、Ｃ２、Ｃ３ 容量素子（フィルタ回路） ＲＧ、ＲＤ 圧電振動子に流れる電流を抑えるための
抵抗 Ｍ０〜Ｍ０ 電流制限素子（ＭＯＳトランジスタ） １０ 差動増幅回路
抵抗 Ｍ０〜Ｍ０ 電流制限素子（ＭＯＳトランジスタ） １０ 差動増幅回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大山 和久 東京都江東区福住ニ丁目４番３号 日本プ レシジョン・サーキッツ株式会社内 (72)発明者 塚越 邦彦 東京都江東区福住ニ丁目４番３号 日本プ レシジョン・サーキッツ株式会社内 Ｆターム(参考） 5J043 AA04 AA25 BB01 DD07 DD13 5J079 AA04 BA31 BA47 FA05 FA14 FA21 FB03 FB24 GA05 GA10 GA17 JA02
Claims (25)
- 【請求項１】 縦続接続された複数のＣＭＯＳインバー
タからなる増幅部と、上記増幅部の入力端子と出力端子
との間に接続された圧電振動子と、上記増幅部の入力端
子と出力端子との間に接続された帰還抵抗と、上記増幅
部の入力端子と特定電位の端子との間に接続された第１
の負荷容量と、上記増幅部の出力端子と特定電位の端子
との間に接続された第２の負荷容量と、上記増幅部に設
けられたフィルタ回路とを備え、 上記各ＣＭＯＳインバータのゲート面積を前段から後段
にいくに従って小さくしてあることを特徴とする発振回
路。 - 【請求項２】 上記フィルタ回路は、上記増幅部と上記
帰還抵抗と上記第１、第２の負荷容量とのなす回路の負
性抵抗が所定の周波数においてピークとなるように定め
るものであることを特徴とする請求項１に記載の発振回
路。 - 【請求項３】 上記フィルタ回路は、上記増幅部の入力
端子と出力端子との間の信号路上であって、上記複数の
ＣＭＯＳインバータの内の少なくとも１つのＣＭＯＳイ
ンバータの入力端子に容量素子を接続し、当該容量素子
を接続したＣＭＯＳインバータの入力端子と出力端子と
の間には抵抗を接続してなることを特徴とする請求項１
または２に記載の発振回路。 - 【請求項４】 上記フィルタ回路は、上記増幅部の入力
端子と上記増幅部の最前段のＣＭＯＳインバータの入力
端子との間に接続された容量素子と、上記最前段のＣＭ
ＯＳインバータの入力端子と出力端子との間に接続され
た抵抗とからなることを特徴とする請求項１または２に
記載の発振回路。 - 【請求項５】 上記増幅部は各ＣＭＯＳインバータのチ
ャネル長を共通としてチャネル幅を前段から後段にいく
に従って小さくしてあることを特徴とする請求項１乃至
４のいずれかに記載の発振回路。 - 【請求項６】 第１、第２、第３のＣＭＯＳインバータ
を縦続接続し、当該第１、第２、第３のＣＭＯＳインバ
ータのゲート面積を前段から後段にいくに従って小さく
してなる増幅部と、 上記第１のＣＭＯＳインバータの入力端子に一方の端子
を接続し、他方の端子を上記増幅部の入力端子とした容
量素子と、上記第１のＣＭＯＳインバータの入力端子と
出力端子との間に接続された抵抗とからなるフィルタ回
路と、 上記増幅部の入力端子と出力端子との間に接続された圧
電振動子と、 上記増幅部の入力端子と出力端子との間に接続された帰
還抵抗と、 上記増幅部の入力端子と特定電位の端子との間に接続さ
れた第１の負荷容量と、 上記増幅部の出力端子と特定電位の端子との間に接続さ
れた第２の負荷容量とを備えることを特徴とする発振回
路。 - 【請求項７】 上記第１の負荷容量を接続した上記増幅
器の入力端子と上記特定電位とのなす第１の信号路上お
よび上記第２の負荷容量を接続した上記増幅器の出力端
子と上記特定電位とのなす第２の信号路上の少なくとも
一方に上記圧電振動子に流れる電流を抑える抵抗を接続
したことを特徴とする請求項１乃至６のいずれかに記載
の発振回路。 - 【請求項８】 上記増幅部の各ＣＭＯＳインバータを構
成する各ＭＯＳトランジスタのソース及び特定電位の端
子は電流制限素子を介して電源電位に接続されることを
特徴とする請求項１乃至７のいずれかに記載の発振回
路。 - 【請求項９】 上記定電流制限素子はＭＯＳトランジス
タの複数個を並列に接続してなり、当該複数の他のＭＯ
Ｓトランジスタは上記出力端子から出力される発振出力
の初期状態にあっては全てオンとされ、上記発振出力が
安定した状態となるのに従って段階的にオフとされるこ
とを特徴とする請求項８に記載の発振回路。 - 【請求項１０】 上記圧電振動子は水晶振動子であり、
オーバートーン発振を行うことを特徴とする請求項１乃
至９のいずれかに記載の発振回路。 - 【請求項１１】 上記増幅部の最後段から１つ前段のＣ
ＭＯＳインバータの出力端子には、後段回路への出力信
号を出力する出力端子が接続されていることを特徴とす
る請求項１乃至１０のいずれかに記載の発振回路。 - 【請求項１２】 上記増幅部の最後段から１つ前段のＣ
ＭＯＳインバータの入力端子には、差動増幅回路の一方
の入力端子が接続され、当該ＣＭＯＳインバータの出力
端子には、上記差動増幅回路の他方の入力端子が接続さ
れ、上記差動増幅回路の出力端子から後段回路への出力
信号が出力されることを特徴とする請求項１乃至１０の
いずれかに記載の発振回路。 - 【請求項１３】 縦続接続された複数のＣＭＯＳインバ
ータからなる増幅部と、上記増幅部の入力端子と出力端
子との間に接続された帰還抵抗と、上記増幅部の入力端
子と特定電位の端子との間に接続された第１の負荷容量
と、上記増幅部の出力端子と特定電位の端子との間に接
続された第２の負荷容量と、上記増幅部に設けられたフ
ィルタ回路とを備え、 上記各ＣＭＯＳインバータのゲート面積を前段から後段
にいくに従って小さくしてあり、 上記増幅部の入力端子と出力端子との間に圧電振動子を
接続して発振動作を行うことを特徴とする発振用集積回
路。 - 【請求項１４】 上記フィルタ回路は、上記圧電振動子
を除く発振部の負性抵抗が所定の周波数においてピーク
となるように定めるものであることを特徴とする請求項
１３に記載の発振用集積回路。 - 【請求項１５】 上記フィルタ回路は、上記増幅部の入
力端子と出力端子との間の信号路上であって、上記複数
のＣＭＯＳインバータの内の少なくとも１つのＣＭＯＳ
インバータの入力端子に容量素子を接続し、当該容量素
子を接続したＣＭＯＳインバータの入力端子と出力端子
との間には抵抗を接続してなることを特徴とする請求項
１３または１４に記載の発振用集積回路。 - 【請求項１６】 上記フィルタ回路は、上記増幅部の入
力端子と上記増幅部の最前段のＣＭＯＳインバータの入
力端子との間に接続された容量素子と、上記最前段のＣ
ＭＯＳインバータの入力端子と出力端子との間に接続さ
れた抵抗とからなることを特徴とする請求項１３または
１４に記載の発振用集積回路。 - 【請求項１７】 上記増幅部は各ＣＭＯＳインバータの
チャネル長を共通としてチャネル幅を前段から後段にい
くに従って小さくしてあることを特徴とする請求項１３
乃至１６のいずれかに記載の発振用集積回路。 - 【請求項１８】 第１、第２、第３のＣＭＯＳインバー
タを縦続接続し、当該第１、第２、第３のＣＭＯＳイン
バータのゲート面積を前段から後段にいくに従って小さ
くしてなる増幅部と、 上記第１のＣＭＯＳインバータの入力端子に一方の端子
を接続するとともに、他方の端子を上記増幅部の入力端
子とした容量素子と、上記第１のＣＭＯＳインバータの
入力端子と出力端子との間に接続された抵抗とからなる
フィルタ回路と、上記増幅部の入力端子と出力端子との
間に接続された帰還抵抗と、上記増幅部の入力端子と特
定電位の端子との間に接続された第１の負荷容量と、上
記増幅部の出力端子と特定電位の端子との間に接続され
た第２の負荷容量とを備え、 上記増幅部の入力端子と出力端子との間に圧電振動子を
接続して発振動作を行うことを特徴とする発振用集積回
路。 - 【請求項１９】 上記第１の負荷容量を接続した上記増
幅器の入力端子と上記特定電位とのなす第１の信号路上
および上記第２の負荷容量を接続した上記増幅器の出力
端子と上記特定電位とのなす第２の信号路上の少なくと
も一方に上記圧電振動子に流れる電流を抑える抵抗を接
続したことを特徴とする請求項１３乃至１８のいずれか
に記載の発振用集積回路。 - 【請求項２０】 上記増幅部の各ＣＭＯＳインバータを
構成する各ＭＯＳトランジスタのソース及び特定電位の
端子は電流制限素子を介して電源電位に接続されること
を特徴とする請求項１３乃至１９のいずれかに記載の発
振用集積回路。 - 【請求項２１】 上記電流制限素子はＭＯＳトランジス
タの複数個が並列に接続されてなり、当該複数の他のＭ
ＯＳトランジスタは上記出力端子から出力される発振出
力の初期状態にあっては全てオンとされ、上記発振出力
が安定した状態となるのに従って段階的にオフとされる
ことを特徴とする請求項１９に記載の発振回路。 - 【請求項２２】 上記圧電振動子は水晶振動子であり、
オーバートーン発振を行うためのものであることを特徴
とする請求項１３乃至２１のいずれかに記載の発振用集
積回路。 - 【請求項２３】 上記各容量素子は金属間容量であり、
上記各抵抗は薄膜抵抗であることを特徴とする請求項１
３乃至２２のいずれかに記載の発振用集積回路。 - 【請求項２４】 上記増幅部の最後段から１つ前段のＣ
ＭＯＳインバータの出力端子には、後段回路への出力信
号を出力する出力端子が接続されていることを特徴とす
る請求項１３乃至２３のいずれかに記載の発振用集積回
路。 - 【請求項２５】 上記増幅部の最後段から１つ前段のＣ
ＭＯＳインバータの入力端子には、差動増幅回路の一方
の入力端子が接続され、当該ＣＭＯＳインバータの出力
端子には、上記差動増幅回路の他方の入力端子が接続さ
れ、上記差動増幅回路の出力端子から後段回路への出力
信号が出力されることを特徴とする請求項１３乃至２３
のいずれかに記載の発振用集積回路。
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