JP3573849B2 - 増幅回路 - Google Patents

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Description

【0001】
【発明の属する技術分野】
本発明は、増幅回路に関し、特に、差動増幅器を有する増幅回路に関する。
【0002】
【従来の技術】
一般に、差動増幅器(典型的にはオペアンプ)を有する増幅回路の増幅度ANFは、例えば、図5に示す基本的な反転増幅回路の場合、−Rf/Rsで与えられる。ここに、Rsは入力抵抗、Rfはフィードバック抵抗である。Rs=RfにするとANF=1の反転増幅回路が得られ、あるいは、Rf/Rs=nにするとANF=−nの反転増幅回路が得られる。すなわち、RsとRfの値(抵抗値)に応じた常に一定のANFが得られる。
【0003】
一方、可変増幅度の要求に応えるために、図6のような構成が用いられることがある。これは、直列に接続された複数(図では便宜的に3個)の抵抗Rs1〜Rs3およびRf1〜Rf3でRsとRfを構成し、さらに、RsおよびRfの抵抗値を複数のMOSスイッチSs1、Ss2およびSf1、Sf2のオンオフで加減調節できるようしたものである。
【0004】
このような構成において、Rs1〜Rs3、Rf1〜Rf3の抵抗値を適切に設定しておけば、MOSスイッチSs1、Ss2およびSf1、Sf2のオンオフの組合せ数に応じた多段の増幅度が容易に得られる。
【0005】
【発明が解決しようとする課題】
しかしながら、上述の多段増幅度が得られる増幅回路にあっては、差動増幅器の一方入力(図6では負相入力)にMOSスイッチを接続していたため、電源電圧の変動に対する出力電圧の変動割合(いわゆるSVRR:Supply Voltage Rejection Ratio の略)が悪化しやすいという問題点があった。
【0006】
図7は典型的なMOSスイッチの構成図である。相補型の二つのMOSトランジスタ1、2を並列に接続し、各ゲートに相補型の制御信号Sa、Sb(一方が“1”レベルのとき他方が“0”レベルとなる信号)を与えるとともに、Pチャネル型のMOSトランジスタ1のバックゲートを高電位側の電源VDDに接続し、Nチャネル型のMOSトランジスタ2のバックゲートを低電位側の電源VSSに接続して構成する。
【0007】
この構成によれば、Saを“0”レベル(Sbを“1”レベル)にすると二つのMOSトランジスタ1、2がオンするという意図した作用が得られる。ところが、両トランジスタのバックゲートがVDDとVSSにつながっているため、必ずしも、“1”レベル=VDD、“0”レベル=VSSという等しい関係にならないから、両トランジスタのゲート−バックゲート間の電圧が変動することがある。この場合、オン時のドレイン−ソース間抵抗値(チャネルオン抵抗RON)が電源電圧の変動に伴って変化することになり、その周波数成分がオペアンプの入力信号に重畳されるという不都合がある。
【0008】
図8は図7の等価回路図である。1′はPチャネル型のMOSトランジスタ1に対応し、2′はNチャネル型のMOSトランジスタ2に対応する。符号B、D及びSはそれぞれバックゲート、ドレイン及びソースを示し、B−D間の容量分をCBDi (iは1、2;以下同様)で、B−S間の容量分をCBSi で、また、D−S間の抵抗分をRDSi で示している。
【0009】
SVRR悪化のメカニズムは、電源変動の周波数によって二通り説明できる。すなわち、▲1▼周波数が低い場合には、B−D間電圧やB−S間電圧の変動→RDSi (チャネルオン抵抗RON)の変動→冒頭のRsの変動→増幅度の変動というメカニズムになり、▲2▼周波数が高い場合には、その周波数成分がCBDi やCBSi を通過してオペアンプの入力信号に重畳され、それが増幅されるというメカニズムになる。
【0010】
▲1▼のメカニズム(チャネルオン抵抗RONの変動)の抑制には、RONをできるだけ小さくするようにMOSトランジスタを設計するのが効果的である。しかし、このような設計手法では、MOSトランジスタの大型化を招き、電極間容量(CBDi やCBSi )を増加させる結果、▲2▼のメカニズムを促進して、動作周波数の高い用途でのSVRRを悪化させてしまうから、自ずと限界がある。
【0011】
そこで、本発明は、電源変動の周波数の高低に関わらず、SVRRを改善できる有用な技術の提供を目的とする。
【0012】
本発明は、上記目的を達成するためその原理構成を図1に示すように、入力抵抗Rs1、Rs2を介して第1の入力端で入力信号を入力するとともに、フィードバック抵抗Rfを介して前記第1の入力端でフィードバック信号を入力し、第2の入力端で基準電源を入力する差動増幅器11と、前記入力抵抗Rs1、Rs2の抵抗値及び前記フィードバック抵抗Rfの抵抗値を可変制御する半導体トランジスタスイッチ10とを有し、前記半導体トランジスタスイッチ10のオンオフ状態を変更することにより多段の増幅度を切り換える増幅回路であって、前記差動増幅器11の前記第2の入力端と高電位電源の間に接続された第1の容量要素12と、前記差動増幅器11の前記第2の入力端と低電位電源の間に接続された第2の容量要素13と、前記差動増幅器11の前記第2の入力端と前記基準電源の間に接続された抵抗要素14と、を更に有し、前記第1の容量要素12の容量値、前記第2の容量要素13の容量値及び前記抵抗要素14の抵抗値は、前記高電位電源及び前記低電位電源の電位変動によって前記第1及び第2の容量要素12、13を介して前記第2の入力端に印加される電源電位の変動分が、前記高電位電源及び前記低電位電源の同一の電位変動によって前記半導体トランジスタスイッチ10の電極間容量を介して前記第1の入力端に印加される電源電位の変動分に実質的に等しくなるように設定されていることを特徴とする。
また、本発明は、前記入力抵抗及び前記フィードバック抵抗の各々は直列接続された複数の抵抗を有し、前記半導体トランジスタスイッチは、前記入力抵抗及びフィードバック抵抗の各々の抵抗の接続点と前記第1の入力端に設けられていることを特徴とする。
また、本発明は、前記半導体トランジスタスイッチの各々は一対の半導体素子を有し、前記一対の半導体素子のうち一方の半導体素子の基板は前記高電位電源に接続され、他方の半導体素子の基板は前記低電位電源に接続されていることを特徴とする。
また、本発明は、前記半導体トランジスタスイッチの各々は相補的なMOSトランジスタ対の並列接続により構成され、前記MOSトランジスタ対のうち一方のMOSトランジスタのバックゲートは前記高電位電源に接続され、他方のMOSトランジスタのバックゲートは前記低電位電源に接続されていることを特徴とする。
【0013】
このような構成において、電源電圧の変動分は、第1の容量要素12又は第2の容量要素13を通して差動増幅器11の他方入力にも加えられるため、差動増幅器11の同相成分除去効果によって、変動分が打ち消され、増幅度の変化が抑制される。
【0014】
【発明の実施の形態】
以下、本発明の実施例を図面に基づいて説明する。
図2は本発明に係る増幅回路の第1実施例を示す図である。
図2において、20は入力信号Vsを−Rf/Rs倍して出力する反転増幅回路である。ここに、Rsは入力抵抗、Rfはフィードバック抵抗である。Rsは直列に接続した三個の抵抗素子Rs1〜Rs3をを含み、また、Rfは同じく直列に接続した三個の抵抗素子Rf1〜Rf3を含み、いずれも、MOSスイッチSs1、Ss2又はSf1、Sf2によって、その直列接続数が1個から三個までの間で加減調節されるようになっている。すなわち、Rsの抵抗値が「Rs1」(Ss1オン、Ss2オフのとき)と、「Rs1+Rs2」(Ss1オフ、Ss2オンのとき)と、「Rs1+Rs2+Rs3」(Ss1、Ss2オフのとき)との3段階に可変できるようになっている。また、Rfの抵抗値が「Rf1」(Sf1オン、Sf2オフのとき)と、「Rf1+Rf2」(Sf1オフ、Sf2オンのとき)と、「Rf1+Rf2+Rf3」(Sf1、Sf2オフのとき)との3段階に可変できるようになっている。なお、抵抗素子の数は一例であり、これに限定されない。
【0015】
本実施例の特徴的な部分は、破線の範囲で示してある。すなわち、差動増幅器としてのオペアンプ21の他方入力(正相入力)21aと高電位側電源VDDとの間に第1の容量要素Cを接続すること、同他方入力21aと低電位電源VSSとの間に第2の容量要素Cを接続すること、及び、同他方入力21aと所定の基準電源VFとの間に抵抗要素Rpを接続することがポイントである。Rpは、基準電源VFに対する他方入力21aのインピーダンスを高めるためのもので、もしVFの内部インピーダンスが十分に高ければ必要ないが、同インピーダンスは一般にほぼ0Ωであるから、本実施例にとって、必須事項の一つである。
【0016】
図3は図2の(Rs、Ss1、Ss2、Rs、Sf1及びSf2を模式化した)等価回路図である。Rs′、Rf′は、MOSスイッチSs1、Ss2、Sf1、Sf2のオンオフを任意の組合せにしたときの入力抵抗Rs及びフィードバック抵抗Rfの値を模式的に現している。また、CMDは、MOSスイッチのCBD1とCBS1(バックゲート−ドレイン間容量とバックゲート−ソース間容量;図8参照)の並列合成値を模式的に現している。さらに、CMSは同じくMOSスイッチのCBD2 とCBS2 の並列合成値を模式的に現している。
【0017】
このような構成において、VDDやVSSが変動すると、CMDやCMSを介してオペアンプの一方入力21bに変動分が重畳される(メカニズム▲2▼)結果、冒頭で述べたようにSVRRが悪化しようとするが、本実施例では、CやCを介してオペアンプ21の他方入力21aに同相の変動成分が与えられるため、オペアンプ21の同相信号除去効果によって、上記SVRRの悪化が回避され、電源変動の周波数に関わらず、SVRRを改善できるという従来技術にはない有利な効果が得られる。
【0018】
ここで、オペアンプ21の一方入力21bに印加されるVDDやVDDの変動分をΔV(−) 、CやCを通して他方入力21aに印加される同変動分をΔV(+) とすると、オペアンプ21の出力信号Voは、次式(1)で表すことができる。
Vo=Vs(−Rf/Rs)+A(ΔV(+) −ΔV(−) ) ………(1)
但し、Aはオペアンプ21の差動増幅率である。いま、C、C及びRpの値を調節して、ΔV(+) =ΔV(−) にすると、式(1)の第2項が0となり、
Vo=Vs(−Rf/Rs) ………(2)
Voから電源変動分を取り除くことができる。
【0019】
図4は本発明に係る増幅回路の第2実施例を示す図である。なお、図4において、図2と共通する構成要素には同一の符号を付してある。
第1実施例(図2)との相違は、オペアンプ21の他方入力21aと抵抗要素Rpとの間に、2個のMOSスイッチ30、31を並列接続するとともに、その一方(図では下側のMOSスイッチ31)を常にオンにし、他方(図では上側のMOSスイッチ30)を常にオフにする点にある。
【0020】
MOSスイッチ30、31は、RsやRfを調節するためのMOSスイッチSs1、Ss2、Sf1、Sf2と同様に、Pチャネル型のMOSトランジスタとNチャネル型のMOSトランジスタで構成されている(図8参照)。
本実施例では、第1実施例と同様に、MOSスイッチSs1、Ss2、Sf1、Sf2の電極容量によって引き起こされる電圧変動の信号重畳を除去できる効果に加えて、VDDやVSSの変動によってMOSスイッチのオン抵抗が変動し、RsやRfの抵抗値が変化(メカニズム▲1▼)して、SVRRが悪化するという不都合を回避できる特有の効果も期待できる。
【0021】
いま、MOSスイッチ30について、Pチャネル型のMOSトランジスタのサイズをP30、Nチャネル型のMOSトランジスタのサイズをN30と表し、また、MOSスイッチ31について、Pチャネル型のMOSトランジスタのサイズをP31、Nチャネル型のMOSトランジスタのサイズをN31と表し、さらに、MOSスイッチSs1、S、s2f1、Sf2について、Pチャネル型のMOSトランジスタのサイズをPs1、Ps2、Pf1、Pf2、Nチャネル型のMOSトランジスタのサイズをNs1、Ns2、Nf1、Nf2と表すことにすると、MOSスイッチ30、31を構成するPチャネル型及びNチャネル型のMOSトランジスタの好ましいサイズ(P30、N30、P31及びN31)は、次式(3)〜(6)で示される。
「MOSスイッチ30(常時オフ)」
30=K(Ps1+Ps2+Pf1+Pf2;但し、オン状態にあるものを除く)………(3)
30=K(Ns1+Ns2+Nf1+Nf2;但し、オン状態にあるものを除く)………(4)
「MOSスイッチ31(常時オン)」
31=K(Ps1+Ps2+Pf1+Pf2;但し、オフ状態にあるものを除く)………(5)
31=K(Ns1+Ns2+Nf1+Nf2;但し、オフ状態にあるものを除く)………(6)
式(3)〜(6)の意味するところは、要するに、RsやRfを調節するためのMOSスイッチSs1、Ss2、Sf1、Sf2のうち、「オフ」しているトランジスタの合計サイズから、常時オフのMOSスイッチ30のトランジスタサイズ(P30、N30)を決め、また、「オン」しているトランジスタの合計サイズから、常時オンのMOSスイッチ31のトランジスタサイズ(P31、N31)を決めるというものである。なお、Kはトランジスタの縮小率に関係する定数であり、K=1にすると、P30、N30、P31又はN31が上記合計サイズに一致して、電源変動の抑制効果が最大になるが、反面、MOSスイッチ30、31の大型化を招いて、集積化を阻害するから、電源変動の要求抑制レベルを勘案して、1よりも少ない値にしてもよい。
【0022】
【発明の効果】
本発明によれば、電源電圧の変動分を、差動増幅器の一方入力と他方入力の双方に加えることができ、差動増幅器の同相成分除去効果を利用して、同変動分を打ち消すことができる。
【図面の簡単な説明】
【図1】本発明の原理図である。
【図2】第1実施例の構成図である。
【図3】図2の等価回路図である。
【図4】第2実施例の構成図である。
【図5】基本的な反転増幅回路の構成図である。
【図6】可変増幅度型の反転増幅回路の構成図である。
【図7】典型的なMOSスイッチの構成図である。
【図8】図7の等価回路図である。
【符号の説明】
:第1の容量要素
:第2の容量要素
Rp:抵抗要素
VDD:高電位電源
VF:基準電源
VSS:低電位電源
10:MOSスイッチ
11:差動増幅器
12:第1の容量要素
13:第2の容量要素
14:抵抗要素
21:オペアンプ(差動増幅器)

Claims (4)

  1. 入力抵抗を介して第1の入力端で入力信号を入力するとともに、フィードバック抵抗を介して前記第1の入力端でフィードバック信号を入力し、第2の入力端で基準電源を入力する差動増幅器と、
    前記入力抵抗の抵抗値及び前記フィードバック抵抗の抵抗値を可変制御する半導体トランジスタスイッチとを有し、
    前記半導体トランジスタスイッチのオンオフ状態を変更することにより多段の増幅度を切り換える増幅回路であって、
    前記差動増幅器の前記第2の入力端と高電位電源の間に接続された第1の容量要素と、
    前記差動増幅器の前記第2の入力端と低電位電源の間に接続された第2の容量要素と、
    前記差動増幅器の前記第2の入力端と前記基準電源の間に接続された抵抗要素と、
    を更に有し、
    前記第1の容量要素の容量値、前記第2の容量要素の容量値及び前記抵抗要素の抵抗値は、前記高電位電源及び前記低電位電源の電位変動によって前記第1及び第2の容量要素を介して前記第2の入力端に印加される電源電位の変動分が、前記高電位電源及び前記低電位電源の同一の電位変動によって前記半導体トランジスタスイッチの電極間容量を介して前記第1の入力端に印加される電源電位の変動分に実質的に等しくなるように設定されていることを特徴とする増幅回路。
  2. 前記入力抵抗及び前記フィードバック抵抗の各々は直列接続された複数の抵抗を有し、
    前記半導体トランジスタスイッチは、前記入力抵抗及びフィードバック抵抗の各々の抵抗の接続点と前記第1の入力端に設けられていることを特徴とする請求項1記載の増幅回路。
  3. 前記半導体トランジスタスイッチの各々は一対の半導体素子を有し、
    前記一対の半導体素子のうち一方の半導体素子の基板は前記高電位電源に接続され、他方の半導体素子の基板は前記低電位電源に接続されていることを特徴とする請求項1記載の増幅回路。
  4. 前記半導体トランジスタスイッチの各々は相補的なMOSトランジスタ対の並列接続により構成され、
    前記MOSトランジスタ対のうち一方のMOSトランジスタのバックゲートは前記高電位電源に接続され、他方のMOSトランジスタのバックゲートは前記低電位電源に接続されていることを特徴とする請求項1記載の増幅回路。
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