JP3573849B2 - 増幅回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、増幅回路に関し、特に、差動増幅器を有する増幅回路に関する。
【０００２】
【従来の技術】
一般に、差動増幅器（典型的にはオペアンプ）を有する増幅回路の増幅度Ａ_ＮＦは、例えば、図５に示す基本的な反転増幅回路の場合、−Ｒｆ／Ｒｓで与えられる。ここに、Ｒｓは入力抵抗、Ｒｆはフィードバック抵抗である。Ｒｓ＝ＲｆにするとＡ_ＮＦ＝１の反転増幅回路が得られ、あるいは、Ｒｆ／Ｒｓ＝ｎにするとＡ_ＮＦ＝−ｎの反転増幅回路が得られる。すなわち、ＲｓとＲｆの値（抵抗値）に応じた常に一定のＡ_ＮＦが得られる。
【０００３】
一方、可変増幅度の要求に応えるために、図６のような構成が用いられることがある。これは、直列に接続された複数（図では便宜的に３個）の抵抗Ｒ_ｓ１〜Ｒ_ｓ３およびＲ_ｆ１〜Ｒ_ｆ３でＲｓとＲｆを構成し、さらに、ＲｓおよびＲｆの抵抗値を複数のＭＯＳスイッチＳ_ｓ１、Ｓ_ｓ２およびＳ_ｆ１、Ｓ_ｆ２のオンオフで加減調節できるようしたものである。
【０００４】
このような構成において、Ｒ_ｓ１〜Ｒ_ｓ３、Ｒ_ｆ１〜Ｒ_ｆ３の抵抗値を適切に設定しておけば、ＭＯＳスイッチＳ_ｓ１、Ｓ_ｓ２およびＳ_ｆ１、Ｓ_ｆ２のオンオフの組合せ数に応じた多段の増幅度が容易に得られる。
【０００５】
【発明が解決しようとする課題】
しかしながら、上述の多段増幅度が得られる増幅回路にあっては、差動増幅器の一方入力（図６では負相入力）にＭＯＳスイッチを接続していたため、電源電圧の変動に対する出力電圧の変動割合（いわゆるＳＶＲＲ：Ｓｕｐｐｌｙ Ｖｏｌｔａｇｅ Ｒｅｊｅｃｔｉｏｎ Ｒａｔｉｏ の略）が悪化しやすいという問題点があった。
【０００６】
図７は典型的なＭＯＳスイッチの構成図である。相補型の二つのＭＯＳトランジスタ１、２を並列に接続し、各ゲートに相補型の制御信号Ｓａ、Ｓｂ（一方が“１”レベルのとき他方が“０”レベルとなる信号）を与えるとともに、Ｐチャネル型のＭＯＳトランジスタ１のバックゲートを高電位側の電源ＶＤＤに接続し、Ｎチャネル型のＭＯＳトランジスタ２のバックゲートを低電位側の電源ＶＳＳに接続して構成する。
【０００７】
この構成によれば、Ｓａを“０”レベル（Ｓｂを“１”レベル）にすると二つのＭＯＳトランジスタ１、２がオンするという意図した作用が得られる。ところが、両トランジスタのバックゲートがＶＤＤとＶＳＳにつながっているため、必ずしも、“１”レベル＝ＶＤＤ、“０”レベル＝ＶＳＳという等しい関係にならないから、両トランジスタのゲート−バックゲート間の電圧が変動することがある。この場合、オン時のドレイン−ソース間抵抗値（チャネルオン抵抗Ｒ_ＯＮ）が電源電圧の変動に伴って変化することになり、その周波数成分がオペアンプの入力信号に重畳されるという不都合がある。
【０００８】
図８は図７の等価回路図である。１′はＰチャネル型のＭＯＳトランジスタ１に対応し、２′はＮチャネル型のＭＯＳトランジスタ２に対応する。符号Ｂ、Ｄ及びＳはそれぞれバックゲート、ドレイン及びソースを示し、Ｂ−Ｄ間の容量分をＣ_ＢＤｉ （ｉは１、２；以下同様）で、Ｂ−Ｓ間の容量分をＣ_ＢＳｉ で、また、Ｄ−Ｓ間の抵抗分をＲ_ＤＳｉ で示している。
【０００９】
ＳＶＲＲ悪化のメカニズムは、電源変動の周波数によって二通り説明できる。すなわち、▲１▼周波数が低い場合には、Ｂ−Ｄ間電圧やＢ−Ｓ間電圧の変動→Ｒ_ＤＳｉ （チャネルオン抵抗Ｒ_ＯＮ）の変動→冒頭のＲｓの変動→増幅度の変動というメカニズムになり、▲２▼周波数が高い場合には、その周波数成分がＣ_ＢＤｉ やＣ_ＢＳｉ を通過してオペアンプの入力信号に重畳され、それが増幅されるというメカニズムになる。
【００１０】
▲１▼のメカニズム（チャネルオン抵抗Ｒ_ＯＮの変動）の抑制には、Ｒ_ＯＮをできるだけ小さくするようにＭＯＳトランジスタを設計するのが効果的である。しかし、このような設計手法では、ＭＯＳトランジスタの大型化を招き、電極間容量（Ｃ_ＢＤｉ やＣ_ＢＳｉ ）を増加させる結果、▲２▼のメカニズムを促進して、動作周波数の高い用途でのＳＶＲＲを悪化させてしまうから、自ずと限界がある。
【００１１】
そこで、本発明は、電源変動の周波数の高低に関わらず、ＳＶＲＲを改善できる有用な技術の提供を目的とする。
【００１２】
本発明は、上記目的を達成するためその原理構成を図１に示すように、入力抵抗Ｒ_s1、Ｒ_s2を介して第１の入力端で入力信号を入力するとともに、フィードバック抵抗Ｒ_fを介して前記第１の入力端でフィードバック信号を入力し、第２の入力端で基準電源を入力する差動増幅器１１と、前記入力抵抗Ｒ_s1、Ｒ_s2の抵抗値及び前記フィードバック抵抗Ｒ_fの抵抗値を可変制御する半導体トランジスタスイッチ１０とを有し、前記半導体トランジスタスイッチ１０のオンオフ状態を変更することにより多段の増幅度を切り換える増幅回路であって、前記差動増幅器１１の前記第２の入力端と高電位電源の間に接続された第１の容量要素１２と、前記差動増幅器１１の前記第２の入力端と低電位電源の間に接続された第２の容量要素１３と、前記差動増幅器１１の前記第２の入力端と前記基準電源の間に接続された抵抗要素１４と、を更に有し、前記第１の容量要素１２の容量値、前記第２の容量要素１３の容量値及び前記抵抗要素１４の抵抗値は、前記高電位電源及び前記低電位電源の電位変動によって前記第１及び第２の容量要素１２、１３を介して前記第２の入力端に印加される電源電位の変動分が、前記高電位電源及び前記低電位電源の同一の電位変動によって前記半導体トランジスタスイッチ１０の電極間容量を介して前記第１の入力端に印加される電源電位の変動分に実質的に等しくなるように設定されていることを特徴とする。
また、本発明は、前記入力抵抗及び前記フィードバック抵抗の各々は直列接続された複数の抵抗を有し、前記半導体トランジスタスイッチは、前記入力抵抗及びフィードバック抵抗の各々の抵抗の接続点と前記第１の入力端に設けられていることを特徴とする。
また、本発明は、前記半導体トランジスタスイッチの各々は一対の半導体素子を有し、前記一対の半導体素子のうち一方の半導体素子の基板は前記高電位電源に接続され、他方の半導体素子の基板は前記低電位電源に接続されていることを特徴とする。
また、本発明は、前記半導体トランジスタスイッチの各々は相補的なＭＯＳトランジスタ対の並列接続により構成され、前記ＭＯＳトランジスタ対のうち一方のＭＯＳトランジスタのバックゲートは前記高電位電源に接続され、他方のＭＯＳトランジスタのバックゲートは前記低電位電源に接続されていることを特徴とする。
【００１３】
このような構成において、電源電圧の変動分は、第１の容量要素１２又は第２の容量要素１３を通して差動増幅器１１の他方入力にも加えられるため、差動増幅器１１の同相成分除去効果によって、変動分が打ち消され、増幅度の変化が抑制される。
【００１４】
【発明の実施の形態】
以下、本発明の実施例を図面に基づいて説明する。
図２は本発明に係る増幅回路の第１実施例を示す図である。
図２において、２０は入力信号Ｖｓを−Ｒｆ／Ｒｓ倍して出力する反転増幅回路である。ここに、Ｒｓは入力抵抗、Ｒｆはフィードバック抵抗である。Ｒｓは直列に接続した三個の抵抗素子Ｒ_ｓ１〜Ｒ_ｓ３をを含み、また、Ｒｆは同じく直列に接続した三個の抵抗素子Ｒ_ｆ１〜Ｒ_ｆ３を含み、いずれも、ＭＯＳスイッチＳ_ｓ１、Ｓ_ｓ２又はＳ_ｆ１、Ｓ_ｆ２によって、その直列接続数が１個から三個までの間で加減調節されるようになっている。すなわち、Ｒｓの抵抗値が「Ｒ_ｓ１」（Ｓ_ｓ１オン、Ｓ_ｓ２オフのとき）と、「Ｒ_ｓ１＋Ｒ_ｓ２」（Ｓ_ｓ１オフ、Ｓ_ｓ２オンのとき）と、「Ｒ_ｓ１＋Ｒ_ｓ２＋Ｒ_ｓ３」（Ｓ_ｓ１、Ｓ_ｓ２オフのとき）との３段階に可変できるようになっている。また、Ｒｆの抵抗値が「Ｒ_ｆ１」（Ｓ_ｆ１オン、Ｓ_ｆ２オフのとき）と、「Ｒ_ｆ１＋Ｒ_ｆ２」（Ｓ_ｆ１オフ、Ｓ_ｆ２オンのとき）と、「Ｒ_ｆ１＋Ｒ_ｆ２＋Ｒ_ｆ３」（Ｓ_ｆ１、Ｓ_ｆ２オフのとき）との３段階に可変できるようになっている。なお、抵抗素子の数は一例であり、これに限定されない。
【００１５】
本実施例の特徴的な部分は、破線の範囲で示してある。すなわち、差動増幅器としてのオペアンプ２１の他方入力（正相入力）２１ａと高電位側電源ＶＤＤとの間に第１の容量要素Ｃ_１ を接続すること、同他方入力２１ａと低電位電源ＶＳＳとの間に第２の容量要素Ｃ_２ を接続すること、及び、同他方入力２１ａと所定の基準電源ＶＦとの間に抵抗要素Ｒｐを接続することがポイントである。Ｒｐは、基準電源ＶＦに対する他方入力２１ａのインピーダンスを高めるためのもので、もしＶＦの内部インピーダンスが十分に高ければ必要ないが、同インピーダンスは一般にほぼ０Ωであるから、本実施例にとって、必須事項の一つである。
【００１６】
図３は図２の（Ｒｓ、Ｓ_ｓ１、Ｓ_ｓ２、Ｒｓ、Ｓ_ｆ１及びＳ_ｆ２を模式化した）等価回路図である。Ｒｓ′、Ｒｆ′は、ＭＯＳスイッチＳ_ｓ１、Ｓ_ｓ２、Ｓ_ｆ１、Ｓ_ｆ２のオンオフを任意の組合せにしたときの入力抵抗Ｒｓ及びフィードバック抵抗Ｒｆの値を模式的に現している。また、Ｃ_ＭＤは、ＭＯＳスイッチのＣ_ＢＤ１とＣ_ＢＳ１（バックゲート−ドレイン間容量とバックゲート−ソース間容量；図８参照）の並列合成値を模式的に現している。さらに、Ｃ_ＭＳは同じくＭＯＳスイッチのＣ_ＢＤ２ とＣ_ＢＳ２ の並列合成値を模式的に現している。
【００１７】
このような構成において、ＶＤＤやＶＳＳが変動すると、Ｃ_ＭＤやＣ_ＭＳを介してオペアンプの一方入力２１ｂに変動分が重畳される（メカニズム▲２▼）結果、冒頭で述べたようにＳＶＲＲが悪化しようとするが、本実施例では、Ｃ_１ やＣ_２ を介してオペアンプ２１の他方入力２１ａに同相の変動成分が与えられるため、オペアンプ２１の同相信号除去効果によって、上記ＳＶＲＲの悪化が回避され、電源変動の周波数に関わらず、ＳＶＲＲを改善できるという従来技術にはない有利な効果が得られる。
【００１８】
ここで、オペアンプ２１の一方入力２１ｂに印加されるＶＤＤやＶＤＤの変動分をΔＶ_（−） 、Ｃ_１ やＣ_２ を通して他方入力２１ａに印加される同変動分をΔＶ_（＋） とすると、オペアンプ２１の出力信号Ｖｏは、次式（１）で表すことができる。
Ｖｏ＝Ｖｓ（−Ｒｆ／Ｒｓ）＋Ａ（ΔＶ_（＋） −ΔＶ_（−） ） ………（１）
但し、Ａはオペアンプ２１の差動増幅率である。いま、Ｃ_１ 、Ｃ_２ 及びＲｐの値を調節して、ΔＶ_（＋） ＝ΔＶ_（−） にすると、式（１）の第２項が０となり、
Ｖｏ＝Ｖｓ（−Ｒｆ／Ｒｓ） ………（２）
Ｖｏから電源変動分を取り除くことができる。
【００１９】
図４は本発明に係る増幅回路の第２実施例を示す図である。なお、図４において、図２と共通する構成要素には同一の符号を付してある。
第１実施例（図２）との相違は、オペアンプ２１の他方入力２１ａと抵抗要素Ｒｐとの間に、２個のＭＯＳスイッチ３０、３１を並列接続するとともに、その一方（図では下側のＭＯＳスイッチ３１）を常にオンにし、他方（図では上側のＭＯＳスイッチ３０）を常にオフにする点にある。
【００２０】
ＭＯＳスイッチ３０、３１は、ＲｓやＲｆを調節するためのＭＯＳスイッチＳ_ｓ１、Ｓ_ｓ２、Ｓ_ｆ１、Ｓ_ｆ２と同様に、Ｐチャネル型のＭＯＳトランジスタとＮチャネル型のＭＯＳトランジスタで構成されている（図８参照）。
本実施例では、第１実施例と同様に、ＭＯＳスイッチＳ_ｓ１、Ｓ_ｓ２、Ｓ_ｆ１、Ｓ_ｆ２の電極容量によって引き起こされる電圧変動の信号重畳を除去できる効果に加えて、ＶＤＤやＶＳＳの変動によってＭＯＳスイッチのオン抵抗が変動し、ＲｓやＲｆの抵抗値が変化（メカニズム▲１▼）して、ＳＶＲＲが悪化するという不都合を回避できる特有の効果も期待できる。
【００２１】
いま、ＭＯＳスイッチ３０について、Ｐチャネル型のＭＯＳトランジスタのサイズをＰ_３０、Ｎチャネル型のＭＯＳトランジスタのサイズをＮ_３０と表し、また、ＭＯＳスイッチ３１について、Ｐチャネル型のＭＯＳトランジスタのサイズをＰ_３１、Ｎチャネル型のＭＯＳトランジスタのサイズをＮ_３１と表し、さらに、ＭＯＳスイッチＳ_ｓ１、Ｓ、_ｓ２Ｓ_ｆ１、Ｓ_ｆ２について、Ｐチャネル型のＭＯＳトランジスタのサイズをＰ_ｓ１、Ｐ_ｓ２、Ｐ_ｆ１、Ｐ_ｆ２、Ｎチャネル型のＭＯＳトランジスタのサイズをＮ_ｓ１、Ｎ_ｓ２、Ｎ_ｆ１、Ｎ_ｆ２と表すことにすると、ＭＯＳスイッチ３０、３１を構成するＰチャネル型及びＮチャネル型のＭＯＳトランジスタの好ましいサイズ（Ｐ_３０、Ｎ_３０、Ｐ_３１及びＮ_３１）は、次式（３）〜（６）で示される。
「ＭＯＳスイッチ３０（常時オフ）」
Ｐ_３０＝Ｋ（Ｐ_ｓ１＋Ｐ_ｓ２＋Ｐ_ｆ１＋Ｐ_ｆ２；但し、オン状態にあるものを除く）………（３）
Ｎ_３０＝Ｋ（Ｎ_ｓ１＋Ｎ_ｓ２＋Ｎ_ｆ１＋Ｎ_ｆ２；但し、オン状態にあるものを除く）………（４）
「ＭＯＳスイッチ３１（常時オン）」
Ｐ_３１＝Ｋ（Ｐ_ｓ１＋Ｐ_ｓ２＋Ｐ_ｆ１＋Ｐ_ｆ２；但し、オフ状態にあるものを除く）………（５）
Ｎ_３１＝Ｋ（Ｎ_ｓ１＋Ｎ_ｓ２＋Ｎ_ｆ１＋Ｎ_ｆ２；但し、オフ状態にあるものを除く）………（６）
式（３）〜（６）の意味するところは、要するに、ＲｓやＲｆを調節するためのＭＯＳスイッチＳ_ｓ１、Ｓ_ｓ２、Ｓ_ｆ１、Ｓ_ｆ２のうち、「オフ」しているトランジスタの合計サイズから、常時オフのＭＯＳスイッチ３０のトランジスタサイズ（Ｐ_３０、Ｎ_３０）を決め、また、「オン」しているトランジスタの合計サイズから、常時オンのＭＯＳスイッチ３１のトランジスタサイズ（Ｐ_３１、Ｎ_３１）を決めるというものである。なお、Ｋはトランジスタの縮小率に関係する定数であり、Ｋ＝１にすると、Ｐ_３０、Ｎ_３０、Ｐ_３１又はＮ_３１が上記合計サイズに一致して、電源変動の抑制効果が最大になるが、反面、ＭＯＳスイッチ３０、３１の大型化を招いて、集積化を阻害するから、電源変動の要求抑制レベルを勘案して、１よりも少ない値にしてもよい。
【００２２】
【発明の効果】
本発明によれば、電源電圧の変動分を、差動増幅器の一方入力と他方入力の双方に加えることができ、差動増幅器の同相成分除去効果を利用して、同変動分を打ち消すことができる。
【図面の簡単な説明】
【図１】本発明の原理図である。
【図２】第１実施例の構成図である。
【図３】図２の等価回路図である。
【図４】第２実施例の構成図である。
【図５】基本的な反転増幅回路の構成図である。
【図６】可変増幅度型の反転増幅回路の構成図である。
【図７】典型的なＭＯＳスイッチの構成図である。
【図８】図７の等価回路図である。
【符号の説明】
Ｃ_１ ：第１の容量要素
Ｃ_２ ：第２の容量要素
Ｒｐ：抵抗要素
ＶＤＤ：高電位電源
ＶＦ：基準電源
ＶＳＳ：低電位電源
１０：ＭＯＳスイッチ
１１：差動増幅器
１２：第１の容量要素
１３：第２の容量要素
１４：抵抗要素
２１：オペアンプ（差動増幅器）

Claims (4)

1. 入力抵抗を介して第１の入力端で入力信号を入力するとともに、フィードバック抵抗を介して前記第１の入力端でフィードバック信号を入力し、第２の入力端で基準電源を入力する差動増幅器と、
   前記入力抵抗の抵抗値及び前記フィードバック抵抗の抵抗値を可変制御する半導体トランジスタスイッチとを有し、
   前記半導体トランジスタスイッチのオンオフ状態を変更することにより多段の増幅度を切り換える増幅回路であって、
   前記差動増幅器の前記第２の入力端と高電位電源の間に接続された第１の容量要素と、
   前記差動増幅器の前記第２の入力端と低電位電源の間に接続された第２の容量要素と、
   前記差動増幅器の前記第２の入力端と前記基準電源の間に接続された抵抗要素と、
   を更に有し、
   前記第１の容量要素の容量値、前記第２の容量要素の容量値及び前記抵抗要素の抵抗値は、前記高電位電源及び前記低電位電源の電位変動によって前記第１及び第２の容量要素を介して前記第２の入力端に印加される電源電位の変動分が、前記高電位電源及び前記低電位電源の同一の電位変動によって前記半導体トランジスタスイッチの電極間容量を介して前記第１の入力端に印加される電源電位の変動分に実質的に等しくなるように設定されていることを特徴とする増幅回路。
2. 前記入力抵抗及び前記フィードバック抵抗の各々は直列接続された複数の抵抗を有し、
   前記半導体トランジスタスイッチは、前記入力抵抗及びフィードバック抵抗の各々の抵抗の接続点と前記第１の入力端に設けられていることを特徴とする請求項１記載の増幅回路。
3. 前記半導体トランジスタスイッチの各々は一対の半導体素子を有し、
   前記一対の半導体素子のうち一方の半導体素子の基板は前記高電位電源に接続され、他方の半導体素子の基板は前記低電位電源に接続されていることを特徴とする請求項１記載の増幅回路。
4. 前記半導体トランジスタスイッチの各々は相補的なＭＯＳトランジスタ対の並列接続により構成され、
   前記ＭＯＳトランジスタ対のうち一方のＭＯＳトランジスタのバックゲートは前記高電位電源に接続され、他方のＭＯＳトランジスタのバックゲートは前記低電位電源に接続されていることを特徴とする請求項１記載の増幅回路。

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