JP3060496B2 - スイツチ回路 - Google Patents

Description

【発明の詳細な説明】 Ａ産業上の利用分野 本発明はスイツチ回路に関し、例えば電子ボリユーム
の切り換え、可変利得増幅回路の利得切り換えに適用し
得る。

Ｂ発明の概要 本発明は、スイツチ回路において、入力信号を演算増
幅回路でなるバツフア回路を介して出力するようにし、
当該演算増幅回路の非反転入力端に第１のスイツチ回路
部を介して入力信号を入力すると共に、反転入力端に第
２のスイツチ回路部を介して出力信号を帰還することに
より、従来に比して歪率を低減することができる。

Ｃ従来の技術 従来、例えばアナログ信号を処理する集積回路中にス
イツチ回路を組み込む場合、第４図に示すようなＰチヤ
ンネルMOS（metal oxide semiconductor）トランジスタ
及びＮチヤンネルMOSトランジスタを組み合わせてスイ
ツチ回路を形成するようになされている。

すなわちＰチヤンネルMOSトランジスタ１及びＮチヤ
ンネルMOSトランジスタ２においては、ソース及びドレ
インを共通接続し、それぞれアナログ信号の入力出力端
子に割り当てる。

この状態でＰチヤンネルMOSトランジスタ１及びＮチ
ヤンネルMOSトランジスタ２のゲートに極性の異なる制
御信号Ｑ及びIQを印加する。

これにより制御信号Ｑ及びIQの極性を同時に切り換え
て、オンオフ状態を切り換え得るようになされている。

Ｄ発明が解決しようとする課題 ところがこの種のスイツチ回路においては、第５図に
示すように、入力信号の信号レベルに応じてオン抵抗が
変化することを避け得ない。

このため当該スイツチ回路に接続される負荷抵抗が小
さい場合、非線型歪みが発生する問題があつた。

すなわち第６図に示すように、それぞれスイツチ回路
４及び６を介して２つの入力信号S1及びS2を選択入力
し、負荷抵抗８を介して増幅回路に出力する。

このとき入力信号S1又はS2の振幅レベルが±２〔Ｖ〕
の場合、０〔Ｖ〕で約２〔ｋΩ〕のオン抵抗が−２
〔Ｖ〕で約１〔ｋΩ〕に変化する。

従つて、抵抗値20〔ｋΩ〕の負荷抵抗８を接続した場
合、次式、 で表される５〔％〕の歪率になる。

また、当該オン抵抗に変化に伴い、増幅回路を介して
出力する際の利得も変化する。

この問題を解決する１つの方法としてＰチヤンネルMO
Sトランジスタ１及びＮチヤンネルMOSトランジスタ２の
チツプサイズを大型化すると共に、当該チツプサイズの
比を変化させることにより、オン抵抗を小さくして歪率
を低減する方法がある。

ところがこの方法では、歪率を充分に低減し得ず、さ
らにチツプサイズを大型化した分、集積回路に適用する
ことが困難になる。

これに対して第７図に示すように、ボルテージフオロ
ア回路構成の演算増幅回路10を接続することにより、負
荷抵抗を大きな値に設定する方法もあるが、浮遊容量12
の影響で高域側でインピーダンスの低下を避け得ず、こ
の場合も歪率を充分に低減し得ない。

すなわち浮遊容量12をＣ＝５〔pF〕、入力信号S1又は
S2を周波数20〔k Hz〕、振幅レベル±２〔Ｖ〕の正弦波
とすると、第５図の特性曲線図よりスイツチ回路４及び
６のオン抵抗は±１〔ｋΩ〕変化する。

従つて、この場合オン抵抗の変化分をΔＲとおくと、
おおむね歪率T1は、次式、 で表される。

これに対して第８図に示すように、反転増幅回路構成
の演算増幅回路14を用いて歪率を低減する方法も考えら
れる。

すなわち演算増幅回路14の帰還路に、帰還抵抗Rfと共
にスイツチ回路16を介挿し、当該スイツチ回路16を常時
オン状態に保持する。

さらに当該帰還抵抗と同一抵抗値の入力抵抗R1及びR2
を介して入力信号S1及びS2を入力し、これによりスイツ
チ回路４及び６のオン抵抗の変化をスイツチ回路16のオ
ン抵抗の変化で補正する。

この方法によれば歪率を格段的に低減し得る反面、入
力信号S1、S2が反転して出力される他、入力インピーダ
ンスを高くし得ず、入力抵抗R1、R2及び帰還抵抗Rfの抵
抗値を等しくしなければならない等の欠点がある。

従つて結局この方法の場合、使用方法が限定され、広
くアナログ回路一般に適用し得ない問題があつた。

本発明は以上の点を考慮してなされたもので、アナロ
グ回路一般に適用して歪率を格段的に低減することがで
きるスイツチ回路を提案しようとするものである。

Ｅ課題を解決するための手段 かかる課題を解決するため本発明においては、Ｐチヤ
ンネルMOSトランジスタ１及びＮチヤンネルMOSトランジ
スタ２とで形成された第１のスイツチ回路部４（６）
と、ＰチヤンネルMOSトランジスタ１及びＮチヤンネルM
OSトランジスタ２とで形成された第２のスイツチ回路部
24と、第１のスイツチ回路部４（６）を介して入力信号
S1（S2）を非反転入力端に入力すると共に、第２のスイ
ツチ回路部24を介して出力信号S0を反転入力端子に帰還
する演算増幅回路22とを備えるようにする。

Ｆ作用 第１のスイツチ回路部４（６）を介して入力信号S1
（S2）を演算増幅回路22の非反転入力端に入力すると共
に、当該演算増幅回路22の出力信号S0を第２のスイツチ
回路部24を介して反転入力端に帰還すれば、第１のスイ
ツチ回路部４（６）のオン抵抗の変化に応動して帰還抵
抗の抵抗値を可変し得、これによりアナログ回路一般に
適用して歪率を低減することができる。

Ｇ実施例 以下図面について、本発明の一実施例を詳述する。

第８図との対応部分を同一符号を付して示す第１図に
おいて、20は全体として選択入力回路を示し、集積回路
化された信号処理回路の入力回路を形成する。

すなわち非反転増幅回路構成の演算増幅回路22にスイ
ツチ回路４及び６の選択信号を入力し、当該演算増幅回
路22の帰還路にスイツチ回路24を介挿する。

この状態でスイツチ回路24は、常時オン状態に保持さ
れるようになされている。

従つて、演算増幅回路22においては、充分な利得を保
持していることにより、非反転入力端及び反転入力端の
電位が等しくなるように出力信号S0を出力する。

これによりスイツチ回路24においては、スイツチ回路
４又は６のオン抵抗の変化に追従してオン抵抗が変化
し、スイツチ回路４又は６のオン抵抗の変化に伴う歪の
発生を格段的に低減することができる。

すなわち入力信号S1及びS2の信号レベルをV1とおき、
出力信号S0の信号レベルをV0とおくと、演算増幅回路22
の利得Ａ、帰還回路の帰還率Ｆを用いて、次式 の関係式を得ることができる。

但し、非反転入力端及び反転入力端の浮遊容量26及び
28をＣとおく。

ここでスイツチ回路４、６のオン抵抗変化ΔＲは、入
力信号S1及びS2の振幅レベルにほぼ比例することによ
り、スイツチ回路24のオン抵抗変化分ΔR2は、（３）式
より、次式 で表すことができる。

従つて、選択入力回路20の歪率T2は、次式 で表し得、これを解いて、 で表し得、これにより第８図の構成に比して、歪率を約
1/A倍に低減し得ることが分かる。

すなわち、利得Ａ＝100の演算増幅回路22を用いた場
合でも、歪率T2を0.0006〔％〕に低減することができ
る。

実際上、浮遊容量26及び28においては、配線パターン
の形状、スイツチ回路４、６のレイアウト等により、実
用上充分な範囲で等しい値に設定することができる。

さらに演算増幅回路22の利得Ａも、充分に高い値に設
定することができる。

かくして、この実施例による選択入力回路20において
は、歪率を従来に比して格段的に低減することができ
る。

さらにスイツチ回路４、６、22においては、同一セル
サイズに設定するだけで歪率を低減し得ることにより、
セルサイズを小型化し得、その分簡易に集積回路化して
全体形状を小型化することができる。

かくしてこの実施例において、スイツチ回路４及び６
は、それぞれＰチヤンネルMOSトランジスタ１及びＮチ
ヤンネルMOSトランジスタ２とで形成された第１のスイ
ツチ回路部を構成するのに対し、スイツチ回路24は、同
様にＰチヤンネルMOSトランジスタ１及びＮチヤンネルM
OSトランジスタ２とで形成された第２のスイツチ回路部
を構成する。

以上の構成によれば、演算増幅回路22の非反転入力端
にスイツチ回路４、６の選択信号を入力すると共に、ス
イツチ回路24を介して当該演算増幅回路22の出力信号を
帰還することにより、スイツチ回路４、６のオン抵抗の
変化に追従して帰還回路の抵抗値を補正し得、これによ
り従来に比して格段的に歪率を低減することができる。

なお上述の実施例においては、本発明を選択入力回路
に適用した場合について述べたが、本発明はこれに限ら
ず、例えば第２図に示すような電子ボリユーム30の切り
換えに適用してもよい。

すなわち電子ボリユーム30においては、入力信号S3を
直列抵抗回路32で分圧し、格分圧出力をスイツチ回路33
〜37で選択して演算増幅回路22に与える。

これにより演算増幅回路22の出力信号レベルを、直列
抵抗回路32の分圧比及びスイツチ回路33〜37の選択入力
で決まる信号レベルに保持し得、このときスイツチ回路
24でスイツチ回路33〜37のオン抵抗の変動を補正するこ
とにより、従来に比して格段的に歪率を低減することが
できる。

さらに上述の実施例においては、帰還回路でなるスイ
ツチ回路24を常時オン状態に保持する場合について述べ
たが、本発明はこれに限らず、第３図に示すように非反
転入力端子側のスイツチ回路40を常時オン状態に保持し
て、例えば可変利得増幅回路42を構成するようにしても
よい。

すなわち可変利得増幅回路42においては、分圧抵抗44
及び46に接続されたスイツチ回路47及び48を切り換え、
これにより演算増幅回路22の帰還率を切り換えて全体の
増幅率を切り換える。

このような可変利得増幅回路42においては、スイツチ
回路40でスイツチ回路47及び48のオン抵抗の変動を補正
することにより、従来に比して格段的に歪率を低減する
ことができる。

さらに電子ボリユーム30、可変利得増幅回路42に限ら
ず、種々のアナログ信号回路のスイツチ回路に適用し
て、歪率を低減することができる。

さらに上述の実施例においては、集積回路化された選
択入力回路に本発明を適用した場合について述べたが、
本発明は集積回路化する場合に限らず、デイスクリート
部品で構成する場合にも広く適用することができる。

Ｈ発明の効果 上述のように本発明によれば、演算増幅回路の非反転
入力端に第１のスイツチ回路部を介して入力信号を入力
すると共に、当該演算増幅回路の反転入力端に第２のス
イツチ回路部を介して出力信号を帰還することにより、
第１及び第２のスイツチ回路部のオン抵抗の変動を相互
に補正し得、これにより従来に比して歪率を低減し得る
スイツチ回路を得ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例による選択入力回路を示す接
続図、第２図及び第３図は他の実施例を示す接続図、第
４図はスイツチ回路の基本構成を示す接続図、第５図は
そのオン抵抗の変化を示す特性曲線図、第６図は当該ス
イツチ回路で構成した選択回路を示すブロツク図、第７
図及び第８図は歪率改善の説明に供する接続図である。 １、２……MOSトランジスタ、４、６、16、24、33〜3
7、40、47、48……スイツチ回路、10、22……演算増幅
回路。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】ＰチヤンネルMOSトランジスタ及びＮチヤ
   ンネルMOSトランジスタとで形成された第１のスイツチ
   回路部と、 ＰチヤンネルMOSトランジスタ及びＮチヤンネルMOSトラ
   ンジスタとで形成された第２のスイツチ回路部と、 上記第１のスイツチ回路部を介して入力信号を非反転入
   力端に入力すると共に、上記第２のスイツチ回路部を介
   して出力信号を反転入力端に帰還する演算増幅回路と を具えることを特徴とするスイツチ回路。