KR100432933B1 - 발진회로 및 발진용 집적회로 - Google Patents

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KR100432933B1 KR10-2001-0063851A KR20010063851A KR100432933B1 KR 100432933 B1 KR100432933 B1 KR 100432933B1 KR 20010063851 A KR20010063851 A KR 20010063851A KR 100432933 B1 KR100432933 B1 KR 100432933B1
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니폰 프리시젼 서키츠 가부시키가이샤
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    • H03B5/36—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator active element in amplifier being semiconductor device

Abstract

본 발명은 발진 출력이 미약한 고주파수 발진용 압전 진동자에 적합한 발진회로를 제공하고 발진회로의 고속화를 도모하며, 또한, 그와 같은 발진회로를 구성 가능한 발진용 집적회로를 제공하는 것을 목적으로 하며, 이것을 위한 수단으로서, CMOS 인버터(1, 2, 3)를 직렬접속으로 접속하여 증폭부(4)를 구성하고 최전단부터 최후단으로 각 CMOS 인버터를 구성하는 MOS 트랜지스터의 채널 폭을 차례로 작게 하여 고주파수 영역에서 증폭부(4)의 증폭율을 개선하고 수정 진동자(XL)로부터의 미약한 발진 출력의 증폭을 가능하게 하는 동시에 필터회로(5)에 의해 부성저항(負性抵抗)의 피크 주파수를 종래보다도 높은 주파수 영역에서 실현 가능하게 하여 고주파수의 발진 동작을 가능하게 한다.

Description

발진회로 및 발진용 집적회로{OSCILLATOR CIRCUIT AND INTEGRATED CIRCUIT FOR OSCILLATION}
본 발명은 수정 진동자 등의 압전 진동자의 발진 출력을 증폭하는 증폭부를 구비한 발진회로 및 발진용 집적회로에 관한 것으로서, 특히 고주파수 동작에 알맞은 발진회로 및 발진용 집적회로에 관한 것이다.
(종래의 기술)
종래, 수정 진동자 등의 압전 진동자의 발진 출력을 증폭하는 증폭부를 구비한 발진회로에는 예를 들면, 도 17에 도시한 바와 같은 것이 있다. 이것은 수정 진동자(XL)를 증폭부로서의 CMOS 인버터(INV)의 입력단자(in), 출력단자(out) 사이에 접속하고 또한 동 입력단자, 출력단자 사이에 귀환저항(Rf)을 접속하고 또한 이들 입력단자(in), 출력단자(out)를 각각의 부하용량이 되는 용량소자(CG, CD)를 통하여 전원단자(VSS)(0V)에 접속한 것이었다.
현재, 발진회로에서는 동작 주파수의 고주파화가 요망되고 있지만 동작 주파수가 올라감에 따라 수정 진동자의 사이즈가 소형화 되고 이에 따라 발진 출력, 즉 수정 진동자에 흐르는 수정 전류가 미약하게 된다. 이 때문에 도 17의 구성에 있어서는 3차 오버톤(overtone)의 발진 주파수로 100Hz의 수정 진동자까지는 발진 가능하지만 더한층의 고주파수 영역, 예를 들면 120MHz를 넘는 주파수 영역에서는 증폭부의 증폭율이 작아 발진 출력을 충분히 증폭할 수 없어 발진회로로서 동작시킬 수가 없었다.
또한 3차 오버톤보다 고차의 오버톤으로 고주파수화 하더라도 다음과 같은 문제가 있다. 도 17의 구성은 수정 진동자(XL) 이외의 구성은 집적화되어 도 18의 등가회로에 도시한 바와 같이, 수정 진동자(XL)와 그 외의 집적화된 구성 요소를 각각 저항(RX) 및 인덕터(LX)로 이루어진 직렬 회로와 부성저항(負性抵抗)(RL) 및 커패시터(CL)로 이루어진 직렬 회로로서 나타낼 수 있다. 부성저항(RL)의 주파수 특성은 도 19에 도시한바와 같이 되며, 동 도면에 있어서는 종축에 저항치를 취하고 횡축에 주파수를 취하여 3차 오버톤 발진의 부성저항(RL)을 도시하고 있다. 또한 RO1, RO3, RO5는 각각 기본파, 3차 오버톤, 5차 오버톤의 수정 진동자의 저항성분의 값을 도시하고 있다. 부성저항(RL)이 저항(RX)의 그것보다 부(負)의 방향으로 크면 발진회로로서 동작한다. 도 17의 구성에 3차오버톤의 발진 주파수로서 30MHz의 수정 진동자를 이용한 경우엔 도 19에 도시한 바와 같이, 부성저항(RL)은 3차 오버톤의 발진 주파수 30MHz 부근을 피크로 하고주파수가 오름에 따라 그 값이 작아진다. 예를 들면, 5차 오버톤의 발진 주파수 50MHz에서는 부성저항(RL)은 수정 진동자의 저항성분(R)의 그것보다 작아 발진회로로서 동작시킬 수 없다. 이 때문에 도 20에 도시한 바와 같이 용량 소자(CD)와 전원단자(VSS) 사이에 코일(LADD)과 용량소자(CADD)을 접속하여 5차 오버톤을 행하게 하는 것이 있었지만 외부 부착의 코일(LADD)과 용량소자(CADD)를 마련할 필요가 있어 회로 면적의 증대와 이들 부가소자 값을 제어하는 번거로움 등의 문제점이 있었다.
그래서 본 발명에서는 발진 출력이 미약한 고주파수 발진용의 압전 진동자에 알맞는 발진회로를 제공하고 발진회로의 고속화를 도모하며, 또한, 그와 같은 발진회로를 구성 가능한 발진용 집적회로를 제공는데 그 목적이 있다.
(과제를 해결하기 위한 수단)
본 발명의 발진회로에서는 직렬접속으로 접속된 복수의 CMOS 인버터로 이루어지는 증폭부와 상기 증폭부의 입력단자와 출력단자 사이에 접속된 압전 진동자와 상기 증폭부의 입력단자와 출력단자 사이에 접속된 귀환저항과 상기 증폭부의 입력단자와, 특정 전위의 단자 사이에 접속된 제1 부하용량과 상기 증폭부의 출력단자와 특정 전위의 단자 사이에 접속된 제2 부하용량과, 상기 증폭부에 마련된 필터회로를 구비하고, 상기 각 CMOS 인버터의 게이트 면적을 전단에서 후단으로 감에 따라 점차 작게 되고 있다.
상기 필터회로는 상기 증폭부와 상기 귀환저항과, 상기 제1, 제2 부하용량으로 이루어지는 회로의 부성저항이 소정의 주파수에서 피크가 되도록 정하는 것이 바람직하다.
상기 필터회로는 상기 증폭부의 입력단자와 출력단자 사이의 신호경로상에서 상기 복수의 CMOS 인버터 중의 적어도 하나의 CMOS 인버터의 입력단자에 용량소자를 접속하고 해당 용량소자를 접속한 CMOS 인버터의 입력단자와 출력단자 사이에는저항을 접속하여 이루어지는 것이 바람직하다.
상기 필터회로는 상기 증폭부의 입력단자와 상기 증폭부의 최전단의 CMOS 인버터의 입력단자 사이에 접속된 용량소자와 상기 최전단의 CMOS 인버터의 입력단자와 출력단자 사이에 접속된 저항으로 이루어지는 것이 바람직하다.
상기 증폭부는 각 CMOS 인버터의 채널 길이를 공통으로 하고 채널 폭을 전단에서 후단으로 감에 따라 작게 하고 있는 것이 바람직하다.
또한 본 발명의 발진회로는 특히 제1, 제2, 제3 CMOS 인버터를 직렬접속으로 접속하고 해당 제1, 제2, 제3 CMOS 인버터의 게이트 면적을 전단에서 후단으로 감에 따라 작게 하여 이루어지는 증폭부와, 상기 제1 CMOS 인버터의 입력단자에 한쪽의 단자를 접속하고 다른쪽의 단자를 상기 증폭부의 입력단자로 한 용량소자와 상기 제1 CMOS 인버터의 입력단자와 출력단자 사이에 접속된 저항으로 이루어지는 필터회로와, 상기 증폭부의 입력단자와 출력단자 사이에 접속된 압전 진동자와 상기 증폭부의 입력단자와 출력단자 사이에 접속된 귀환저항과, 상기 증폭부의 입력단자와 특정 전위의 단자 사이에 접속된 제1 부하용량과, 상기 증폭부의 출력단자와 특정 전위의 단자 사이에 접속된 제2 부하용량를 구비하는 것이 바람직하다.
또한 상기 각 발진회로는 상기 제1 부하용량을 접속한 상기 증폭기의 입력단자와 상기 특정 전위와 이루는 제1 신호경로상 및 상기 제2 부하용량을 접속한 상기 증폭기의 출력단자와 상기 특정 전위와 이루는 제2 신호경로상의 적어도 한쪽에 상기 압전 진동자에 흐르는 전류를 억제하는 저항을 접속하는 것도 바람직하다.
또한 상기 각 발진회로는 상기 증폭부의 각 CMOS 인버터를 구성하는 각 MOS트랜지스터의 소스 및 특정 전위의 단자는 전류 제한 소자를 통하여 전원전위에 접속하는 것이 바람직하다. 상기 정전류 제한 소자는 MOS 트랜지스터의 복수개를 병렬로 접속하여 이루어지고 해당 복수의 다른 MOS 트랜지스터는 상기 출력단자로부터 출력되는 발진 출력의 초기 상태에 있어서는 모두 온으로 되고 상기 발진 출력이 안정한 상태로 되는데 따라 단계적으로 오프로 되는 것도 바람직하다.
또한 상기 발진회로는 상기 압전 진동자는 수정 진동자이며 오버톤 발진을 행하는 것도 바람직하다.
또한 상기 각 발진회로는 상기 증폭부의 최후단부터 하나 앞 단의 CMOS 인버터의 출력단자에는 후단 회로로의 출력신호를 출력하는 출력단자가 접속되어 있는 것이 바람직하다.
또한 상기 각 발진회로는 상기 증폭부의 최후단부터 하나 앞 단의 CMOS 인버터의 입력단자에는 차동 증폭회로의 한쪽의 입력단자가 접속되고 해당 CMOS 인버터의 출력단자에는 상기 차동 증폭회로의 다른쪽의 입력단자가 접속되고 상기 차동 증폭회로의 출력단자로부터 후단 회로로의 출력신호가 출력되는 것이 바람직하다.
또한 상기 발진회로의 압전 진동자를 제외한 다른 구성 요소를 집적화한 발진용 집적회로장치를 구성하는 것도 바람직하다. 특히 상기 각 용량소자는 금속간 용량이며 상기 각 저항은 박막 저항인 것이 바람직하다.
도 1은 본 발명 제 1실시예의 발진회로 구성을 설명하기 위한 회로도.
도 2는 도 1의 동작 설명을 위한 증폭율-주파수 특성도.
도 3은 도 1의 동작 설명을 위해 이용하는 필터회로를 생략한 회로구성을 도시한 회로도
도 4는 도 1의 동작 설명을 위한 부성저항-주파수 특성도.
도 5는 도 1의 동작 설명을 위한 부성저항-주파수 특성도.
도 6은 도 1의 동작 설명을 위한 부성저항-부하용량 특성도.
도 7은 도 1의 동작 설명을 위한 부성저항-필터회로의 용량소자 특성도.
도 8은 도 1의 동작 설명을 위한 부성저항-필터회로의 저항 특성도.
도 9는 도 1의 동작 설명을 위한 부성저항-각 CMOS 인버터를 구성하는 MOS 트랜지스터의 드레인 길이 특성도.
도 10은 도 1의 동작 설명을 위한 부성저항-각 CMOS 인버터를 구성하는 MOS 트랜지스터의 게이트 폭 특성도.
도 11은 도 1의 동작 설명을 위한 부성저항-전원전압 특성도.
도 12는 본 발명 제2 실시예의 발진회로 구성을 설명하기 위한 회로도.
도 13은 본 발명 제3 실시예의 발진회로 구성을 설명하기 위한 회로도.
도 14는 본 발명 제4 실시예의 발진회로 구성을 설명하기 위한 회로도.
도 15는 본 발명 제5 실시예의 발진회로 구성을 설명하기 위한 회로도.
도 16은 본 발명 제6 실시예의 발진회로 구성을 설명하기 위한 회로도.
도 17은 종래의 발진회로 구성을 설명하기 위한 회로도.
도 18은 도 17의 등가회로도.
도 19는 도 17의 동작 설명을 위한 부성저항-주파수 특성도.
도 20은 종래의 5차 오버톤 발진회로 구성을 설명하기 위한 회로도.
도 21은 본 발명 제7 실시예의 발진회로 구성을 설명하기 위한 회로도.
도 22는 도 21의 동작 설명을 위한 증폭회로의 단자전압-시간 특성도.
도 23은 본 발명 제8 실시예의 발진회로 구성을 설명하기 위한 회로도.
(도면의 주요부분에 대한 부호의 설명)
XL : 압전 진동자(수정 진동자) Rf : 귀환저항
1, 2, 3 : CMOS 인버터(증폭부) INV4, INV5 : CMOS 인버터(증폭부)
4 : 증폭부 5, 6, 7 : 필터회로
CG, CD : 부하용량(용량소자) R1, R2, R3 : 저항(필터회로)
C1, C2, C3 : 용량소자(필터회로)
RG, RD : 압전 진동자에 흐르는 전류를 억제하기 위한 저항
M0 내지 MO : 전류 제한 소자(MOS 트랜지스터)
10 : 차동 증폭회로
다음에 본 발명의 발진회로 및 발진용 집적회로에 관해 도 1에 도시한 제1실시예에 따라 설명한다. 동 도면에 있어서 압전 진동자로서의 본 예의 발진용 집적회로에 외부 부착되는 수정 진동자(XL)는 본 예에서는 3배의 오버톤을 행하는 것이다. 압전 진동자로서는 이에 한하지 않고 SAW(Surface Acoustic Wave)진동자 등이라도 좋고 이후에 기술하는 각 실시예에 있어서도 같다. 최전단에서부터 최후단으로 CMOS 인버터(1, 2, 3)를 차례로 직렬접속으로 접속하여 증폭부(4)를 구성한다. CMOS 인버터(1, 2, 3)는 이 차례로 각각을 구성하는 MOS 트랜지스터의 채널 길이를 공통인 값으로 하고 채널 폭을 차례로 작게 하고 있어 이들을 구성하는 MOS 트랜지스터의 게이트 면적을 작게 하고 있다. 예를 들면 CMOS 인버터(1, 2, 3)의 채널 폭비는 4:2:1로 하고 있다. 이로써 고주파수 영역에서의 증폭율을 개선시킨다.
귀환저항(Rf)은 증폭부(4)의 입력단자(IN), 출력단자(OUT) 사이에 접속되고 본 예의 발진회로를 오버톤 발진시키기 위한 저항치를 정하고 있다. 부하용량으로서의 용량소자(CG, CD)는 각각 증폭부(4)의 입력단자(IN)와 전원단자(VSS)(0V) 사이, 출력단자(OUT)와 전원단자(VSS) 사이에 접속된다.
저항(R1)은 CMOS 인버터(1)의 입력단자(in), 출력단자(out) 사이에 접속되어 있다. 용량소자(C1)는 CMOS 인버터(1)의 입력단자(in)와 증폭부(4)의 입력단자(IN)에 접속되고 저항(R1), 용량소자(C1)에 의해 필터회로(5)가 구성된다. 저항(R1)은 CMOS 인버터(1)의 동작점을 정하는 것이기도 하다.
이상의 구성 요소로 본 예의 발진회로가 구성되고 이들의 구성 요소중 수정 진동자(XL) 이외의 구성 요소는 본 예의 발진용 집적회로로서 집적화 된다.
다음에 본 예의 동작에 관해 설명한다. 증폭부(4)의 CMOS 인버터를 다단화 하고 증폭부를 구성하는 CMOS 인버터(1, 2, 3)의 게이트 면적을 이 순서로 채널 길이를 같게 하고 채널폭비를 변화시켜 작게 함으로써 고주파수 영역에서의 증폭부의 증폭율을 향상시킨다. 이에 관해서는 일본 특허공보 평2-52885호(일본 특허출원 소58-229289호), 「C-MOS 증폭기」에 상세히 기술되어 있다. 이에 의하면 다음과 같이 고주파수 영역에서의 증폭율의 증대가 달성된다.
CMOS 인버터의 저 주파수 영역에서의 증폭율은 주파수에 의존하지 않고 거의 일정하며 이하의 수학식 1로 근사된다.
A≒ (gmP+gmN)/(1/rdsP+1/rdsN)
여기서 A는 CMOS 인버터의 증폭율이고 gmP는 P채널 MOS 트랜지스터의 상호 컨덕턴스이고 gmN은 N채널 MOS 트랜지스터의 상호 컨덕턴스이고 rdsP는 포화 영역에서의 P채널 MOS 트랜지스터의 드레인 저항이고 rdsN은 포화 영역에서의 N채널 MOS 트랜지스터의 드레인 저항이다.
CMOS 인버터의 고주파수 영역에 있어서의 증폭율은 주파수에 거의 반비례하고 있고 이하의 수학식 2로 근사된다.
A≒ (gmP+gmN)/2πf(CL+Cd)
여기서 f는 주파수이고 CL은 CMOS 인버터의 부하용량이고 Cd는 CMOS 인버터 자체가 갖는 드레인 용량이다.
상호 컨덕턴스(gmP, gmN) 및 Cd는 P채널 MOS 트랜지스터와 N채널 MOS 트랜지스터의 채널 길이가 같다고 한 경우엔 이하의 식으로 표현된다.
gmP= μP·COX·WP/L·FP(VD0, VTP)
= K1·Wp/L
gmN= μN·COX·WN//L·FN(VDO, VTN)
= K2·WN/L
Cd≒ K3·CJP·WP+K4·CJN·WN
여기서 μP는 P채널 MOS 트랜지스터의 이동도(移動度)이고 μN은 N채널MOS 트랜지스터의 이동도이고 WP는 P채널 MOS 트랜지스터의 채널 폭이고 WN은 N채널 MOS 트랜지스터의 채널 폭이고 L은 P N채널 MOS 트랜지스터의 채널 길이이고 FP(VDD, VTP)는 VDD, VTP의 함수이고 FN(VDD, VTN)은 VDD, VTN의 함수이고 VTP는 P채널 MOS 트랜지스터의 임계값 전압이고 VTN은 N채널 MOS 트랜지스터의 임께값 전압이고 VDD는 전원단자(VDD)의 전압이고 K1내지 K4는 WP, WN에 의존하지 않는 정수이고 CJP는 P채널 MOS 트랜지스터의 접합 용량이고 CJN은 N채널 MOS 트랜지스터의 접합 용량이다. 여기서 채널 폭 WP, WN의 비를 일정한 값 r로서 고정하면 r= WP/WN이기 때문에,
Cd/(gmP+gmN)≒ L·(K3·CJP·WP+K4·CJN·WN)/(K1WP+K2WN)
≒ L·(K3·CJP·r+K4·CJN)/(K1r+K2)= K5
으로 된다.
여기서 K5는 WP, WN에 의존하지 않는 정수이다. 상기 수학식 6으로부터 Cd/(gmP+gmN)는 CMOS 인버터의 WP, WN에 의존하지 않는 것을 알 수 있다.
또한, CL은 CMOS 인버터의 부하용량으로서 직렬접속으로서의 접속의 중간에 있는 CMOS 인버터에 있어서는 다음 단의 CMOS 인버터의 P채널 MOS 트랜지스터 및 N채널 MOS 트랜지스터의 게이트 용량에 거의 같다. 실제로는 금속 배선 용량 등의 부유용량(CL)도 포함되어 있지만 게이트 용량의 크기에 대해서는 무시할 수 있을 정도이다. 따라서 CL은 거의 다음식으로 근사할 수 있다.
CL≒ K6·COX·L(WP'+WN')≒ K7(WP'+WN')
여기서 WP'는 다음 단의 P채널 MOS 트랜지스터의 채널 폭이고 WN'는 다음 단의 N채널 MOS 트랜지스터의 채널 폭이고 K6, K7는 WP', WN'에 의존하지 않는 정수이다.
다음 단의 CMOS 인버터에 있어서도 채널 폭 WP', WN'의 비가 일정한 값 r로 되어있으면 r= WP'/WN'이기 때문에,
CL/(gmP+gmN)
≒ K7(WP'+WN')/(K1WP+K2WN)
≒ K7(r+1)/(K1·r+K2)·WN'/WN
≒ K8·WN'/WN
여기서 K8은 WN, WN', WP, WP'에 의존하지 않는 정수이다.
따라서 고주파수 영역에서의 CMOS 인버터의 증폭율 A는 다음식으로 표된다.
A≒ 1/2π[K8(WN'/WN)+K7]
이 식에 의해 WN'/WN의 값이 작을수록 A의 값이 커지는 것을 알 수 있다. 즉직렬접속으로 접속된 CMOS 인버터의 다음 단의 MOS 트랜지스터의 채널 폭을 전단의 그것보다 축소화 함으로써 증폭율이 증대하게 된다
도 2는 상술한 결과를 설명하기 위한 것으로서 횡축에 주파수 f의 대수(對數)를 취하고 종축에 증폭율 A의 대수를 취하고 있다. 동 도면의 a b로 이루어지는 꺾긴 선이 동일 치수의 CMOS 인버터를 직렬접속으로 접속하여 이루어지는 증폭부의 1단당의 증폭율의 주파수 의존성이라고 하면 후단에 감에 따라 MOS 트랜지스터의 채널 폭을 축소화한 경우의 1단당의 증폭율은 고주파수 영역에서 파선 b'와 같이 되어 동일 주파수로 비교하면 증폭율이 상승한다. 또한 증폭율의 대수가 0이 되는 주파수도 c로부터 c'로 상승 즉 최대 동작 주파수가 상승한다.
이상과 같이 CMOS 인버터를 직렬접속으로 접속하고 전단에서 후단으로 감에 따라 MOS 트랜지스터의 채널 폭을 차례로 작게 한 증폭부는 고주파수 영역에서의 증폭율이 개선되고 있지만 이 증폭부를 종래의 CMOS 인버터(INV)와 치환할 뿐으로서는 발진 동작을 행하게 하는 것은 어렵다. 즉 발진을 행하게 하기 위해서는 상술한 바와 같이 부성저항의 설정이 중요한 열쇠가 되어 있어 본 예에서는 필터회로(5)를 이용하여 부성저항을 최적화 함으로서 증폭부의 증폭율의 향상에 의한 효과와 더불어 더욱더 고주파수 영역에서의 발진 동작이 가능하게 된다. 이 점에 관해 이하에 기술한다.
도 17에 도시한 바와 같이 CMS 인버터(INV)를 단체로 증폭부에 이용한 종래의 발진회로(타입Ⅰ), 도 3의 a에 도시한 바와 같이 필터회로(5)를 구비하지 않고 단순히 게이트 면적이 같은 3개의 CMOS 인버터(2)를 직렬접속으로 접속하여 증폭부에 이용한 발진회로(타입Ⅱ), 도 3의 b에 도시한 바와 같이 필터회로(5)를 구비하지 않고 본 예의 것과 같이 3개의 CMOS 인버터를 직렬접속으로 접속하고 각 CMOS 인버터를 구성하는 각 MOS 트랜지스터의 채널 길이를 공통의 값으로 하고 채널 폭비를 4:2:1로서 채널 폭을 차례로 작게 되도록 증폭부에 이용한 발진회로(타입Ⅲ) 및 본 예의 발진회로(타입Ⅳ)에 관해 각각의 부성저항과 주파수의 관계를 모식적에 도시하면 도 4의(Ⅰ) 내지 (Ⅳ)의 특성이 된다. 또한 동 도면에 있어서 RO1, RO3, RO5, RO7은 각각 기본파, 3차 오버톤, 5차 오버톤, 7차 오버톤의 수정 진동자의 저항성분의 값을 나타내고 있다. 또한 이들 타입(Ⅰ 내지 IV)의 발진회로에 관해 구체적인 파라미터를 주어 시뮬레이션을 행한 결과, 50MHz 내지 300MHz에서 부성저항은 각각 도 5의 (I) 내지 (IV)에 도시한 바와 같이 된다. 각 파라미터에 관해서는 전원단자(VDD)에서의 전원전압을 3V로 하고 용량소자(CG)를 10pF로 하고 용량소자(CD)를 15pF로 하고 귀환저항(Rf)을 200KΩ으로 하고 수정 진동자의 용량성분(CX)을 1pF로 하고 이들 4타입의 발진회로의 각 CMOS 인버터를 구성하는 MOS 트랜지스터의 채널 길이를 공통인 값으로 하고 채널 폭의 비율에 관해서는 타입Ⅰ의 CMOS 인버터를 구성하는 MOS 트랜지스터의 채널 폭을 4, 타입Ⅱ의 각 CMOS 인버터를 구성하는 각 MOS 트랜지스터의 채널 폭을 2로 하고 타입Ⅲ 및 타입Ⅳ의 각 CMOS 인버터를 구성하는 각 MOS 트랜지스터의 채널 폭을 전단에서부터 4, 2, 1로 하고 있다.
타입Ⅰ의 것에서는 도 4의 Ⅰ에 도시한 바와 같이 3차 오버톤에서는 수정 진동자의 저항(RO3)에 대하여 큰 부성저항이 얻어지지만 3차 오버톤에서의 고주파화에 대하여는 상술한 바와 같이 고주파화에 따라 수정 진동자의 발진 출력이 저하하기 때문에 증폭부의 증폭율 부족 때문에 대응할 수 없다. 또한 3차보다 고차의 오버톤에 관해서는 저항 RO5, RO7에 대하여 충분한 부성저항이 얻어지지 않는다.
타입Ⅱ의 것에서는 도 4의 (Ⅱ)에 도시한 바와 같이 기본파, 3차 오버톤, 5차 오버톤, 7차 오버톤의 각 수정 진동자의 저항성분중 어느 것에 대해서도 큰 부성저항이 얻어지지 않아 발진 동작시킬 수 없다.
또한 타입Ⅲ의 것에서는 도 4의 (Ⅲ)에 도시한 바와 같이 약간 부성저항의 증가를 볼 수 있지만 기본파, 3차 오버톤, 5차 오버톤, 7차 오버톤의 어느것에 있어서도 발진 동작시키는데 충분한 부성저항은 얻어지지 않는다.
이에 대하여 타입Ⅳ 즉, 본 예의 3개의 CMOS 인버터를 직렬접속으로 접속하고 각 CMOS 인버터의 게이트 면적을 전단에서 후단으로 감에 따라 차례로 작게 하도록 증폭부(4)를 구성하는 동시에 필터회로(5)를 마련한 것에서는 도 4의 (IV) 3차 오버톤, 5차 오버톤에서는 수정 진동자의 저항(RO3, RO5)에 대하여 큰 부성저항이 얻어진다. 또한 증폭부(4)는 상술한 바와 같이 고주파수 영역에서도 높은 증폭율이 얻어져 고주파수 영역에서도 미약한 발진 출력을 충분히 증폭하여 발진 동작을 가능하게 한다.
또한 종래의 3차 오버톤 발진회로에 있어서는 기본파와 3차 오버톤의 주파수 사이에 부성저항의 피크(도 4의 Rpeak 0)가 존재하였지만 본 예에서는 필터회로(5)를 마련함에 의해 3차 오버톤의 주파수보다 높은 주파수 영역에 또한 부성저항의 피크(도 4 및 도 5의 Rpeak)가 얻어진다. 이 부성저항의 피크(Rpeak)는 도 6 및 도7에 도시한 바와 같이 용량소자(CD), 필터회로(5)의 용량소자(C1)에 의해 제어 가능하다. 도 6 및 도 7에 있어서 우측의 종축을 주파수로 하여 피크(Rpeak)를 삼각형 표시로 도시하고 좌측의 종축을 부성저항치로 하여 주파수 160MHz에서의 부성저항(R)을 원형 표시로 도시하고 있고 도 6은 용량소자(CD)의 값을 횡축에 취하고 도 7은 필터회로(5)의 용량소자(C1)의 값을 횡축에 취하고 있다. 도 6에 도시한 바와 같이 용량소자(CD)의 값을 크게함에 따라 부성저항의 피크(Rpeak)의 주파수가 내려가고 도 7에 도시한 바와 같이 필터회로(5)의 용량소자(C1)의 값을 크게함에 따라 부성저항의 피크(Rpeak)의 주파수가 올라간다.
따라서 용량소자(CD), 필터회로(5)의 용량소자(C1)중 어느 한쪽을 조정하던지 또는 이들을 조합하여 부성저항의 피크(Rpeak)를 제어할 수 있어 보다 높은 주파수 영역에서 소망의 부성저항을 실현할 수 있다. 이로써 5차 이상의 오버톤 발진을 시키는 것도 가능하다.
또한 그 밖의 파라미터와 부성저항의 피크(Rpeak)와의 관계에 관해서는 도 8에 필터회로(5)의 저항(R1)과의 관계를 도시하고 도 9에 증폭부(4)의 각 CMOS 인버터를 구성하는 각 MOS 트랜지스터의 드레인 길이를 1로 하고 상대비를 변화시킨 관계를 도시하고 있고 도 10에 증폭부(4)의 각 CMOS 인버터를 구성하는 각 MOS 트랜지스터의 게이트 폭을 1로 하고 상대비를 변화시킨 관계를 도시하고 있고 전원전압과의 관계를 도 11에 도시하고 있다. 이들에 의하면 필터회로(5)의 저항(R1)에 의해서는 부성저항의 피크(Rpeak)의 제어는 어렵고 또한 증폭부(4)의 각 CMOS 인버터를 구성하는 각 MOS 트랜지스터의 드레인 길이, 게이트 폭에 의해서도 부성저항의피크(Rpeak)의 제어는 가능하기는 하지만 회로 설계상의 제약 때문에 현실적인 수법이 아니고, 또한 전원전압은 사양(仕樣)에 의해 소정의 값으로 정해져 있어 이에 의해 부성저항을 제어하는 것도 현실적인 수법이 아니다. 따라서 용량소자(CD), 필터회로(5)의 용량소자(C1)을 조정함에 의해 부성저항의 피크(Rpeak)를 제어하는 것이 바람직하다.
이상과 같이 본 예에서는 동작 주파수의 고주파화와 함께 수정 진동자 등의 압전 진동자의 소형화가 진행되고 이에 따라 미약하게 되는 발진 출력에 대하여도 충분한 증폭 동작을 할수 있는 동시에 보다 높은 주파수 영역에서 필요한 부성저항이 실현되기 때문에 발진회로의 동작 주파수의 향상이 가능하게 된다.
다음에 제2 실시예에 관해 기술한다. 상술한 제1 실시예에서는 필터회로(5)를 CMOS 인버터(1)의 입력단자(in)에 접속된 용량소자(C1)와 CMOS 인버터(1)의 입력단자(in), 출력단자(out) 사이에 접속 된 저항(R1)으로 구성하는 것으로 했지만 본 발명은 이에 한하는 것은 아니다. 예를 들면 도 12에 도시한 바와 같이 저항(R1, R2, R3)을 각각 CMOS 인버터(1, 2, 3)의 입력단자(in), 출력단자(out) 사이에 접속하고 용량소자(C1, C2, C3)를 각각 CMOS 인버터(1, 2, 3)의 입력단자(in)에 접속하고 저항(R1, R2, R3), 용량소자(C1, C2, C3)에 의해 필터회로(6)를 구성하여도 좋다. 이와 같이 한 경우, 도 1의 구성과 같은 부성저항의 피크를 얻으려고 했을 때에 도 1의 것에 비하여 전체적으로 부성저항이 약간 작게 되지만 상술한 제1 실시예와 같이 미약하게 되는 발진 출력에 대하여도 충분한 증폭동작을 할수 있는 동시에 고주파수 영역에서 필요한 부성저항이 실현될 수 있다.
다음에 제3 실시예에 관해 기술한다. 또하나의 필터회로로서는 도 13에 도시한 바와 같이 도 1의 발진회로의 입력단자(IN)와 용량소자(C1) 사이에 용량소자(C4)를 접속하고 용량소자(C1)와 용량소자(C4)의 접속점과 전원단자(VSS) 사이에 마련된 저항(R4)으로서의 필터회로(7)를 추가하여도 좋다. 부성저항의 설정은 필터회로(7)에 의존하고 용량소자(C1)는 CMOS 인버터(1)의 입력의 직류성분을 차단하기 위해 이용되고 저항(R1)은 CMOS 인버터(1) 동작점을 정하기 위해 이용된다. 도 13의 발진회로에 의해서도 상술한 실시예와 같이 미약하게 되는 발진 출력에 대하여도 충분한 증폭동작을 할 수 있는 동시에 보다 높은 주파수 영역에서 필요한 부성저항이 실현된다.
다음에 제4 실시예에 관해 기술한다. 상술한 제1 실시예에서는 증폭부(4)에는 3개의 CMOS 인버터의 직렬접속의 접속을 이용하였지만 도 14에 도시한 바와 같이 5개의 CMOS 인버터를 직렬접속으로 접속하여 이용하여도 좋다. 동 도면에서는 CMOS 인버터(3)의 후단에 다시 CMOS 인버터(INV4, INV5)를 직렬접속으로 접속하고 있고 이들의 채널 폭은 CMOS 인버터(3)에 대하여 1/2, 1/4로 하고 있다. 또한 5개 이상의 홀수개의 CMOS 인버터를 직렬접속으로 접속하여 이용하여도 좋다. 단, 불필요한 다단화는 각 인버터에 의한 지연에 의해 동작 주파수가 떨어질지도 모르기 때문에 적절히 단수를 정하는 것이 바람직하다. 또한 일반적으로 링 오실레이터는 홀수개의 인버터를 직렬접속으로 접속하고 최후단에서부터 최전단으로 귀환을 걸어 구성되지만 각 인버터의 지연에 의해 최전단의 인버터에 그 출력의 반전신호가 되는 입력이 주어진다면 짝수개의 인버터의 직렬접속의 접속으로 구성되어도 좋고 그와 같은 지연 설정을 행하면 본 발명에 있어서도 증폭부에 짝수개의 CMOS 인버터의 직렬접속의 접속을 이용하여도 좋다.
다음에 제5 실시예에 관해 기술한다. 수정 진동자는 고주파화에 따라 소형화되어 동작시 그것에 흐르는 수정 전류에 의해 파괴될 우려가 생겨서 수정 전류를 억제할 필요가 있다. 본 발명에서는 상술한 바와 같이 증폭부는 고주파수 영역에서도 충분한 증폭율을 가지며 미약한 수정 전류라도 충분히 발진 동작시킴이 가능하다. 이 때문에 도 15에 도시한 바와 같이 입력단자(IN)와 전원단자(VSS) 사이에서는 용량소자(CG)에 저항(RG)을 접속하고 출력단자(OUT)와 전원단자(VSS) 사이에서는 용량소자(CD)에 저항(RD)을 접속하여 저항(RG, RD)에 의해 수정 전류치를 억제하는 구성을 적응하여도 좋다. 저항(RG)은 입력단자(IN)와 전원단자(VSS) 사이에 접속하고 있으면 되며 용량소자(CG)에서 보아 전원단자(VSS)측이나 입력단자(IN)측이나 관계 없고 저항(RD)은 출력단자(OUT)와 전원단자(VSS) 사이에 접속하고 있으면 되며 용량소자(CD)에서 보아 전원단자(VSS)측이나 출력단자(out)측이나에 관계 없다. 저항(RD, RG)을 이렇게 접속하는 이점은 부성저항에의 영향적고 수정 전류를 억제하는 것이 가능한 점에 있고 이러한 저항(RG, RD)을 이용하는 것은 일본 특허공개공보 평10-209755호(일본 특허출원 평9-5765호), 「수정 발진회로 및 수정 발진용 집적회로장치」에 상세히 기술되어 있다. 이러한 것에 본 발명을 적용한 경우, 증폭부에서 충분한 증폭율이 유치되어 있기 때문에 보다 적극적으로 수정 전류를 억제할 수 있다.
다음에 제6 실시예에 관해 기술한다. 상기 제1 실시예에 있어서는용량소자(CG, CD)를 전원단자(VSS)에 직접 접속하고 또한 특히 기술하지 않았지만 보통 각 CMOS 인버터를 구성하는 N채널 MOS 트랜지스터의 소스는 전원단자(VSS)에 접속되는 것으로 하고 있지만 본 발명은 이에 한하는 것이 아니다. 예를 들면 도 16의 a에 도시한 바와 같이 용량소자(CG, CD), 각 CMOS 인버터를 구성하는 N채널 MOS 트랜지스터의 소스를 전류 제한 소자로서의 N채널 MOS 트랜지스터를 통하여 전원단자(VSS)에 접속함에 의해 발진회로에 공급하는 전류치를 제한하고 발진에 동기한 전원전압의 변동을 억제하여 이러한 전원전압의 변동에 의한 발진 동작에 대한 악영향을 없애고 안정한 발진 동작을 가능하게 하는 구성으로 하여도 좋다. 그 경우 N채널 MOS 트랜지스터(M0)는 그 게이트에는 전압원원으로 부터의 전압이 인가되고 이로써 발진회로에 공급하는 전류치를 제어하도록 하여도 좋다.
또한 도 16의 b에 도시한 바와 같이 전류 제한 소자로서의 N채널형의 MOS 트랜지스터(M0)를 복수 병렬로 접속하고 출력단자(OUT)로부터의 발진 출력을 검출회로(8)에 의해 모니터하고 제어회로(9)에 의해 검출회로(8)의 검출 결과에 따라 N채널형의 MOS 트랜지스터(M0)를 제어하는 구성으로 하여도 좋다. 이것은 발진 출력의 진폭이 작은 발진 동작 초기 상태에서는 모든 MOS 트랜지스터를 온으로 하여 많은 전류를 발진회로에 공급하고 발진 동작이 안정한 것으로 됨에 따라 MOS 트랜지스터(M0)를 단계적으로 오프로 하여 전류의 공급을 제한하여 저소비전력화를 도모하는 것이다.
이러한 전류 제한 소자를 이용하는 것은 일본 특허공개공보 평11-150419호 (일본 특허출원 평9-313020호), 「발진회로」에 상세히 기술되어 있다. 전류 제한소자를 이용하는 것에서는 전류 제한 소자에 의해 수정 진동자의 발진 출력도 저하하지만 본 발명을 적용한 경우 본 발명에서는 상술한 바와 같이 증폭부는 고주파수 영역에서도 충분한 증폭율을 가지며 미약한 수정 전류라도 충분히 발진 동작시킴이 가능하기 때문에 보다 적극적으로 전류 제한 소자를 이용하는 것이 가능하게 되어 더한층의 발진 동작의 안정화, 저소비전력화가 가능하게 된다. 더구나 본 발명에서는 보다 고주파수 영역의 발진 동작에 있어서 이들을 실현 가능하게 한다.
다음에 제7 실시예에 관해 기술한다. 상기 제1 실시예(도 1)에서 도시한 발신회로에 있어서는 도 21(a)에 도시한 바와 같이 증폭부(4)의 최후단 CMOS 인버터(3)의 출력단자 즉 증폭부(4)의 출력단자(OUT)에 후단 회로로의 출력신호를 출력하는 출력단자가 접속되지만 본 발명은 이에 한하는 것이 아니다. 예를 들면 도 21(b)에 도시한 바와 같이 최후단 CMOS 인버터(3)부터 하나 앞 단의 CMOS 인버터(2)의 출력단자(out2)에 후단 회로(LA)로의 출력단자를 접속하여 발신회로의 출력신호를 후단 회로(LA)로 출력하는 구성으로 하여도 좋다.
여기서 도 21(b)의 발신회로에 관해 구체적인 파라미터를 주어 시뮬레이션을 행한 결과, 증폭부(4)의 입력단자(IN), CMOS 인버터(1)의 입력단자(in), CMOS 인버터(1)의 입력단자(out), CMOS 인버터(2)의 출력단자(out2) 및 증폭부(4)의 출력단자(OUT)의 각 단자에 있어서의 발진신호의 진폭은 각각 도 22에 도시한 바와 같이 된다. 도 22에 도시한 바와 같이 CMOS 인버터(2)의 출력단자(out2)에 있어서의 발진신호의 진폭이 다른 단자와 비교하여 대단히 커져 있다. 즉 수정 진동자나 부하용량이 접속된 출력단자(OUT)보다 하나 전단의 CMOS 인버터(2)의 출력단자(out2)쪽이 부하가 적고 그 발진신호의 진폭도 커져 있다.
이와 같이 본 실시예의 구성을 이용하면 후단 회로(LA)로의 출력신호를 출력하는 출력단자를 증폭부(4)의 출력단자(OUT)에 접속하는 경우보다도 큰 진폭의 출력신호를 후단 회로로 출력할 수 있다.
다음에 제8 실시예에 관해 기술한다. 상기 제7 실시예(도 21(b))에서도시한 발신회로에서는 최후단 CMOS 인버터(3)부터 하나 앞 단의 CMOS 인버터(2)의 출력단자(out2)에 후단 회로(LA)로의 출력단자를 접속하여 발신회로의 출력신호를 후단 회로(LA)로 출력하는 구성으로 했지만 본 발명은 이에 한하는 것이 아니다. 예를 들면 도 23에 도시한 바와 같이 최후단 CMOS 인버터(3)부터 하나 앞 단의 CMOS 인버터(2)의 출력단자(out2)에 차동 증폭회로(10)의 한쪽의 입력단자를 접속하고 최전단의 CMOS 인버터(1)의 출력단자(out)에 차동 증폭회로(10)의 다른쪽의 입력단자를 접속하고 차동 증폭회로(10)의 출력회로로부터 후단 회로(LA)로의 출력신호를 출력하는 구성으로 하여도 좋다.
상기 실시예 7(도 22)에 도시한 바와 같이 CMOS 인버터(2)의 출력단자(out2)에 있어서의 발진 진폭은 크고 CMOS 인버터(1)의 출력단자(out)에서의 발진 진폭은 작게 되어 있고 또한 단자(out2)에 있어서의 발진신호는 단자(out)에서의 발진신호를 거의 반전시킨 모양으로 되어 있기 때문에 이 2개의 신호의 차는 크게 되어 있다. 따라서 본 실시예의 구성에 의하면 도 23의 차동 증폭회로(10)가 단자(out2)에서의 발진신호와 단자(out)에서의 발진신호의 차를 취하여 증폭하기 때문에 상기 실시예 7과 같이 후단 회로로의 출력신호를 출력하는 출력단자와 증폭부의 출력단자에 접속하는 경우보다도 큰 진폭의 출력신호를 후단 회로로 출력할 수 있다.
상술한 각 실시예에서는 수정 진동자 등의 압전 진동자를 제외한 구성 요소를 하나의 IC 칩으로 집적화 하는 것이 바람직하다. 이 때 필터회로의 각 용량소자, 부하용량이 되는 용량소자(CD, CG)를 금속간 용량으로 하고 귀환저항(Rf), 필터회로의 각 저항 등을 박막 저항으로 함으로써 이들의 값을 요구되는 발진 주파수, 압전 진동자의 사이즈, 형상, 그 밖의 제원에 따라 최적의 값에 맞추어 넣을 수 있고 이로써 고정밀도로 발진 동작시키는 것이 가능하게 된다.
또한 상술한 각 실시예에서는 용량소자(CG, CD)를 전원단자(VSS)(0V)측에 접속했지만 3V의 전원단자(VDD)측에 접속하여도 좋다. 그 경우 도 15의 발진회로에서는 저항(RG, RD)도 마찬가지로 3V의 전원단자(VDD)측에 접속하고 도 16의 a 및 b의 발진회로에서는 전류 제한 소자로서의 각 MOS 트랜지스터가 3V의 전원단자(VDD)측에 접속된 P채널 MOS 트랜지스터로 된다.
본 발명에 의하면 발진회로에 있어서 복수의 CMOS 인버터를 직렬접속으로 접속하여 증폭부를 구성하고 상기 CMOS 인버터를 구성하는 MOS 트랜지스터의 게이트 면적을 전단에서 후단으로 감에 따라 차례로 작게 하며 특히 채널 길이를 같게 하고 채널 폭을 차례로 작게 하여 증폭부의 고주파수 영역에서의 증폭부의 증폭율을 개선하고 고주파수 영역에 있어서의 압전 진동자의 미약한 발진 출력의 증폭을 가능하게 하는 동시에 증폭부에 필터회로를 마련함에 의해 고주파수 영역에서 부성저항의 피크를 실현 가능하게 한다. 이로써 발진회로의 동작 주파수의 향상이 가능하게 된다.
또한 필터회로의 용량소자의 값을 제어함에 의해 부성저항의 피크를 소망의 주파수에서 실현 가능하게 되어 소망의 주파수에서의 안정한 발진 동작에 필요하게 되는 부성저항을 얻는 것이 가능하게 된다. 압전 진동자를 제외한 구성 요소를 하나의 IC 칩으로 집적화 하는 경우에는 부성저항을 결정하는 필터회로의 용량소자의 값 등을 고정밀도로 설정하는 것이 가능하고 안정한 발진 동작이 가능하게 된다. 특히 각 부하용량, 필터회로의 용량소자를 금속간 용량, 각 저항을 박막 저항으로 구성하면 보다 고정밀도로 이들을 설정할 수 있고 보다 안정한 발진 동작이 가능하게 된다.
또한 부성저항의 피크를 고주파수 영역에서 실현 가능하게 되기 때문에 5차 이상의 오버톤 발진도 가능하게 한다. 상술한 바와 같이 하나의 IC 칩으로 집적화한 것으로서는 종래와 같이 외부 부착의 코일이나 용량소자를 필요로 하지 않아 이들의 장착에 따르는 회로 면적의 증대나 이들 소자의 값 설정의 증가를 없애고 하나의 IC칩만으로 고차 오버톤 발진을 가능하게 한다.
또한 본 발명에서는 상술한 바와 같이 압전 진동자로부터의 미약한 발진 출력에 대하여도 동작 가능하기 때문에 고주파수 영역에서의 발진시에 압전 진동자에 흐르는 전류에 의해 압전 진동자가 파괴되는 것을 막을 수 있어 부하용량에 저항을 접속하여 압전 진동자에 흐르는 전류를 억제하면 이러한 저항을 접속함에 의해 더욱 미약하게 되는 발진 출력에 대하여도 안정한 발진동작이 가능하다. 이 때문에 고주파 발진을 할 때에 압전 진동자에 흐르는 전류를 더욱 억제할 수 있어 고주파수 영역에서의 발진시에 압전 진동자가 파괴된다고 하는 현상을 효과적으로 억제할 수 있다. 같은 주파수에 있어서는 파괴의 위험성이 저하하고 같은 위험성에 있는 주파수를 올릴 수 있어 발진회로의 동작 주파수의 향상이 가능하게 된다.
또한 본 발명에서는 상술한 바와 같이 압전 진동자로부터의 미약한 발진 출력에 대하여도 동작 가능하기 때문에 용량소자(CG, CD), 각 CMOS 인버터를 구성하는 MOS 트랜지스터의 소스를 전류 제한 소자를 통하여 전원전위에 접속하고 저소비전류화, 발진에 동기한 전원전압의 변동을 억제함에 의해 이러한 전류 제한 소자를 접속함으로써 더욱 미약하게 되는 발진 출력에 대하여도 안정한 발진 동작이 가능하다. 이 때문에 보다 전류 제한 소자의 효과를 크게하는 수 있어 전원전압의 변동의 악영향을 더욱 억제하고 또한 보다 저소비전력화를 진행시키는 것이 가능하게 된다. 더구나 고주파수 영역의 발진 동작을 행하는 발진회로에서도 이러한 효과가 얻어진다.
또한 본 발명에서는 증폭부의 최후단부터 하나 앞 단의 CMOS 인버터의 출력단자에 후단 회로로의 출력신호를 출력하는 출력단자를 접속함으로써 보다 큰 진폭의 발진신호를 후단 회로로 출력 가능하게 된다.
또한 본 발명에서는 증폭부의 최후단부터 하나 앞 단의 CMOS 인버터의 입력단자에는 차동 증폭회로의 한쪽의 입력단자를 접속하고 해당 CMOS 인버터의 출력단자에는 상기 차동 증폭회로의 다른쪽의 입력단자를 접속하고 차동 증폭회로의 출력단자로부터 후단 회로로의 출력신호를 출력함으로써 보다 큰 진폭의 발진신호를 후단 회로로 출력 가능하게 된다.

Claims (25)

  1. 직렬접속으로 접속된 복수의 CMOS 인버터로 이루어지는 증폭부와,
    상기 증폭부의 입력단자와 출력단자 사이에 접속된 압전 진동자와, 상기 증폭부의 입력단자와 출력단자 사이에 접속된 귀환저항과, 상기 증폭부의 입력단자와 특정 전위의 단자 사이에 접속된 제1 부하용량과 상기 증폭부의 출력단자와 특정 전위의 단자 사이에 접속된 제2 부하용량과, 상기 증폭부에 마련된 필터회로를 구비하고, 상기 각 CMOS 인버터의 게이트 면적을 전단에서 후단으로 진행됨에 따라 작게 하는 것을 특징으로 하는 발진회로.
  2. 제 1항에 있어서,
    상기 필터회로는 상기 증폭부와 상기 귀환저항과 상기 제1, 제2 부하용량으로 이루어지는 회로의 부성저항(負性抵抗)이 일정 주파수에서 피크가 되도록 정하는 것을 특징으로 하는 발진회로.
  3. 제 1항 또는 제 2항에 있어서,
    상기 필터회로는 상기 증폭부의 입력단자와 출력단자 사이의 신호경로상에서 상기 복수의 CMOS 인버터 중 어느 하나의 CMOS 인버터의 입력단자에 용량소자를 접속하고 해당 용량소자를 접속한 CMOS 인버터의 입력단자와 출력단자 사이에는 저항을 접속하여 이루어지는 것을 특징으로 하는 발진회로.
  4. 제 1항 또는 제 2항에 있어서,
    상기 필터회로는 상기 증폭부의 입력단자와 상기 증폭부의 최전단의 CMOS 인버터의 입력단자 사이에 접속된 용량소자와 상기 최전단의 CMOS 인버터의 입력단자와 출력단자 사이에 접속된 저항으로 이루어지는 것을 특징으로 하는 발진회로.
  5. 제 1항 또는 제 2항에 있어서,
    상기 증폭부는 각 CMOS 인버터의 채널 길이를 공통으로 하고 채널 폭을 전단에서 후단으로 진행됨에 따라 좁게 하는 것을 특징으로 하는 발진회로.
  6. 제1, 제2, 제3 CMOS 인버터를 직렬접속으로 접속하고 해당 제1, 제2, 제3 CMOS 인버터의 게이트 면적을 전단에서 후단으로 진행됨에 따라 작게 구성되는 증폭부와,
    상기 제1 CMOS 인버터의 입력단자에 한쪽의 단자를 접속하고 다른쪽의 단자를 상기 증폭부의 입력단자로 한 용량소자와 상기 제1 CMOS 인버터의 입력단자와 출력단자 사이에 접속된 저항으로 이루어지는 필터회로와,
    상기 증폭부의 입력단자와 출력단자 사이에 접속된 압전 진동자와,
    상기 증폭부의 입력단자와 출력단자 사이에 접속된 귀환저항과,
    상기 증폭부의 입력단자와 특정 전위의 단자 사이에 접속된 제1 부하용량과
    상기 증폭부의 출력단자와 특정 전위의 단자 사이에 접속된 제2 부하용량을 구비하는 것을 특징으로 하는 발진회로.
  7. 제 1항 또는 제 6항에 있어서,
    상기 제1 부하용량을 접속한 상기 증폭기의 입력단자와 상기 특정 전위로 이루어지는 제1 신호경로상 및 상기 제2 부하용량을 접속한 상기 증폭기의 출력단자와 상기 특정 전위로 이루어지는 제2 신호경로상의 어느 한쪽에 상기 압전 진동자에 흐르는 전류를 억제하는 저항을 접속한 것을 특징으로 하는 발진회로.
  8. 제 1항 또는 제 6항에 있어서,
    상기 증폭부의 각 CMOS 인버터를 구성하는 각 MOS 트랜지스터의 소스 및 특정 전위의 단자는 전류 제한 소자를 통하여 전원전위에 접속되는 것을 특징으로 하는 발진회로.
  9. 제 8항에 있어서,
    상기 정전류 제한 소자는 MOS 트랜지스터의 복수개를 병렬로 접속하여 이루어지고 해당 복수의 다른 MOS 트랜지스터는 상기 출력단자로부터 출력되는 발진 출력의 초기 상태에 있어서는 모두 온으로 되고 상기 발진 출력이 안정한 상태로 되는데 따라 단계적으로 오프 되는 것을 특징으로 하는 발진회로.
  10. 제 1항 또는 제 6항에 있어서,
    상기 압전 진동자는 수정 진동자로서 오버톤(overtone) 발진을 행하는 것을 특징으로 하는 발진회로.
  11. 제 1항 또는 제 6항에 있어서,
    상기 증폭부의 최후단부터 하나 앞 단(前段)의 CMOS 인버터의 출력단자에는 후단 회로로의 출력신호를 출력하는 출력단자가 접속되어 있는 것을 특징으로 하는 발진회로.
  12. 제 1항 또는 제 6항에 있어서,
    상기 증폭부의 최후단부터 하나 앞 단의 CMOS 인버터의 입력단자에는 차동 증폭회로의 한쪽의 입력단자가 접속되고 해당 CMOS 인버터의 출력단자에는 상기 차동 증폭회로의 다른쪽의 입력단자가 접속되고 상기 차동 증폭회로의 출력단자로부터 후단 회로로의 출력신호가 출력되는 것을 특징으로 하는 발진회로.
  13. 직렬접속으로 접속된 복수의 CMOS 인버터로 이루어지는 증폭부와,
    상기 증폭부의 입력단자와 출력단자 사이에 접속된 귀환저항과 상기 증폭부의 입력단자와 특정 전위의 전원단자 사이에 접속된 제1 부하용량과 상기 증폭부의 출력단자와 특정 전위의 전원단자 사이에 접속된 제2 부하용량과 상기 증폭부에 마련된 필터회로를 구비하고,
    상기 각 CMOS 인버터의 게이트 면적을 전단에서 후단으로 감에 따라 작게 하고 있고,
    상기 증폭부의 입력단자와 출력단자 사이에 압전 진동자를 접속하여 발진 동작을 행하는 것을 특징으로 하는 발진용 집적회로.
  14. 제 13항에 있어서,
    상기 필터회로는 상기 압전 진동자를 제외한 발진부의 부성저항이 소정의 주파수에서 피크가 되도록 정하는 것을 특징으로 하는 발진용 집적회로.
  15. 제 13항 또는 제 14항에 있어서,
    상기 필터회로는 상기 증폭부의 입력단자와 출력단자 사이의 신호경로상에서 상기 복수의 CMOS 인버터 중의 적어도 하나의 CMOS 인버터의 입력단자에 용량소자를 접속하고 해당 용량소자를 접속한 CMOS 인버터의 입력단자와 출력단자 사이에는 저항을 접속하여 이루어지는 것을 특징으로 하는 발진용 집적회로.
  16. 제 13항 또는 제 14항에 있어서,
    상기 필터회로는 상기 증폭부의 입력단자와 상기 증폭부의 최전단의 CMOS 인버터의 입력단자 사이에 접속된 용량소자와 상기 최전단의 CMOS 인버터의 입력단자와 출력단자 사이에 접속된 저항으로 이루어지는 것을 특징으로 하는 발진용 집적회로.
  17. 제 13항에 있어서,
    상기 증폭부는 각 CMOS 인버터의 채널 길이를 공통으로 하고 채널 폭을 전단에서 후단으로 진행됨에 따라 작게되는 것을 특징으로 하는 발진용 집적회로.
  18. 제1, 제2, 제3 CMOS 인버터를 직렬접속으로 접속하고 해당 제1, 제2, 제3 CMOS 인버터의 게이트 면적을 전단에서 후단으로 진행됨에 따라 작게 구성되는 증폭부와,
    상기 제1 CMOS 인버터의 입력단자에 한쪽의 단자를 접속하는 동시에 다른쪽의 단자를 상기 증폭부의 입력단자로 한 용량소자와 상기 제1 CMOS 인버터의 입력단자와 출력단자 사이에 접속된 저항으로 이루어지는 필터회로와
    상기 증폭부의 입력단자와 출력단자 사이에 접속된 귀환저항과 상기 증폭부의 입력단자와 특정 전위의 단자 사이에 접속된 제1 부하용량과 상기 증폭부의 출력단자와 특정 전위의 단자 사이에 접속된 제2 부하용량을 구비하고,
    상기 증폭부의 입력단자와 출력단자 사이에 압전 진동자를 접속하여 발진 동작을 행하는 것을 특징으로 하는 발진용 집적회로.
  19. 제 13항 또는 제 18항에 있어서,
    상기 제1 부하용량을 접속한 상기 증폭기의 입력단자와 상기 특정 전위와 이루는 제1 신호경로상 및 상기 제2 부하용량을 접속한 상기 증폭기의 출력단자와 상기 특정 전위와 이루는 제2 신호경로상의 적어도 한쪽에 상기 압전 진동자에 흐르는 전류를 억제하는 저항을 접속한 것을 특징으로 하는 발진용 집적회로.
  20. 제 13항 또는 제 18항에 있어서,
    상기 증폭부의 각 CMOS 인버터를 구성하는 각 MOS 트랜지스터의 소스 및 특정 전위의 단자는 전류 제한 소자를 통하여 전원전위에 접속되는 것을 특징으로 하는 발진용 집적회로.
  21. 제 19항에 있어서,
    상기 전류 제한 소자는 MOS 트랜지스터의 복수개가 병렬로 접속되어 이루어지고 해당 복수의 다른 MOS 트랜지스터는 상기 출력단자로부터 출력되는 발진 출력의 초기상태에 있어서는 모두 온으로 되고 상기 발진 출력이 안정한 상태로 되는데 따라 단계적으로 오프 되는 것을 특징으로 하는 발진회로.
  22. 제 13항 또는 제 18항에 있어서,
    상기 압전 진동자는 수정 진동자이며 오버톤 발진을 하기 위한 것을 특징으로 하는 발진용 집적회로.
  23. 제 13항 또는 제 18항에 있어서,
    상기 각 용량소자는 금속간 용량이며 상기 각 저항은 박막 저항인 것을 특징으로 하는 발진용 집적회로.
  24. 제 13항 또는 제 18항에 있어서,
    상기 증폭부의 최후단부터 하나 앞 단의 CMOS 인버터의 출력단자에는 후단 회로로의 출력신호를 출력하는 출력단자가 접속되어 있는 것을 특징으로 하는 발진용 집적회로.
  25. 제 13항 또는 제 18항에 있어서,
    상기 증폭부의 최후단부터 하나 앞 단의 CMOS 인버터의 입력단자에는 차동 증폭회로의 한쪽의 입력단자가 접속되고 해당 CMOS 인버터의 출력단자에는 상기 차동 증폭회로의 다른쪽의 입력단자가 접속되고 상기 차동 증폭회로의 출력단자로부터 후단 회로로의 출력신호가 출력되는 것을 특징으로 하는 발진용 집적회로.
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