JPH0429246B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は、スイツチドキヤパシタ積分器で構
成され例えば電子フイルタ、音声認識回路、音声
合成回路等に用いられる低域通過フイルタに関す
る。

第１図はスイツチドキヤパシタ回路の基本回
路、第２図はその等価回路を示す。第１図におい
て、切換スイツチＳの第１接点ａは入力端子１１
に、また第２接点ｂは出力端子１２に、また共通
接続点ｃはキヤパシタC_Sを介して接地端にそれぞ
れ接続されている。上記入力端子１１、出力端子
１２には対接地電位V_i，V_pが加えられ、前記ス
イツチＳは１秒間に_S回切り換えられる。いま、
第１図ａに示すようにスイツチＳが入力端子１１
側に接続されたとき、キヤパシタC_Sに充電される
電荷Q₁は「Q₁＝C_S・V_i」となる。次に第１図ｂ
に示すようにスイツチＳが出力端子１２側に接続
されると、キヤパシタC_Sの電荷Q₂は「Q₂＝C_S・
V_p」となる。従つて、スイツチＳが入力端子１
１側から出力端子１２側へ切り換わる一連の動作
により、入力端子１１から出力端子１２へΔQの
電荷が移動したと考えられる。

ΔQ＝Q₁−Q₂＝C_S（V_i−V_p） ……(1) スイツチＳは毎秒_S回切り換わるので、入力端
子１１から出力端子１２への平均電流ｉとして、 ｉ＝ΔQ・_S＝C_S（V_i−V_p）_S ……(2) が流れることになる。

スイツチＳの切換え周波数_Sが電圧V_i，V_pの周
波数より充分大きければ、電流ｉはV_i，V_pの瞬
時値で定まる電流に等しくなり、第１図の回路は
第２図に示すように入力端子１１、出力端子１２
間に抵抗Ｒが接続された回路と等価になる。ここ
で、 Ｒ＝V_i−V_p／ｉ＝１／C_S・_S ……(3) である。

すなわち、上記のようにキヤパシタC_Sをスイツ
チングすることにより等価的に抵抗Ｒを得ること
がスイツチドキヤパシタ回路であり、この等価抵
抗を使つて積分器を構成したものがスイツチドキ
ヤパシタ積分器である。

第３図は演算増幅器３１を使つたミラー積分器
を示しており、この入出力特性が次式で与えられ
ることは良く知られている。

V_p／V_i＝−１／Ｓ・R_S・C_f ……(4) V_i：入力電圧 V_p：出力電圧 R_S：入力端子１１と演算増幅器３１の反転入
力端（−）との間に接続された入力抵抗 C_S：演算増幅器３１の出力端と反転入力端
（−）との間に接続されたキヤパシタ なお、第３図中V_DD，V_SSは電源であり、演算増
幅器３１の非反転入力端（＋）は接地されてい
る。

第４図は第３図の抵抗R_Sの代わりにスイツチ
ドキヤパシタ回路４１を用いて構成されたミラー
積分器を示しており、入出力特性は前式(4)のR_S
に前式(3)のＲを代入したものとなる。

V_p／V_i＝−_S／Ｓ（C_f／C_S） ……(5) つまり第４図のミラー積分器は、入出力特性が
キヤパシタC_SとC_fの容量比およびスイツチＳの切
換周波数_Sの関数、特に周波数_Sの一次式となつ
ている。このため、周波数_Sに比例して積分時定
数を変化させ得ることを示しており、第４図のミ
ラー積分器をフイルタの構成単位として用いれば
フイルタリング周波数を切換周波数_Sに比例して
変えることが可能となる。

一方、第５図および第６図はそれぞれ第４図と
等価なミラー積分器を示しており、スイツチドキ
ヤパシタ回路５０および６０は、２個の切換スイ
ツチS₁，S₂によりキヤパシタC_Sの両端を同時に切
換えるように構成されている。すなわち、第１の
切換スイツチS₁の第１接点a₁が入力端子１１に、
また第２の切換スイツチS₂の第１接点a₂演算増幅
器３１の反転入力端（−）に接続され、上記スイ
ツチS₁，S₂の第２接点b₁，b₂は一括されて基準電
源V_ref（本例では接地電位）に接続されている。

第５図ａ，ｂはそれぞれ、スイツチドキヤパシ
タ回路を等価的に正の抵抗値を有する抵抗として
用いたものである。いま、第５図ａに示すように
切換えスイツチS₁，S₂がそれぞれ第２接点b₁，b₂
側に接続されているとき、キヤパシタC_Sの電荷は
放電され零になつている。次に、第５図ｂに示す
ように切換スイツチS₁，S₂がそれぞれ第１接点
a₁，a₂側に接続されると、キヤパシタC_Sには次式
のような電荷Ｑがチヤージされる。

Ｑ＝C_S（V_i−V_i′） ……(6) V_i：入力端子１１の電圧 V_i′：演算増幅器３１の反転入力端（−）の電
圧 したがつて、このときのキヤパシタC_Sの平均電
流ｉは、切換スイツチS₁，S₂のスイツチング周波
数を_Sとすると ｉ＝C_S（V_i−V_i′）Ｓ ……(7) となり、第１接点a₁，a₂間の等価抵抗Ｒは Ｒ＝V_i−V_i′／ｉ＝１／C_S・_S ……(8) となり、前式(3)と同様になる。

第６図ａ，ｂはそれぞれスイツチドキヤパシタ
回路を等価的に負性抵抗として用いたもので、い
ま、第６図ａに示すように切換スイツチS₁，S₂が
それぞれa₁，b₂側に接続されているときキヤパシ
タC_Sには次式のような電荷がチヤージされる。

Ｑ＝C_S・V_i ……(9) 次に、第６図ｂに示すように切換スイツチS₁，
S₂がそれぞれb₁，a₂側に接続されると、前式(9)の
電荷Ｑが演算増幅器３１の反転入力端（−）に供
給され、この切換操作の繰り返しによつて等価的
な抵抗回路が構成される。

上述したようなスイツチドキヤパシタ回路を用
いたミラー積分器で低域通過フイルタを構成する
と、第７図に示すようになる。すなわち、入力端
子７１に供給された入力信号V_iは、正抵抗として
働くスイツチドキヤパシタ回路７２を介して第１
の演算増幅器３１の反転入力端（−）に供給され
る。この演算増幅器３１には電源V_DD，V_SSが供
給されており、その出力端は次段のスイツチドキ
ヤパシタ回路７３に接続されるとともに、第１の
キヤパシタC_f1を介して反転入力端（−）に接続
され、非反転入力端（＋）には基準電源V_ref（本
例では接地電位）が供給されている。上記演算増
幅器３１の出力信号V_aは、負性抵抗として働く
スイツチドキヤパシタ回路７３を介して第２の演
算増幅器３１′の反転入力端（−）に供給される。
上記演算増幅器３１′には電源V_DD，_SSが供給され
ており、その出力端は出力端子７５に接続される
とともに、第２のキヤパシタC_f2を介して反転入
力端（−）に接続され、非反転入力端（＋）には
基準働源V_ref（接地電位）が供給されている。さ
らに、演算増幅器３１′の出力信号V_pが、正抵抗
として働くスイツチドキヤパシタ回路７４、およ
びこの回路に並列接続される第３のキヤパシタＣ
S13それぞれを介して第１の演算増幅器３１の反
転入力端（−）にフイードバツクされるように構
成されて成る。

次に上記のような構成において動作を説明す
る。第１の演算増幅器３１は、キヤパシタC_S11，
C_S12，C_S13とキヤパシタC_f1との比による２つの積
分と１つの増幅との加算動作を行なう。しがつ
て、この演算増幅器出力V_aは次式で表わされる。

V_a＝−C_S11／Ｓ・C_f1f_S・V_i−C_S12／Ｓ・C_f1f_S ・V_p−C_S13／C_f1V_p ……(10) ここでf_Sは、スイツチドキヤパシタの１秒間当た
りのスイツチング回数である。

また、第２の演算増幅器３１′は、スイツチド
キヤパシタ回路７３を負性抵抗として使用してい
るた、積分回路は正の値を持つことになり、次式
で表わせる。

V_p＝C_S21／Ｓ・C_f2f_S・V_a ……(11) 前式(10)を前式(11)に代入して入力信号V_iと出力信
号V_p伝達特性H_(S)を求めると次式で示される。

H_(S)＝V_p／V_i＝−C_S11／C_f1f_S・C_S21／C_f2f_S
／S²＋ＳC_S13／C_f1・C_S21／C_f1f_S＋C_S12／C_f1f_S・C_S21
／C_f2f_S……(12) ところで、低域通過フイルタの伝達特性 H_(S)LPF＝Ｇ・b₀・wc²／S²＋b₁・wc・Ｓ＋b₀・wc²……
（13） Ｇ：フイルタのゲイン wc：−3dB点の角速度（wc＝2πf_c） いま、バタワーズ型の低域通過フイルタとする
と、「b₀＝１」，「b₁＝√２」となる。さらにフイ
ルタゲインＧ＝１として前式(11)と前式(12)と比較す
ると次のようになる。

C_S11／C_f1・f_S・C_S21／C_f2・f_S＝wc² ……（14） C_S13／C_f1・C_S21／C_f2f_S＝b₁・wc ……（15） C_S12／C_f1f_S・C_S21／C_f2f_S＝wc² ……（16） 前式（14），（15），（16）より C_S11／C_f1f_S＝C_S21／C_f2f_S＝C_S12／C_f1f_S＝wc……（17
） C_S13／C_f1＝b₁ ……（18） となる。したがつて、積分定数はすべて同じでキ
ヤパシタC_S13の容量をキヤパシタC_f1の√２倍に
設定することにより、バタワーズ型の低域通過フ
イルタを構成できる。

ところで、第４図、第５図および第６図に示し
たように、ミラー積分器として用いられるスイツ
チドキヤパシタ積分器は、演算増幅器用電源
V_DD，V_SSのため２個のの端子および基準電源V_ref
（接地）用の１個の端子を必要とする。したがつ
て、このミラー積分器で構成した低域通過フイル
タも同様に３個の端子が必要であり、このような
低域通過フイルタを二電源（V_DD，V_SS）使用形
の通常のランダムロジツクと混在させるには、電
源端子を一端子増やす必要が生ずる。

しかしながら、電源端子を増やすことは、特に
集積回路において致命的である。つまり集積回路
設計においては、設計期間の長期化および集積回
路のチヤツプ面積の増大、三電源端子のためのパ
ターン設計の難しさを招来し、またプリント板実
装時における電源増加はプリント板設計を難しく
し、且つコストの大幅な上昇をみることになるわ
けである。

この発明は上記のような事情に鑑みて成された
もので、その目的とするところは、精度の低下や
誤動作を招くことなく使用電源数を減少でき、集
積回路化に際して電源端子数が少なくて済むので
集積回路化が容易な低域通過フイルタを提供する
ことである。

以下、この発明の一実施例について図面を参照
して説明する。

第８図はその構成を示すもので、上記第７図の
回路を単一電源化した回路である。図において、
第７図と同一部は同じ符号を付してその説明は省
略する。すなわち、第１、第３のスイツチドキヤ
パシタ回路７２，７４の切換スイツチS₁，S₂の第
２接点b₁，b₂側に電源V_DD電圧を供給し、第２の
スイツチドキヤパシタ回路７３の切換スイツチS₁
の第２接点b₁側に電源V_SS電圧を供給するととも
に、切換スイツチS₂の第２接点b₂側に電源V_DD電
圧を供給する。さらに上記第１および第２の演算
増幅器３１，３１′の非反転入力端（＋）に、上
記電源V_DD電圧と電源V_SS電圧との中間電圧を印
加するためにバイアス回路を設けている。

上記中間電圧は、電源V_DD，V_SSによつて生成
されるものであり、その大きさは演算増幅器３
１，３１′の特性のよつて適切に選定される。い
ま上記中間電圧として、例えば「１／２（V_DD−
V_SS）」を得る場合には、第８図に示すように、電
源V_DDとV_SSとの間に抵抗Ｒ，Ｒを直列接続し、
この接続点Ｅをそれぞれの非反転入力端（＋）に
接続すれば良い。

上述した構成においても第７図に示した回路と
同じ出力が得られる。以下、スイツチドキヤパシ
タ回路を正抵抗として用いたミラー積分器７２，
７４と、負性抵抗として使用したミラー積分器７
３についてその動作を詳しく説明する。

第９図はスイツチドキヤパシタ回路を正抵抗と
して用いたミラー積分器である。いま、第９図ａ
に示すように第２の動作期で切換スイツチS₁，S₂
が第２接点b₁，b₂側に接続されているとき、キヤ
パシタC_S11は両端が電源V_DDに接続され、その電
荷は放電されて零になつている。この状態は前述
した第５図ａの場合と同様である。次に第１の動
作期で切換スイツチS₁，S₂が第９図ｂに示すよう
に第１接点a₁，a₂側に接続されると、キヤパシタ
C_S11には Ｑ＝C_S11（V_i−V_i′） ……（19） V_i：入力端子７１の電圧 V_i′：演算増幅器３１の反転入力端（−）の電
圧 の電荷がチヤージされる。そしてこのとき、キヤ
パシタC_S11の平均電流ｉは ｉ＝C_S11（V_i−V_i′）f_S ……（20） となり、その等価抵抗Ｒは Ｒ＝V_i−V_i′／ｉ＝１／C_S11・f_S ……（21） となり、上式（21）は前式(3)と同じである。

したがつて、第９図に示した回路は前述した第
５図の回路と同じ働らきをし、この積分器の出力
特性が前式(5)と同じように V_a／V_i＝f_S／Ｓ（C_f1／C_S11） となることを意味している。つまり、前述した第
５図の回路におけるスイツチドキヤパシタ回路５
０に接続される基準働源V_refを第９図に示すよう
に演算増幅器用電源V_DDに置き換えても積分器と
しての動作に支障をきたさないことになる。

第１０図はスイツチドキヤパシタ回路を負性抵
抗として用いたミラー積分器である。いま、第１
０図ａに示すように第２の動作期で切換スイツチ
S₁が第１接点a₁側に、スイツチS₂が第２接点b₂側
に接続されているとき、スイツチドキヤパシタ
C_S21の両端には電位差「V_a−V_DD」が印加される
ため、次式に示すような電荷Q_aが充電される。

Q_a＝C_S21（V_a−V_DD） 次に、第１の動作期でｂ図に示すように切換ス
イツチS₁が第２接点b₁側に、スイツチS₂が第１接
点a₂側に接続されると、キヤパシタC_S21の両端に
は電位差「ＶSS−V_a′」が印加されるため、電荷
量Q_bは次式で示されれる。

Q_b＝C_S21（V_SS−V_a′） したがつて、「V_SS＝０」とおくと、この時の電
荷の移動量ΔQは、 ΔQ＝−（Q_a−Q_b） ＝−C_S21（V_a＋V_a′−V_DD） ……（22） となる。上記演算増幅器３１の非反転入力端
（＋）には、バイアス回路によつて「V_DD／２」
の電位が与えられており、電位V_a′は第６図の場
合と同様に、演算増幅器３１が仮想的に「V_DD／
２」に接続されるように働らくため、「V_A′＝
V_DD／２」とおくと前式（22）は、 ΔQ＝−C_S21（V_a−V_a′） となり、接点a₁，a₂間に流れる平均電流ｉと等価
抵抗Ｒは次式のようになる。

ｉ＝ΔQ・f_S＝−C_S21（V_a−V_a′）・f_S ……（23） Ｒ＝V_a−V_a′／ｉ＝−１／C_S21・f_S……（24） 上式（23），（24）を前式（20），（21）と比較す
ると、このスイツチドキヤパシタ回路が負性抵抗
として作用することがわかる。

したがつて、第１０図の回路は前述した第６図
の回路と同じ働きをし、この積分器の入出力特性
は下式で示される。

V_p／V_a＝C_S21／Ｓ・C_f2f_S ……（25） 上述したように、第８図に示した低域通過フイ
ルタを構成するスイツチドキヤパシタ回路７２，
７３，７４は、電源V_DD，V_SSの２端子で構成す
ることが可能である。

したがつて、第８図に示した低域通過フイルタ
は電源V_DD，V_SSの２電源で動作し、第７図に示
した回路と同様なフイルタ動作を行なう。

第１１図は、上記第８図のスイツチドキヤパシ
タ回路７２，７３，７４部分を集積回路化した一
例を示す。スイツチドキヤパシタ回路１１１にお
いて、T₁，T₃はそれぞれＮチヤネル型の電界効
果トランジスタであり、T₂，T₄はＰチヤネル型
のトランジスタである。第１のスイツチ回路とし
て機能するトランジスタT₁、および第２のスイ
ツチ回路として機能するトランジスタT₂が第８
図の一方の切換スイツチS₁に対応しており、また
第３のスイツチ回路として機能するるトランジス
タT₃、および第４のスイツチ回路として機能す
るトランジスタT₄が他方の切換スイツチS₂に対
応している。そして、上記第１、第３のスイツチ
回路に相当するトランジスタT₁，T₃が同じスイ
ツチ状態となり、第２、第４のスイツチ回路に相
当するトランジスタT₂，T₄が同じスイツチ状態
となるように切換制御される。

すなわち、トランジスタT₁のドレインは入力
端子７１に接続され、トランジスタT₂のドレイ
ンは電源V_DDに接続され、上記トランジスタT₁，
T₂のソースの接続接点にキヤパシタC_S11の一端が
接続されている。一方、トランジスタT₃のドレ
インは演算増幅器３１の反転入力端（−）に接続
され、トランジスタT₄のドレインは電源V_DDに接
続され、上記トランジスタT₃，T₄のソースの接
続接点にキヤパシタC_S11の他端が接続されてい
る。そして、前記トランジスタT₁，T₃のゲート
は一括されてクロツク入力端子１１４に接続さ
れ、トランジスタT₂，T₄のゲートは一括されて
インバータNOTを介してクロツク入力端子１１
５に接続され、これらのクロツク入力端子１１
４，１１５には、それぞれ周期が１／f_Sで同時に
“１”レベルにはならないクロツクパルスφ₁，φ₂
が導かれる。したがつて、クロツクパルスφ₁＝
“０”，φ₂＝“１”のときトランジスタT₁，T₃はオ
フ状態、トランジスタT₂，T₄はオン状態となり、
第９図ａの回路状態と同じになる。これに対して
φ₁＝“１”，φ₂＝“０”のときにはトランジスタ
T₁，T₃はオン状態、トランジスタT₂，T₄はオフ
状態となり、第９図ｂの回路状態と同じになる。

さらに、スイツチドキヤパシタ回路１１２にお
いて、T₅〜T₇はそれぞれＮチヤネル型、T₃はＰ
チヤネル型の電界効果トランジスタであり、第１
のスイツチ回路として機能するトランジスタT₅、
および第２のスイツチ回路として機能するトラン
ジスタT₆が第８図の一方の切換スイツチS₁に対
応しており、また第３のスイツチ回路として機能
するトランジスタT₇、および第４のスイツチ回
路として機能するトランジスタT₈が他方の切換
スイツチS₂に対応している。そして、上記第１、
第４のスイツチ回路に相当するトランジスタT₅，
T₈が同じスイツチ状態となり、第２、第３のス
イツチ回路に相当するトランジスタT₆，T₇が同
じスイツチ状態となるように切換制御される。す
なわち、トランジスタT₅のドレインは演算増幅
器３１の出力端に接続され、トランジスタT₆は
ソースの電源V_SSに接続され、上記トランジスタ
T₅のソースとトランジスタT₆のドレインとの接
続点にキヤパシタC_S21の一端が接続されている。
一方、トランジスタT₇のドレインは演算増幅器
３１′のの反転入力端（−）に接続され、トラン
ジスタT₈のドレインは電源V_DDに接続され、上記
トランジスタT₇，T₈のソースの接続接点にキヤ
パシタC_S21の他端が接続されている。そして、前
記トランジスタT₅のゲートはクロツク入力端子
１１５に接続され、トランジスタT₆，T₇のゲー
トは一括されてクロツク入力端子１１４に接続さ
れ、トランジスタT₈のゲートはインバータNOT
を介してクロツク入力端子１１５に接続される。

したがつて、クロツクパルスφ₁＝“０”，φ₂＝
“１”のときトランジスタT₅，T₈はオン状態、ト
ランジスタT₆，T₇はオフ状態となり、第１０図
ａの回路状態と同じになる。これに対してφ₁＝
“１”，φ₂＝“０”のときにはトランジスタT₅，T₈
オフ状態、トランジスタT₆，T₇はオン状態とな
り、第９図ｂの回路状態と同じになる。

また、スイツチドキヤパシタ回路１１３におい
て、T₉，T₁₁はＮチヤネル型、T₁₀，T₁₂はＰチヤ
ネル型の電界効果トランジスタであり、スイツチ
ドキヤパシタ回路１１１と同様に構成されてい
る。

なお、第１１図の回路においては、第１〜第４
のスイツチ回路として各１個のトランジスタを使
用しているが、これに換えて他のアナログスイツ
チ、例えばトランスミツシヨンゲート等のような
トランジスタスイツチを用いても良い。

第１２図は、この発明の他の実施例を示すもの
で、上記第８図の回路におけるスイツチドキヤパ
シタ回路７２，７３，７４の電源V_DD，V_SS端子
を入れ換えたものである。このような構成におい
ても上記実施例と同様に、スイツチドキヤパシタ
回路を等価的な抵抗として動作させることができ
る。

なお、上述した各実施例において、演算増幅器
３１，３１′の非反転入力端（＋）に電位（例え
ばV_DD−V_SS／２）を印加するためのバイアス回路は 種々変形が可能であり、例えば降圧回路等の電流
消費の少ない回路を使用しても良いのはもちろん
である。また、入力初段にMOSトランジスタを
使用した演算増幅器３１の場合、非反転入力端
（＋）の入力インピーダンスはほぼ無限大となる
ため、前記バイアス回路として入力インピーダン
スが高くても良く、このようなバイアス回路は消
費電流を少なくすることが十分可能である。

なお、上記バイアス回路の出力電位は、第７図
における電位V_refと同電位であり、この電位を第
７図の電位V_refとして使用することが考えられ
る。しかし、このバイアス回路の出力電位は電源
に比較して高インピーダンスであるため、スイツ
チドキヤパシタの接点が接続されるとこの電位が
変化してしまう。このため、積分定数が変化して
しまうとともに、演算増幅器の非反転入力の変化
によつてその出力を変化させるという誤動作を生
ずるので、実用上このような構成は不可能であ
る。したがつて第９図に示した回路においては、
演算増幅器の非反転入力端のみにバイアス回路の
出力電位を与え、スイツチドキヤパシタ回路には
バイアス回路の出力電位は使用していない。

以上説明したようにこの発明によれば、スイツ
チドキヤパシタ回路の放電経路に対して演算増幅
器用の電源を使用し、且つこの演算増幅器用電源
を用いて演算増幅器の非反転入力端にバイアスを
印加するためのバイアス回路を設けたスイツチド
キヤパシタ積分器で低域通過フイルタを構成した
ので、精度の低下や誤動作を招くことなく使用電
源数を減少して単一電源化でき、集積回路化に際
して電源端子数が少なくて済むので、集積回路化
が容易な低域通過フイルタが得られる。

【図面の簡単な説明】

第１図はスイツチドキヤパシタ回路の基本回路
の異なる動作状態を示す回路図、第２図は第１図
の等価回路、第３図および第４図はそれぞれ従来
のミラー積分器を示す回路図、第５図、第６図は
それぞれ従来のスイツチドキヤパシタ積分器の異
なる動作状態を示す回路図、第７図は従来の低域
通過フイルタの回路図、第８図はこの発明の一実
施例に係る低域通過フイルタを示す回路図、第９
図、第１０図はそれぞれ上記第８図の回路動作を
説明するための回路図、第１１図は上記第８図の
低域通過フイルタの具体的な構成例を示す回路
図、第１２図はこの発明の他の実施例を示す回路
図である。 ３１，３１′…演算増幅器、７２，７３，７４，
１１１，１１２，１１３…スイツチドキヤパシタ
回路、７１…入力端子、７５…出力端子、C_S11，
ＣS12，C_S21…スイツチングキヤパシタ、C_f1，
C_f2，C_S13…キヤパシタ、T₁〜T₁₂…トランジス
タ。V_DD，V_SS…電源、Ｒ…抵抗。

Claims (1)

1. 【特許請求の範囲】 １ 第１の演算増幅器と、この第１の演算増幅器
   の反転入力端と出力端との間に接続される第１の
   キヤパシタと、入力信号電圧が印加される信号入
   力端子と上記第１の演算増幅器の反転入力端との
   間に設けられる第１のスイツチドキヤパシタ回路
   と、第２の演算増幅器と、上記第１の演算増幅器
   の出力端と上記第２の演算増幅器の反転入力端と
   の間に設けられる第２のスイツチドキヤパシタ回
   路と、上記第２の演算増幅器の反転入力端と出力
   端との間に接続される第２のキヤパシタと、上記
   第２の演算増幅器の出力端と上記第１の演算増幅
   器の反転入力端との間に設けられる第３のスイツ
   チドキヤパシタ回路と、この第３のスイツチドキ
   ヤパシタ回路に並列接続される第３のキヤパシタ
   と、上記第１、第２の演算増幅器用の一方の電源
   と他方の電源との間の電圧を分圧してバイアス電
   圧を生成し、上記第１、第２の演算増幅器の非反
   転入力端に供給するバイアス回路とを具備し、上
   記第１のスイツチドキヤパシタ回路は、第１のス
   イツチングキヤパシタと、この第１のスイツチン
   グキヤパシタの両端に設けられ、第１の動作期に
   上記信号入力端子と第１の演算増幅器の反転入力
   端との間に上記第１のスイツチングキヤパシタを
   接続し、第２の動作期にこの第１のスイツチング
   キヤパシタの両端を上記第１、第２の演算増幅器
   用の一方の電源に接続して短絡する回路を交互に
   形成する第１のスイツチング手段とから成り、上
   記第２のスイツチドキヤパシタ回路は、第２のス
   イツチングキヤパシタと、この第２のスイツチン
   グキヤパシタの両端に設けられ、第１の動作期に
   上記第２の演算増幅器の反転入力端と上記第１、
   第２の演算増幅器用の他方の電源との間に上記第
   ２のスイツチングキヤパシタを接続し、第２の動
   作期に上記第１の演算増幅器の出力端と上記第
   １、第２の演算増幅器用の一方の電源との間に上
   記第２のスイツチングキヤパシタを接続する回路
   を交互に形成する第２のスイツチング手段とから
   成り、上記第３のスイツチドキヤパシタ回路は、
   第３のスイツチングキヤパシタと、この第３のス
   イツチングキヤパシタの両端に設けられ、第１の
   動作期に上記第２の演算増幅器の出力端と上記第
   １の演算増幅器の反転入力端との間に上記第３の
   スイツチングキヤパシタを接続し、第２の動作期
   にこの第３のスイツチングキヤパシタの両端を上
   記第１、第２の演算増幅器用の一方の電源に接続
   して短絡する回路を交互に形成する第３のスイツ
   チング手段とから成ることを特徴とする低域通過
   フイルタ。 ２ 上記バイアス回路は、上記第１、第２の演算
   増幅器用の一方および他方の電源間に直列接続さ
   れた第１、第２の抵抗から成り、上記第１および
   第２の抵抗の接続点から所定のバイアスを得るよ
   うに構成したことを特徴とする特許請求の範囲第
   １項記載の低域通過フイルタ。