JPS6276099A - サンプル・アンド・ホ−ルド回路 - Google Patents
サンプル・アンド・ホ−ルド回路Info
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- JPS6276099A JPS6276099A JP60216689A JP21668985A JPS6276099A JP S6276099 A JPS6276099 A JP S6276099A JP 60216689 A JP60216689 A JP 60216689A JP 21668985 A JP21668985 A JP 21668985A JP S6276099 A JPS6276099 A JP S6276099A
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- JP
- Japan
- Prior art keywords
- output
- capacitor
- switch
- sample
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/02—Sample-and-hold arrangements
- G11C27/024—Sample-and-hold arrangements using a capacitive memory element
- G11C27/026—Sample-and-hold arrangements using a capacitive memory element associated with an amplifier
Landscapes
- Analogue/Digital Conversion (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、例えば通信、オーディオ、ビデオなどの神
々の分野に用いられるＤ ／ Ａ変換器の出力をサンプ
ル・アンド・ホールドするためのサンプル・アンド・ホ
ールド回路に関する。
々の分野に用いられるＤ ／ Ａ変換器の出力をサンプ
ル・アンド・ホールドするためのサンプル・アンド・ホ
ールド回路に関する。
従来、この種のサンプル・アンド・ホールド回路として
、ＩＥＥＥ ＪＯＵＲＮＡＬ ０ＦＳＯＬＩＤ−８
ＴＡＴＥ ＣＩＲＣＵＩＴ８ ＶＯＬ。
、ＩＥＥＥ ＪＯＵＲＮＡＬ ０ＦＳＯＬＩＤ−８
ＴＡＴＥ ＣＩＲＣＵＩＴ８ ＶＯＬ。
５ｃ−Ｂ、腐６．ＤＢＣ１９８３Ｐ７１７（Ｆｉｇ 、
ｌ ） 、 ” Ａ Ｍｏｎｏｌｉｔｈｉｃ Ｈｉｇ
ｈ −８ｐｅｅｄ Ｓａｍｐｌｅ −ａｎｄ −Ｈｏ１
ｄ Ａｍｐｌ １ｆｉｅｒｆｏｒ Ｄｉｇｉｔａｌ
Ａｕｄｉｏ ” ＲＵＤＹ Ｊ 、
ＶＡＮＤＥＰ ＬＡＳ ５ＣＨＥ ｅ ｔ ａ ｌ
に第１０１１１Ｃ示すような回路が提案されている
。第１０図におけるオペアンプ１１の非反転入力’ＡＨ
１！（＋）には、抵抗Ｒ１およびスイッチＳノを介して
人力信号Ｖ Ｉ Ｎが供給される。このオペアンプ１ノ
の出力（憶その反転入力路：（−）に帰ぶされるととも
に、スイツブーＳ、を介してオペアンプ１２の反転入力
端（−）に供給される。上記オペアンプ１２の非反転入
力端（＋）は接地されており、その出力がホールド用キ
ャパシタＣＨを介して反転入力端（−）に帰プ属される
。また、上記オペアンプ１２の出力は、抵抗Ｒ２を介し
て上記抵抗Ｒ１とスイッチＳ、との接続点に供給される
。上記抵抗Ｒ２とスイッチＳＩ との接続点と接地点間
には、スイッチＳ、が設けられ、上記スイッチ８１〜Ｓ
、を選択的にオン／オフ制御することにより、入力俳号
ＶＩＮのサンプル・アンド・ホールド出力を上記オペア
ンプノ２の出力端から出カイβ号ＶｏυＴとして得るよ
うになっている。
ｌ ） 、 ” Ａ Ｍｏｎｏｌｉｔｈｉｃ Ｈｉｇ
ｈ −８ｐｅｅｄ Ｓａｍｐｌｅ −ａｎｄ −Ｈｏ１
ｄ Ａｍｐｌ １ｆｉｅｒｆｏｒ Ｄｉｇｉｔａｌ
Ａｕｄｉｏ ” ＲＵＤＹ Ｊ 、
ＶＡＮＤＥＰ ＬＡＳ ５ＣＨＥ ｅ ｔ ａ ｌ
に第１０１１１Ｃ示すような回路が提案されている
。第１０図におけるオペアンプ１１の非反転入力’ＡＨ
１！（＋）には、抵抗Ｒ１およびスイッチＳノを介して
人力信号Ｖ Ｉ Ｎが供給される。このオペアンプ１ノ
の出力（憶その反転入力路：（−）に帰ぶされるととも
に、スイツブーＳ、を介してオペアンプ１２の反転入力
端（−）に供給される。上記オペアンプ１２の非反転入
力端（＋）は接地されており、その出力がホールド用キ
ャパシタＣＨを介して反転入力端（−）に帰プ属される
。また、上記オペアンプ１２の出力は、抵抗Ｒ２を介し
て上記抵抗Ｒ１とスイッチＳ、との接続点に供給される
。上記抵抗Ｒ２とスイッチＳＩ との接続点と接地点間
には、スイッチＳ、が設けられ、上記スイッチ８１〜Ｓ
、を選択的にオン／オフ制御することにより、入力俳号
ＶＩＮのサンプル・アンド・ホールド出力を上記オペア
ンプノ２の出力端から出カイβ号ＶｏυＴとして得るよ
うになっている。
上記のような構成において、スイッチＳ１ ＋Ｓ、を
オンすると、イマジナリ・ショートによシ各ノードＮ１
〜Ｎ、の電位■、〜Ｖ、は、ｒ■＋ ＝Ｖ２ ＝ｖｓ
＝接地レヘル」とな９、この結果出力信号Ｖ ０ＩＪＴ
は、ｒ ＶＯＵＴ ＝ −ＶＩＮ ｊとなる。すなわち
、オペアンプＩ２の出力端には入力信号の反転イシ号が
現われる。次に、スイッチＳ１ 、Ｓ、がオフすると、
ホールド用キャパシタＣＨによりオペアンプ１２の出力
は市の出力状態が維持される。この時、スイッチＳ２は
オンしており、ノードＮ、の゛１位■１を安定化してい
る。
オンすると、イマジナリ・ショートによシ各ノードＮ１
〜Ｎ、の電位■、〜Ｖ、は、ｒ■＋ ＝Ｖ２ ＝ｖｓ
＝接地レヘル」とな９、この結果出力信号Ｖ ０ＩＪＴ
は、ｒ ＶＯＵＴ ＝ −ＶＩＮ ｊとなる。すなわち
、オペアンプＩ２の出力端には入力信号の反転イシ号が
現われる。次に、スイッチＳ１ 、Ｓ、がオフすると、
ホールド用キャパシタＣＨによりオペアンプ１２の出力
は市の出力状態が維持される。この時、スイッチＳ２は
オンしており、ノードＮ、の゛１位■１を安定化してい
る。
次に１上記第１０図のサンプル・アンド・ホールド回路
を用いて、Ｄ／Ａ変換器の出力をサンプル・アンド・ホ
ールドする場合について考える。第１１図に示すようＣ
て、Ｄ／Ａ変換器１３の出力インピーダンスをＺ、スイ
ッチＳ４がオフしてＤ／Ａ変換器１３の出力端がオープ
ン状１店の時の出力をＶＤＡＣ，サンプル・アンド・ホ
ールド回路Ｉ４０入力抵抗をＲとすれば、スイッチＳが
オンしてＤ／Ａ変換器１３の出力端がサンプル・アンド
・ホールド回路１４の入力端に接続された時、サンプル
・アンド・ホールド回路１４の入力俳号ＶＩＮは、 Ｖｒｓ ＝ Ｒ／ （Ｚ＋Ｒ） ・ＶＤＡＣとなる。す
なわち、１）／Ａ変換器１３の出力インピーダンスＺが
大きくなればなるほど人力信号ＶＩＮが減衰する。従っ
て、「Ｚ＜り１り」という条件が必要であり、このため
にはＤ ／’ Ａ ｉ停器１．２の出力インピーダンス
Ｚを下げるか、あるいはサンプル・アンド・ホールド回
路１４の入力抵抗Ｒを大きくしなければならない。
を用いて、Ｄ／Ａ変換器の出力をサンプル・アンド・ホ
ールドする場合について考える。第１１図に示すようＣ
て、Ｄ／Ａ変換器１３の出力インピーダンスをＺ、スイ
ッチＳ４がオフしてＤ／Ａ変換器１３の出力端がオープ
ン状１店の時の出力をＶＤＡＣ，サンプル・アンド・ホ
ールド回路Ｉ４０入力抵抗をＲとすれば、スイッチＳが
オンしてＤ／Ａ変換器１３の出力端がサンプル・アンド
・ホールド回路１４の入力端に接続された時、サンプル
・アンド・ホールド回路１４の入力俳号ＶＩＮは、 Ｖｒｓ ＝ Ｒ／ （Ｚ＋Ｒ） ・ＶＤＡＣとなる。す
なわち、１）／Ａ変換器１３の出力インピーダンスＺが
大きくなればなるほど人力信号ＶＩＮが減衰する。従っ
て、「Ｚ＜り１り」という条件が必要であり、このため
にはＤ ／’ Ａ ｉ停器１．２の出力インピーダンス
Ｚを下げるか、あるいはサンプル・アンド・ホールド回
路１４の入力抵抗Ｒを大きくしなければならない。
しかし、Ｄ／Ａ変換器１３がキャパシタ・アレイを用い
た電荷再分布型の場合には、出力インピーダンスＺを下
げることは不可能である。
た電荷再分布型の場合には、出力インピーダンスＺを下
げることは不可能である。
一方、サンプル・アンド・ホールド回路１４の入力抵抗
Ｒを大きくすることは、パターン面積の増大を招き、高
集積化が困殆となりコストも上昇する。
Ｒを大きくすることは、パターン面積の増大を招き、高
集積化が困殆となりコストも上昇する。
この発明は上記のような事情に疏みてなされたもので、
その目的とするところは、計出力インピーダンスのＤ
／ Ａ ｇ換器の出力であってもパターン面積を増大さ
せることなく入力信号の減衰を防止できるサンプル・ア
ンド・ホールド回路を提供することである。
その目的とするところは、計出力インピーダンスのＤ
／ Ａ ｇ換器の出力であってもパターン面積を増大さ
せることなく入力信号の減衰を防止できるサンプル・ア
ンド・ホールド回路を提供することである。
すなわち、この発明においては、上記の目的を達成する
ために、サンプル・アンド・ホールド回路の電圧利得を
スイッチド・キャパシタを用いてＭ＞ｉし、サンプリン
グ時の出力電圧をキャパシタを用いてホールドするよう
にしている。
ために、サンプル・アンド・ホールド回路の電圧利得を
スイッチド・キャパシタを用いてＭ＞ｉし、サンプリン
グ時の出力電圧をキャパシタを用いてホールドするよう
にしている。
以下、この発明の一実施例について図面を参照して説明
する。第１図はその基本構成を示すブロック図で、入力
信号ＶＩＮが供給されるスイツチドキャパシタＩ５の出
力は、インピーダンス変換器１６によってインピーダン
ス変換され、スイッチＳ５を介して増幅器１７の入力端
に供給される。この増幅器１７の出力は、ホールド用キ
ャパシタＣＨを介してその入力端に帰還されるとともに
、第２のスイツチドキャパシタ１８を介して上記インピ
ーダンス変換器１６の入力端に供給されるようにして成
る。
する。第１図はその基本構成を示すブロック図で、入力
信号ＶＩＮが供給されるスイツチドキャパシタＩ５の出
力は、インピーダンス変換器１６によってインピーダン
ス変換され、スイッチＳ５を介して増幅器１７の入力端
に供給される。この増幅器１７の出力は、ホールド用キ
ャパシタＣＨを介してその入力端に帰還されるとともに
、第２のスイツチドキャパシタ１８を介して上記インピ
ーダンス変換器１６の入力端に供給されるようにして成
る。
上記のような構成において、電圧利得
（ＶＯＵＴ ／ ＶＩＮ ）は、２つのスイツチドキャ
パシタ１５．１８によって決定される。そして、スイッ
チＳ、がオンの時サンプルモードとなり、もし上記電圧
利得が−１に設定されていれは出力信号■ｏＵＴは入力
信号ＶＩＨの反転信号となる。
パシタ１５．１８によって決定される。そして、スイッ
チＳ、がオンの時サンプルモードとなり、もし上記電圧
利得が−１に設定されていれは出力信号■ｏＵＴは入力
信号ＶＩＨの反転信号となる。
一方、スイッチＳ、がオフの時はホールドモードとなり
、キャパシタＣＨにより出カイＪ号ＶＯＵＴのレベルが
保持される。
、キャパシタＣＨにより出カイＪ号ＶＯＵＴのレベルが
保持される。
このような構成では、ｌ″Ｉ′ｌｊ記第１０図の回路で
は第２図（ａｌに示１ように入力抵抗を考慮する必要が
あったのに対し、第２図（ｂｌに示すように基本的には
入力抵抗が無限大であり、入力容量のみ考慮すれは良い
。従って、゛Ｅｄ荷再荷重分布型Ｄ／Ａ変換器うに高出
力インピーダンスのＤ ／ Ａ変換器の出力であっても
、パターン面稍を増大させることなく入力イＸ号の識衰
を防止できる。このだめ、扱いが容易であり、使用範囲
を大幅に拡大できる。
は第２図（ａｌに示１ように入力抵抗を考慮する必要が
あったのに対し、第２図（ｂｌに示すように基本的には
入力抵抗が無限大であり、入力容量のみ考慮すれは良い
。従って、゛Ｅｄ荷再荷重分布型Ｄ／Ａ変換器うに高出
力インピーダンスのＤ ／ Ａ変換器の出力であっても
、パターン面稍を増大させることなく入力イＸ号の識衰
を防止できる。このだめ、扱いが容易であり、使用範囲
を大幅に拡大できる。
第３図は、上記第１図の回路の具体的な構成例を示して
いる。第３図に工・いてｓ Ｆ１’前記第１図あるいは
第１０図と同−侮成部には同じ符号を付している。入力
信号ＳＩＮは、スイッチ５ｌ１１キヤパシタＣ２および
スイッチ８１２を介してオペアンプ１〕の非反転入力端
（＋）にＣ（給される。
いる。第３図に工・いてｓ Ｆ１’前記第１図あるいは
第１０図と同−侮成部には同じ符号を付している。入力
信号ＳＩＮは、スイッチ５ｌ１１キヤパシタＣ２および
スイッチ８１２を介してオペアンプ１〕の非反転入力端
（＋）にＣ（給される。
上記スイッチＳｔｔとキャパシタＣ１との後続点と接地
点間には、スイッチＳ２１が、上記キャパシタＣ１とス
イッチ８１２との接続点と接地点間には、スイッチＳ２
□がそれぞれ接続される。上記オペアンプ１）の出力端
にはその反転入力端（−）が接続されるとともに、スイ
ンｆ ８ ｓを介してオペアンプ１２の反転入力端（−
）が接続される。このオペアンプ１２の非反転入力端（
＋）には接地点が接続され、その出力端にはキャパシタ
ＣＨを介して反牢Ｉ；入力瑞（−）が接続される。
点間には、スイッチＳ２１が、上記キャパシタＣ１とス
イッチ８１２との接続点と接地点間には、スイッチＳ２
□がそれぞれ接続される。上記オペアンプ１）の出力端
にはその反転入力端（−）が接続されるとともに、スイ
ンｆ ８ ｓを介してオペアンプ１２の反転入力端（−
）が接続される。このオペアンプ１２の非反転入力端（
＋）には接地点が接続され、その出力端にはキャパシタ
ＣＨを介して反牢Ｉ；入力瑞（−）が接続される。
また、上記オペアンプ１２の出力端には、スイッチＳＩ
４、キャパシタＣ２２よびスイッチＳ１３をそれぞれ介
して１オペアンプ１１のＪｌ二反軽入力端（＋）が接続
される。そして、上記スイッチＳ１．とキャパシタＣ１
との接続点と接地点間にはスイッチＳ２４が、キャパシ
タＣ２とスイッチＳ、、との接続点と接地４点間にはス
インｆＳ２３が接続されて成る。
４、キャパシタＣ２２よびスイッチＳ１３をそれぞれ介
して１オペアンプ１１のＪｌ二反軽入力端（＋）が接続
される。そして、上記スイッチＳ１．とキャパシタＣ１
との接続点と接地点間にはスイッチＳ２４が、キャパシ
タＣ２とスイッチＳ、、との接続点と接地４点間にはス
インｆＳ２３が接続されて成る。
上記のような構成において、スインｆＳ１．。
Ｓ１２ ｒ ８２１ ＋ ”’２□およびキャパシタＣ
Ｉは、第１のスイツチドキャパシタ１５ｋＭ成しており
、スイッチＳＬ３ ｒ ８１４ ＋ ８２３ ｔ ”’
２４およびキャパシタＣ２は、第２のスイツチドキャパ
シタ１８を構成している。そして、上記スイッチＳ、１
〜８１４は第４図に示すクロックφ、で、上記スイッチ
Ｓ、、〜Ｓ ２４はクロックφ２で、上記スイッチＳ、
はクロックφ、でそれぞれ制御され、各りａツ’ｙφ、
〜φ、が″１″レベルの時各スイッチがオンするように
なっている。
Ｉは、第１のスイツチドキャパシタ１５ｋＭ成しており
、スイッチＳＬ３ ｒ ８１４ ＋ ８２３ ｔ ”’
２４およびキャパシタＣ２は、第２のスイツチドキャパ
シタ１８を構成している。そして、上記スイッチＳ、１
〜８１４は第４図に示すクロックφ、で、上記スイッチ
Ｓ、、〜Ｓ ２４はクロックφ２で、上記スイッチＳ、
はクロックφ、でそれぞれ制御され、各りａツ’ｙφ、
〜φ、が″１″レベルの時各スイッチがオンするように
なっている。
、上記のような構成において、時刻１．以ｎｉ７の期間
Ｔ１ではスイッチ８２１〜Ｓ２４がオン（スイッチＳ１
．〜８１４およびＳ、はオフ）しており、キャパシタＣ
，，Ｃ，に蓄ｆ、１された′？程づ・丁は力父電される
。次の時刻ｔ、にスイッチ８１１〜Ｓ１４がオンしくこ
の時スイッチＳ ２１”Ｓ２４ ＋ ｓ、はオフ）、ｆ
＋３刻ｔ、にスイッチＳ３がオンすると、イマジナリ・
ショートにより各ノードＮ、〜Ｎ、の電位■、〜ｖ、は
、ｒ■＋ ＝■２−■ｓ−接地レベル」となり、キャパ
シタＣ１には［Ｑ二Ｃ１・ＶＩＮＪなる電荷が蓄拍され
る。同様にキャパシタＣ２にも同一量の電ｆ々が蓄粕さ
れるため、 Ｑ”” Ｃ＋ ・ＶＩＮ ＝−Ｃ、（−ＶＯＵＴ ）と
なり、電圧利得Ｖ ＯＵＴ ／ Ｖ ｘｌｑは、ＶＯＵ
Ｔ／ＶＩＮ＝−Ｃ，／Ｃ。
Ｔ１ではスイッチ８２１〜Ｓ２４がオン（スイッチＳ１
．〜８１４およびＳ、はオフ）しており、キャパシタＣ
，，Ｃ，に蓄ｆ、１された′？程づ・丁は力父電される
。次の時刻ｔ、にスイッチ８１１〜Ｓ１４がオンしくこ
の時スイッチＳ ２１”Ｓ２４ ＋ ｓ、はオフ）、ｆ
＋３刻ｔ、にスイッチＳ３がオンすると、イマジナリ・
ショートにより各ノードＮ、〜Ｎ、の電位■、〜ｖ、は
、ｒ■＋ ＝■２−■ｓ−接地レベル」となり、キャパ
シタＣ１には［Ｑ二Ｃ１・ＶＩＮＪなる電荷が蓄拍され
る。同様にキャパシタＣ２にも同一量の電ｆ々が蓄粕さ
れるため、 Ｑ”” Ｃ＋ ・ＶＩＮ ＝−Ｃ、（−ＶＯＵＴ ）と
なり、電圧利得Ｖ ＯＵＴ ／ Ｖ ｘｌｑは、ＶＯＵ
Ｔ／ＶＩＮ＝−Ｃ，／Ｃ。
となる。次の時刻ｔ４にスイッチＳ、がオフすると、キ
ャパシタＣＨにより出力（Ｆ号Ｖ ＯＵＴのレベルが保
持される。上記入力信号ＶＩＮ、グロックφ３および出
力信号Ｖ ＯＵＴのｌＪ！、ｉ係を第５図に示す。
ャパシタＣＨにより出力（Ｆ号Ｖ ＯＵＴのレベルが保
持される。上記入力信号ＶＩＮ、グロックφ３および出
力信号Ｖ ＯＵＴのｌＪ！、ｉ係を第５図に示す。
なお、前記第３図の回路においては、インピーダンス変
換器としてボルテージ・フォロワを用いだが、第６図お
よび第７図に示すようなソース・フォロワを用いても良
い、第１６図におい−Ｃは、−源ＶＤＤと接地点間にＮ
チャネル型Ｎｔ Ｕ Ｓ ）ランジヌタＱ、、Ｑ２全Ｉ
Ｐ−列接続し、：ｖｌＯ８）ランジスタＱｌのゲートに
スイノチドギャバソタ１５の出力ｔｄ位Ｖ１全供鵡して
導通市１１ ・「るとともに、ＭＯＳトランジスタＱ
、２ のゲートＶＬ、−所定のバイアスＶＢを印加する
。そして、上記ＭＯ８）ランジスタＱ１とＣ２との接続
点からインピーダンス変換されだ■２なる電位を得る。
換器としてボルテージ・フォロワを用いだが、第６図お
よび第７図に示すようなソース・フォロワを用いても良
い、第１６図におい−Ｃは、−源ＶＤＤと接地点間にＮ
チャネル型Ｎｔ Ｕ Ｓ ）ランジヌタＱ、、Ｑ２全Ｉ
Ｐ−列接続し、：ｖｌＯ８）ランジスタＱｌのゲートに
スイノチドギャバソタ１５の出力ｔｄ位Ｖ１全供鵡して
導通市１１ ・「るとともに、ＭＯＳトランジスタＱ
、２ のゲートＶＬ、−所定のバイアスＶＢを印加する
。そして、上記ＭＯ８）ランジスタＱ１とＣ２との接続
点からインピーダンス変換されだ■２なる電位を得る。
一方、第７図においては、電源ＶＤＤと接地点間にＰチ
ャネル型ＭＯ８）ランジスタＱ３ 。
ャネル型ＭＯ８）ランジスタＱ３ 。
Ｃ４を直列接続し、ＭＯＳ）ランジスタＱ、のゲートに
所定のバイアスＶＢを印加するとともに、ＭＯＳトラン
ジスタＣ４のゲートにスイツチドキャパシタ１５の出力
電位■、を供給して導通制御する。そして、上記ＭＯ８
）ランジスタＱ、とＣ４との接続点からインピーダンス
変換された■２なる電位を得る。
所定のバイアスＶＢを印加するとともに、ＭＯＳトラン
ジスタＣ４のゲートにスイツチドキャパシタ１５の出力
電位■、を供給して導通制御する。そして、上記ＭＯ８
）ランジスタＱ、とＣ４との接続点からインピーダンス
変換された■２なる電位を得る。
第８図は、この発明の仲の実施例を示すもので、前記第
３図においてはスインｆ ５２１− Ｓ ２４の一端を
接地していたのに対し、スイッチ８２１゜８２３の一端
を接地し、スイッチＳ、、 、 Ｓ２．．７） 一端に
は所定の電圧ＶＲ−を印加するようにしている。第８図
において、前記第３図と同−構成部には同じ符号を寸し
てその詳細な説明は省略する。このような構成では、キ
ャパシタＣＩ 。
３図においてはスインｆ ５２１− Ｓ ２４の一端を
接地していたのに対し、スイッチ８２１゜８２３の一端
を接地し、スイッチＳ、、 、 Ｓ２．．７） 一端に
は所定の電圧ＶＲ−を印加するようにしている。第８図
において、前記第３図と同−構成部には同じ符号を寸し
てその詳細な説明は省略する。このような構成では、キ
ャパシタＣＩ 。
Ｃ２は完全には放電されず、出力信号Ｖ ＯＵＴにはＶ
Ｒなるバイアスが加わった信号が得られる。
Ｒなるバイアスが加わった信号が得られる。
第９図は、さらにこの発明の仲の実施例を示すもので、
スイツチドキャパシタ１５を負性抵抗として用いている
。すなわち、クロックφ。
スイツチドキャパシタ１５を負性抵抗として用いている
。すなわち、クロックφ。
が”工”レベルの１痔にスイッチＳ。＋８１□がオンし
て、キャパシタＣ７の一端が接地された状態で入力信号
Ｖｌｌにより充電され、クロックφ２が″１″レベルの
時（φ１はｌ Ｏｌ”レベル）スイッチＳｌ！Ｉ ＋
Ｓ２２がオンとして充電された電荷をノードＮ、に供給
する。これによって、スイノテドキャパシタ１５は負性
抵抗として働く。
て、キャパシタＣ７の一端が接地された状態で入力信号
Ｖｌｌにより充電され、クロックφ２が″１″レベルの
時（φ１はｌ Ｏｌ”レベル）スイッチＳｌ！Ｉ ＋
Ｓ２２がオンとして充電された電荷をノードＮ、に供給
する。これによって、スイノテドキャパシタ１５は負性
抵抗として働く。
従って、出力信号Ｖ ＯＵＴは人カイに号ＶＩＮと同相
となる。
となる。
以上説明したようにこの発明によれば、１）出力インピ
ーダンスのＤ ／ Ａ変換器であってもパターン面楯を
増大させることなく入力信号のへ衰を防止できるサンプ
ル・アンド・ホールド回路が碍られる。
ーダンスのＤ ／ Ａ変換器であってもパターン面楯を
増大させることなく入力信号のへ衰を防止できるサンプ
ル・アンド・ホールド回路が碍られる。
第１図はこの発明の一実施例に係わるサンプル・アンド
・ホールド回路の概略構成を示すブロック図、第２図は
従来およびこの発明のサンプル・アンド・ホールド回路
を比較して説明するだめの図、第３図は上記第１図の回
路の具体的な構成例を示す図、第４図および第５因はそ
れぞれ上記第３図の回路の動作を説明するだめのタイミ
ングチャート、第６図および第７図はそれぞれインピー
ダンス変換器の他の構成＝＋を示す図、第８図および第
９図は−それぞれこの発明の他の実施例について説明す
るだめの回路図、第１０図および第１１図はそれぞれ従
来のサンプル・アンド・ホールド回路について説明する
だめの図である。 ｖｒＮ・・・入力信号、１５・・・第１のスイツチドキ
ャパシタ、１６・・・インピーダンス変換器、Ｓ。 ・・・スイッチ、１７・・・増幅器、ＣＨ・・・ホール
ド用キャパシタ、１８・・・第２のスイツチドキャパシ
タ、Ｖ ＯＵＴ・・・出力イａ号。。 ｔ、ｔ３ｔ４ 第４図 第５図 第６図 第７図 第１０図 第１１図 １３訂庁艮官 学費 道孔 殿 １、事件の表示 特願昭６０−、２１６６８９さ ２、発明の名称 Ｉナンブル・アンド・ホールド回路 ３．７山正を夛る者 ｊＪ７件との関係 特許出願人 （３０７）株式会社 東芝 （ほか１名）４、代理人 東京都港１メ虎ノ門１丁目２６番５舅第１７八ヒル６、
？＋ｌｉ ＋Ｊ二のｙ４象 明細書全文 ７、補１Ｆの内容 願出に晶初に添附した明細書の１出・ 別紙のとおり（内容に変更なｕ′）′ ′−＜ｒ
・ホールド回路の概略構成を示すブロック図、第２図は
従来およびこの発明のサンプル・アンド・ホールド回路
を比較して説明するだめの図、第３図は上記第１図の回
路の具体的な構成例を示す図、第４図および第５因はそ
れぞれ上記第３図の回路の動作を説明するだめのタイミ
ングチャート、第６図および第７図はそれぞれインピー
ダンス変換器の他の構成＝＋を示す図、第８図および第
９図は−それぞれこの発明の他の実施例について説明す
るだめの回路図、第１０図および第１１図はそれぞれ従
来のサンプル・アンド・ホールド回路について説明する
だめの図である。 ｖｒＮ・・・入力信号、１５・・・第１のスイツチドキ
ャパシタ、１６・・・インピーダンス変換器、Ｓ。 ・・・スイッチ、１７・・・増幅器、ＣＨ・・・ホール
ド用キャパシタ、１８・・・第２のスイツチドキャパシ
タ、Ｖ ＯＵＴ・・・出力イａ号。。 ｔ、ｔ３ｔ４ 第４図 第５図 第６図 第７図 第１０図 第１１図 １３訂庁艮官 学費 道孔 殿 １、事件の表示 特願昭６０−、２１６６８９さ ２、発明の名称 Ｉナンブル・アンド・ホールド回路 ３．７山正を夛る者 ｊＪ７件との関係 特許出願人 （３０７）株式会社 東芝 （ほか１名）４、代理人 東京都港１メ虎ノ門１丁目２６番５舅第１７八ヒル６、
？＋ｌｉ ＋Ｊ二のｙ４象 明細書全文 ７、補１Ｆの内容 願出に晶初に添附した明細書の１出・ 別紙のとおり（内容に変更なｕ′）′ ′−＜ｒ
Claims (5)
- （１）入力信号が供給される第１のスイツチドキャパシ
タと、この第１のスイツチドキヤパシタの出力が供給さ
れるインピーダンス変換器と、このインピーダンス変換
器の出力がスイッチを介して供給される増幅器と、この
増幅器の出力をその入力端に帰還するホールド用キャパ
シタと、上記増幅器の出力を上記第１のスイツチドキヤ
パシタとインピーダンス変換器との接続点に帰還する第
２のスイツチドキヤパシタとを具備し、上記スイッチは
サンプル時にオン、ホールド時にオフするようにして成
り、上記増幅器の出力端から出力信号を得ることを特徴
とするサンプル・アンド・ホールド回路。 - （２）前記第１、第２のスイツチドキヤパシタはそれぞ
れ、前記スイッチがオン状態の時各々の入出力端子間に
キャパシタが接続され、前記スイッチがオフ状態の時上
記キャパシタに蓄積された電荷が放電されるようにして
成ることを特徴とする特許請求の範囲第１項記載のサン
プル・アンド・ホールド回路。 - （３）前記増幅器は、オペアンプから成ることを特徴と
する特許請求の範囲第１項記載のサンプル・アンド・ホ
ールド回路。 - （４）前記インピーダンス変換器は、ボルテージ・フォ
ロワから成ることを特徴とする特許請求の範囲第１項記
載のサンプル・アンド・ホールド回路。 - （５）前記インピーダンス変換器は、ソース・フォロワ
から成ることを特徴とする特許請求の範囲第１項記載の
サンプル・アンド・ホールド回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60216689A JPS6276099A (ja) | 1985-09-30 | 1985-09-30 | サンプル・アンド・ホ−ルド回路 |
| EP19860113146 EP0217284A3 (en) | 1985-09-30 | 1986-09-24 | Sample-and-hold circuit |
| US06/912,500 US4728811A (en) | 1985-09-30 | 1986-09-29 | Sample-and-hold circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60216689A JPS6276099A (ja) | 1985-09-30 | 1985-09-30 | サンプル・アンド・ホ−ルド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6276099A true JPS6276099A (ja) | 1987-04-08 |
| JPH0434239B2 JPH0434239B2 (ja) | 1992-06-05 |
Family
ID=16692377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60216689A Granted JPS6276099A (ja) | 1985-09-30 | 1985-09-30 | サンプル・アンド・ホ−ルド回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4728811A (ja) |
| EP (1) | EP0217284A3 (ja) |
| JP (1) | JPS6276099A (ja) |
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-
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- 1985-09-30 JP JP60216689A patent/JPS6276099A/ja active Granted
-
1986
- 1986-09-24 EP EP19860113146 patent/EP0217284A3/en not_active Ceased
- 1986-09-29 US US06/912,500 patent/US4728811A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0434239B2 (ja) | 1992-06-05 |
| EP0217284A2 (en) | 1987-04-08 |
| US4728811A (en) | 1988-03-01 |
| EP0217284A3 (en) | 1988-06-29 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |