JPS6276099A - サンプル・アンド・ホ−ルド回路 - Google Patents

サンプル・アンド・ホ−ルド回路

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JPS6276099A
JPS6276099A JP60216689A JP21668985A JPS6276099A JP S6276099 A JPS6276099 A JP S6276099A JP 60216689 A JP60216689 A JP 60216689A JP 21668985 A JP21668985 A JP 21668985A JP S6276099 A JPS6276099 A JP S6276099A
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switch
sample
hold circuit
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哲也 飯田
Takayoshi Igarashi
五十嵐 孝芳
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    • G11INFORMATION STORAGE
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    • G11C27/02Sample-and-hold arrangements
    • G11C27/024Sample-and-hold arrangements using a capacitive memory element
    • G11C27/026Sample-and-hold arrangements using a capacitive memory element associated with an amplifier

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  • Analogue/Digital Conversion (AREA)
  • Amplifiers (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、例えば通信、オーディオ、ビデオなどの神
々の分野に用いられるD / A変換器の出力をサンプ
ル・アンド・ホールドするためのサンプル・アンド・ホ
ールド回路に関する。
〔発明の技術的背景とその問題点〕
従来、この種のサンプル・アンド・ホールド回路として
、IEEE  JOURNAL  0FSOLID−8
TATE  CIRCUIT8  VOL。
5c−B、腐6.DBC1983P717(Fig 、
 l ) 、 ” A Monolithic Hig
h −8peed Sample −and −Ho1
d Ampl 1fierfor  Digital 
  Audio  ”  RUDY   J  、  
 VANDEP LAS 5CHE  e t a l
  に第10111C示すような回路が提案されている
。第10図におけるオペアンプ11の非反転入力’AH
1!(+)には、抵抗R1およびスイッチSノを介して
人力信号V I Nが供給される。このオペアンプ1ノ
の出力(憶その反転入力路:(−)に帰ぶされるととも
に、スイツブーS、を介してオペアンプ12の反転入力
端(−)に供給される。上記オペアンプ12の非反転入
力端(+)は接地されており、その出力がホールド用キ
ャパシタCHを介して反転入力端(−)に帰プ属される
。また、上記オペアンプ12の出力は、抵抗R2を介し
て上記抵抗R1とスイッチS、との接続点に供給される
。上記抵抗R2とスイッチSI との接続点と接地点間
には、スイッチS、が設けられ、上記スイッチ81〜S
、を選択的にオン/オフ制御することにより、入力俳号
VINのサンプル・アンド・ホールド出力を上記オペア
ンプノ2の出力端から出カイβ号VoυTとして得るよ
うになっている。
上記のような構成において、スイッチS1  +S、を
オンすると、イマジナリ・ショートによシ各ノードN1
〜N、の電位■、〜V、は、r■+ =V2 =vs 
=接地レヘル」とな9、この結果出力信号V 0IJT
は、r VOUT = −VIN jとなる。すなわち
、オペアンプI2の出力端には入力信号の反転イシ号が
現われる。次に、スイッチS1 、S、がオフすると、
ホールド用キャパシタCHによりオペアンプ12の出力
は市の出力状態が維持される。この時、スイッチS2は
オンしており、ノードN、の゛1位■1を安定化してい
る。
次に1上記第10図のサンプル・アンド・ホールド回路
を用いて、D/A変換器の出力をサンプル・アンド・ホ
ールドする場合について考える。第11図に示すようC
て、D/A変換器13の出力インピーダンスをZ、スイ
ッチS4がオフしてD/A変換器13の出力端がオープ
ン状1店の時の出力をVDAC,サンプル・アンド・ホ
ールド回路I40入力抵抗をRとすれば、スイッチSが
オンしてD/A変換器13の出力端がサンプル・アンド
・ホールド回路14の入力端に接続された時、サンプル
・アンド・ホールド回路14の入力俳号VINは、 Vrs = R/ (Z+R) ・VDACとなる。す
なわち、1)/A変換器13の出力インピーダンスZが
大きくなればなるほど人力信号VINが減衰する。従っ
て、「Z<り1り」という条件が必要であり、このため
にはD /’ A i停器1.2の出力インピーダンス
Zを下げるか、あるいはサンプル・アンド・ホールド回
路14の入力抵抗Rを大きくしなければならない。
しかし、D/A変換器13がキャパシタ・アレイを用い
た電荷再分布型の場合には、出力インピーダンスZを下
げることは不可能である。
一方、サンプル・アンド・ホールド回路14の入力抵抗
Rを大きくすることは、パターン面積の増大を招き、高
集積化が困殆となりコストも上昇する。
〔発明の目的〕
この発明は上記のような事情に疏みてなされたもので、
その目的とするところは、計出力インピーダンスのD 
/ A g換器の出力であってもパターン面積を増大さ
せることなく入力信号の減衰を防止できるサンプル・ア
ンド・ホールド回路を提供することである。
〔発明の概要〕
すなわち、この発明においては、上記の目的を達成する
ために、サンプル・アンド・ホールド回路の電圧利得を
スイッチド・キャパシタを用いてM>iし、サンプリン
グ時の出力電圧をキャパシタを用いてホールドするよう
にしている。
〔発明の実施例〕
以下、この発明の一実施例について図面を参照して説明
する。第1図はその基本構成を示すブロック図で、入力
信号VINが供給されるスイツチドキャパシタI5の出
力は、インピーダンス変換器16によってインピーダン
ス変換され、スイッチS5を介して増幅器17の入力端
に供給される。この増幅器17の出力は、ホールド用キ
ャパシタCHを介してその入力端に帰還されるとともに
、第2のスイツチドキャパシタ18を介して上記インピ
ーダンス変換器16の入力端に供給されるようにして成
る。
上記のような構成において、電圧利得 (VOUT / VIN )は、2つのスイツチドキャ
パシタ15.18によって決定される。そして、スイッ
チS、がオンの時サンプルモードとなり、もし上記電圧
利得が−1に設定されていれは出力信号■oUTは入力
信号VIHの反転信号となる。
一方、スイッチS、がオフの時はホールドモードとなり
、キャパシタCHにより出カイJ号VOUTのレベルが
保持される。
このような構成では、l″I′lj記第10図の回路で
は第2図(alに示1ように入力抵抗を考慮する必要が
あったのに対し、第2図(blに示すように基本的には
入力抵抗が無限大であり、入力容量のみ考慮すれは良い
。従って、゛Ed荷再荷重分布型D/A変換器うに高出
力インピーダンスのD / A変換器の出力であっても
、パターン面稍を増大させることなく入力イX号の識衰
を防止できる。このだめ、扱いが容易であり、使用範囲
を大幅に拡大できる。
第3図は、上記第1図の回路の具体的な構成例を示して
いる。第3図に工・いてs F1’前記第1図あるいは
第10図と同−侮成部には同じ符号を付している。入力
信号SINは、スイッチ5l11キヤパシタC2および
スイッチ812を介してオペアンプ1〕の非反転入力端
(+)にC(給される。
上記スイッチSttとキャパシタC1との後続点と接地
点間には、スイッチS21が、上記キャパシタC1とス
イッチ812との接続点と接地点間には、スイッチS2
□がそれぞれ接続される。上記オペアンプ1)の出力端
にはその反転入力端(−)が接続されるとともに、スイ
ンf 8 sを介してオペアンプ12の反転入力端(−
)が接続される。このオペアンプ12の非反転入力端(
+)には接地点が接続され、その出力端にはキャパシタ
CHを介して反牢I;入力瑞(−)が接続される。
また、上記オペアンプ12の出力端には、スイッチSI
4、キャパシタC22よびスイッチS13をそれぞれ介
して1オペアンプ11のJl二反軽入力端(+)が接続
される。そして、上記スイッチS1.とキャパシタC1
との接続点と接地点間にはスイッチS24が、キャパシ
タC2とスイッチS、、との接続点と接地4点間にはス
インfS23が接続されて成る。
上記のような構成において、スインfS1.。
S12 r 821 + ”’2□およびキャパシタC
Iは、第1のスイツチドキャパシタ15kM成しており
、スイッチSL3 r 814 + 823 t ”’
24およびキャパシタC2は、第2のスイツチドキャパ
シタ18を構成している。そして、上記スイッチS、1
〜814は第4図に示すクロックφ、で、上記スイッチ
S、、〜S 24はクロックφ2で、上記スイッチS、
はクロックφ、でそれぞれ制御され、各りaツ’yφ、
〜φ、が″1″レベルの時各スイッチがオンするように
なっている。
、上記のような構成において、時刻1.以ni7の期間
T1ではスイッチ821〜S24がオン(スイッチS1
.〜814およびS、はオフ)しており、キャパシタC
,,C,に蓄f、1された′?程づ・丁は力父電される
。次の時刻t、にスイッチ811〜S14がオンしくこ
の時スイッチS 21”S24 + s、はオフ)、f
+3刻t、にスイッチS3がオンすると、イマジナリ・
ショートにより各ノードN、〜N、の電位■、〜v、は
、r■+ =■2−■s−接地レベル」となり、キャパ
シタC1には[Q二C1・VINJなる電荷が蓄拍され
る。同様にキャパシタC2にも同一量の電f々が蓄粕さ
れるため、 Q”” C+ ・VIN =−C、(−VOUT )と
なり、電圧利得V OUT / V xlqは、VOU
T/VIN=−C,/C。
となる。次の時刻t4にスイッチS、がオフすると、キ
ャパシタCHにより出力(F号V OUTのレベルが保
持される。上記入力信号VIN、グロックφ3および出
力信号V OUTのlJ!、i係を第5図に示す。
なお、前記第3図の回路においては、インピーダンス変
換器としてボルテージ・フォロワを用いだが、第6図お
よび第7図に示すようなソース・フォロワを用いても良
い、第16図におい−Cは、−源VDDと接地点間にN
チャネル型Nt U S )ランジヌタQ、、Q2全I
P−列接続し、:vlO8)ランジスタQlのゲートに
スイノチドギャバソタ15の出力td位V1全供鵡して
導通市11  ・「るとともに、MOSトランジスタQ
、2 のゲートVL、−所定のバイアスVBを印加する
。そして、上記MO8)ランジスタQ1とC2との接続
点からインピーダンス変換されだ■2なる電位を得る。
一方、第7図においては、電源VDDと接地点間にPチ
ャネル型MO8)ランジスタQ3 。
C4を直列接続し、MOS)ランジスタQ、のゲートに
所定のバイアスVBを印加するとともに、MOSトラン
ジスタC4のゲートにスイツチドキャパシタ15の出力
電位■、を供給して導通制御する。そして、上記MO8
)ランジスタQ、とC4との接続点からインピーダンス
変換された■2なる電位を得る。
第8図は、この発明の仲の実施例を示すもので、前記第
3図においてはスインf 521− S 24の一端を
接地していたのに対し、スイッチ821゜823の一端
を接地し、スイッチS、、 、 S2..7) 一端に
は所定の電圧VR−を印加するようにしている。第8図
において、前記第3図と同−構成部には同じ符号を寸し
てその詳細な説明は省略する。このような構成では、キ
ャパシタCI 。
C2は完全には放電されず、出力信号V OUTにはV
Rなるバイアスが加わった信号が得られる。
第9図は、さらにこの発明の仲の実施例を示すもので、
スイツチドキャパシタ15を負性抵抗として用いている
。すなわち、クロックφ。
が”工”レベルの1痔にスイッチS。+81□がオンし
て、キャパシタC7の一端が接地された状態で入力信号
Vllにより充電され、クロックφ2が″1″レベルの
時(φ1はl Ol”レベル)スイッチSl!I + 
S22がオンとして充電された電荷をノードN、に供給
する。これによって、スイノテドキャパシタ15は負性
抵抗として働く。
従って、出力信号V OUTは人カイに号VINと同相
となる。
〔発明の効果〕
以上説明したようにこの発明によれば、1)出力インピ
ーダンスのD / A変換器であってもパターン面楯を
増大させることなく入力信号のへ衰を防止できるサンプ
ル・アンド・ホールド回路が碍られる。
【図面の簡単な説明】
第1図はこの発明の一実施例に係わるサンプル・アンド
・ホールド回路の概略構成を示すブロック図、第2図は
従来およびこの発明のサンプル・アンド・ホールド回路
を比較して説明するだめの図、第3図は上記第1図の回
路の具体的な構成例を示す図、第4図および第5因はそ
れぞれ上記第3図の回路の動作を説明するだめのタイミ
ングチャート、第6図および第7図はそれぞれインピー
ダンス変換器の他の構成=+を示す図、第8図および第
9図は−それぞれこの発明の他の実施例について説明す
るだめの回路図、第10図および第11図はそれぞれ従
来のサンプル・アンド・ホールド回路について説明する
だめの図である。 vrN・・・入力信号、15・・・第1のスイツチドキ
ャパシタ、16・・・インピーダンス変換器、S。 ・・・スイッチ、17・・・増幅器、CH・・・ホール
ド用キャパシタ、18・・・第2のスイツチドキャパシ
タ、V OUT・・・出力イa号。。 t、t3t4  第4図 第5図 第6図   第7図 第10図 第11図 13訂庁艮官  学費 道孔 殿 1、事件の表示 特願昭60−、216689さ 2、発明の名称 Iナンブル・アンド・ホールド回路 3.7山正を夛る者 jJ7件との関係 特許出願人 (307)株式会社 東芝 (ほか1名)4、代理人 東京都港1メ虎ノ門1丁目26番5舅第17八ヒル6、
?+li +J二のy4象 明細書全文 7、補1Fの内容 願出に晶初に添附した明細書の1出・ 別紙のとおり(内容に変更なu′)′ ′−<r

Claims (5)

    【特許請求の範囲】
  1. (1)入力信号が供給される第1のスイツチドキャパシ
    タと、この第1のスイツチドキヤパシタの出力が供給さ
    れるインピーダンス変換器と、このインピーダンス変換
    器の出力がスイッチを介して供給される増幅器と、この
    増幅器の出力をその入力端に帰還するホールド用キャパ
    シタと、上記増幅器の出力を上記第1のスイツチドキヤ
    パシタとインピーダンス変換器との接続点に帰還する第
    2のスイツチドキヤパシタとを具備し、上記スイッチは
    サンプル時にオン、ホールド時にオフするようにして成
    り、上記増幅器の出力端から出力信号を得ることを特徴
    とするサンプル・アンド・ホールド回路。
  2. (2)前記第1、第2のスイツチドキヤパシタはそれぞ
    れ、前記スイッチがオン状態の時各々の入出力端子間に
    キャパシタが接続され、前記スイッチがオフ状態の時上
    記キャパシタに蓄積された電荷が放電されるようにして
    成ることを特徴とする特許請求の範囲第1項記載のサン
    プル・アンド・ホールド回路。
  3. (3)前記増幅器は、オペアンプから成ることを特徴と
    する特許請求の範囲第1項記載のサンプル・アンド・ホ
    ールド回路。
  4. (4)前記インピーダンス変換器は、ボルテージ・フォ
    ロワから成ることを特徴とする特許請求の範囲第1項記
    載のサンプル・アンド・ホールド回路。
  5. (5)前記インピーダンス変換器は、ソース・フォロワ
    から成ることを特徴とする特許請求の範囲第1項記載の
    サンプル・アンド・ホールド回路。
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