JPH0518821A - 積分回路 - Google Patents
積分回路Info
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- JPH0518821A JPH0518821A JP3169776A JP16977691A JPH0518821A JP H0518821 A JPH0518821 A JP H0518821A JP 3169776 A JP3169776 A JP 3169776A JP 16977691 A JP16977691 A JP 16977691A JP H0518821 A JPH0518821 A JP H0518821A
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Abstract
(57)【要約】
【目的】制御用デジタル信号による雑音の混入及び半導
体スイッチ素子ＯＦＦ時の漏れ電流を低減すること。 【構成】制御用デジタル信号が雑音にならないように相
補型半導体スイッチ素子を用い、これら直列接続された
第１及び第２相補型半導体スイッチ素子１，２が非導通
状態にあるとき、第３相補型半導体スイッチ素子３が導
通して、積分用コンデンサ９の一端と上記直列回路との
接続点に於ける電圧Ｖr と同じ電圧を、上記第１及び第
２相補型半導体スイッチ素子１，２の接続点に印加し、
上記第１相補型半導体スイッチ素子１をゼロバイアスし
て漏れ電流を防止する。
体スイッチ素子ＯＦＦ時の漏れ電流を低減すること。 【構成】制御用デジタル信号が雑音にならないように相
補型半導体スイッチ素子を用い、これら直列接続された
第１及び第２相補型半導体スイッチ素子１，２が非導通
状態にあるとき、第３相補型半導体スイッチ素子３が導
通して、積分用コンデンサ９の一端と上記直列回路との
接続点に於ける電圧Ｖr と同じ電圧を、上記第１及び第
２相補型半導体スイッチ素子１，２の接続点に印加し、
上記第１相補型半導体スイッチ素子１をゼロバイアスし
て漏れ電流を防止する。
Description
【０００１】
【産業上の利用分野】本発明は、例えば、カメラの露光
時間を決定するための光電流積分回路のような積分回路
に係り、特に、そのような積分回路のスイッチ方法に関
する。
時間を決定するための光電流積分回路のような積分回路
に係り、特に、そのような積分回路のスイッチ方法に関
する。
【０００２】
【従来の技術】従来より、カメラの露光時間を決定する
ための光電流積分回路に於いて、積分キャパシタの測光
回路との接続や短絡等のスイッチングを行なうための制
御方式として、以下のような４つの方式が知られてい
る。
ための光電流積分回路に於いて、積分キャパシタの測光
回路との接続や短絡等のスイッチングを行なうための制
御方式として、以下のような４つの方式が知られてい
る。
【０００３】（１）機械式スイッチによる制御 機械式スイッチを用いて積分キャパシタの短絡を行なう
方式。タイミングはメカニカルな連動による。
方式。タイミングはメカニカルな連動による。
【０００４】（２）一個の単一極性の半導体スイッチン
グ素子による制御 上記（１）の方式に於ける機械式スイッチを単一極性の
半導体スイッチング素子で置き換えた方式。タイミング
はデジタル制御信号で制御する。
グ素子による制御 上記（１）の方式に於ける機械式スイッチを単一極性の
半導体スイッチング素子で置き換えた方式。タイミング
はデジタル制御信号で制御する。
【０００５】（３）単一極性の半導体スイッチ素子を２
個直列使用し、制御する両素子の接続点にインピーダン
ス素子により適当なバイアス電位を与える この方式は、特開昭６０−２４７６２９号公報に開示さ
れており、積分動作中にＯＦＦしている半導体スイッチ
をゼロバイアスに設定することにより、リーク電流を防
止している。
個直列使用し、制御する両素子の接続点にインピーダン
ス素子により適当なバイアス電位を与える この方式は、特開昭６０−２４７６２９号公報に開示さ
れており、積分動作中にＯＦＦしている半導体スイッチ
をゼロバイアスに設定することにより、リーク電流を防
止している。
【０００６】（４）一個の相補型半導体スイッチ素子に
よる制御 特開昭６０−１８６７１８号公報に開示されているもの
で、上記（２）の方式に於ける単一極性半導体スイッチ
素子を相補型半導体スイッチ素子に置き換えた方式。Ｏ
Ｎ抵抗が低下する。
よる制御 特開昭６０−１８６７１８号公報に開示されているもの
で、上記（２）の方式に於ける単一極性半導体スイッチ
素子を相補型半導体スイッチ素子に置き換えた方式。Ｏ
Ｎ抵抗が低下する。
【０００７】
【発明が解決しようとする課題】上記のような４つの制
御方式には、それぞれ以下のような問題点がある。即
ち、（１）の機械式スイッチによる制御方式にあって
は、スイッチのチャタリングが発生し易いため、積分開
始タイミングが不安定となる。
御方式には、それぞれ以下のような問題点がある。即
ち、（１）の機械式スイッチによる制御方式にあって
は、スイッチのチャタリングが発生し易いため、積分開
始タイミングが不安定となる。
【０００８】（２）の単一極性の半導体スイッチ素子に
よる制御方式は、制御用デジタル信号が雑音として積分
信号に混入する。また、半導体スイッチ素子のＯＦＦ時
の漏れ電流があり、積分動作の誤差となる。
よる制御方式は、制御用デジタル信号が雑音として積分
信号に混入する。また、半導体スイッチ素子のＯＦＦ時
の漏れ電流があり、積分動作の誤差となる。
【０００９】（３）の単一極性の半導体スイッチ素子を
２個直列使用し、制御する両素子の接続点にインピーダ
ンス素子により適当なバイアス電位を与える方式も、制
御用デジタル信号が雑音として積分信号に混入してしま
う。 （４）の相補型半導体スイッチ素子による制御方式は、
半導体スイッチ素子のＯＦＦ時の漏れ電流が積分動作の
誤差となる。
２個直列使用し、制御する両素子の接続点にインピーダ
ンス素子により適当なバイアス電位を与える方式も、制
御用デジタル信号が雑音として積分信号に混入してしま
う。 （４）の相補型半導体スイッチ素子による制御方式は、
半導体スイッチ素子のＯＦＦ時の漏れ電流が積分動作の
誤差となる。
【００１０】本発明は、上記の点に鑑みてなされたもの
で、半導体スイッチ素子を用いた積分回路の制御に於い
て、制御用デジタル信号による雑音の混入、及び半導体
スイッチ素子ＯＦＦ時の漏れ電流を低減することを目的
とする。
で、半導体スイッチ素子を用いた積分回路の制御に於い
て、制御用デジタル信号による雑音の混入、及び半導体
スイッチ素子ＯＦＦ時の漏れ電流を低減することを目的
とする。
【００１１】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明による積分回路は、第１及び第２の相補型
半導体スイッチング素子の直列回路と、この直列回路の
少なくとも一端に接続された積分用コンデンサと、上記
直列回路の第１及び第２の相補型半導体スイッチング素
子が非導通状態にあるとき、上記積分用コンデンサの一
端と上記直列回路との接続点に於ける電圧と同じ電圧
を、上記第１及び第２の相補型半導体スイッチング素子
の接続点にスイッチング素子を介して印加し、上記第１
及び第２の相補型半導体スイッチング素子の少なくとも
一方のスイッチング素子をゼロバイアスする電圧印加手
段とを具備したことを特徴としている。
めに、本発明による積分回路は、第１及び第２の相補型
半導体スイッチング素子の直列回路と、この直列回路の
少なくとも一端に接続された積分用コンデンサと、上記
直列回路の第１及び第２の相補型半導体スイッチング素
子が非導通状態にあるとき、上記積分用コンデンサの一
端と上記直列回路との接続点に於ける電圧と同じ電圧
を、上記第１及び第２の相補型半導体スイッチング素子
の接続点にスイッチング素子を介して印加し、上記第１
及び第２の相補型半導体スイッチング素子の少なくとも
一方のスイッチング素子をゼロバイアスする電圧印加手
段とを具備したことを特徴としている。
【００１２】
【作用】即ち、本発明の積分回路は、積分用コンデンサ
の測光回路への接続並びに短絡を行なうためのスイッチ
ング素子として、相補型半導体スイッチング素子を用い
ることにより、制御用デジタル信号が雑音として積分信
号に混入することを防止し、且つ、電圧印加手段によっ
て、直列に接続した第１及び第２の相補型スイッチング
素子の接続点にバイアス電位を与えることで、ＯＦＦ状
態のスイッチング素子をゼロバイアスして、漏れ電流を
防止するようにしている。
の測光回路への接続並びに短絡を行なうためのスイッチ
ング素子として、相補型半導体スイッチング素子を用い
ることにより、制御用デジタル信号が雑音として積分信
号に混入することを防止し、且つ、電圧印加手段によっ
て、直列に接続した第１及び第２の相補型スイッチング
素子の接続点にバイアス電位を与えることで、ＯＦＦ状
態のスイッチング素子をゼロバイアスして、漏れ電流を
防止するようにしている。
【００１３】
【実施例】本発明の積分回路の実施例を説明する前に、
本発明の理解を助けるために、先ず本発明で利用される
スイッチング方式の概念を説明する。
本発明の理解を助けるために、先ず本発明で利用される
スイッチング方式の概念を説明する。
【００１４】図２は、そのスイッチング方式を実現する
構成を示す図である。同図中で相補型半導体スイッチ素
子１，２，３はそれぞれの制御端子ＣＮＴに“Ｈ”なる
デジタル信号を与えることにより端子間（Ａ〜Ｃ間、Ｃ
〜Ｂ間、又はＣ〜Ｄ間）がＯＮ状態となるスイッチ素子
である。また論理素子（ＩＮＶ）４，５は入力されたデ
ジタル信号に対し、その逆極性のデジタル信号を出力す
る二端子素子である。
構成を示す図である。同図中で相補型半導体スイッチ素
子１，２，３はそれぞれの制御端子ＣＮＴに“Ｈ”なる
デジタル信号を与えることにより端子間（Ａ〜Ｃ間、Ｃ
〜Ｂ間、又はＣ〜Ｄ間）がＯＮ状態となるスイッチ素子
である。また論理素子（ＩＮＶ）４，５は入力されたデ
ジタル信号に対し、その逆極性のデジタル信号を出力す
る二端子素子である。
【００１５】上記相補型半導体スイッチ素子１，２，３
は、例えば図３に示すように、ＰチャネルＭＯＳトラン
ジスタ６，ＮチャネルＭＯＳトランジスタ７，及びイン
バータ８により構成されることができる。もちろん、こ
れら相補型半導体スイッチ素子１，２，３は、このよう
なＭＯＳトランジスタ以外にも、バイポーラトランジス
タを用いて構成することもできる。次に、図２の接続状
態に於ける動作を説明する。
は、例えば図３に示すように、ＰチャネルＭＯＳトラン
ジスタ６，ＮチャネルＭＯＳトランジスタ７，及びイン
バータ８により構成されることができる。もちろん、こ
れら相補型半導体スイッチ素子１，２，３は、このよう
なＭＯＳトランジスタ以外にも、バイポーラトランジス
タを用いて構成することもできる。次に、図２の接続状
態に於ける動作を説明する。
【００１６】デジタル制御信号入力端子Ｘに“Ｈ”なる
デジタル信号を与えると、ノードＹは“Ｌ”、ノードＺ
は“Ｈ”となるため、第１及び第２相補型半導体スイッ
チ素子（ＳＷ１，ＳＷ２）１，２は共にＯＮ状態とな
り、端子Ａ〜Ｂ間が導通状態となる。このとき、第３相
補型半導体スイッチ素子（ＳＷ３）３はＯＦＦ状態であ
るため、端子Ａ又はＢの電位とバイアス電位Ｄとは干渉
することがない。
デジタル信号を与えると、ノードＹは“Ｌ”、ノードＺ
は“Ｈ”となるため、第１及び第２相補型半導体スイッ
チ素子（ＳＷ１，ＳＷ２）１，２は共にＯＮ状態とな
り、端子Ａ〜Ｂ間が導通状態となる。このとき、第３相
補型半導体スイッチ素子（ＳＷ３）３はＯＦＦ状態であ
るため、端子Ａ又はＢの電位とバイアス電位Ｄとは干渉
することがない。
【００１７】また、入力端子Ｘに“Ｌ”信号を与える
と、ノードＹは“Ｈ”、ノードＺは“Ｌ”となるため、
第１及び第２相補型半導体スイッチ素子１，２は共にＯ
ＦＦ状態となり、端子Ａ〜Ｂ間が非導通状態となる。こ
のとき、第３相補型半導体スイッチ素子３はＯＮ状態で
あるため、端子Ａ〜Ｂ間の中点Ｃの電位は、外部から与
えるバイアス電位Ｄと等しくすることができる。このバ
イアス電圧により、第１又は第２相補型半導体スイッチ
素子１又は２がＯＦＦ状態のときに、ゼロバイアスに設
定できる。以下、図面を参照して、本発明の実施例を説
明する。
と、ノードＹは“Ｈ”、ノードＺは“Ｌ”となるため、
第１及び第２相補型半導体スイッチ素子１，２は共にＯ
ＦＦ状態となり、端子Ａ〜Ｂ間が非導通状態となる。こ
のとき、第３相補型半導体スイッチ素子３はＯＮ状態で
あるため、端子Ａ〜Ｂ間の中点Ｃの電位は、外部から与
えるバイアス電位Ｄと等しくすることができる。このバ
イアス電圧により、第１又は第２相補型半導体スイッチ
素子１又は２がＯＦＦ状態のときに、ゼロバイアスに設
定できる。以下、図面を参照して、本発明の実施例を説
明する。
【００１８】図１は、本発明の第１の実施例の構成を示
す図である。同図に於いて、図２と同様のものには、同
一の参照番号を付し、その説明は省略するものとする。
第１及び第２相補型半導体スイッチ素子（ＳＷ１，ＳＷ
２）１，２の直列回路は、積分キャパシタ（Ｃint ）９
に並列に接続されている。この積分キャパシタ９の上記
第１相補型半導体スイッチ素子１に接続された一端は、
さらに、光電変換用のフォトダイオード（ＰＤ）１０の
カソードに接続されると共に、積分動作用の演算増幅器
１１の反転入力端子（−）に接続されている。また、積
分キャパシタ９の他方の端子は、上記演算増幅器１１の
出力端子に接続されている。そして、上記フォトダイオ
ード１０のアノード及び演算増幅器１１の非反転入力端
子（＋）は、適当な直流固定電圧源Ｖr に接続されてい
る。なお、参照符号Ｘは制御用デジタル信号入力端子を
表わし、ＶOUTは積分信号出力端子を示す。
す図である。同図に於いて、図２と同様のものには、同
一の参照番号を付し、その説明は省略するものとする。
第１及び第２相補型半導体スイッチ素子（ＳＷ１，ＳＷ
２）１，２の直列回路は、積分キャパシタ（Ｃint ）９
に並列に接続されている。この積分キャパシタ９の上記
第１相補型半導体スイッチ素子１に接続された一端は、
さらに、光電変換用のフォトダイオード（ＰＤ）１０の
カソードに接続されると共に、積分動作用の演算増幅器
１１の反転入力端子（−）に接続されている。また、積
分キャパシタ９の他方の端子は、上記演算増幅器１１の
出力端子に接続されている。そして、上記フォトダイオ
ード１０のアノード及び演算増幅器１１の非反転入力端
子（＋）は、適当な直流固定電圧源Ｖr に接続されてい
る。なお、参照符号Ｘは制御用デジタル信号入力端子を
表わし、ＶOUTは積分信号出力端子を示す。
【００１９】このような構成の積分回路に於いては、先
ず、積分動作の待機状態では、端子Ｘに“Ｈ”なるデジ
タル信号を与えることにより第３相補型半導体スイッチ
素子３をＯＦＦ、第１及び第２相補型半導体スイッチ素
子１，２をＯＮ状態とする。このとき、積分キャパシタ
９は、蓄積電荷がゼロとなっており、積分信号出力Ｖ
OUT の電位は直流固定電圧Ｖr に等しくなる。即ち、積
分キャパシタ９の両端の電位が固定電圧Ｖr となること
から、両端の電位差がゼロとなり（以下、ゼロバイアス
状態と称する）、この積分キャパシタ９にはフォトダイ
オード１０で発生した光電流は流れず、よってこの光電
流で電荷が蓄積されることはない。この場合、光電流
は、演算増幅器１１よりスイッチ素子２及び１を介して
フォトダイオード１０から固定電圧源Ｖrへと流れる。
ず、積分動作の待機状態では、端子Ｘに“Ｈ”なるデジ
タル信号を与えることにより第３相補型半導体スイッチ
素子３をＯＦＦ、第１及び第２相補型半導体スイッチ素
子１，２をＯＮ状態とする。このとき、積分キャパシタ
９は、蓄積電荷がゼロとなっており、積分信号出力Ｖ
OUT の電位は直流固定電圧Ｖr に等しくなる。即ち、積
分キャパシタ９の両端の電位が固定電圧Ｖr となること
から、両端の電位差がゼロとなり（以下、ゼロバイアス
状態と称する）、この積分キャパシタ９にはフォトダイ
オード１０で発生した光電流は流れず、よってこの光電
流で電荷が蓄積されることはない。この場合、光電流
は、演算増幅器１１よりスイッチ素子２及び１を介して
フォトダイオード１０から固定電圧源Ｖrへと流れる。
【００２０】積分動作を開始させるときは、端子Ｘに与
える信号を“Ｈ”→“Ｌ”に切換える。端子Ｘが“Ｌ”
状態にあるときは、第３相補型半導体スイッチ素子３が
ＯＮ、第１及び第２相補型半導体スイッチ素子１及び２
がＯＦＦ状態であり、フォトダイオード１０で発生した
光電流で積分キャパシタ９に電荷の蓄積が起こるため、
積分信号出力端子ＶOUT には、いわゆる積分信号が得ら
れる。即ち、第１及び第２相補型半導体スイッチ素子
１，２による積分キャパシタ９の短絡が解除されるた
め、光電流が、演算増幅器１１より積分キャパシタ９を
介してフォトダイオード１０から固定電圧源Ｖr へと流
れ、積分キャパシタ９により光電流が積分される。
える信号を“Ｈ”→“Ｌ”に切換える。端子Ｘが“Ｌ”
状態にあるときは、第３相補型半導体スイッチ素子３が
ＯＮ、第１及び第２相補型半導体スイッチ素子１及び２
がＯＦＦ状態であり、フォトダイオード１０で発生した
光電流で積分キャパシタ９に電荷の蓄積が起こるため、
積分信号出力端子ＶOUT には、いわゆる積分信号が得ら
れる。即ち、第１及び第２相補型半導体スイッチ素子
１，２による積分キャパシタ９の短絡が解除されるた
め、光電流が、演算増幅器１１より積分キャパシタ９を
介してフォトダイオード１０から固定電圧源Ｖr へと流
れ、積分キャパシタ９により光電流が積分される。
【００２１】こうして得られる積分信号は、固定電圧Ｖ
r から徐々に高くなっていく。従って、この積分信号
は、例えば積分信号出力端子ＶOUT に、所定電圧との比
較を行なうコンパレータを接続しておき、シャッタの開
きと同時に端子Ｘを“Ｌ”状態とすることにより光電流
を積分し、結果の積分信号が上記所定電圧を越えたとき
にシャッタを閉じるようにするという、カメラのシャッ
タの開閉制御、つまり露光回路に適用することができ
る。
r から徐々に高くなっていく。従って、この積分信号
は、例えば積分信号出力端子ＶOUT に、所定電圧との比
較を行なうコンパレータを接続しておき、シャッタの開
きと同時に端子Ｘを“Ｌ”状態とすることにより光電流
を積分し、結果の積分信号が上記所定電圧を越えたとき
にシャッタを閉じるようにするという、カメラのシャッ
タの開閉制御、つまり露光回路に適用することができ
る。
【００２２】ところで、積分動作中は第３相補型半導体
スイッチ素子３がＯＮしていること、及び演算増幅器１
１の反転入力端子の電位がＶr となることから、ＯＦＦ
している第１相補型半導体スイッチ素子１の両端の電圧
が共にＶr となり、電位差がほぼゼロとなっている（ゼ
ロバイアス状態）。
スイッチ素子３がＯＮしていること、及び演算増幅器１
１の反転入力端子の電位がＶr となることから、ＯＦＦ
している第１相補型半導体スイッチ素子１の両端の電圧
が共にＶr となり、電位差がほぼゼロとなっている（ゼ
ロバイアス状態）。
【００２３】このように、ＯＦＦ状態の第１相補型半導
体スイッチ素子１をゼロバイアスに保つことの意味は次
のとおりである。即ち、一般に、半導体スイッチがＯＦ
Ｆであっても極くわずかの漏れ電流が認められ、これは
ゼロバイアスにすることで回避可能である。つまり、本
構成により、光電流以外の誤差要因となる漏れ電流をな
くしているものである。
体スイッチ素子１をゼロバイアスに保つことの意味は次
のとおりである。即ち、一般に、半導体スイッチがＯＦ
Ｆであっても極くわずかの漏れ電流が認められ、これは
ゼロバイアスにすることで回避可能である。つまり、本
構成により、光電流以外の誤差要因となる漏れ電流をな
くしているものである。
【００２４】さらに、積分開始時点の過渡状態について
考察を行なうと、次の問題点が明らかである。図１に於
いて問題となる第１相補型半導体スイッチ素子１の内部
等価回路を図４に示す。ここで、同図中のＡ端子が図１
に於けるスイッチ素子１のフォトダイオード側の端子に
対応しているものとする。
考察を行なうと、次の問題点が明らかである。図１に於
いて問題となる第１相補型半導体スイッチ素子１の内部
等価回路を図４に示す。ここで、同図中のＡ端子が図１
に於けるスイッチ素子１のフォトダイオード側の端子に
対応しているものとする。
【００２５】積分開始時点では、図４の制御端子ＣＮＴ
の信号が“Ｈ”から“Ｌ”に変化するため、第１半導体
スイッチ１ａの寄生容量（Ｃ1 ）１ｂの作用により、 ｉ1 ＝Ｃ1 ・ｄＶC ／ｄｔ なる電流がＡ点に発生する。但し、ｄＶC ／ｄｔは、Ｃ
点の電位変化の傾きを表わす。
の信号が“Ｈ”から“Ｌ”に変化するため、第１半導体
スイッチ１ａの寄生容量（Ｃ1 ）１ｂの作用により、 ｉ1 ＝Ｃ1 ・ｄＶC ／ｄｔ なる電流がＡ点に発生する。但し、ｄＶC ／ｄｔは、Ｃ
点の電位変化の傾きを表わす。
【００２６】また同時に、第２半導体スイッチ１ｃの寄
生容量（Ｃ2 ）１ｄの作用により、 ｉ2 ＝Ｃ2 ・ｄＶD ／ｄｔ なる電流がＡ点に発生する。但し、ｄＶD ／ｄｔは、Ｄ
点の電位変化の傾きを表わす。
生容量（Ｃ2 ）１ｄの作用により、 ｉ2 ＝Ｃ2 ・ｄＶD ／ｄｔ なる電流がＡ点に発生する。但し、ｄＶD ／ｄｔは、Ｄ
点の電位変化の傾きを表わす。
【００２７】点Ｃと点Ｄとは、論理反転素子１ｅの作用
により、逆極性の関係があるので、ｄＶC ／ｄｔとｄＶ
D ／ｄｔとは逆極性となる。絶対値はほぼ等しいと考え
て良い。
により、逆極性の関係があるので、ｄＶC ／ｄｔとｄＶ
D ／ｄｔとは逆極性となる。絶対値はほぼ等しいと考え
て良い。
【００２８】故に、Ｃ1 とＣ2 とがほぼ等しくなるよう
に、第１半導体スイッチ１ａ及び第２半導体スイッチ１
ｃの素子設計を行なえば、ｉ1 とｉ2 とが相殺され、Ａ
点から流出又は流入する過渡電流をゼロにすることがで
きる。これは、いわゆるアンチフェイズ効果と云われて
いる。
に、第１半導体スイッチ１ａ及び第２半導体スイッチ１
ｃの素子設計を行なえば、ｉ1 とｉ2 とが相殺され、Ａ
点から流出又は流入する過渡電流をゼロにすることがで
きる。これは、いわゆるアンチフェイズ効果と云われて
いる。
【００２９】次に、本発明の第２の実施例について説明
する。図５の（Ａ）は、その構成を示す図である。同図
に於いて、図１と同様のものには、同一の参照番号を付
してある。但し、演算増幅器１１は、第１演算増幅器１
１としている。また、同図に於いて、参照番号１２は、
第２演算増幅器である。
する。図５の（Ａ）は、その構成を示す図である。同図
に於いて、図１と同様のものには、同一の参照番号を付
してある。但し、演算増幅器１１は、第１演算増幅器１
１としている。また、同図に於いて、参照番号１２は、
第２演算増幅器である。
【００３０】同図に於いて、制御信号Ｘを“Ｈ”にする
と、第１及び第２相補型半導体スイッチ素子１及び２が
ＯＮし、第３相補型半導体スイッチ３がＯＦＦする。従
って、積分キャパシタ９の一端である積分信号出力端子
ＶOUT ，第２演算増幅器１２の出力端子，積分キャパシ
タ９の他端である第１演算増幅器１１の反転入力端子，
及びその非反転入力端子は共に固定電圧Ｖr となり、よ
って積分キャパシタ９が短絡されて、即ちゼロバイアス
されて、積分待機状態となる。
と、第１及び第２相補型半導体スイッチ素子１及び２が
ＯＮし、第３相補型半導体スイッチ３がＯＦＦする。従
って、積分キャパシタ９の一端である積分信号出力端子
ＶOUT ，第２演算増幅器１２の出力端子，積分キャパシ
タ９の他端である第１演算増幅器１１の反転入力端子，
及びその非反転入力端子は共に固定電圧Ｖr となり、よ
って積分キャパシタ９が短絡されて、即ちゼロバイアス
されて、積分待機状態となる。
【００３１】そして、制御信号Ｘを“Ｌ”に切換える
と、第１及び第２相補型半導体スイッチ素子１及び２が
ＯＦＦし、第３相補型半導体スイッチ３がＯＮする。従
って、積分キャパシタ９がフォトダイオード１０に接続
され、光電流の積分動作が開始される。この時、第１相
補型半導体スイッチ１は、第３相補型半導体スイッチ素
子３のＯＮにより、両端の電位がＶr となり、ゼロバイ
アスされるので、前述した第１の実施例と同様に、漏れ
電流を防止することができる。
と、第１及び第２相補型半導体スイッチ素子１及び２が
ＯＦＦし、第３相補型半導体スイッチ３がＯＮする。従
って、積分キャパシタ９がフォトダイオード１０に接続
され、光電流の積分動作が開始される。この時、第１相
補型半導体スイッチ１は、第３相補型半導体スイッチ素
子３のＯＮにより、両端の電位がＶr となり、ゼロバイ
アスされるので、前述した第１の実施例と同様に、漏れ
電流を防止することができる。
【００３２】なお、本第２の実施例に於いては、第２演
算増幅器１２は、積分動作中は、シャッタ開閉制御用の
コンパレータとして利用できる可能性があることも特徴
として挙げられる。即ち、第２演算増幅器１２の非反転
入力端子（＋）の電位は、積分出力ＶOUT と等しいの
で、この演算増幅器１２の反転入力端子（−）に印加さ
れている固定電圧Ｖr を前記所定電圧に切り換えること
により、該演算増幅器１２の出力を、シャッタ制御信号
Ｖscとして利用できる。図５の（Ｂ）は、本発明の第３
の実施例の構成を示す図である。
算増幅器１２は、積分動作中は、シャッタ開閉制御用の
コンパレータとして利用できる可能性があることも特徴
として挙げられる。即ち、第２演算増幅器１２の非反転
入力端子（＋）の電位は、積分出力ＶOUT と等しいの
で、この演算増幅器１２の反転入力端子（−）に印加さ
れている固定電圧Ｖr を前記所定電圧に切り換えること
により、該演算増幅器１２の出力を、シャッタ制御信号
Ｖscとして利用できる。図５の（Ｂ）は、本発明の第３
の実施例の構成を示す図である。
【００３３】同図に於いて、制御信号Ｘを“Ｈ”にする
と、第１及び第２相補型半導体スイッチ素子１及び２が
ＯＮし、第３相補型半導体スイッチ３がＯＦＦする。従
って、積分信号出力端子ＶOUT ，演算増幅器１１の反転
入力端子，積分キャパシタ９の一端でもある演算増幅器
１１の非反転入力端子は共に固定電圧Ｖr となり、よっ
て積分キャパシタ９が短絡されて、即ちゼロバイアスさ
れて、積分待機状態となる。
と、第１及び第２相補型半導体スイッチ素子１及び２が
ＯＮし、第３相補型半導体スイッチ３がＯＦＦする。従
って、積分信号出力端子ＶOUT ，演算増幅器１１の反転
入力端子，積分キャパシタ９の一端でもある演算増幅器
１１の非反転入力端子は共に固定電圧Ｖr となり、よっ
て積分キャパシタ９が短絡されて、即ちゼロバイアスさ
れて、積分待機状態となる。
【００３４】そして、制御信号Ｘを“Ｌ”に切換える
と、第１及び第２相補型半導体スイッチ素子１及び２が
ＯＦＦし、第３相補型半導体スイッチ３がＯＮする。従
って、演算増幅器１１の両入力端子の電位，フォトダイ
オード１０の両端の電位，及び積分キャパシタ９のフォ
トダイオード１０に接続される側の端子の電位がＶOUT
となり、光電流の積分動作が開始される。この時、第１
相補型半導体スイッチ１は、第３相補型半導体スイッチ
素子３のＯＮにより、両端の電位がＶOUT となり、ゼロ
バイアスされるので、前述した第１及び第２の実施例と
同様に、漏れ電流を防止することができる。図５の
（Ｃ）は、本発明の第４の実施例の構成を示す図であ
る。
と、第１及び第２相補型半導体スイッチ素子１及び２が
ＯＦＦし、第３相補型半導体スイッチ３がＯＮする。従
って、演算増幅器１１の両入力端子の電位，フォトダイ
オード１０の両端の電位，及び積分キャパシタ９のフォ
トダイオード１０に接続される側の端子の電位がＶOUT
となり、光電流の積分動作が開始される。この時、第１
相補型半導体スイッチ１は、第３相補型半導体スイッチ
素子３のＯＮにより、両端の電位がＶOUT となり、ゼロ
バイアスされるので、前述した第１及び第２の実施例と
同様に、漏れ電流を防止することができる。図５の
（Ｃ）は、本発明の第４の実施例の構成を示す図であ
る。
【００３５】同図に於いて、制御信号Ｘを“Ｈ”にする
と、第１及び第２相補型半導体スイッチ素子１及び２が
ＯＮし、第３相補型半導体スイッチ３がＯＦＦする。従
って、積分信号出力端子ＶOUT ，第１演算増幅器１２の
両入力端子及び出力端子，第１演算増幅器１１の反転入
力端子，積分キャパシタ９の一端でもある演算増幅器１
１の非反転入力端子は共に固定電圧Ｖr となり、よって
積分キャパシタ９が短絡されて、即ちゼロバイアスされ
て、積分待機状態となる。
と、第１及び第２相補型半導体スイッチ素子１及び２が
ＯＮし、第３相補型半導体スイッチ３がＯＦＦする。従
って、積分信号出力端子ＶOUT ，第１演算増幅器１２の
両入力端子及び出力端子，第１演算増幅器１１の反転入
力端子，積分キャパシタ９の一端でもある演算増幅器１
１の非反転入力端子は共に固定電圧Ｖr となり、よって
積分キャパシタ９が短絡されて、即ちゼロバイアスされ
て、積分待機状態となる。
【００３６】そして、制御信号Ｘを“Ｌ”に切換える
と、第１及び第２相補型半導体スイッチ素子１及び２が
ＯＦＦし、第３相補型半導体スイッチ３がＯＮする。従
って、第１演算増幅器１１の両入力端子の電位，フォト
ダイオード１０の両端の電位，及び積分キャパシタ９の
フォトダイオード１０に接続される側の端子の電位がＶ
OUT となり、光電流の積分動作が開始される。この時、
第１相補型半導体スイッチ１は、第３相補型半導体スイ
ッチ素子３のＯＮにより、両端の電位がＶOUTとなり、
ゼロバイアスされるので、前述した第１乃至第３の実施
例と同様に、漏れ電流を防止することができる。
と、第１及び第２相補型半導体スイッチ素子１及び２が
ＯＦＦし、第３相補型半導体スイッチ３がＯＮする。従
って、第１演算増幅器１１の両入力端子の電位，フォト
ダイオード１０の両端の電位，及び積分キャパシタ９の
フォトダイオード１０に接続される側の端子の電位がＶ
OUT となり、光電流の積分動作が開始される。この時、
第１相補型半導体スイッチ１は、第３相補型半導体スイ
ッチ素子３のＯＮにより、両端の電位がＶOUTとなり、
ゼロバイアスされるので、前述した第１乃至第３の実施
例と同様に、漏れ電流を防止することができる。
【００３７】なお、本第４の実施例に於いては、前述し
た第２の実施例と同様に、第２演算増幅器１２は、積分
動作中は、シャッタ開閉制御用のコンパレータとして利
用できる可能性があることも特徴として挙げられる。即
ち、第２演算増幅器１２の反転入力端子（−）の電位
は、積分出力ＶOUT と等しいので、この演算増幅器１２
の非反転入力端子（＋）に印加されている固定電圧Ｖr
を前記所定電圧に切り換えることにより、該演算増幅器
１２の出力を、シャッタ制御信号Ｖscとして利用でき
る。なお、上記第２乃至第４の実施例に於いても、第１
乃至第３相補型半導体スイッチ素子１，２，３として、
図３に示したような構成の回路が利用できる。
た第２の実施例と同様に、第２演算増幅器１２は、積分
動作中は、シャッタ開閉制御用のコンパレータとして利
用できる可能性があることも特徴として挙げられる。即
ち、第２演算増幅器１２の反転入力端子（−）の電位
は、積分出力ＶOUT と等しいので、この演算増幅器１２
の非反転入力端子（＋）に印加されている固定電圧Ｖr
を前記所定電圧に切り換えることにより、該演算増幅器
１２の出力を、シャッタ制御信号Ｖscとして利用でき
る。なお、上記第２乃至第４の実施例に於いても、第１
乃至第３相補型半導体スイッチ素子１，２，３として、
図３に示したような構成の回路が利用できる。
【００３８】また、上記第１乃至第４の実施例に於いて
は、第１乃至第３相補型半導体スイッチ素子１，２，３
として同一の構成のものを利用したが、第３相補型半導
体スイッチ素子３の代わりに、単一極性半導体スイッチ
ング素子を使用しても、同様の効果を奏することができ
る。もちろん、同一構成の相補型半導体スイッチ素子を
利用した方が、特性を揃えることができるので、好まし
いことはいうまでもない。
は、第１乃至第３相補型半導体スイッチ素子１，２，３
として同一の構成のものを利用したが、第３相補型半導
体スイッチ素子３の代わりに、単一極性半導体スイッチ
ング素子を使用しても、同様の効果を奏することができ
る。もちろん、同一構成の相補型半導体スイッチ素子を
利用した方が、特性を揃えることができるので、好まし
いことはいうまでもない。
【００３９】
【発明の効果】以上詳述したように、本発明によれば、
半導体スイッチ素子を用いた積分回路の制御に於いて、
積分開始時点の制御用デジタル信号による雑音の混入、
及び半導体スイッチ素子ＯＦＦ時の漏れ電流を低減し、
積分誤差をとり除くことができる。従って、積分終了の
判定電圧が微小な値であっても安定な判定時間が得られ
るようになる。
半導体スイッチ素子を用いた積分回路の制御に於いて、
積分開始時点の制御用デジタル信号による雑音の混入、
及び半導体スイッチ素子ＯＦＦ時の漏れ電流を低減し、
積分誤差をとり除くことができる。従って、積分終了の
判定電圧が微小な値であっても安定な判定時間が得られ
るようになる。
【図１】本発明の積分回路の第１の実施例の構成を示す
ブロック図である。
ブロック図である。
【図２】本発明で利用されるスイッチング方式の概念を
説明するためのブロック構成図である。
説明するためのブロック構成図である。
【図３】図２中の相補型半導体スイッチ素子の一例を示
す回路構成図である。
す回路構成図である。
【図４】図１の回路に於ける積分開始時点の過渡状態を
説明するための第１相補型半導体スイッチ素子の内部等
価回路である。
説明するための第１相補型半導体スイッチ素子の内部等
価回路である。
【図５】（Ａ）乃至（Ｃ）はそれぞれ本発明の積分回路
の第２乃至第４の実施例のブロック構成図である。
の第２乃至第４の実施例のブロック構成図である。
１…第１相補型半導体スイッチ素子（ＳＷ１）、２…第
２相補型半導体スイッチ素子（ＳＷ２）、３…第３相補
型半導体スイッチ素子（ＳＷ３）、９…積分キャパシタ
（Ｃint ）、１０…フォトダイオード、１１…演算増幅
器。
２相補型半導体スイッチ素子（ＳＷ２）、３…第３相補
型半導体スイッチ素子（ＳＷ３）、９…積分キャパシタ
（Ｃint ）、１０…フォトダイオード、１１…演算増幅
器。
【手続補正書】
【提出日】平成４年６月２日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】
Claims (1)
- 【特許請求の範囲】 【請求項１】 第１及び第２の相補型半導体スイッチン
グ素子の直列回路と、 この直列回路の少なくとも一端に接続された積分用コン
デンサと、 上記直列回路の第１及び第２の相補型半導体スイッチン
グ素子が非導通状態にあるとき、上記積分用コンデンサ
の一端と上記直列回路との接続点に於ける電圧と同じ電
圧を、上記第１及び第２の相補型半導体スイッチング素
子の接続点にスイッチング素子を介して印加し、上記第
１及び第２の相補型半導体スイッチング素子の少なくと
も一方のスイッチング素子をゼロバイアスする電圧印加
手段と、 を具備したことを特徴とする積分回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3169776A JPH0518821A (ja) | 1991-07-10 | 1991-07-10 | 積分回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3169776A JPH0518821A (ja) | 1991-07-10 | 1991-07-10 | 積分回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0518821A true JPH0518821A (ja) | 1993-01-26 |
Family
ID=15892653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3169776A Pending JPH0518821A (ja) | 1991-07-10 | 1991-07-10 | 積分回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0518821A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001273786A (ja) * | 2000-03-29 | 2001-10-05 | Kawasaki Steel Corp | サンプル・ホールド回路 |
| US11681053B1 (en) * | 2020-06-10 | 2023-06-20 | Actev Motors. Inc. | Methods, systems, and devices for monitoring cumulative radiation |
-
1991
- 1991-07-10 JP JP3169776A patent/JPH0518821A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001273786A (ja) * | 2000-03-29 | 2001-10-05 | Kawasaki Steel Corp | サンプル・ホールド回路 |
| US11681053B1 (en) * | 2020-06-10 | 2023-06-20 | Actev Motors. Inc. | Methods, systems, and devices for monitoring cumulative radiation |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20001212 |