KR100509714B1

KR100509714B1 - 저노이즈,저전력cmos상관이중샘플러

Info

Publication number: KR100509714B1
Application number: KR1019970046784A
Authority: KR
Inventors: 첸샤오러
Original assignee: 이그자 코포레이션
Priority date: 1996-09-18
Filing date: 1997-09-11
Publication date: 2009-07-28
Also published as: US5844431A; KR19980024559A; TW373405B; JPH11103422A; EP0831495A3; EP0831495A2

Abstract

2.7V에서 동작할 수 있는 개선된 CMOS CDS 회로는 노이즈 여유도(noise immunity)가 크고 0.8V의 최대 신호 입력을 취급할 수 있다. 본 발명은 입력 패드들을 고립시키기 위한 내부 커패시터를 제공한다. 본 발명은 또한 모든 픽셀 값에 대해 샘플 및 유지 기능을 수행하는 스위치 및 커패시터를 제공한다.

Description

저 노이즈, 저 전력 CMOS 상관 이중 샘플러

본 발명은 상관 이중 샘플러(CDS: Correlated Double Sampler) 회로에 관한 것으로, 특히 CMOS 기술에서의 그러한 샘플러에 관한 것이다. 본 발명은 CMOS 기술에서의 저 노이즈, 저 전력 상관 이중 샘플러(CDS)의 새로운 회로 구현을 제공한다.

상관 이중 샘플러의 한 용도는 비디오 카메라에서 CCD(Charge Coupled Device)로부터의 신호와 같은 디지털 이미지 신호를 처리하는 것이다. 기본적으로, CDS는 기준 신호로부터 데이터 신호를 감산하여 양자에 공통된(상관된) 임의의 노이즈를 제거한다. 전형적으로, CDS 회로는 종래 기술에서 바이폴라 기술로 구현되어 왔다. 그 후, 디지털 프로세싱에는 CMOS 회로 구성이 사용되고 있다.

CMOS 기술을 사용하는 CDS 회로의 일 구현예가 C. Mangelsodorf, K. Nakamura, S. Ho 및 T. Brooks, "A CMOS Front-End For CCD Cameras," ISSCC Digest of Technical Papers, pp.186-187(1966)에 기재되어 있다. 그와 같은 디자인에 의하면 단일 칩 위에서 CDS 기능을 아날로그 디지털 변환기(ADC)와 결합할 수 있다. 이 구현예는 바이폴라 기술에서 전형적으로 요구하는 5V보다 감축된 3V 전원으로 동작하는 칩을 개시하고 있다. 최대 입력 신호의 크기는 0.6V이다.

저 전압으로 동작하고 보다 큰 잡음 여유도(noise immunity)를 제공하며 바이폴라 회로의 최대 신호 입력인 0.8V와 양립될 수 있는 CMOS로 CDS 회로를 구성하는 것이 바람직하다.

따라서, 본 발명은 2.7V에서 동작할 수 있고 증가된 노이즈 여유도를 제공하며 0.8V의 최대 신호 입력을 취급할 수 있는 개선된 CMOS CDS 회로를 제공한다.

본 발명은 입력 패드를 고립시키기 위한 내부 커패시터를 제공한다. 이에 의해 온-칩 스위치의 턴온 저항이, MOS 트랜지스터를 사용하여 구현될 수 있는 값으로 증가된다. 이에 의해 비디오 속도 CCD 회로가 입력 패드에서 모든 픽셀의 흑레벨을 리세트할 수 있게 된다.

본 발명은 또한 모든 픽셀 값에 대해 샘플 및 유지 기능을 수행하는 스위치 및 커패시터를 제공한다. 따라서, 본 발명은 저 전압에서 동작하고 증가된 입력 전압을 취급하며 디지털 값의 약 2비트만큼 선형성을 개선시기는 구현예를 제공한다.

본 발명의 특징 및 이점을 더 잘 이해하기 위하여, 이하에서 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.

도 1은 본 발명의 CDS와 이에 이어지는 프로그램 가능 이득 증폭기(PGA: Programmable Gain Amplifier) 블록을 포함하는 CCD 아날로그 전단(AFE: Analog Front-End)의 단순 선형 모델을 나타낸다. 입력 신호는 일반적으로 CCD 회로의 특정 픽셀로부터 노드(10)에 공급된다. 기준 전압은 기준 노드(12)에 공급된다. 일반적으로, 노드(12)의 기준 전압 신호는 픽셀로부터 광 투과를 방지하기 위해 금속으로 덮여진 CCD의 에치에 공급된다. 이 전압들은 외부 커패시터(C_EXT)를 통해 공급된다. CDS 기능은 각 픽셀 신호의 흑레벨(dark level)을 고정 전압에 클램핑함으로써 수행된다. 각 데이터 레벨을 전송하기 전에, 클램핑 스위치가 개방되어 각 픽셀 신호를 추출한다.

도 1에 나타낸 커패시터(C_EXT)(1nF 내지 0.1㎌)는 입력 패드를, 큰 DC 전압을 갖는 CCD 칩의 출력 노드로부터 고립시키는데 사용되는 외부 ac 커플링 커패시터이다. 큰 외부 커패시터는 기생 패드 커패시터(C_P)에 의해 생기는 ac 신호 손실을 최소화하는데 필요하다. 비디오 속도 CCD AFE 회로에 있어서, 요구되는 RC 시정수가 겨우 약 1.5 ns이고 온-칩 스위치의 요구되는 턴온 저항값이 1.5Ω보다 작기 때문에, 입력 패드에서 모든 픽셀의 흑레벨을 리세트시키는 것은 적합하지 않다. 본 발명의 CDS 회로에서, 2개의 작은 내부 커패시터(C₁)(약 10㎊)가 흑레벨 클램핑 노드(v_a, v_r)로부터 입력 패드를 고립시키도록 부가된다. 온-칩 스위치의 턴-온 저항값은 이제 MOS 트랜지스터들에 의해 실현될 수 있는 150Ω으로 증가된다. 흑레벨 입력 기간에, 노드(v_a, v_r)는 φ₁ 제어 스위치들에 의해 전원(v_C) 및 전압(v_C-Δv)으로 고정된다. 입력 픽셀 신호가 싱글-엔드되고(single-ended) 항상 아래로 향하기 때문에, 트랜스컨덕터의 선형 영역을 증가시키기 위해서, 저항(14)을 통해 DC 전류를 주입함으로써 발생되고 입력 신호 스윙의 약 50%로 디자인된 DC 오프셋 전압이 요구된다. DC 오프셋은 이득을 추종하도록 프로그래밍된다. 각 픽셀 데이터를 전송하기 전에, 클램핑 스위치가 개방되어 노드(v_a,V_r)가 플로우팅되어 ac 신호가 다음 트랜스컨덕터(g_m)로 전달될 수 있다.

트랜스컨덕터(g_m)는 차동 전압(v_a-v_r)을 차동 전류(i₁₊-i_1-=g_m(v_a-v_s))로 변환한다. 차동 출력 전류에 적용되는 dB 선형 프로그램 가능 이득 함수는 프로그램 가능 차동 트랜스컨덕터(αg_mx)에 의해 실현된다. 트랜스컨덕터들(g_mx, αg_mx)간에 삽입된 클럭(φ₂) 제어 스위치 및 커패시터는 모든 픽셀 값에 대해 샘플 및 유지 기능을 수행하는데 사용된다.

트랜스컨덕턴스 회로는, 이득을 개선하여, 노이즈를 보다 많이 감소시킬 수 있다. 더욱이, 트랜스컨덕턴스 회로 및 관련 회로의 구성은, 이하에서 보다 상세히 설명하는 바와 같이, 2.7V의 전압원(V_C)이 본 발명을 작동시키게 할 수 있다. 이와 같은 저 전압은 휴대용 배터리-작동 비디오 카메라와 같은 배터리 작동 환경에서 중요한 회로의 저전력 요구에 부응한다.

도 2는 입력 신호(v_ig), 추출 픽셀 신호를 나타내는 차동 전압(v_a-v_r), 샘플/유지 입력 픽셀 신호(v₂-v₂) 및 제어 클럭(φ₁, φ₂)을 나타낸다. 제어 클럭이 하이일때 스위치들은 닫혀 있다.

클럭 신호 φ₂는 도 1의 스위치(16, 18)를 제어하는 샘플 및 유지 클럭 신호이다. 클럭 신호 φ₁는 모든 φ₂ 클럭 신호간에 흑레벨을 리세트한다. 도시하지 않은 φ₃ 클럭 신호가 스위치(20, 22)를 제어하며, CCD의 각 라인 표시 후에 나타난다.

이용되는 실제의 신호는 전류이고, 도 2에 나타낸 차동 전압(v₂-V₂)은 변형된 신호라는 것에 유의해야 한다. CDS의 실제 출력 차동 전류(I₀±I₀-)는 클리너(cleaner)이다.

본 발명자는 신호가 연속적으로 디지털 형태로 변환될 때 정확히 9비트인 선형성을 갖는 출력 신호를 제공하는 회로를 구현할 수 있음을 발견하였다. 또한, 노드(V_A, V_S2)간에 전압 이득을 시스템의 노이즈 성능을 개선하도록 구현할 수 있다. 본 발명은 또한 고전압이 아닌 단일 2.7V 전원이 사용 가능하게 한다. 회로는 표준 CMOS 공정에서 최대 0.8V 입력 전압 스윙을 취급할 수 있다.

CDS 회로의 이점은 도 3에 도시된 트랜스컨덕터의 실제 트랜지스터 구현을 살펴봄으로써 보다 잘 이해될 수 있을 것이다. 제 1 트랜스컨덕터(g_m)는 NMOS 차동 쌍으로 구현된다. g_m의 ac 출력 전류(i₁₊, i_1-)는 PMOS 트랜지스터(m_p1, m_p2)에 의해 중첩되어, 트랜스컨덕터(g_mx)를 구현하는데 사용되는 트랜지스터(m_n3, m_n4)에 접속된 다이오드로 주입된다. (트랜스컨덕터(αg_mx)를 구현하는데 사용되는 트랜지스터(m_n5, m_n6)로부터의) ac 출력 전류(i₀₊, i_0-)는, m_n3 및 m_n5 (m_n4 및 m_n6)가 α의 스케일 펙터를 갖는 전류 미러를 실현하므로, i₁₊ 및 i_1-에 비례한다. 도 1에 나타낸 완전한 차동 트랜스컨덕터(αg_mx)는 실제로 2개의 싱글-엔드(single-end) 트랜스컨덕터(αg_mx)로 구현된다. 트랜스컨덕터(g_m 및 αg_mx)는 선형 트랜스컨덕터가 아니며 그들의 트랜스컨덕턴스는 신호 전류가 변화함에 따라 변화한다.

CDS 회로의 요구 최소 전원은 다음 수학식에 의해 정해진다.

[수학식 1]

단_, V_gsnl은 트랜지스터 m_n1의 소스 전압에 대한 게이트이고, v_sig(이 디자인에서는 약 0.8V)는 최대 입력 신호 크기이고, v_dsatlc(약 0.3V)는 전류원(I_C)을 구현하는데 사용되는 트랜지스터에 의해 요구되는 최소 드레인-소스 전압이다. 2.7V 전원하에서, V_gsnl은 디지털 CMOS 공정에서 회로가 집적될 수 있도록 1.6V 만큼 크게 할 수 있다.

트랜스컨덕터(αg_mx)는 프로그램 가능 이득을 실현하는데 사용되고, 그 구현예가 도 4에 도시되어 있으며, 본 발명자의 선행 미국 특허 출원(Piece-Wise Linear Approximation of a dB Linear Programmable Gain Amplifier, 1996.4.16일 출원, 출원 번호 08/631,900)에서 개시되어 있다.

각 픽셀의 데이터 레벨에서의 샘플 및 유지 동작은 미러 트랜지스터의 변형 신호인 게이트 전압(v)에서 수행된다. 스위치가 이상적이면, 변형은 발생하지 않는다. 그러나, 실제 MOS 스위치에는 전하 주입과 클럭 피드스루(feedthrough)로 인한 오프셋 전압(Δv)이 생긴다. 다행히, 다음의 간단한 계산은 스위치의 오프셋 전압에 의해 생기는 신호 변형이 완전한 차동 설계에 의해 크게 감소됨을 나타낸다.

도 4에 나타낸 싱글-엔드 전류 미러가 트랜스컨덕터(g_mx 및 αg_mx)간의 게이트 전압 차이(Δv)를 갖는다고 가정하면, 입력 및 출력 ac 전류(i_S 및 i_O)는 다음의 수학식 2 및 3으로 표시된다.

[수학식 2]

[수학식 3]

DC 바이어스 전류식(I₀=βv² _dsat0) 및 테일러 확장을 사용하여, 싱글-엔드 전류 미러의 ac 출력 전류를 다음 수학식 4와 같이 근사화할 수 있다.

[수학식 4]

샘플/유지 스위치 및 캐패시터에 의해 발생되는 오프셋 전압은 2개의 오류항들을 발생한다. 상기 수학식 4의 제 2 항은 DC 성분이다. 제 3 항은 원래 전류 신호 및 그의 고차 조화급수로 구성된 것으로, 신호에 따라 다르다. 그러므로, 싱글-엔드 미러의 ac 출력 전류는 변형된다.

신호 변형 문제는 완전 차동 접근법에 의해 크게 감소될 수 있다. 입력 신호 전류가 완전 차동이라고 가정하자. 그러면 i₁₊ 및 i_1- 는 아래와 같이 차동 ac 입력 전류(i_in=i₁₊-i_1-)에 의해 표시될 수 있다.

차동 출력 전류(i_out = i_o+ - i_o-)를 취함으로써, DC 성분과 상기 수학식 4에 나타낸 짝수차 조화급수가 소거된다. 차동 ac 출력 전류는 다음 수학식 5에 의해(3차항까지) 근사화시킬 수 있다.

[수학식 5]

상기 수학식 5의 제 2 항은 이득 오류 항이고, 제 3 항은 대전류(I_O) 및 V_dsat0에서 전류 미러 트랜지스터를 바이어스함으로써 감소시킬 수 있는 3차 조화급수를 나타낸다. 최대 신호 전류는 바이어스 전류에 비하여 작아야 한다. V_dsat0=300mV, Δv=30mV, i_inmax=0.3I_O 라고 하면, 상기 수학식 5로부터 산출된 최대 3차 조화급수는 단지 약 0.03%이다.

이 CDS 회로의 또 다른 이점은 차동 입력(v_a-v_r)과 차동 샘플/유지 전압 노드(v₁₊-v_1-) 사이의 전압 이득이 시스템의 노이즈 성능이 향상되도록 구현될 수 있다는 것이다. 전압 이득, 즉 g_m/g_mx는, 트랜스컨덕터(g_m)의 트랜스컨덕턴스를 변경함으로써 조정할 수 있다. 도 5는 교류 고저 이득 트랜스컨덕터(g_m)의 구현을 나타낸다. 저 이득 설정에서는,v_a-v_r 및 v₁₊-v_1- 간에 나타나는 이득은 없다. 큰 입력 신호를 취급하고 작은 트랜스컨덕턴스를 갖는 열화한 트랜스컨덕터(24)는 턴-온된다(φ_h는 하이가 되어 스위치를 닫는다). 고 이득 설정에서는, 입력 신호가 작아서 큰 트랜스컨덕턴스를 제공하는 단순 차동 쌍 트랜스컨덕터(26)가 큰 선형 오류를 초래하지 않고 선택될 수 있다(φ₁은 하이로 되어 스위치를 닫는다). CDS는 이제, v₁₊-v_1-을 이득의 제곱으로 나눈 후 등가 입력 노이즈 전력이 회로 구성에 의해 도입되기 때문에, 시스템의 노이즈 성능을 개선하기 위한 이득을 제공할 수 있다.

본 발명은 그 사상 및 기본 특성을 벗어나지 않고서 다른 특정 형태로 구현할 수 있음은 당해 기술분야에서 통상의 지식을 가진 자에게는 자명할 것이다. 예컨대, 트랜스컨덕터의 다른 특정 회로 구현예가 사용될 수 있다. 따라서, 상기한 사항들은 예시를 위한 것일 뿐이며, 첨부된 특허청구범위에 제시된 본 발명의 범위를 제한하려는 의도가 아니다.

본 발명에 의한 CDS 회로는 시스템의 노이즈 여유도를 향상시킬 수 있다. 또한, 본 발명에 의한 CDS 회로는 0.8V의 최대 입력 신호를 취급할 수 있으며, 선형성이 향상될 수 있다.

도 1은 본 발명에 따른 CDS의 일 실시예의 단순 개략도.

도 2는 도 1의 회로에서 서로 다른 신호를 설명하는 타이밍도.

도 3은 도 1의 트랜스컨덕터의 일 실시예의 개략도.

도 4는 PGA 전류 이득 회로의 개략도.

도 5는 도 1의 회로를 위한 교류 고저 이득 트랜스컨덕터(transconductor)의 일 실시예의 개략도.

Claims

신호 입력 노드;

기준 입력 노드;

입력이 상기 신호 입력 노드 및 상기 기준 입력 노드에 연결되고, 상기 노드에서의 전압으로부터 차동 전류 출력을 제공하도록 구성된 제1 트랜지스터;

상기 신호 입력 노드와 상기 제1 트랜스컨덕터의 제1 입력 사이에 연결된 제1 내부 커패시터;

상기 기준 입력 노드와 상기 제1 트랜스컨덕터의 제2 입력 사이에 연결된 제2 내부 커패시터;

상기 제1 트랜스컨덕터의 제1 출력에 연결된 제1 샘플링 스위치;

상기 제1 샘플링 스위치에 연결된 제1 샘플링 커패시터;

상기 제1 트랜스컨덕터의 제2 출력에 연결된 제2 샘플링 스위치; 및

상기 제2 샘플링 스위치에 연결된 제2 샘플링 커패시터

를 포함하는 CMOS 상관 이중 샘플러 회로.
제1항에 있어서,

상기 노드 중 하나에 연결되고, 상기 제1 트랜스컨덕터의 선형 영역을 증가시키는 DC 오프셋을 제공하도록 구성된 DC 오프셋 회로를 더 포함하는 CMOS 상관 이중 샘플러 회로.
제2항에 있어서,

상기 DC 오프셋 회로는,

상기 제1 내부 커패시터를 통하여 상기 신호 입력 노드에 연결된 전압원;

전류원;

상기 전압원과 상기 전류원 사이에 연결된 저항; 및

상기 전압원을 상기 신호 입력 노드에 선택적으로 연결시키고, 상기 저항을 상기 기준 입력 노드에 선택적으로 연결시키는 스위칭 회로를 포함하는 CMOS 상관 이중 샘플러 회로.
제1항에 있어서,

상기 제1 트랜스컨덕터는 MOS 트랜지스터의 차동 쌍을 포함하는 CMOS 상관 이중 샘플러 회로.
제1항에 있어서,

상기 제1 트랜스컨덕터는 저 이득 트랜스컨덕터와 고 이득 트랜스컨덕터를 포함하며,

저 이득 신호에 응답하여 상기 노드를 상기 저 이득 트랜스컨덕터에 접속시키고, 고 이득 신호에 응답하여 상기 노드를 상기 고 이득 트랜스컨덕터에 접속시키도록 구성된 스위칭 회로를 더 포함하는 CMOS 상관 이중 샘플러 회로.
제5항에 있어서,

상기 제1 트랜스컨덕터에 연결되고, 가변 이득 신호를 발생하도록 구성된 프로그램 가능 이득 증폭기를 더 포함하는 CMOS 상관 이중 샘플러 회로.
제5항에 있어서,

상기 저 이득 트랜스컨덕터는 열화된(degenerated) 트랜스컨덕터를 포함하는 CMOS 상관 이중 샘플러 회로.
제5항에 있어서,

상기 고 이득 증폭기는 차동 쌍 트랜스컨덕터를 포함하는 CMOS 상관 이중 샘플러 회로.
신호 입력 노드;

기준 입력 노드;

입력이 상기 신호 입력 노드 및 상기 기준 입력 노드에 연결되고, 상기 노드의 전압으로부터 차동 전류 출력을 제공하도록 구성되며, 고 이득 트랜스컨덕터 및 저 이득 트랜스컨덕터를 포함하는 제1 트랜스컨덕터;

상기 신호 입력 노드와 상기 제1 트랜스컨덕터의 제1 입력 사이에 연결된 제1 내부 커패시터;

상기 기준 입력 노드와 상기 제1 트랜스컨덕터의 제2 입력 사이에 연결된 제2 내부 커패시터:

저 이득 신호에 응답하여 상기 노드를 상기 저 이득 트랜스컨덕터에 접속하고, 고 이득 신호에 응답하여 상기 노드를 상기 고 이득 트랜스컨덕터에 접속하도록 구성된 스위칭 회로;

상기 제1 트랜스컨덕터의 제1 출력에 연결되고, 전류를 전압으로 변환하도록 구성된 제2 트랜스컨덕터;

상기 제1 트랜스컨덕터의 제2 출력에 연결되고, 전류를 전압으로 변환하도록 구성된 제3 트랜스컨덕터;

상기 제2 트랜스컨덕터에 연결된 제1 샘플링 스위치;

상기 제1 샘플링 스위치에 연결된 제1 샘플링 커패시터;

상기 제3 트랜스컨덕터에 연결된 제2 샘플링 스위치;

상기 제2 샘플링 스위치에 연결된 제2 샘플링 커패시터; 및

제1 및 제2 입력이 상기 제1 및 제2 샘플링 스위치에 연결되고, 차동 전류 출력 신호를 제공하도록 구성된 제4 트랜스컨덕터를 포함하며,

상기 제2 및 제3 트랜스컨덕터는 제3 및 제4 MOS 트랜지스터를 포함하고,

상기 제4 트랜스컨덕터는 제1 및 제2 MOS 트랜지스터를 포함하고,

상기 제1 및 제3 MOS 트랜지스터는 제1 전류 미러로서 접속되며,

상기 제2 및 제4 MOS 트랜지스터는 제2 전류 미러로서 접속되는 CMOS 상관 이중 샘플러 회로.