JP6110799B2

JP6110799B2 - 入力回路

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Inventors: 亮太寺内; 伸介藤井
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Description

入力回路に関する。

近年、スマートフォン、タブレット等の携帯機器をはじめとする多くのデジタル機器やメモリのインターフェイス間で大量の信号を少ない配線で伝送する手段として、LVDS（Low voltage differential signaling）やMIPI （Mobile Industry Processor Interface）等の差動伝送規格が普及している。

差動信号を受信する回路には、入力端子にカップリング容量を設け、入力信号のDC信号をカットし、AC信号だけ受信する回路方式がある。

この回路方式において、カップリング容量を使って差動信号を受信する場合、受信する“１”、“０”の信号の割合を均一にする必要がある。

“１”、“０”の固定信号が一定期間続く場合や、“１”、“０”の信号の割合に偏りがある場合、両方の容量が均一に充放電されないため、信号のDCバランスが崩れる問題が生じる。この問題を回避するため、送信回路はデータを送信する前に、送信データのコーディングを行い、送信する信号の“１”、“０”の割合が一定になるようにしている。

しかし、規格の中では、高速差動信号が開始された後、短い時間の後に有効データを受信しなければいけない場合がある。高速差動信号を受信してから、短い時間しか経っていない場合、EYEの開口は狭くなっているため、差動信号受信回路のタイミングマージンが足りず、データを正常に受信できないといった問題が生じる。

特開２０１１−１３０２８１

タイミングマージンの低下を抑制することが可能な入力回路を提供する。

実施形態に従った入力回路は、第１の入力信号が入力される第１の入力端子を備える。入力回路は、前記第１の入力信号の位相を反転した第２の入力信号が入力される第２の入力端子を備える。入力回路は、一端が前記第１の入力端子に接続され、他端が第１のノードに接続された第１の容量を備える。入力回路は、一端が前記第２の入力端子に接続され、他端が第２のノードに接続された第２の容量を備える。入力回路は、基準電圧を発生して基準ノードに供給する基準電圧発生回路を備える。入力回路は、前記第１のノードと前記基準ノードとの間に接続された第１の抵抗を備える。入力回路は、前記第２のノードと前記基準ノードとの間に接続された第２の抵抗を備える。入力回路は、前記第１のノードと前記基準ノードとの間で、前記第１の抵抗と直列に接続された第１のスイッチを備える。入力回路は、前記第２のノードと前記基準ノードとの間で、前記第２の抵抗と直列に接続された第２のスイッチを備える。入力回路は、第１の入力部が前記第１のノードに接続され、第２の入力部が前記第２のノードに接続され、前記第１の入力部および前記第２の入力部に入力される差動信号を受信し、単相の出力信号を出力する差動受信回路を備える。入力回路は、前記第１のスイッチおよび前記第２のスイッチを制御する第１のスイッチ制御回路と、を備える。

前記第１のスイッチ制御回路は、前記第１の入力信号および前記第２の入力信号がＤＣ信号である第１の期間において、前記第１のスイッチおよび前記第２のスイッチをオフし、前記第１の入力信号および前記第２の入力信号がＡＣ信号である第２の期間において、前記第１のスイッチおよび前記第２のスイッチをオンする。

図１は、第１の実施形態に係る入力回路１００の構成の一例を示す回路図である。図２は、図１に示す入力回路１００に入力される信号波形と各ノードの信号波形を示す図である。図３は、図１に示す入力回路１００の第１、第２のノードＮ１、Ｎ２の信号波形（EYE波形）の一例を示す図である。図４は、第２の実施形態に係る入力回路２００の構成の一例を示す回路図である。図５は、図４に示す入力回路２００に入力される信号波形と各ノードの信号波形を示す図である。

以下、実施形態について図面に基づいて説明する。

第１の実施形態

図１は、第１の実施形態に係る入力回路１００の構成の一例を示す回路図である。
図１に示すように、入力回路１００は、第１の入力端子Ｔ１と、第２の入力端子Ｔ２と、第１の容量Ｃ１と、第２の容量Ｃ２と、基準電圧発生回路ＶＧと、第１の抵抗Ｒ１と、第２の抵抗Ｒ２と、第１のスイッチＳＷ１と、第２のスイッチＳＷ２と、差動受信回路Ａと、第１のスイッチ制御回路ＳＣ１と、第１の信号検出回路ＤＣ１と、第２の信号検出回路ＤＣ２と、を備える。

第１の入力端子Ｔ１は、第１の入力信号Ｓ１が入力される。

第２の入力端子Ｔ２は、第１の入力信号Ｓ１の位相を反転した第２の入力信号Ｓ２が入力される。第１の入力信号Ｓ１と第２の入力信号Ｓ２とは、差動信号を構成する。

第１の容量Ｃ１は、一端が第１の入力端子Ｔ１に接続され、他端が第１のノードＮ１に接続されている。

第２の容量Ｃ２は、一端が第２の入力端子Ｔ２に接続され、他端が第２のノードＮ２に接続されている。

基準電圧発生回路ＶＧは、基準電圧Ｖｒｅｆを発生して基準ノードＮＸに供給する。

第１の抵抗Ｒ１は、第１のノードＮ１と基準ノードＮＸとの間に接続されている。

第２の抵抗Ｒ２は、第２のノードＮ２と基準ノードＮＸとの間に接続されている。

第１のスイッチＳＷ１は、第１のノードＮ１と基準ノードＮＸとの間で、第１の抵抗Ｒ１と直列に接続されている。

第２のスイッチＳＷ２は、第２のノードＮ２と基準ノードＮＸとの間で、第２の抵抗Ｒ２と直列に接続されている。

差動受信回路Ａは、第１の入力部Ａ１が第１のノードＮ１に接続され、第２の入力部Ａ２が第２のノードＮ２に接続されている。この差動受信回路Ａは、第１の入力部Ａ１および第２の入力部Ａ２に入力される差動信号を受信し、単相（シングルエンデッド）の出力信号ＳＡを出力する。この出力信号ＳＡが入力回路１００の出力信号となる。

第１の信号検出回路ＤＣ１は、第１の入力端子Ｔ１を介して第１の入力信号Ｓ１が入力され且つ第２の入力端子Ｔ２を介して第２の入力信号Ｓ２が入力され、第１の入力信号Ｓ１および第２の入力信号Ｓ２に基づいて検出信号を出力する。

この第１の信号検出回路ＤＣ１は、例えば、第１の入力信号Ｓ１および第２の入力信号Ｓ２がＤＣ信号（低速信号）であることを検出した場合には、第１の検出信号Ｓｄ１を出力する。

なお、ＤＣ信号は、予め設定された規定期間（例えば、１００ｎｓ）において、同じビットが連続する数が予め規定された規定数（例えば、６個）以上の信号である。

また、第２の信号検出回路ＤＣ２は、差動受信回路Ａの出力信号ＳＡが入力され、出力信号ＳＡに基づいて検出信号を出力する。

この第２の信号検出回路ＤＣ２は、出力信号ＳＡがＡＣ信号（高速信号）になったことを検出した場合には、第２の検出信号Ｓｄ２を出力する。

なお、ＡＣ信号は、該規定期間において、同じビットが連続する数が該規定数未満である信号である。このＡＣ信号は、該規定期間において、論理“１”と論理“０”の割合が１：１である。

また、第１のスイッチ制御回路ＳＣ１は、第１の検出信号Ｓｄ１および第２の検出信号Ｓｄ２に応じて、第１の制御信号ＳＸにより、第１のスイッチＳＷ１および第２のスイッチＳＷ２を制御する。

この第１のスイッチ制御回路ＳＣ１は、第１の検出信号Ｓｄ１に応じて、第１のスイッチＳＷ１および第２のスイッチＳＷ２をオフする。

すなわち、第１のスイッチ制御回路ＳＣ１は、第１の入力信号Ｓ１および第２の入力信号Ｓ２がＤＣ信号である第１の期間において、第１のスイッチＳＷ１および第２のスイッチＳＷ２をオフする。

また、第１のスイッチ制御回路ＳＣ１は、第２の検出信号Ｓｄ２に応じて、第１のスイッチＳＷ１および第２のスイッチＳＷ２をオンする。

すなわち、第１のスイッチ制御回路ＳＣ１は、第１の入力信号Ｓ１および第２の入力信号Ｓ２がＡＣ信号である第２の期間において、第１のスイッチＳＷ１および第２のスイッチＳＷ２をオンする。

ここで、以上のような構成を有する本実施形態に係る入力回路の動作特性の一例について説明する。
図２は、図１に示す入力回路１００に入力される信号波形と各ノードの信号波形を示す図である。また、図３は、図１に示す入力回路１００の第１、第２のノードＮ１、Ｎ２の信号波形（EYE波形）の一例を示す図である。

なお、図２において、（a）は第１、第２の入力端子Ｔ１、Ｔ２に入力される差動信号を示し、（b）は第１の信号検出回路ＤＣ１の検出信号の波形を示し、（c）は第２の信号検出回路ＤＣ２の検出信号の波形を示し、（d）は第１の制御信号ＳＸの波形を示す。

図２に示すように、例えば、時刻ｔ１において、第１、第２の入力端子Ｔ１、Ｔ２にＤＣ信号を構成する固定信号である“１”が入力される。

そして、時刻ｔ２において、第１の信号検出回路ＤＣ１は、第１の入力信号Ｓ１および第２の入力信号Ｓ２がＤＣ信号（低速信号）であることを検出し、第１の検出信号Ｓｄ１（“Ｈｉｇｈ”レベル）を出力する。そして、第１のスイッチ制御回路ＳＣ１は、この第１の検出信号Ｓｄ１に応じて、第１の制御信号ＳＸを“Ｌｏｗ”レベルにして、第１のスイッチＳＷ１および第２のスイッチＳＷ２をオフする。

このように、第１のスイッチＳＷ１および第２のスイッチＳＷ２がオフされているため、第１、第２の容量Ｃ１、Ｃ２の充放電パスが無くなる。これにより、第１のノードN１はＶｒｅｆ＋Ｖｄｉｆｆ/２の電位を保つととともに、第２のノードN２はＶｒｅｆ-Ｖｄｉｆｆ/２の電位を保つ。なお、電圧Ｖｄｉｆｆは、差動信号の“Ｈｉｇｈ”レベルと“Ｌｏｗ”レベルとの電位差に対応する。

なお、実際には、スイッチや差動信号受信回路のゲート等にnAオーダーのリークパスがあるため、第１、第２のノードＮ１、Ｎ２は充放電されるが、１００nsという短い時間であるため、その影響は無視できるレベルである。

次に、時刻ｔ３において、第１、第２の入力端子Ｔ１、Ｔ２にＡＣ信号（高速信号）が入力される。そして、第２の信号検出回路ＤＣ２は、出力信号ＳＡがＡＣ信号になったことを検出し、第２の検出信号Ｓｄ２（“Ｈｉｇｈ”レベル）を出力する。そして、第１のスイッチ制御回路ＳＣ１は、第２の検出信号Ｓｄ２に応じて、第１の制御信号ＳＸを“Ｈｉｇｈ”レベルにして、第１のスイッチＳＷ１および第２のスイッチＳＷ２をオンする。

これにより、第１のノードＮ１は、Ｖｃｍ+Ｖｄｉｆｆ/２、第２のノードＮ２はＶｃｍ−Ｖｄｉｆｆ/２の電位が保たれている。なお、Ｖｃｍは、差動信号の中心電圧である。

したがって、ＡＣ信号（高速信号）が入力された直後も第１のノードＮ１、第２のノードＮ２の差動信号はＤＣバランスが崩れない（図３）。

このように、入力回路１００において、高速信号受信直後も差動信号のDCバランスが崩れない。このため、入力回路１００は、タイミングマージンを失うことなく信号を受信することができる。

以上のように、本実施形態に係る入力回路によれば、タイミングマージンの低下を抑制することができる。

第２の実施形態

例えば、通信開始時の規格には、１us以上の反転信号が入力された後、１００nsの固定信号が入力され、その後データ信号が入力されるものがある。

そこで、本実施形態では、このような規格に対応した入力回路の一例について説明する。
図４は、第２の実施形態に係る入力回路２００の構成の一例を示す回路図である。なお、この図４において、図１の符号と同じ符号は、第１の実施形態と同様の構成を示す。

図４に示すように、入力回路２００は、第１の入力端子Ｔ１と、第２の入力端子Ｔ２と、第１の容量Ｃ１と、第２の容量Ｃ２と、基準電圧発生回路ＶＧと、第１の抵抗Ｒ１と、第２の抵抗Ｒ２と、第３の抵抗Ｒ３と、第４の抵抗Ｒ４と、第５の抵抗Ｒ５と、第１のスイッチＳＷ１と、第２のスイッチＳＷ２と、第３のスイッチＳＷ３と、第４のスイッチＳＷ４と、第５のスイッチＳＷ５と、第６のスイッチＳＷ６と、差動受信回路Ａと、第１のスイッチ制御回路ＳＣ１と、第２のスイッチ制御回路ＳＣ２と、第１の信号検出回路ＤＣ１と、第２の信号検出回路ＤＣ２と、を備える。

すなわち、この入力回路２００は、第１の実施形態と比較して、第３のスイッチＳＷ３と、第４のスイッチＳＷ４と、第５のスイッチＳＷ５と、第６のスイッチＳＷ６と、第３の抵抗Ｒ３と、第４の抵抗Ｒ４と、第５の抵抗Ｒ５と、第２のスイッチ制御回路ＳＣ２と、をさらに備える。

第３のスイッチＳＷ３は、第１の入力端子Ｔ１と第１の容量Ｃ１の一端（第３のノードＮ３）との間に接続されている。

第４のスイッチＳＷ４は、第２の入力端子Ｔ２と第２の容量Ｃ２の一端（第４のノードＮ４）との間に接続されている。

第３の抵抗Ｒ３は、一端が第１の入力端子Ｔ１に接続されている。

第４の抵抗Ｒ４は、一端が第２の入力端子Ｔ２に接続され、他端が第３の抵抗Ｒ３の他端に接続されている。

第５の抵抗Ｒ５は、一端が第３の抵抗Ｒ３の他端に接続されている。

第５のスイッチＳＷ５は、一端が第５の抵抗Ｒ５の他端に接続され、他端が第１の容量Ｃ１の一端（第３のノードＮ３）に接続されている。

第６のスイッチＳＷ６は、一端が第５の抵抗Ｒ５の他端に接続され、他端が第２の容量Ｃ２の一端（第４のノードＮ４）に接続されている。

第１の信号検出回路ＤＣ１は、第１の入力端子Ｔ１を介して第１の入力信号Ｓ１が入力され且つ第２の入力端子Ｔ２を介して第２の入力信号Ｓ２が入力される。この第１の信号検出回路ＤＣ１は、第１の入力信号Ｓ１および第２の入力信号Ｓ２に基づいて検出信号を出力する。

この第１の信号検出回路ＤＣ１は、第１の期間において第１の入力信号Ｓ１および第２の入力信号Ｓ２がＤＣ信号を構成する固定信号になったことを検出した場合には、第１の検出信号Ｓｄ１を出力する。

また、第１のスイッチ制御回路ＳＣ１は、第１の検出信号Ｓｄ１に応じて、第１のスイッチＳＷ１および第２のスイッチＳＷ２をオフする。

すなわち、第１のスイッチ制御回路ＳＣ１は、第１の期間において第１の入力信号Ｓ１および第２の入力信号Ｓ２が固定信号である場合には、第１のスイッチＳＷ１および第２のスイッチＳＷ２をオフする。

また、第２のスイッチ制御回路ＳＣ２は、第２の制御信号ＳＹＡにより第３のスイッチＳＷ３および第４のスイッチＳＷ４を制御するとともに、第３の制御信号ＳＹＢにより第５のスイッチＳＷ５および第６のスイッチＳＷ６を制御する。
第２のスイッチ制御回路ＳＣ２は、第１の検出信号Ｓｄ１に応じて、第３のスイッチＳＷ３および第４のスイッチＳＷ４をオンし、且つ、第５のスイッチＳＷ５および第６のスイッチＳＷ６をオフする。

すなわち、第２のスイッチ制御回路ＳＣ２は、該第１の期間のうち、該第２の期間の直前の第１の入力信号Ｓ１および第２の入力信号Ｓ２が固定信号である期間、および、第２の期間において、第３のスイッチＳＷ３および第４のスイッチＳＷ４をオンし、且つ、第５のスイッチＳＷ５および第６のスイッチＳＷ６をオフする。

また、第２のスイッチ制御回路ＳＣ２は、第１の信号検出回路ＤＣ１から第１の検出信号Ｓｄ１が出力される前において、第３のスイッチＳＷ３および第４のスイッチＳＷ４をオフし、且つ、第５のスイッチＳＷ５および第６のスイッチＳＷ６をオンする。

すなわち、第２のスイッチ制御回路ＳＣ２は、該第１の期間のうち、第１の入力信号Ｓ１および第２の入力信号Ｓ２がＤＣ信号を構成する反転信号である期間は、第３のスイッチＳＷ３および第４のスイッチＳＷ４をオフし、且つ、第５のスイッチＳＷ５および第６のスイッチＳＷ６をオンする。

なお、入力回路２００のその他の構成は、第１の実施形態と同様である。

図５は、図４に示す入力回路２００に入力される信号波形と各ノードの信号波形を示す図である。

なお、図５において、（a）第１、第２の入力端子Ｔ１、Ｔ２に入力される差動信号を示し、（b）は第１の信号検出回路ＤＣ１の検出信号の波形を示し、（c）は第２の制御信号ＳＹＡの波形を示し、（d）は第３の制御信号ＳＹＢを示し、（e）は第３のノードＮ３、第４のノードＮ４のシングルエンデッドの波形を示し、（f）は第１のノードＮ１、第２のノードＮ２のシングルエンデッドの波形を示す。

図５に示すように、１us以上の反転信号“０”が入力されている間（〜時刻ｔ１ａ）は、第２のスイッチ制御回路ＳＣ２は、第２の制御信号ＳＹＡ（“Ｌｏｗ”レベル）により、第３のスイッチＳＷ３および第４のスイッチＳＷ４をオフする。さらに、第２のスイッチ制御回路ＳＣ２は、第３の制御信号ＳＹＢ（“Ｈｉｇｈ”レベル）により、第５のスイッチＳＷ５および第６のスイッチＳＷ６をオンする。

これにより、第３のノードＮ３および第４のノードＮ４の電位は、第３の抵抗R３と第４の抵抗R４の接続点に接続されているため、入力差動信号の中心電圧Ｖｃｍの電位になる。

そして、１us以上の反転信号が入力された後、時刻ｔ１ａにおいて、１００nsの固定信号が入力される。

そして、時刻ｔ２ａにおいて、第１の信号検出回路ＤＣ１は、第１の期間において第１の入力信号Ｓ１および第２の入力信号Ｓ２が固定信号“１”になったことを検出して、第１の検出信号Ｓｄ１（“Ｈｉｇｈ”レベル）を出力する。

そして、第２のスイッチ制御回路ＳＣ２は、この第１の検出信号Ｓｄ１に応じて、第２の制御信号ＳＹＡ（“Ｈｉｇｈ”レベル）により、第３のスイッチＳＷ３および第４のスイッチＳＷ４をオンする。さらに、第２のスイッチ制御回路ＳＣ２は、第１の検出信号Ｓｄ１に応じて、第３の制御信号ＳＹＢ（“Ｌｏｗ”レベル）により、第５のスイッチＳＷ５および第６のスイッチＳＷ６をオフする。

このとき、第３のノードＮ３の電位はＶｃｍ＋Ｖｄｉｆｆ_ｉｎ/２、第４のノードＮ４はＶｃｍ-Ｖｄｉｆｆ_ｉｎ/２の電位になる。第１のノードＮ１、第２のノードＮ２はACの信号変化を受け、第１のノードＮ１はＶｒｅｆ＋Ｖｄｉｆｆ/２、第２のノードＮ２はＶｒｅｆ-Ｖｄｉｆｆ/２の電位になる。なお、Ｖｄｉｆｆ_ｉｎは、差動信号の電位差である。

その後、時刻ｔ３ａにおいて、ＡＣ信号であるデータ信号が入力される。

その後の動作は、第１の実施形態と同様である。

これにより、第３のノードＮ３および第４のノードＮ４の充放電を小さくすることになり、差動信号のDCバランスが崩れるのが抑制される。したがって、EYE波形が崩れるのを防ぐことができる。

このように、入力回路１００において、通信開始時も差動信号のDCバランスを崩すことなく信号を受信することができる。

このため、入力回路２００は、タイミングマージンを失うことなく信号を受信することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１００、２００入力回路
Ｔ１第１の入力端子
Ｔ２第２の入力端子
Ｃ１第１の容量
Ｃ２第２の容量
ＶＧ基準電圧発生回路
Ｒ１第１の抵抗
Ｒ２第２の抵抗
ＳＷ１第１のスイッチ
ＳＷ２第２のスイッチ
Ａ差動受信回路
ＳＣ１第１のスイッチ制御回路
ＳＣ２第２のスイッチ制御回路
ＤＣ１第１の信号検出回路
ＤＣ２第２の信号検出回路

Claims

第１の入力信号が入力される第１の入力端子と、
前記第１の入力信号の位相を反転した第２の入力信号が入力される第２の入力端子と、一端が前記第１の入力端子に接続され、他端が第１のノードに接続された第１の容量と、
一端が前記第２の入力端子に接続され、他端が第２のノードに接続された第２の容量と、
基準電圧を発生して基準ノードに供給する基準電圧発生回路と、
前記第１のノードと前記基準ノードとの間に接続された第１の抵抗と、
前記第２のノードと前記基準ノードとの間に接続された第２の抵抗と、
前記第１のノードと前記基準ノードとの間で、前記第１の抵抗と直列に接続された第１のスイッチと、
前記第２のノードと前記基準ノードとの間で、前記第２の抵抗と直列に接続された第２のスイッチと、
第１の入力部が前記第１のノードに接続され、第２の入力部が前記第２のノードに接続され、前記第１の入力部および前記第２の入力部に入力される差動信号を受信し、単相の出力信号を出力する差動受信回路と、
前記第１のスイッチおよび前記第２のスイッチを制御する第１のスイッチ制御回路と、を備え、
前記第１のスイッチ制御回路は、
前記第１の入力信号および前記第２の入力信号がＤＣ信号である第１の期間において、前記第１のスイッチおよび前記第２のスイッチをオフして、前記第１のノードと前記基準ノードとの間を電気的に遮断するとともに、前記第２のノードと前記基準ノードとの間を電気的に遮断し、
前記第１の入力信号および前記第２の入力信号がＡＣ信号である第２の期間において、前記第１のスイッチおよび前記第２のスイッチをオンして、前記第１のノードと前記基準ノードとの間を電気的に導通するとともに、前記第２のノードと前記基準ノードとの間を電気的に導通する
入力回路。
前記ＤＣ信号は、予め設定された規定期間において、同じビットが連続する数が予め規定された規定数以上の信号であり、
前記ＡＣ信号は、前記規定期間において、同じビットが連続する数が前記規定数未満である信号である
請求項１に記載の入力回路。
前記ＡＣ信号は、前記規定期間において、“１”と“０”の割合が１：１である請求項２に記載の入力回路。
前記第１の入力端子を介して前記第１の入力信号が入力され且つ前記第２の入力端子を介して前記第２の入力信号が入力され、前記第１の入力信号および前記第２の入力信号に基づいて検出信号を出力する第１の信号検出回路をさらに備え、
前記第１の信号検出回路は、前記第１の入力信号および前記第２の入力信号が前記ＤＣ信号であることを検出した場合には、第１の検出信号を出力し、
前記第１のスイッチ制御回路は、前記第１の検出信号に応じて、前記第１のスイッチおよび前記第２のスイッチをオフする、
請求項１から３のいずれか一項に記載の入力回路。
前記差動受信回路の前記出力信号が入力され、前記出力信号に基づいて検出信号を出力する第２の信号検出回路をさらに備え、
前記第２の信号検出回路は、前記出力信号が前記ＡＣ信号になったことを検出した場合には、第２の検出信号を出力し、
前記第１のスイッチ制御回路は、前記第２の検出信号に応じて、前記第１のスイッチおよび前記第２のスイッチをオンする
請求項４に記載の入力回路。
前記第１の入力端子と前記第１の容量の一端との間に接続された第３のスイッチと、
前記第２の入力端子と前記第２の容量の一端との間に接続された第４のスイッチと、
一端が前記第１の入力端子に接続された第３の抵抗と、
一端が前記第２の入力端子に接続され、他端が前記第３の抵抗の他端に接続された第４の抵抗と、
一端が前記第３の抵抗の他端に接続された第５の抵抗と、
一端が前記第５の抵抗の他端に接続され、他端が前記第１の容量の一端に接続された第５のスイッチと、
一端が前記第５の抵抗の他端に接続され、他端が前記第２の容量の一端に接続された第６のスイッチと、
前記第３のスイッチ、前記第４のスイッチ、前記第５のスイッチ、および、前記第６のスイッチを制御する第２のスイッチ制御回路と、を備え、
前記第２のスイッチ制御回路は、
前記第１の期間のうち、前記第２の期間の直前の前記第１の入力信号および前記第２の入力信号が前記ＤＣ信号を構成する固定信号である期間、および、前記第２の期間において、前記第３のスイッチおよび前記第４のスイッチをオンし、且つ、前記第５のスイッチおよび前記第６のスイッチをオフし、
前記第１の期間のうち、前記第１の入力信号および前記第２の入力信号が前記ＤＣ信号を構成する反転信号である期間は、前記第３のスイッチおよび前記第４のスイッチをオフし、且つ、前記第５のスイッチおよび前記第６のスイッチをオンする
請求項１に記載の入力回路。
前記第１の入力端子を介して前記第１の入力信号が入力され且つ前記第２の入力端子を介して前記第２の入力信号が入力され、前記第１の入力信号および前記第２の入力信号に基づいて検出信号を出力する第１の信号検出回路をさらに備え、
前記第１の信号検出回路は、前記第１の期間の直前の前記第１の入力信号および前記第２の入力信号が固定信号になったことを検出した場合には、第１の検出信号を出力し、
前記第１のスイッチ制御回路は、前記第１の検出信号に応じて、前記第１のスイッチおよび前記第２のスイッチをオフする
請求項６に記載の入力回路。
前記第２のスイッチ制御回路は、
前記第１の信号検出回路から前記第１の検出信号が出力される前において、前記第３のスイッチおよび前記第４のスイッチをオフし、且つ、前記第５のスイッチおよび前記第６のスイッチをオンし、
前記第１の検出信号に応じて、前記第３のスイッチおよび前記第４のスイッチをオンし、且つ、前記第５のスイッチおよび前記第６のスイッチをオフする
請求項７に記載の入力回路。