TWI469510B - 介面電路 - Google Patents

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TWI469510B
TWI469510B TW101137295A TW101137295A TWI469510B TW I469510 B TWI469510 B TW I469510B TW 101137295 A TW101137295 A TW 101137295A TW 101137295 A TW101137295 A TW 101137295A TW I469510 B TWI469510 B TW I469510B
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Tse Hung Wu
Chao Kai Tu
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Description

介面電路
本揭露是有關於一種電路，且特別是有關於一種介面電路。
請同時參照第1圖及第2圖，第1圖繪示係為傳統介面電路之電路圖，第2圖繪示係為傳統介面電路之訊號時序圖。傳統介面電路1包括接收器11、共模電容Ccom 、終端電阻R1、終端電阻R2、開關SW1及開關SW2，且接收器11包括通道ch1及通道ch2。開關SW1及開關SW2分別受控於開關控制訊號SSW1 及SSW2 將終端電阻R1及終端電阻R2耦接至共模電容Ccom 。開關SW1及開關SW2的導通瞬間將因共模電容Ccom 的瞬間放電而於通道ch1及通道ch2上產生雜訊△V1及△V2。
本揭露係有關於一種介面電路。
根據本揭露，提出一種介面電路。介面電路包括接收器、第一終端電阻、第二終端電阻、共模電容、第一開關、第二開關及共模電位調整電路。接收器包括第一通道及第二通道。第一通道接收第一通道電壓，而第二通道接收第二通道電壓。共模電容提供一共模電位。第一開關將第一終端電阻電性連接至共模電容，且第二開關將第二終端電阻電性連接至共模電容。共模電位調整電路係耦接第一開 關、第二開關及共模電容，並根據第一通道電壓及第二通道電壓調整共模電位。
為了對本揭露之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式，作詳細說明如下：
請參照第3圖，第3圖繪示係為一種介面電路之示意圖。介面電路3能操作於大電壓擺幅的低速低功率訊號模式或低電壓擺幅的高速差動訊號模式。介面電路3包括接收器31、共模電容Ccom 、終端電阻R1、終端電阻R2、開關SW1、開關SW2及共模電位調整電路32。在高速差動訊號模式下，開關SW1及開關SW2分別受控於開關控制訊號SSW1 及開關控制訊號SSW2 將終端電阻R1及終端電阻R2電性連接至提供共模電位Vcom 之共模電容Ccom 。
接收器31包通道ch1及通道ch2。通道ch1接收通道電壓Vch1 ，而通道ch2接收通道電壓Vch2 。在高速差動訊號模式下，通道電壓Vch1 及通道電壓Vch2 係做為差動訊號。共模電位調整電路32係耦接開關SW1、開關SW2及共模電容Ccom ，並根據通道電壓Vch1 及通道電壓Vch2 調整共模電位Vcom ，以抑制開關SW1或開關SW2導通的瞬間所產生的雜訊。
第一實施例
請同時參照第4圖及第5圖，第4圖繪示係為依照第一實施例之介面電路之電路圖，第5圖繪示係為一種依照 第一實施例之一種訊號時序圖。前述介面電路3於第一實施例係以介面電路3(1)為例說明，而共模電位調整電路32於第一實施例係以共模電位調整電路32(1)為例說明。共模電位調整電路32(1)包括二極體D1及二極體D2。二極體D1之陰極係耦接至通道ch1，二極體D2之陽極係耦接至二極體D1之陽極、開關SW1、開關SW2及共模電容Ccom ，且二極體D2之陰極係耦接至通道ch2。
當通道電壓Vch1 由高電位轉換為低電位後，二極體D1隨之被導通。二極體D1於共模電容Ccom 與通道ch1之間提供一放電路徑，使得共模電位Vcom 開始下降。後續當通道電壓Vch2 由高電位轉換為低電位後，二極體D2隨之被導通。二極體D2於共模電容Ccom 與通道ch2之間提供另一放電路徑，使得共模電位Vcom 更進一步地下降。
開關SW1及開關SW2導通前，共模電容Ccom 即經由二極體D1及二極體D2進行放電來調整共模電位Vcom 。如此一來，將能抑制開關SW1及開關SW2導通的瞬間於通道ch1及通道ch2上所產生的雜訊△V1’及△V2’。
第二實施例
請參照第6圖，第6圖繪示係為依照第二實施例之介面電路之電路圖。前述介面電路3於第二實施例係以介面電路3(2)為例說明，而共模電位調整電路32於第二實施例係以共模電位調整電路32(2)為例說明。第二實施例與第一實施例主要不同之處在於共模電位調整電路32(2)之二極體D1之陰極係耦接至終端電阻R1與開關SW1之連 接處，而共模電位調整電路32(2)之二極體D2之陰極係耦接至終端電阻R2與開關SW2之連接處。
第三實施例
請同時參照第6圖及第7圖，第7圖繪示係為依照第三實施例之介面電路之電路圖。前述介面電路3於第三實施例係以介面電路3(3)為例說明。第三實施例與第二實施例主要不同之處在於共模電位調整電路32(2)之開關SW1及二極體D1於介面電路3(3)係以場效電晶體M1實現，而共模電位調整電路32(2)之開關SW2及二極體D2於介面電路3(3)係以場效電晶體M2實現。場效電晶體M1及場效電晶體M2例如為N型金氧半場效電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor,MOSFET)。
場效電晶體M1之源極及本體係耦接至共模電容Ccom ，且場效電晶體M1之汲極係耦接至終端電阻R1，使得場效電晶體M1之源極與汲極之間形成一個相當於前述二極體D1的放電路徑。相似地，場效電晶體M2之源極及本體係耦接至共模電容Ccom ，且場效電晶體M2之汲極係耦接至終端電阻R2，使得場效電晶體M2之源極與汲極之間形成一個相當於前述二極體D2的放電路徑。
第四實施例
請同時參照第7圖及第8圖，第8圖繪示係為依照第四實施例之介面電路之電路圖。前述介面電路3於第四實 施例係以介面電路3(4)為例說明。第四實施例與第三實施例主要不同之處在於介面電路3(4)更包括場效電晶體M3及場效電晶體M4，且場效電晶體M3及場效電晶體M4例如為P型金氧半場效電晶體。場效電晶體M3之源極及本體係耦接至共模電容Ccom ，且場效電晶體M3之汲極係耦接至終端電阻R1。相似地，場效電晶體M4之源極及本體係耦接至共模電容Ccom ，且場效電晶體M4之汲極係耦接至終端電阻R2。
第五實施例
請同時參照第6圖及第9圖，第9圖繪示係為依照第五實施例之介面電路之電路圖。前述介面電路3於第五實施例係以介面電路3(5)為例說明。第五實施例與第二實施例主要不同之處在於共模電位調整電路32(2)之開關SW1及二極體D1於介面電路3(5)係以場效電晶體M5實現，而共模電位調整電路32(2)之開關SW2及二極體D2於介面電路3(5)係以場效電晶體M6實現。場效電晶體M5及場效電晶體M6例如為P型金氧半場效電晶體。
場效電晶體M5之源極及本體係耦接至終端電阻R1，且場效電晶體M1之汲極係耦接至共模電容Ccom ，使得場效電晶體M5之源極與汲極之間形成一個相當於前述二極體D1的放電路徑。相似地，場效電晶體M6之源極及本體係耦接至終端電阻R2，且場效電晶體M6之汲極係耦接至共模電容Ccom ，使得場效電晶體M6之源極與汲極之間形成一個相當於前述二極體D2的放電路徑。
第六實施例
請同時參照第9圖及第10圖，第10圖繪示係為依照第六實施例之介面電路之電路圖。前述介面電路3於第六實施例係以介面電路3(6)為例說明。第六實施例與第五實施例主要不同之處在於介面電路3(6)更包括場效電晶體M7及場效電晶體M8，且場效電晶體M7及場效電晶體M8例如為N型金氧半場效電晶體。場效電晶體M7之源極及本體係耦接至共模電容Ccom ，且場效電晶體M7之汲極係耦接至終端電阻R1。相似地，場效電晶體M8之源極及本體係耦接至共模電容Ccom ，且場效電晶體M8之汲極係耦接至終端電阻R2。
第七實施例
請同時參照第6圖及第11圖，第11圖繪示係為依照第七實施例之介面電路之電路圖。前述介面電路3於第七實施例係以介面電路3(7)為例說明，而共模電位調整電路32於第七實施例係以共模電位調整電路32(7)為例說明。第七實施例與第二實施例主要不同之處在於共模電位調整電路32(7)更包括電容C1及電容C2。電容C1之一端係耦接至通道ch1，而電容C2之一端係耦接至通道ch2。電容C2之另一端係耦接至電容C1之另一端及共模電容Ccom 。
當通道電壓Vch1 由高電位轉換為低電位後，二極體D1隨之被導通。共模電容Ccom 能經二極體D1及電容C1進行放電，使得共模電位Vcom 開始下降。後續當通道電壓 Vch2 由高電位轉換為低電位後，二極體D2隨之被導通。共模電容Ccom 能經二極體D2及電容C2進行放電，使得共模電位Vcom 更進一步地下降。
第八實施例
請同時參照第6圖及第12圖，第12圖繪示係為依照第八實施例之介面電路之電路圖。前述介面電路3於第八實施例係以介面電路3(8)為例說明，而共模電位調整電路32於第八實施例係以共模電位調整電路32(8)為例說明。第八實施例與第二實施例主要不同之處在於共模電位調整電路32(8)更包括二極體D3及二極體D4。二極體D3之陰極係耦接至通道ch1，而二極體D4之陰極係耦接至通道ch2。二極體D4之陽極係耦接至二極體D3之陽極及共模電容Ccom 。
當通道電壓Vch1 由高電位轉換為低電位後，二極體D1及二極體D3隨之被導通。共模電容Ccom 能經二極體D1及二極體D3進行放電，使得共模電位Vcom 開始下降。後續當通道電壓Vch2 由高電位轉換為低電位後，二極體D2及二極體D4隨之被導通。共模電容Ccom 能經二極體D2及二極體D4進行放電，使得共模電位Vcom 更進一步地下降。
第九實施例
請同時參照第5圖及第13圖，第13圖繪示係為依照第九實施例之介面電路之電路圖。前述介面電路3於第九 實施例係以介面電路3(9)為例說明，而共模電位調整電路32於第九實施例係以共模電位調整電路32(9)為例說明。第九實施例與第二實施例主要不同之處在於共模電位調整電路32(9)包括電容C1及電容C2。電容C1之一端係耦接至通道ch1，而電容C2之一端係耦接至通道ch2。電容C2之另一端係耦接至電容C1之另一端及共模電容Ccom 。
當通道電壓Vch1 由高電位轉換為低電位後，共模電容Ccom 能經電容C1進行放電，使得共模電位Vcom 開始下降。後續當通道電壓Vch2 由高電位轉換為低電位後，共模電容Ccom 能經電容C2進行放電，使得共模電位Vcom 更進一步地下降。
綜上所述，雖然本揭露已以實施例揭露如上，然其並非用以限定本揭露。本揭露所屬技術領域中具有通常知識者，在不脫離本揭露之精神和範圍內，當可作各種之更動與潤飾。因此，本揭露之保護範圍當視後附之申請專利範圍所界定者為準。
1‧‧‧傳統介面電路
3、3(1)、3(2)、3(3)、3(4)、3(5)、3(7)、3(8)、3(9)‧‧‧介面電路
11、31‧‧‧接收器
32、32(1)、32(2)、32(7)、32(8)、32(9)‧‧‧共模電位調整電路
C1、C2‧‧‧電容
Ccom ‧‧‧共模電容
D1~D4‧‧‧二極體
ch1、ch2‧‧‧通道
R1、R2‧‧‧終端電阻
SW1~SW2‧‧‧開關
M1~M8‧‧‧場效電晶體
SSW1 、SSW2 ‧‧‧開關控制訊號
Vch1 、Vch2 ‧‧‧通道電壓
Vcom ‧‧‧共模電位
△V1、△V2、△V1’、△V2’‧‧‧雜訊
第1圖繪示係為傳統介面電路之電路圖。
第2圖繪示係為傳統介面電路之訊號時序圖。
第3圖繪示係為一種介面電路之示意圖。
第4圖繪示係為依照第一實施例之介面電路之電路圖。
第5圖繪示係為一種依照第一實施例之一種訊號時序圖。
第6圖繪示係為依照第二實施例之介面電路之電路圖。
第7圖繪示係為依照第三實施例之介面電路之電路圖。
第8圖繪示係為依照第四實施例之介面電路之電路圖。
第9圖繪示係為依照第五實施例之介面電路之電路圖。
第10圖繪示係為依照第六實施例之介面電路之電路圖。
第11圖繪示係為依照第七實施例之介面電路之電路圖。
第12圖繪示係為依照第八實施例之介面電路之電路圖。
第13圖繪示係為依照第九實施例之介面電路之電路圖。
3‧‧‧介面電路
31‧‧‧接收器
32‧‧‧共模電位調整電路
Ccom ‧‧‧共模電容
Vcom ‧‧‧共模電位
R1、R2‧‧‧終端電阻
SW1~SW2‧‧‧開關
SSW1 、SSW2 ‧‧‧開關控制訊號
ch1、ch2‧‧‧通道
Vch1 、Vch2 ‧‧‧通道電壓

Claims (11)

  1. 一種介面電路，包括：一接收器，包括：一第一通道，用以接收一第一通道電壓；及一第二通道，用以接收一第二通道電壓；一第一終端電阻；一第二終端電阻；一共模電容，用以提供一共模電位；一第一開關，用以將該第一終端電阻電性連接至該共模電容；一第二開關，用以將該第二終端電阻電性連接至該共模電容；一共模電位調整電路，係耦接該第一開關、該第二開關及該共模電容，並根據該第一通道電壓及該第二通道電壓調整該共模電位。
  2. 如申請專利範圍第1項所述之介面電路，其中該共模電位調整電路包括：一第一二極體，該第一二極體之陰極係耦接至該第一通道；以及一第二二極體，該第二二極體之陽極係耦接至該第一二極體之陽極、該第一開關、該第二開關及該共模電容，且該第二二極體之陰極係耦接至該第二通道。
  3. 如申請專利範圍第1項所述之介面電路，其中該共模電位調整電路包括：一第一二極體，該第一二極體之陰極係耦接至該第一 終端電阻及該第一開關；以及一第二二極體，該第二二極體之陽極係耦接至該第一二極體之陽極及該共模電容，且該第二二極體之陰極係耦接至該第二終端電阻及該第二開關。
  4. 如申請專利範圍第3項所述之介面電路，其中該共模電位調整電路更包括：一第一電容，該第一電容之一端係耦接至該第一通道；以及一第二電容，該第二電容之一端係耦接至該第二通道，且該第二電容之另一端係耦接至該第一電容之另一端及該共模電容。
  5. 如申請專利範圍第3項所述之介面電路，其中該共模電位調整電路更包括：一第三二極體，該第三二極體之陰極係耦接至該第一通道；以及一第四二極體，該第四二極體之陰極係耦接至該第二通道，且該第四二極體之陽極係耦接至該第三二極體之陽極及該共模電容。
  6. 如申請專利範圍第3項所述之介面電路，其中該第一開關及該第一二極體係為一第一場效電晶體，而該第二開關及該第二二極體係為一第二場效電晶體。
  7. 如申請專利範圍第6項所述之介面電路，其中該第一場效電晶體之源極及本體係耦接至該共模電容，且該第一場效電晶體之汲極係耦接至該第一終端電阻，該第二場效電晶體之源極及本體係耦接至該共模電容，且該第二 場效電晶體之汲極係耦接至該第二終端電阻。
  8. 如申請專利範圍第7項所述之介面電路，其中該共模電位調整電路更包括：一第三場效電晶體，該第三場效電晶體之源極及本體係耦接至該共模電容，且該第三場效電晶體之汲極係耦接至該第一終端電阻；以及一第四場效電晶體，該第四場效電晶體之源極及本體係耦接至該共模電容，且該第四場效電晶體之汲極係耦接至該第二終端電阻。
  9. 如申請專利範圍第6項所述之介面電路，其中該第一場效電晶體之源極及本體係耦接至該第一終端電阻，且該第一場效電晶體之汲極係耦接至該共模電容，該第二場效電晶體之源極及本體係耦接至該第二終端電阻，且該第二場效電晶體之汲極係耦接至該共模電容。
  10. 如申請專利範圍第9項所述之介面電路，其中該共模電位調整電路更包括：一第三場效電晶體，該第三場效電晶體之源極及本體係耦接至該共模電容，且該第三場效電晶體之汲極係耦接至該第一終端電阻；以及一第四場效電晶體，該第四場效電晶體之源極及本體係耦接至該共模電容，且該第四場效電晶體之汲極係耦接至該第二終端電阻。
  11. 如申請專利範圍第1項所述之介面電路，其中該共模電位調整電路更包括：一第一電容，該第一電容之一端係耦接至該第一通 道；以及一第二電容，該第二電容之一端係耦接至該第二通道，且該第二電容之另一端係耦接至該第一電容之另一端及該共模電容。
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