KR102423987B1 - 터미네이션 회로 및 인터페이스 장치 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 터미네이션 회로는, 신호를 수신하는 복수의 단자들, 상기 단자들에 연결되며, 서로 직렬로 연결되는 단위 저항 및 단위 스위치 소자를 포함하는 복수의 단위 회로들, 상기 단위 회로들에 연결되는 공통 모드 커패시터들, 상기 단위 회로들과 상기 공통 모드 커패시터들 사이에 연결되며, 제1 모드로 상기 신호를 수신할 때 턴-온되는 제1 스위치 소자들, 및 상기 단위 회로들과 상기 공통 모드 커패시터들 사이에 연결되며, 상기 제1 모드와 다른 제2 모드로 상기 신호를 수신할 때 턴-온되는 제2 스위치 소자들을 포함한다.

Description

터미네이션 회로 및 인터페이스 장치{TERMINATION CIRCUIT AND INTERFACE DEVICE}
본 발명은 터미네이션 회로 및 인터페이스 장치에 관한 것이다.
전자 기기에 포함되는 집적회로 칩들은 인터페이스 장치를 통해 데이터를 서로 주고받을 수 있다. 전자 기기에서 처리하는 데이터의 용량이 점점 증가함에 따라, 집적회로 칩들 사이에서 고속의 데이터 통신을 제공할 수 있는 다양한 규격들이 제안되는 추세이다. 동시에, 집적회로 칩들 사이의 정확한 통신을 위한 임피던스 매칭을 지원하고자 하는 목적에서, 데이터를 받는 수신 측 인터페이스 장치에는 터미네이션 회로가 포함될 수 있다. 데이터 통신을 제공하는 규격에 따라, 터미네이션 회로는 서로 다른 구조를 가질 수 있다.
본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, 서로 다른 규격에 따라 전송되는 데이터를 효율적으로 처리할 수 있는 터미네이션 회로 및 인터페이스 장치를 제공하고자 하는 데에 있다.
본 발명의 일 실시예에 따른 터미네이션 회로는, 신호를 수신하는 복수의 단자들, 상기 단자들에 연결되며, 서로 직렬로 연결되는 단위 저항 및 단위 스위치 소자를 포함하는 복수의 단위 회로들, 상기 단위 회로들에 연결되는 공통 모드 커패시터들, 상기 단위 회로들과 상기 공통 모드 커패시터들 사이에 연결되며, 제1 모드로 상기 신호를 수신할 때 턴-온되는 제1 스위치 소자들, 및 상기 단위 회로들과 상기 공통 모드 커패시터들 사이에 연결되며, 상기 제1 모드와 다른 제2 모드로 상기 신호를 수신할 때 턴-온되는 제2 스위치 소자들을 포함한다.
본 발명의 일 실시예에 따른 터미네이션 회로는, 복수의 단자들에 연결되는 입력단을 갖는 복수의 단위 회로들, 공통 노드들과 접지 노드 사이에 연결되는 공통 모드 커패시터들, 및 상기 단위 회로들의 출력단과 상기 공통 노드들을 연결하는 스위치 페어(pair)들을 포함하며, 상기 스위치 페어들 각각은 제1 스위치 소자 및 제2 스위치 소자를 갖는 스위치부를 포함하며, 상기 스위치 페어들 중 적어도 하나에 포함되는 상기 제1 스위치 소자와 상기 제2 스위치 소자는 서로 다른 상기 공통 노드들에 연결된다.
본 발명의 일 실시예에 따른 인터페이스 장치는, 복수의 단자들로 입력되는 신호를 이용하여 데이터를 생성하는 복수의 수신기들, 서로 직렬로 연결되는 단위 저항 및 단위 스위치 소자를 각각 포함하며, 상기 단자들에 연결되는 복수의 단위 터미네이션 회로들, 복수의 제1 스위치 소자들 및 복수의 제2 스위치 소자들을 통해 상기 단위 터미네이션 회로들에 연결되는 공통 모드 커패시터, 및 제1 모드에서 상기 신호를 수신하면 상기 제1 스위치 소자들을 턴-온하고, 제2 모드에서 상기 신호를 수신하면 상기 제2 스위치 소자들을 턴-온하는 컨트롤러를 포함한다.
본 발명의 일 실시예에 따르면, 데이터를 전송하는 통신 규격들에 따라 터미네이션 회로에 포함되는 단위 회로들과 수신기의 연결 구조가 변경될 수 있다. 따라서, 서로 다른 통신 규격들에 따라 전송되는 데이터를 하나의 터미네이션 회로 및 인터페이스 장치를 통해 수신할 수 있으며, 데이터 수신에서 발생하는 잡음 및 라인간 스큐(skew) 문제를 최소화할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 전자 기기를 간단하게 나타낸 블록도이다.
도 2 내지 도 4는 본 발명의 일 실시예에 따른 전자 기기의 데이터 통신을 설명하기 위해 제공되는 도면이다.
도 5는 본 발명의 일 실시예에 따른 집적회로 장치를 간단하게 나타낸 블록도이다.
도 6 내지 도 8은 본 발명의 일 실시예에 따른 인터페이스 장치를 설명하기 위하여 제공되는 비교예의 회로도이다.
도 9 내지 도 11은 본 발명의 일 실시예에 따른 인터페이스 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 12 내지 도 14는 본 발명의 일 실시예에 따른 인터페이스 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 15는 본 발명의 일 실시예에 따른 인터페이스 장치의 출력 신호에 대한 시뮬레이션 결과를 나타내는 그래프이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시예에 따른 전자 기기를 간단하게 나타낸 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 전자 기기(1)는, 프로세서(2), 스토리지(3), 디스플레이(4), 통신부(5), 이미지 센서(6), 입출력 장치(7) 등을 포함할 수 있다. 전자 기기(1)는 스마트폰, 태블릿 PC, 랩톱 컴퓨터 등의 모바일 기기는 물론, 텔레비전, 데스크톱 컴퓨터 등을 포함할 수 있다. 프로세서(2), 스토리지(3), 디스플레이(4), 통신부(5), 이미지 센서(6), 입출력 장치(7) 등의 구성 요소는 버스(8)를 통해 서로 통신할 수 있다.
전자 기기(1)의 전체적인 동작은 프로세서(2)에 의해 제어될 수 있다. 프로세서(2)는 전자 기기(1)의 종류에 따라 여러 이름으로 명명될 수 있다. 일 실시예로, 전자 기기(1)가 태블릿 PC나 스마트폰인 경우, 프로세서(2)는 애플리케이션 프로세서(AP)일 수 있으며, 전자 기기(1)가 랩톱 컴퓨터나 데스크톱 컴퓨터인 경우 프로세서(2)는 중앙 처리 장치(Central Processing Unit, CPU)일 수 있다. 스토리지(3)는 데이터를 저장할 수 있는 장치로서, 플래시 메모리, DRAM, SRAM, 캐시 메모리 등을 포함할 수 있다. 디스플레이(4)는 화면을 출력하기 위한 장치로서, 액정 디스플레이(LCD), 유기발광다이오드(OLED) 디스플레이, 전자 종이 디스플레이, 또는 마이크로 전자 기계 시스템(MEMS) 디스플레이 등으로 구현될 수 있다.
통신부(5)는 전자 기기(1)와 다른 외부 전자 기기 사이의 통신을 중개하기 위한 장치일 수 있다. 통신부(5)는 다양한 통신 인터페이스, 예를 들어 USB, LAN, micro-USB 등과 같은 유선 통신 인터페이스나, Wifi, Bluetooth, NFC, 적외선 통신, 가시광 통신 등과 같은 무선 통신 인터페이스를 통해 외부 전자 기기와 데이터를 주고받을 수 있다. 이미지 센서(6)는 영상을 촬영하기 위한 장치로서 CMOS 이미지 센서 또는 CCD 이미지 센서 등을 포함할 수 있다. 입출력 장치(7)는 외부로부터 소정의 명령을 입력받거나, 음성, 진동 등을 출력하기 위한 장치들을 포함할 수 있다. 일 실시예에서 입출력 장치(7)는 오디오 출력부, 터치스크린, 기계식 키 등의 구성 요소들을 포함할 수 있다.
전자 기기(1)에 포함되는 각 구성 요소들(2-7)은 버스(8)를 통해 통신할 수 있다. 전자 기기(1)에 포함되는 각 구성 요소들(2-7)들은 다양한 통신 규격에 따라 데이터를 주고받을 수 있다. 일 실시예에서, 전자 기기(1)가 모바일 장치인 경우, 각 구성 요소들(2-7)은 MIPI (Mobile Industry Processor Interface) 표준에서 규정하는 통신 규격에 따라 서로 데이터를 주고받을 수 있다.
MIPI 표준에서 따르면 서로 다른 물리 계층을 갖는 서로 다른 통신 규격이 정의될 수 있다. 따라서, 전자 기기(1)에 따라 각 구성 요소들(2-7) 사이의 데이터 통신에 적용되는 통신 규격이 서로 달라질 수 있으며, 둘 이상의 통신 규격을 모두 지원할 수 있는 인터페이스 장치에 대한 니즈가 점점 증가하는 추세이다.
도 2 내지 도 4는 본 발명의 일 실시예에 따른 전자 기기의 데이터 통신을 설명하기 위해 제공되는 도면이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 전자 기기(10)는 프로세서(11), 디스플레이 구동 장치(12), 및 이미지 센서(13) 등과 같은 집적회로 장치들을 포함할 수 있다. 프로세서(11)는 전자 기기(10)의 전반적인 동작을 제어하는 애플리케이션 프로세서, 중장 처리 장치 등일 수 있다. 프로세서(11)는 디스플레이 구동 장치(12)로 이미지 데이터를 송신하거나, 이미지 센서(13)가 생성한 이미지 데이터를 수신할 수 있다. 일 실시예에서, 프로세서(11)와 디스플레이 구동 장치(12) 사이의 통신에 적용되는 통신 규격은, 프로세서(11)와 이미지 센서(13) 사이의 통신에 적용되는 통신 규격과 다를 수 있다.
일 실시예로, 프로세서(11)와 디스플레이 구동 장치(12), 및 이미지 센서(13)는 2개의 라인을 이용한 차동 신호 방식과 3개의 라인을 이용한 멀티-레벨 신호 방식 중 어느 하나에 따라 데이터를 주고받을 수 있다. 차동 신호 방식의 경우, 고속 데이터 통신에 유리한 장점을 가지며, 클럭 신호는 일반적인 데이터와 다른 라인을 통해 별도로 전송될 수 있다. 멀티-레벨 신호 방식의 경우 유효 데이터 전송 속도 측면에서 유리하며, 클럭 신호가 별도로 전송되지 않는다. 따라서, 멀티-레벨 신호 방식의 경우, 수신 측에 클럭 복원 장치가 마련될 수 있다.
프로세서(11), 디스플레이 구동 장치(12), 및 이미지 센서(13) 각각은 차동 신호 방식 또는 멀티-레벨 신호 방식에 따라 데이터를 주고 받을 수 있는 인터페이스 장치를 포함할 수 있다. 인터페이스 장치는 임피던스 매칭을 지원하는 한편, 차동 신호 방식 또는 멀티-레벨 신호 방식 등에 따라 전송 선로를 통해 전달된 신호로부터 데이터를 생성할 수 있다.
도 3은 프로세서(21)와 디스플레이 구동 장치(22) 사이의 데이터 통신을 설명하기 위해 제공되는 도면일 수 있다. 도 3을 참조하면, 디스플레이 구동 장치(22)는 타이밍 컨트롤러(23), 게이트 드라이버(25), 및 소스 드라이버(26)를 포함할 수 있다. 타이밍 컨트롤러(23)는 게이트 드라이버(25)와 소스 드라이버(26)의 동작을 제어하여 디스플레이 패널(27)에 이미지를 표시할 수 있다.
타이밍 컨트롤러(23)는 프로세서(21)와의 통신을 중개하는 인터페이스 장치(24)를 포함할 수 있다. 일 실시예에서, 전자 기기(20)가 모바일 기기인 경우, 인터페이스 장치(24)는 프로세서(21)와 MIPI 표준에서 규정하는 통신 규격에 따라 서로 데이터를 주고받을 수 있다. 일례로, 인터페이스 장치(24)는 MIPI 표준에서 규정하는 D-Phy 인터페이스 및 C-Phy 인터페이스 중 적어도 하나에 따른 통신을 지원할 수 있다.
도 4는 프로세서(31)와 이미지 센서(32) 사이의 데이터 통신을 설명하기 위해 제공되는 도면일 수 있다. 도 4를 참조하면, 이미지 센서(32)는 타이밍 컨트롤러(33), 로우 디코더(35), 칼럼 디코더(36) 및 픽셀 어레이(37) 등을 포함할 수 있다. 타이밍 컨트롤러(33)는 로우 디코더(35)와 칼럼 디코더(36)의 동작을 제어하여, 픽셀 어레이(37)가 생성하는 전하로부터 이미지 데이터를 생성할 수 있다.
타이밍 컨트롤러(33)는 프로세서(31)와의 통신을 중개하는 인터페이스 장치(34)를 포함할 수 있으며, 인터페이스 장치(34)는 MIPI 표준에서 규정하는 통신 규격에 따라 프로세서(31)와 데이터를 주고받을 수 있다. 일례로, 인터페이스 장치(34)는 MIPI 표준에서 규정하는 D-Phy 인터페이스 및 C-Phy 인터페이스 중 적어도 하나에 따른 통신을 지원할 수 있다.
도 5는 본 발명의 일 실시예에 따른 집적회로 장치를 간단하게 나타낸 블록도이다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 집적회로 장치(50)는 인터페이스 회로(51), 로직 회로(54) 등을 포함할 수 있다. 인터페이스 회로(51)는 집적회로 장치(50)에 입력되는 수신 신호(SR)의 임피던스 매칭을 수행하는 한편, 수신 신호(SR)로부터 데이터를 생성할 수 있다. 로직 회로(54)는 인터페이스 회로(51)가 출력하는 데이터를 처리할 수 있다.
일 실시예로, 집적회로 장치(50)가 디스플레이 구동 장치인 경우, 인터페이스 회로(51)는 디스플레이 직렬 인터페이스(DSI)를 통해 프로세서 등으로부터 이미지 데이터를 포함한 수신 신호(SR)를 전달받을 수 있다. 인터페이스 회로(51)는 수신 신호(SR)로부터 이미지 데이터를 생성하여 로직 회로(54)에 전송할 수 있다. 일 실시예에서, 로직 회로(54)는 디스플레이 구동 장치의 타이밍 컨트롤러, 게이트 드라이버, 및 소스 드라이버 등을 포함할 수 있으며, 상기 이미지 데이터를 디스플레이 패널에 입력하여 이미지를 출력할 수 있다.
인터페이스 회로(51)는 터미네이션 회로(52) 및 수신기(53)를 포함할 수 있다. 일 실시예에서, 터미네이션 회로(52)는 수신 신호(SR)의 전송 선로에 연결되는 단위 회로들을 포함할 수 있으며, 상기 단위 회로들 각각은 서로 직렬로 연결되는 단위 저항과 단위 스위치 소자를 포함할 수 있다. 일 실시예에서 상기 단위 스위치 소자의 턴-온 저항과 상기 단위 저항의 저항값의 합은 50옴(Ω)일 수 있다.
인터페이스 회로(51)는 차동 신호 방식 또는 멀티-레벨 신호 방식에 따라 수신 신호(SR)를 처리하여 수신 신호(SR)로부터 데이터를 생성할 수 있다. 일 실시예에서 집적회로 장치(50)가 MIPI 표준에 따라 수신 신호(SR)를 입력받는 경우, 상기 차동 신호 방식은 D-Phy 인터페이스로 정의될 수 있으며, 상기 멀티-레벨 신호 방식은 C-Phy 인터페이스로 정의될 수 있다.
차동 신호 방식과 멀티-레벨 신호 방식 각각에 적용되는 터미네이션 방법은 서로 다를 수 있다. 즉, 차동 신호 방식에 적용되는 터미네이션 방법은 멀티-레벨 신호 방식의 임피던스 매칭에 적용되기에 적합하지 않을 수 있다. 마찬가지로, 멀티-레벨 신호 방식에 적용되는 터미네이션 방법은 차동 신호 방식에 적용되기에 적합하지 않을 수 있다. 본 발명의 일 실시예에 따른 터미네이션 회로(52)는 차동 신호 방식과 멀티-레벨 신호 방식의 임피던스 매칭을 모두 지원함으로써, 서로 다른 통신 규격에 따라 전송되는 수신 신호(SR)를 하나의 인터페이스 회로(51)에서 처리할 수 있다.
도 6 내지 도 8은 본 발명의 일 실시예에 따른 인터페이스 장치를 설명하기 위하여 제공되는 비교예의 회로도이다.
우선 도 6에 도시한 일 실시예에 따른 터미네이션 회로(60)는 차동 신호 방식에 따라 전송되는 데이터를 수신할 수 있다. 도 6을 참조하면, 복수의 전송 선로들(L0-L5)을 통해 신호가 전송되며, 터미네이션 회로(60)는 전송 선로들(L0-L5) 각각에 연결되는 단자들(P0-P5)과, 단자들(P0-P5) 각각에 연결되는 단위 회로들(T0-T5), 및 공통 모드 커패시터들(C0-C2)을 포함할 수 있다. 일 실시예에서, 전송 선로들(L0-L5)의 개수는 단위 회로들(T0-T5)의 개수와 같을 수 있다.
단자들(P0-P5)은 복수의 리시버들(RX0-RX2) 중 어느 하나의 입력 단자와 전기적으로 연결될 수 있다. 도 6을 참조하면, 제1 단자(P0) 및 제2 단자(P1)는 제1 리시버(RX0)에 연결될 수 있다. 일 실시예에서 제1 리시버(RX0)는, 제1 단자(P0)를 통해 입력되는 신호(D0P)와 제2 단자(P1)를 통해 입력되는 신호(D0N)의 크기를 비교하고 그 대소 관계에 따라 하이(high) 또는 로우(low) 논리 값을 갖는 데이터(D0)를 생성할 수 있다. 즉, 도 6에 도시한 일 실시예에서, 제1 리시버(RX0)는 제1 단자(P0)와 제2 단자(P1)를 통해, 제1 및 제2 전송 선로들(L0, L1)이 제공하는 제1 데이터 레인에 연결될 수 있다.
차동 신호 방식에 따라 데이터를 수신하는 터미네이션 회로(60)에서 전송 선로들(L0-L5) 중 적어도 일부는 클럭 신호(CLK)를 전송하기 위한 선로로 제공될 수 있다. 도 6을 참조하면, 제5 전송 선로(L4) 및 제6 전송 선로(L5)를 통해 전송되는 신호로부터, 제3 리시버(RX2)가 클럭 신호(CLK)를 생성할 수 있다. 복수의 리시버들(RX0-RX2)의 출력단에 연결되는 로직 회로는, 클럭 신호(CLK)에 기초하여 데이터(D0, D1)를 처리할 수 있다.
다음으로 도 7에 도시한 일 실시예에 따른 터미네이션 회로(70)는 멀티-레벨 신호 방식에 따라 전송되는 데이터를 수신할 수 있다. 도 7을 참조하면, 복수의 전송 선로들(L0-L5)을 통해 신호가 전송되며, 터미네이션 회로(70)는 전송 선로들(L0-L5) 각각에 연결되는 단자들(P0-P5)과, 단자들(P0-P5) 각각에 연결되는 단위 회로들(T0-T5), 및 공통 모드 커패시터들(C0, C1)을 포함할 수 있다. 일 실시예에서, 전송 선로들(L0-L5)의 개수는 단위 회로들(T0-T5)의 개수와 같을 수 있다.
도 6과 달리 도 7에 도시한 일 실시예에 따른 터미네이션 회로(70)에서는 공통 모드 커패시터들(C0, C1) 각각이 3개의 단위 회로들(T0-T5)과 연결될 수 있다. 일 실시예에서, 제1 공통 모드 커패시터(C0)는 제1 내지 제3 단위 회로들(T0-T2)에 연결되며, 제2 공통 모드 커패시터(C1)는 제4 내지 제6 단위 회로들(T3-T5)에 연결될 수 있다. 따라서, 제1 내지 제3 전송 선로들(L0-L2)이 제1 데이터 레인을 구성하고, 제4 내지 제6 전송 선로들(L3-L5)이 제2 데이터 레인을 구성할 수 있다.
복수의 단자들(P0-P5) 각각에 입력되는 신호들은 복수의 리시버들(RX0-RX5) 중 적어도 2개의 입력 단자에 입력될 수 있다. 일례로, 제2 전송 선로(L1)를 통해 제2 단자(P1)에 입력된 신호는, 제1 리시버(RX0) 및 제2 리시버(RX1)의 입력 단자에 입력될 수 있다. 이는, 전송 선로들(L0-L5)을 통해 전송되는 신호들을 조합하여 3개 이상의 크기를 갖는 신호를 생성하는 멀티-레벨 신호 방식에 따른 특징일 수 있다. 도 7에 도시한 일 실시예에서, 제1 내지 제3 리시버들(RX0-RX2) 각각의 출력은 A0와 B0의 대소 관계, B0와 C0의 대소 관계, 및 C0와 A0의 대소 관계에 따라 결정될 수 있으며, 리시버들(RX0-RX5)에 연결된 로직 회로는 각 리시버들(RX0-RX5)의 출력에 기초하여 전송 선로들(L0-L5)로 전송하고자 하는 데이터를 복원할 수 있다.
도 6 및 도 7을 참조하여 설명한 바와 같이, 차동 신호 방식에 따라 데이터를 수신하는 터미네이션 회로(60)는, 멀티-레벨 신호 방식에 따라 데이터를 수신하는 터미네이션 회로(70)와 서로 다른 구조를 가질 수 있다. 이하, 도 8을 참조하여 차동 신호 방식에 따른 데이터 수신 및 멀티-레벨 신호 방식에 따른 데이터 수신을 지원할 수 있는 터미네이션 회로(80)를 설명하기로 한다.
도 8을 참조하면, 터미네이션 회로(80)는 제1 회로(81) 및 제2 회로(82)를 포함할 수 있다. 제1 회로(81)는 제1 내지 제6 단위 회로들(T0-T5)과 제1 내지 제3 공통 모드 커패시터들(C0-C2)을 포함할 수 있다. 한편, 제2 회로(82)는 제7 내지 제12 단위 회로들(T6-T11)과 제4 및 제5 공통 모드 커패시터들(C3, C4)을 포함할 수 있다. 제1 회로(81)는 차동 신호 방식에 따라 전송되는 데이터를 수신하기 위한 회로일 수 있으며, 제2 회로(82)는 멀티-레벨 신호 방식에 따라 전송되는 데이터를 수신하기 위한 회로일 수 있다.
도 8에 도시한 바와 같이, 차동 신호 방식에 따라 전송되는 데이터 및 멀티-레벨 신호 방식에 따라 전송되는 데이터를 모두 수신하기 위해서는, 터미네이션 회로(80)에 포함되는 단위 회로들(T0-T11)의 개수가 증가할 수 밖에 없으며, 이는 회로의 사이즈 증가로 이어질 수 있다. 도 8을 참조하면, 총 6개의 전송 선로들(L0-L5)을 통해 전송되는 데이터를 수신하기 위하여, 12개의 단위 회로들(T0-T11)이 마련될 수 있다. 또한, 단위 회로들(T0-T11) 및 공통 모드 커패시터들(C0-C4)의 개수가 증가함에 따라 수신단에서 바라보는 부하가 증가하게 되어 데이터 전송 속도가 느려질 수 있다.
도 9 내지 도 11은 본 발명의 일 실시예에 따른 인터페이스 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 9를 참조하면, 본 발명의 일 실시예에 따른 인터페이스 장치(100)는 터미네이션 회로(101), 수신기(102), 및 컨트롤러(103) 등을 포함할 수 있다. 인터페이스 장치(100)는 복수의 전송 선로들(L0-L5)을 통해 전송되는 신호를 수신하고 그로부터 데이터를 생성하는 회로일 수 있다.
터미네이션 회로(101)는 전송 선로들(L0-L5)에 연결되는 복수의 단자들(P0-P5), 종단 회로들(T0-T5), 공통 모드 커패시터들(C0-C2), 제1 스위치부(SU1), 및 제2 스위치부(SU2)를 포함할 수 있다. 제1 스위치부(SU1)는 복수의 제1 스위치 소자들(120-125)을 포함하며, 제2 스위치부(SU2)는 복수의 제2 스위치 소자들(130-135)을 포함할 수 있다. 종단 회로들(T0-T5) 각각은 단위 저항(R)과 단위 스위치 소자(SW)를 포함할 수 있다.
제1 스위치 소자들(120-125) 각각은, 종단 회로들(T0-T5) 중 하나의 출력단과 공통 노드들(CN0-CN2) 중 하나의 사이에 연결될 수 있다. 제2 스위치 소자들(130-135) 각각 역시, 종단 회로들(T0-T5) 중 하나의 출력단과 공통 노드들(CN0-CN2) 중 하나의 사이에 연결될 수 있다. 공통 모드 커패시터들(C0-C2) 각각은 공통 노드들(CN0-CN2) 중 어느 하나와 접지 노드 사이에 연결될 수 있다. 도 7의 일 실시예를 참조하면, 제1 스위치 소자들(120-125)과 제2 스위치 소자들(130-135)은 종단 회로들(T0-T5)의 출력단과 공통 노드들(CN0-CN2) 사이에서 스위치 페어를 형성할 수 있다.
수신기(102)는 단자들(P0-P5)로 입력되는 신호를 이용하여 데이터를 생성하는 리시버들을 포함할 수 있다. 컨트롤러(103)는 수신기(102)에 포함되는 리시버들의 동작을 제어하는 한편, 종단 회로들(T0-T5)에 포함되는 단위 스위치 소자(SW)와, 제1 스위치 소자들(120-125) 및 제2 스위치 소자들(130-135)을 제어할 수 있다.
일 실시예로 컨트롤러(103)는, 전송 선로들(L0-L5)을 통해 단자들(P0-P5)로 신호가 입력될 때 단위 스위치 소자(SW)를 턴-온할 수 있다. 또한 컨트롤러(103)는 데이터 수신 방식에 따라 제1 스위치 소자들(120-125) 및 제2 스위치 소자들(130-135) 중 적어도 일부를 턴-온하고, 나머지는 턴-오프시킬 수 있다.
일례로, 컨트롤러(103)는 차동 신호 방식으로 데이터를 수신할 때 제1 스위치 소자들(120-125)을 턴-온하고 제2 스위치 소자들(130-135)은 턴-오프할 수 있다. 반면, 멀티-레벨 신호 방식으로 데이터를 수신할 때, 컨트롤러(103)는 제1 스위치 소자들(120-125)을 턴-오프하고 제2 스위치 소자들(130-135)을 턴-온할 수 있다. 이하, 도 10 및 도 11을 참조하여 자세히 설명하기로 한다.
도 10은 차동 신호 방식으로 데이터를 수신할 때 인터페이스 장치(100)의 동작을 설명하기 위해 제공되는 도면일 수 있다. 도 10을 참조하면, 제1 및 제2 전송 선로들(L0, L1)이 제1 데이터 레인을 제공할 수 있으며, 제3 및 제4 전송 선로들(L2, L3)이 제2 데이터 레인을 제공할 수 있다. 한편, 제5 및 제6 전송 선로들(L4, L5)을 통해 클럭 신호(CLK)가 전송될 수 있다.
도 10에 도시한 일 실시예에서 인터페이스 장치(100)는 차동 신호 방식으로 데이터를 수신하므로, 제1 스위치 소자들(120-125)은 턴-온되고 제2 스위치 소자들(130-135)은 턴-오프될 수 있다. 따라서, 도 10에 도시한 일 실시예에서 제1 스위치 소자들(120-125)은 단락 회로로, 제2 스위치 소자들(130-135)은 개방 회로로 대체되어 도시하였다.
제2 스위치 소자들(130-135)이 모두 턴-오프되므로, 제1 내지 제3 공통 모드 커패시터들(C0-C2) 각각은 제1 내지 제3 공통 노드들(CN0-CN2) 각각을 통해 2개의 단위 회로들(T0-T5)과 연결될 수 있다. 일례로, 제1 공통 모드 커패시터(C0)는 제1 공통 노드(CN0)를 통해 제1 및 제2 단위 회로들(T0, T1)과 연결될 수 있다. 제1 및 제2 단위 회로들(T0, T1)과 제1 공통 모드 커패시터(C0)는 제1 단자(P0)와 제2 단자(P1)로 전송되는 신호에 대한 임피던스 매칭을 수행할 수 있다.
도 10에 도시한 일 실시예에서, 각 단자들(P0-P5)로 입력된 신호는 리시버들(RXD0-RXD2)에 의해 데이터로 변환될 수 있다. 일례로, 제1 및 제2 전송 선로들(L0, L1)을 통해 전송된 신호는 제1 차동 리시버(RXD0)에 입력될 수 있으며, 제3 및 제4 전송 선로들(L2, L3)을 통해 전송된 신호는 제2 차동 리시버(RXD1)에 입력될 수 있다. 한편, 제5 및 제6 전송 선로들(L4, L5)을 통해 전송된 신호는 제3 차동 리시버(RXD2)에 입력될 수 있으며, 제3 차동 리시버(RXD2)는 클럭 신호(CLK)를 출력할 수 있다.
도 10을 참조하면, 본 발명의 일 실시예에 따른 인터페이스 장치(100)는 차동 신호 방식으로 데이터를 수신할 때, 리시버들(RXD0-RXD2) 각각의 비반전 입력 단자와 반전 입력 단자에 연결되는 부하가 서로 대칭일 수 있다. 일례로, 제2 차동 리시버(RXD1)의 비반전 입력 단자는 제3 단자(P2)를 통해 제3 단위 회로(T2) 및 제2 공통 모드 커패시터(C1)와 연결되고, 제2 차동 리시버(RXD1)의 반전 입력 단자는 제4 단자(P3)를 통해 제4 단위 회로(T3) 및 제2 공통 모드 커패시터(C1)에 연결될 수 있다. 단위 회로들(T0-T5)은 서로 실질적으로 동일한 크기의 저항, 예를 들어 50옴(Ω)의 저항을 가지므로, 각 차동 리시버들(RXD0-RXD2)의 비반전 입력 단자와 반전 입력 단자에 연결되는 부하는 서로 대칭일 수 있다. 따라서, 본 발명의 일 실시예에 따른 인터페이스 장치(100)에서는, 차동 신호 방식으로 데이터를 수신할 때 공통 모드 노이즈를 최소화할 수 있다.
도 11은 멀티-레벨 신호 방식으로 데이터를 수신할 때 인터페이스 장치(100)의 동작을 설명하기 위해 제공되는 도면일 수 있다. 도 11을 참조하면, 제1 내지 제3 전송 선로들(L0-L2)이 제1 데이터 레인을 제공할 수 있으며, 제4 내지 제6 전송 선로들(L3-L5)이 제2 데이터 레인을 제공할 수 있다. 클럭 신호는 제1 데이터 레인 또는 제2 데이터 레인을 통해 임베디드 형태로 전송되며, 인터페이스 장치(100)에 연결된 클럭 복구 회로에 의해 복구될 수 있다.
도 11에 도시한 일 실시예에서 인터페이스 장치(100)가 멀티-레벨 신호 방식으로 데이터를 수신하므로, 제1 스위치 소자들(120-125)은 턴-오프되고 제2 스위치 소자들(130-135)은 턴-온될 수 있다. 따라서, 도 11에 도시한 바와 같이, 제1 스위치 소자들(120-125)은 개방 회로로, 제2 스위치 소자들(130-135)은 단락 회로로 대체하여 도시하였다.
제1 스위치 소자들(120-125)이 모두 턴-오프되고 제2 스위치 소자들(130-135)이 모드 턴-온되므로, 제1 및 제3 공통 모드 커패시터들(C0, C2) 각각은 제1 및 제3 공통 노드들(CN0, CN2) 각각을 통해 3개의 단위 회로들(T0-T5)과 연결될 수 있다. 제2 공통 모드 커패시터(C1)와 제2 공통 노드(CN1)는 단위 회로들(T0-T5)과 연결되지 않을 수 있다.
멀티-레벨 리시버들(RXM0-RXM5) 각각은 제1 내지 제6 단자들(P0-P5) 중 적어도 일부에 연결될 수 있다. 일례로, 제1 내지 제3 멀티-레벨 리시버들(RXM0-RXM2) 각각은 제1 데이터 레인을 제공하는 제1 내지 제3 전송 선로들(L0-L2)을 통해 전송되는 신호들(A0, B0, C0)의 차이를 계산할 수 있다. 제1 멀티-레벨 리시버(RXM0)는 신호 A0와 신호 B0의 차이를 계산하며, 제2 멀티-레벨 리시버(RXM1)는 신호 B0와 신호 C0의 차이를 계산하고, 제3 멀티-레벨 리시버(RXM2)는 신호 C0와 A0의 차이를 계산할 수 있다. 멀티-레벨 리시버들(RXM0-RXM5)의 출력단에 연결된 로직 회로는, 전송 선로들(L0-L5) 각각을 통해 전송되는 신호들(A0, B0, C0, A1, B1, C1)의 차이로부터 데이터를 생성할 수 있다.
도 11을 참조하면, 본 발명의 일 실시예에 따른 인터페이스 장치(100)는 멀티-레벨 신호 방식으로 데이터를 수신할 때, 리시버들(RXM0-RXM5)의 비반전 입력 단자와 단위 저항까지의 경로 및 리시버들(RXM0-RXM5)의 반전 입력 단자와 단위 저항까지의 경로 차이를 최소화할 수 있다. 따라서, 멀티-레벨 신호 방식으로 데이터를 수신할 때 발생할 수 있는 전송 선로들(L0-L5) 간의 스큐(skew) 문제를 최소화할 수 있다.
도 9 내지 도 11에 도시한 실시예들과 같이 인터페이스 장치(100)를 구현함으로써, 하나의 인터페이스 장치(100)로 차동 신호 방식으로 전송되는 데이터 및 멀티-레벨 방식으로 전송되는 데이터를 모두 수신할 수 있다. 동시에, 단위 회로들(T0-T5) 및 공통 모드 커패시터들(C0-C2)의 개수 증가 없이 터미네이션 회로(101)를 구현할 수 있으므로, 인터페이스 장치(100)의 사이즈 증가를 최소화함과 동시에, 수신단에서 바라보는 부하 증가를 방지할 수 있으므로 고속으로 데이터를 수신할 수 있다.
도 12 내지 도 14는 본 발명의 일 실시예에 따른 인터페이스 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 12를 참조하면, 본 발명의 일 실시예에 따른 인터페이스 장치(200)는 복수의 전송 선로들(L0-L9)과 연결되는 터미네이션 회로(201), 수신기(202) 및 컨트롤러(203) 등을 포함할 수 있다. 터미네이션 회로(201)는 전송 선로들(L0-L9)을 통해 전달된 신호의 임피던스 매칭 등을 수행할 수 있다. 수신기(202)는 터미네이션 회로(201)에 의해 임피던스 매칭된 신호들로부터 데이터를 생성할 수 있으며, 컨트롤러(203)는 터미네이션 회로(201) 및 수신기(202)의 동작을 제어할 수 있다.
터미네이션 회로(201)는 단위 회로부(TU), 제1 스위치부(SU1), 제2 스위치부(SU2) 및 공통 모드 커패시터들(C0-C4)을 포함할 수 있다. 단위 회로부(TU)는 복수의 단위 회로들(T0-T9)을 포함할 수 있으며, 단위 회로들(T0-T9) 각각은 서로 직렬로 연결되는 단위 저항(R)과 단위 스위치 소자(SW)를 포함할 수 있다. 일 실시예에서 단위 저항(R)과 단위 스위치 소자(SW)의 턴-온 저항의 합은 약 50옴(Ω)일 수 있다.
단위 회로들(T0-T9)의 입력단은 단자들(P0-P9)에 연결되며, 단위 회로들(T0-T9)의 출력단은 제1 스위치부(SU1) 및 제2 스위치부(SU2)에 연결될 수 있다. 제1 스위치부(SU1)는 제1 스위치 소자들(220-229)을 포함할 수 있으며, 제2 스위치부(SU2)는 제2 스위치 소자들(230-239)을 포함할 수 있다. 제1 스위치 소자들(220-229) 및 제2 스위치 소자들(230-239)은 단위 회로들(T0-T9)의 출력단과 공통 노드들(CN0-CN9) 사이에 연결될 수 있다. 공통 노드들(CN0-CN9)과 접지 노드 사이에는 공통 모드 커패시터들(C0-C4)이 연결될 수 있다. 단위 스위치 소자(SW)와 제1 스위치 소자들(220-229) 및 제2 스위치 소자들(230-239)의 온/오프는 컨트롤러(203)에 의해 결정될 수 있다.
단위 회로들(T0-T9) 각각에 포함되는 단위 스위치 소자(SW)는 전송 선로들(L0-L9)을 통해 신호가 전송될 때 턴-온될 수 있다. 제1 스위치 소자들(220-229)은 인터페이스 장치(200)가 차동 신호 방식으로 데이터를 수신할 때 턴-온되고, 멀티-레벨 신호 방식으로 데이터를 수신할 때는 턴-오프될 수 있다. 반대로 제2 스위치 소자들(230-239)은 인터페이스 장치(200)가 차동 신호 방식으로 데이터를 수신할 때 턴-오프되고, 멀티-레벨 신호 방식으로 데이터를 수신할 때는 턴-온될 수 있다.
도 12에 도시한 바와 같이 터미네이션 회로(201)를 설계함으로써, 차동 신호 방식 및 멀티-레벨 신호 방식으로 전송되는 데이터를, 하나의 인터페이스 장치(200)가 수신할 수 있다. 이하, 도 13 및 도 14를 참조하여 인터페이스 장치(200)의 자세한 동작을 설명하기로 한다.
도 13은 차동 신호 방식으로 데이터를 수신하는 일 실시예에서, 인터페이스 장치(200)의 동작을 설명하기 위해 제공되는 도면일 수 있다. 도 13을 참조하면, 차동 신호 방식으로 데이터를 수신할 때, 제1 스위치 소자들(220-229)은 턴-온되어 단락 회로로 동작하고, 제2 스위치 소자들(230-239)은 턴-오프되어 개방 회로로 동작할 수 있다. 따라서, 서로 인접한 한 쌍의 단위 회로들(T0-T9)이 공통 노드들(CN0-CN4) 중 하나에 연결되어 공통 모드 커패시터들(C0-C4) 중 하나를 공유할 수 있다.
일 실시예로, 제1 전송 선로(L0)와 제2 전송 선로(L1)를 통해 전송된 신호들(D0P, D0N) 각각은 제1 단자(P0) 및 제2 단자(P1)에 연결된 제1 차동 리시버(RXD0)에 입력될 수 있다. 제1 차동 리시버(RXD0)는 제1 전송 선로(L0)와 제2 전송 선로(L1)를 통해 전송된 신호들(D0P, D0N)의 대소 관계에 따라 제1 데이터(D0)를 생성할 수 있다. 차동 신호 방식으로 데이터를 주고받을 때, 적어도 일부의 전송 선로들(L4, L5)은 클럭 신호(CLK)를 전송하기 위한 목적으로 제공될 수 있다.
도 12 및 도 13에 도시한 실시예들과 같이, 인터페이스 장치(200)에서 차동 신호 방식으로 신호를 수신할 때, 차동 리시버들(RXD0-RXD4) 각각의 비반전 입력 단자와 반전 입력 단자에 연결되는 부하가 실질적으로 대칭일 수 있다. 따라서, 공통 모드 잡음을 상쇄함으로써 신호 대 잡음비를 개선할 수 있다.
도 14는 멀티-레벨 신호 방식으로 데이터를 수신하는 일 실시예에서, 인터페이스 장치(200)의 동작을 설명하기 위해 제공되는 도면일 수 있다. 도 14를 참조하면, 멀티-레벨 신호 방식으로 데이터를 수신할 때, 제1 스위치 소자들(220-229)은 턴-오프되어 개방 회로로 동작하고, 제2 스위치 소자들(230-239)은 턴-온되어 단락 회로로 동작할 수 있다. 따라서, 서로 인접한 3개의 단위 회로들(T0-T9)이 공통 노드들(CN0-CN4) 중 하나에 연결되어 공통 모드 커패시터들(C0-C4) 중 하나를 공유할 수 있다.
일 실시예로, 제4 내지 제6 전송 선로들(L3-L5) 를 통해 전송된 신호들(A1, B1, C1) 각각은 제4 내지 제6 단자(P3-P5) 중 일부에 연결된 제4 내지 제6 멀티-레벨 리시버들(RXM3-RXM5)에 입력될 수 있다. 제4 멀티-레벨 리시버(RXM3)는 제4 전송 선로(L3)를 통해 전송된 신호(A1)와, 제5 전송 선로(L4)를 통해 전송된 신호(B1) 사이의 차이를 계산할 수 있다. 제5 멀티-레벨 리시버(RXM4)는 제6 전송 선로(L5)를 통해 전송된 신호(C1)와 제4 전송 선로(L3)를 통해 전송된 신호(A1) 사이의 차이를 계산할 수 있다. 제6 멀티-레벨 리시버(RXM5)는 제5 전송 선로(L4)를 통해 전송된 신호(B1)와, 제6 전송 선로(L5)를 통해 전송된 신호(C1) 사이의 차이를 계산할 수 있다. 멀티-레벨 리시버들(RXM0-RXM8)의 출력단에 연결된 로직 회로는, 각 멀티-레벨 리시버들(RXM0-RXM8)의 출력을 조합하여 데이터를 생성할 수 있다.
한편, 도 14에 도시한 일 실시예에서, 전체 전송 선로들(L0-L9)의 개수는 10개이며, 그 중 9개의 전송 선로들(L0-L8)이 제공하는 3개의 데이터 레인들(DL0-DL2)에 의해 멀티-레벨 신호 방식으로 데이터가 전송될 수 있다. 따라서, 전송 선로들(L0-L9) 중 적어도 하나는 더미 선로(L9)일 수 있다. 더미 선로(L9)에 연결된 단위 회로(T9)의 단위 스위치 소자(SW)는 턴-오프될 수 있다. 한편, 더미 선로(L9)에 연결되는 제1 스위치 소자(229) 및 제2 스위치 소자(239) 역시 턴-오프될 수 있다. 즉, 전송 선로들(L0-L9)의 개수에 따라서, 멀티-레벨 신호 방식으로 데이터를 수신하는 경우에도 더미 선로(L9)에 연결되는 제2 스위치 소자(239)는 턴-오프될 수 있다.
도 15는 본 발명의 일 실시예에 따른 인터페이스 장치의 출력 신호에 대한 시뮬레이션 결과를 나타내는 그래프이다.
도 15는 본 발명의 일 실시예에 따른 인터페이스 장치가 멀티-레벨 신호 방식으로 데이터를 수신할 때 나타나는 성능 개선 효과를 알아보기 위한 아이 다이어그램(Eye Diagram)일 수 있다. 도 15에 도시한 일 실시예에서, 제1 그래프(310)는 도 8에 도시한 일 실시예에 따른 터미네이션 회로(80)를 포함하는 인터페이스 장치가 멀티-레벨 신호 방식으로 데이터를 수신할 때에 대응하는 시뮬레이션 결과일 수 있다. 한편 제2 그래프(320)는 도 9에 도시한 일 실시예에 따른 인터페이스 장치(100)가 멀티-레벨 신호 방식으로 데이터를 수신할 때에 대응하는 시뮬레이션 결과일 수 있다. 제1 그래프(310) 및 제2 그래프(320) 모두에서 비트 전송 속도는 2.4 Gbps이며, 따라서 1 유닛 인터벌(Unit Interval)은 약 417 ps 일 수 있다.
아이 다이어그램에 나타나는 아이 패턴은, 인터페이스 장치들이 수신한 신호에 포함된 지터 성분에 의해 결정될 수 있으며, 일 실시예에서 심볼 간 간섭(Inter Symbol Interference)에 의해 아이 패턴이 결정될 수 있다. 제1 그래프(310)에서 나타나는 아이 오프닝(311)은 0.62 유닛 인터벌 동안 ±20mV를 가질 수 있는 반면, 제2 그래프(320)에서 나타나는 아이 오프닝(321)은 0.74 유닛 인터벌 동안 ±30mV를 가질 수 있다. 즉, 제2 그래프(320)에서 나타나는 아이 오프닝(321)은 제1 그래프(310)에서 나타나는 아이 오프닝(311)에 비해 폭이 20% 증가하고, 높이는 50% 증가할 수 있다. 따라서, 본 발명의 일 실시예와 같이 인터페이스 장치(100)를 구현함으로써 더욱 우수한 데이터 수신 품질을 확보할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
10, 20, 30: 전자 기기
11, 21, 31: 프로세서
12, 22: 디스플레이 구동 장치
13, 32: 이미지 센서
100, 200: 인터페이스 장치
101, 201: 터미네이션 회로
102, 202: 수신기
103, 203: 컨트롤러

Claims (10)

  1. 신호를 수신하는 복수의 단자들;
    서로 직렬로 연결되는 단위 저항 및 단위 스위치 소자를 각각 포함하는 복수의 단위 회로들;
    상기 단위 회로들에 연결되는 공통 모드 커패시터들;
    상기 단위 회로들 중 하나와 상기 공통 모드 커패시터들 중 하나 사이에 각각 연결되며, 제1 모드로 상기 신호를 수신할 때 턴-온되는 제1 스위치 소자들; 및
    상기 단위 회로들 중 하나와 상기 공통 모드 커패시터들 중 하나 사이에 각각 연결되며, 상기 제1 모드와 다른 제2 모드로 상기 신호를 수신할 때 턴-온되는 제2 스위치 소자들; 을 포함하며,
    상기 제1 스위치 소자들이 턴-온되면 상기 제2 스위치 소자들은 턴-오프되고 상기 제2 스위치 소자들이 턴-온되면 상기 제1 스위치 소자들이 턴-오프되며,
    상기 단자들 각각에 상기 단위 회로들이 각각 연결되고, 상기 공통 모드 커패시터들 각각은 상기 제1 스위치 소자들 중 하나, 및 상기 제2 스위치 소자들 중 하나와 연결되며,
    상기 단위 회로들은 제1 내지 제3 단위 회로들을 포함하고,
    상기 공통 모드 커패시터들 중 제1 커패시터는, 상기 제1 스위치 소자들이 턴-온되면 상기 제1 및 제2 단위 회로들에 연결되고 상기 제3 단위 회로와 분리되며,
    상기 제1 커패시터는 상기 제2 스위치 소자들이 턴-온되면 상기 제1 내지 제3 단위 회로들에 연결되고,
    상기 공통 모드 커패시터들 중 제2 커패시터는, 상기 제1 스위치 소자들이 턴-온되면 상기 제3 단위 회로에 연결되는, 터미네이션 회로.
  2. 제1항에 있어서,
    상기 단위 스위치 소자는 상기 제1 모드 및 상기 제2 모드와 관계없이 상기 신호의 수신 여부에 따라 온/오프가 결정되는 터미네이션 회로.
  3. 제1항에 있어서,
    상기 제1 스위치 소자들 각각은 제1 입력단 및 제1 출력단을 가지며, 상기 제2 스위치 소자들 각각은 제2 입력단 및 제2 출력단을 갖고,
    상기 제1 입력단 및 상기 제2 입력단은 상기 단위 회로들 중 어느 하나에 연결되며, 상기 제1 출력단 및 상기 제2 출력단은 상기 공통 모드 커패시터들 중 어느 하나에 연결되는 터미네이션 회로.
  4. 제1항에 있어서,
    상기 제1 모드에서, 상기 공통 모드 커패시터들 각각은 서로 인접한 2개의 단위 회로들에 의해 공유되는 터미네이션 회로.
  5. 제1항에 있어서,
    상기 제2 모드에서, 상기 공통 모드 커패시터들 각각은 서로 인접한 3개의 단위 회로들에 의해 공유되는 터미네이션 회로.
  6. 삭제
  7. 제1항에 있어서,
    상기 제2 모드에서 상기 단위 회로들 중 적어도 하나는 더미 회로로 동작하는 터미네이션 회로.
  8. 복수의 단자들에 연결되는 입력단을 각각 갖는 복수의 단위 회로들;
    공통 노드들과 접지 노드 사이에 각각 연결되는 공통 모드 커패시터들; 및
    상기 단위 회로들 각각의 출력단과 상기 공통 노드들 각각을 서로 연결하는 스위치 페어(pair)들을 포함하며, 상기 스위치 페어들 각각은 제1 스위치 소자 및 제2 스위치 소자를 갖는 스위치부; 를 포함하며,
    상기 스위치 페어들 중 제1 스위치 페어에 포함되는 상기 제1 스위치 소자는 제1 공통 노드에 연결되고, 상기 제1 스위치 페어에 포함되는 상기 제2 스위치 소자는 상기 제1 공통 노드에 연결되며,
    상기 스위치 페어들 중 제2 스위치 페어에 포함되는 상기 제1 스위치 소자는 제2 공통 노드에 연결되고, 상기 제2 스위치 페어에 포함되는 상기 제2 스위치 소자는 상기 제1 공통 노드에 연결되는 터미네이션 회로.
  9. 복수의 단자들로 입력되는 신호를 이용하여 데이터를 생성하는 복수의 수신기들;
    서로 직렬로 연결되는 단위 저항 및 단위 스위치 소자를 각각 포함하며, 상기 단자들에 각각 연결되는 복수의 단위 회로들;
    복수의 공통 모드 커패시터들; 및
    제1 모드에서 상기 신호를 수신하면 제1 스위치 소자들을 턴-온하고, 제2 모드에서 상기 신호를 수신하면 제2 스위치 소자들을 턴-온하는 컨트롤러; 를 포함하며,
    상기 단위 회로들은 제1 내지 제3 단위 회로들을 포함하고,
    상기 공통 모드 커패시터들 중 제1 커패시터는, 상기 제1 모드에서 수신하는 상기 신호에 응답하여 상기 제1 스위치 소자들 중 두 개를 통해 상기 제1 및 제2 단위 회로들에 연결되며,
    상기 제1 커패시터는 상기 제2 모드에서 수신하는 상기 신호에 응답하여 상기 제2 스위치 소자들 중 세 개를 통해 상기 제1 내지 제3 단위 회로들에 연결되고,
    상기 제3 단위 회로는 상기 제1 모드에서 수신하는 상기 신호에 응답하여 상기 공통 모드 커패시터들 중 제2 커패시터에 연결되고 상기 제1 커패시터와 분리되는, 인터페이스 장치.
  10. 제9항에 있어서,
    상기 수신기는 상기 제1 모드에서 수신한 상기 신호를 차동 신호로 처리하여 데이터를 생성하며, 상기 제2 모드에서 수신한 상기 신호를 멀티 레벨 신호로 처리하여 데이터를 생성하는 인터페이스 장치.
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