JP2020522909A - 電流検出器及び制御論理回路を用いるオープンドレイン通信システムのための中継器 - Google Patents

Abstract

オープンドレインシステムのための中継器（１００）において、装置が、第１のポート（１０２）、第２のポート（１０６）、電流検出器（１１６）、トランジスタ（１１２）、及び制御論理回路（１１８）を含む。電流検出器（１１６）の入力が、第１のポート（１０２）に結合される。トランジスタ（１１２）のチャネル電極が、第２のポート（１０６）に結合される。制御論理回路（１１８）の入力が、電流検出器（１１６）に結合される。制御論理回路（１１８）の出力が、トランジスタ（１１２）の制御電極に接続される。

Description

本願は、概して中継器（repeater）に関し、より詳細にはオープンドレインシステムのための中継器に関する。

中継器は、複数のデバイスが通信のための共通のバスを共有するシステムにおいて非常に一般的である。また、集積回路間（Ｉ２Ｃ）及びシステムマネジメントバス（ＳＭＢＵＳ）プロトコルなどの規格は、オープンドレイン回線を介した通信を必要とする。しかしながら、デバイス間の通信の双方向性のために、どのデバイスがデータを送信／受信しているかを検出することは、中継器にとって困難である。

オープンドレインシステムにおける中継器への従来のアプローチは、静的オフセットバッファ又は複雑な電力消費回路要素のいずれかに関与する。静的オフセットバッファはダウンストリームデバイスが適切な出力低レベルを見るのに問題となり得る静的オフセットを導入するので、静的オフセットバッファは、問題である。また、中継器の多くは、データの送信及び／又は受信を検出するためにプルアップ抵抗器を用いるが、これらのプルアップ抵抗器はサイズが大きくなり得、コストがかかる。これらの問題に加えて、中継器には、より高速の通信を処理することができないものがある。

記載される例において、装置が、第１のポート、第２のポート、電流検出器、トランジスタ、及び制御論理回路を含む。電流検出器の電流検出器入力が、第１のポートに結合される。トランジスタのトランジスタチャネル電極が、第２のポートに結合される。制御論理回路の制御論理回路入力が、電流検出器出力に接続され、制御論理回路の制御論理回路出力が、トランジスタのトランジスタ制御電極に接続される。

中継器のための例示的なビット−セルアーキテクチャである。

マスターデバイス及び複数のスレーブデバイスを有するシステム図である。

第１のスレーブデバイス、第１の中継器、第２のスレーブデバイス、第２の中継器、及びマスターデバイスの概略図である。

特定の実施例における制御論理回路における実装のための例示的なバイナリ論理表である。

中継器のＡ側から中継器のＢ側に信号を中継するための例示的な方法を示す。

例示の実施例は、中継器の第１のポートから中継器の第２のポートへ信号を中継するための手法を含む。

一実施例において、装置が、第１のポート、第２のポート、電流検出器、トランジスタ、及び制御論理回路を含む。電流検出器の電流検出器入力が、第１のポートに結合される。トランジスタのトランジスタチャネル電極が、第２のポートに結合される。制御論理回路の制御論理回路入力が、電流検出器出力に接続され、制御論理回路の制御論理回路出力が、トランジスタのトランジスタ制御電極に接続される。

例示の実施例は幾つかの技術的利点を達成し得る。開示される中継器の技術的利点には、外部プルアップ抵抗器が排除され得るので、中継器のためのフットプリントがより小さくなりコストが低減されることが含まれ得る。開示される中継器の別の技術的利点は、静的電圧オフセットをなくすことによる、中継器の改善された性能を含み得る。開示される中継器のさらなる技術的利点は、中継器のための電力シーケンスの必要性をなくすことを含み得る。開示される中継器の別の技術的利点は、Ｉ２Ｃ標準速度（１００ｋＨｚ）、Ｉ２Ｃ高速モード（４００ｋＨｚ）、及びＩ２Ｃ高速モードプラス（１ＭＨｚ）などの高周波数通信速度を中継器がサポートすることである。また、開示される中継器の更なる技術的利点は、改善されたシグナルインテグリティと、反復された信号のより短い立ち上がり時間とを含み得る。

例示の実施例のその他の技術的利点も考えられる。種々の実施例は、本明細書に記載される利点の全て又は幾つかを含み得、又は全く含まなくてもよい。

中継器は、システムの損失を克服するのに役立つように、又は電気的信号が劣化し、その質を失う可能性があるシステムの負荷効果を隠すのに役立つように用いられ得る。中継器はまた、バッファ及び／又はレベルシフタを含み得る。中継器は、自身の入力で信号を受信し、信号を或る遅延でバッファし、その後、その途中で信号を再送する能力を有する。中継器は、システムがケーブルの影響を克服し、適切な信号性能を維持するのを支援し得るので、信号が、大量のロスの影響を受けやすい長いケーブルを横断しなければならないときにとりわけ有効である。また、中継器は、低電圧と高電圧との間の双方向レベルシフト（アップ変換及びダウン変換）を提供し得る。

例示の実施例の中継器はオープンドレインシステムに適用可能である。オープンドレインシステムの構成要素は、通信バスを低く駆動し得るか又は通信バスを開いたままにし得る。通常、デバイスがバスに能動的にプルダウンしていない場合、抵抗器（例えば、プルアップ抵抗器）が、通信バスを或る電圧までプルアップする。これは、２つ以上のマスターデバイスの同時オペレーション、又はスレーブが通信バスを抑制することによって通信を遅らせることができる通信バスの伸長のような特徴を可能にする。オープンドレインシステムは、集積回路ではオープンコレクタとして知られていることもある。

例示的なオープンドレインプロトコルは、集積回路間（Ｉ２Ｃ）及びシステムマネジメントバス（ＳＭＢＵＳ）である。Ｉ２Ｃは、複数デバイスが互いに通信できるようにする通信プロトコルである。Ｉ２Ｃは、マルチマスター、マルチスレーブシステムを支援し得、２つ以上のデバイスがバス上の全てのデバイスと通信することを可能にする。ＳＭＢｕｓはＩ２Ｃプロトコルから引き出される。Ｉ２Ｃ及びＳＭＢｕｓは、２つの双方向オープンドレインライン、シリアルデータライン（ＳＤＡ）及びシリアルクロックライン（ＳＣＬ）、のみを用いる。ＳＤＡはデータ信号であり、ＳＣＬはクロック信号である。ＳＣＬは、通常、マスターデバイスによって生成される。Ｉ２Ｃシステムのデバイスは、他のデバイスと通信するためにＳＤＡ及びＳＣＬを用いる。

また、これらの通信は、特定された周波数で行うことができる。例えば、Ｉ２Ｃは、標準速度（１００ｋＨｚ）、高速モード（４００ｋＨｚ）、及び高速モードプラス（１ＭＨｚ）を提供する。

図１は、中継器１００のための例示的なビットセルアーキテクチャである。中継器１００は、第１のポート電圧供給１０４、第２のポート電圧供給１０８、第１のトランジスタ１１０、第２のトランジスタ１１２、電流源１１４、電流検出器１１６、制御論理回路１１８、プリチャージ電流生成器１２０、第１のシュミットトリガ１２４、及び第２のシュミットトリガ１２６を含む。中継器１００はまた、外部デバイス（例えば、マスターデバイス、スレーブデバイス、又は追加の中継器）に接続され得る第１のポート１０２と、別の外部デバイス（例えば、マスターデバイス、スレーブデバイス、又は追加の中継器）に接続され得る第２のポート１０６とを含む。或る実施例において、第１のポート１０２をＢ側と呼び、第２のポート１０６をＡ側と呼ぶことができる。

中継器は、第１のポート１０２及び第２のポート１０６を含み得る。或る実施例において、第１のポート１０２は、スレーブデバイス（例えば、周辺機器デバイス）に結合され、第２のポート１０６は、マスターデバイス（例えば、プロセッサ）に結合される。しかしながら、第１のポート１０２は、１つ又は複数のデバイスに結合され得、第２のポート１０６は、１つ又は複数のデバイスに結合され得る。

第１のポート１０２は、第１のトランジスタ１１０及び電流源１１４のチャネル電極（例えば、ドレイン）に結合され得る。電流源１１４は、安定した既知の電流源を提供し得（例えば、電流源１１４は、定電流源とし得る）、又は可変電流源を提供し得る。幾つかの例において、トランジスタ１１０のドレインは、如何なる介在構成要素なしに、又は場合によっては、少なくともトランジスタのドレインと第１のシュミットトリガ１２４との間に結合される抵抗器を介在させることなく、第１のシュミットトリガ１２４の入力部（又は別のタイプの電圧検出器の入力）に直接的に結合され得る。

また、第２のポート１０６は、第２のトランジスタ１１２のチャネル電極（例えば、ドレイン）に結合され得る。或る実施例において、制御論理回路１１８は第２のシュミットトリガ１２６を組み込み、この実施例において、制御論理回路１１８は、第２のポート１０６における通信バスがプルダウンされたかどうかを決定し得る。第２のトランジスタ１１２の制御電極における電圧を調整することによって、第２のポート１０６が第２のトランジスタ１１２によってプルダウンされる。

或る実施例において、データをバスから及び／又はバスへ送信及び／又は受信する各デバイス（例えば、第１のポート１０２に接続されたデバイス、及び第２のポート１０６に接続されたデバイス）は、データバスのラインに結合される入力／出力（例えば、第１のポート１０２及び／又は第２のポート１０６）を有し得る。第１のポート１０２及び第２のポート１０６は、第１のトランジスタ１１０及び第２のトランジスタ１１２などの能動プルダウントラジスタ（以下、トランジスタと呼ぶ）のチャネル電極（例えば、ドレイン又はコレクタ）に結合され得る。トランジスタは、接地された第２のチャネル電極（例えば、ソース又はエミッタ）と、デジタル制御信号に結合される制御電極とを有し得る。トランジスタは、デジタル制御信号からの受信された低状態と高状態とを区別するように、論理「低」と論理「高」電圧との間（例えば、中間）に閾値電圧を有し得る。

第１のポート電圧供給１０４及び第２のポート電圧供給１０８は、中継器に接続される電力供給ピンであり得る。第１のポート電圧供給１０４及び第２のポート電圧供給１０８は、回路の１つ又は複数の電力レールに接続され得る。第１のポート電圧供給１０４は、第２のポート電圧供給１０８と同じ電力レールに接続され得、或いは、第１のポート電圧供給１０４は、第２のポート電圧供給１０８とは異なる電力レールに接続され得る。或る実施例において、第１のポート電圧供給１０４における電圧は、第２のポート電圧供給１０８における電圧とは異なっている。

電流検出器１１６は、電流源１１４及び第１のポート１０２に結合され得る。或る実施例において、電流源１１４は、第１のノードにおいて第１のトランジスタ１１０のドレインに結合され、電流検出器１１６は、第１のポートと第１のノードとの間に形成される電流経路に結合される。プルアップ電流は、電流源１１４を介する既知の値であるので、電流検出器１１６は、どれだけの電流が第１のポート１０２を流れるかを決定し得る。電流検出器１１６は、第１のポート１０２を流れる電流、第１のノードポート１０２に流れる電流、第１のノード（即ち、第１のトランジスタ１１０のドレインと電流源１１４を接続するノード）に向かって流れる電流、いずれかの方向の電流の比較、電流なし、又は、所定の閾値に対する（一方向又は両方向の）電流の比較を検出し得る。第１のポート１０２と第１のノードとの間の電流を検出することによって、中継器は、第１のポート１０２及び／又は第２のポート１０６における任意のデバイスが通信バスの制御下にあり、情報を通信している可能性があるかどうかを決定し得る。或る実施例において、電流検出器１１６が、第１のポート１０２における任意のデバイスが通信バスの制御下にあるかどうかを決定するために、第１のポート１０２と第１のノードとの間にどれだけの電流が流れているかを決定する。

例えば、第１のポート１０２及び第２のポート１０６におけるデバイスが、アクティブでないか、制御バスの制御下にない場合、第１のデバイス１０２及び第２の通信ポート１０６は、制御バスを開いたままにし得る（例えば、トランジスタ１１０及び１１２は、第１及び第２のポート１０２及び１０６を浮遊状態又は高インピーダンス状態で動作させるためにオフにされ得る）。

図１の例示の実施例において、第２のシュミットトリガ１２６は、高論理状態から低論理状態に遷移する第２のポート１０６に応答して、第１のポート１０２における通信バスをプルダウンするように第１のトランジスタ１１０に強制し得る。また、電流検出器１１６は、第１のポート１０２からのデバイスが電流源１１４から電流をプルしていることを決定することによって、第１のポート１０２がアクティブであるかどうかを決定することもできる。その結果、制御論理回路１１８は、電流検出器１１６からの検出された電流を受け取ることができ、制御論理回路１１８の論理に基づいて、第２のトランジスタ１１２に、第２のポート１０６の通信バスをプルダウンさせ得、又は第２のポート１０６の通信バスを開いたままにし得る。

この例において、制御論理回路１１８の第１の入力が、電流検出器１１６の出力に結合され得る。電流検出器１１６からの検出された電流を用いて、制御論理回路１１８が、第２のトランジスタ１１２の制御電極を制御し得る。例えば、制御論理回路１１８は、組み合わせ論理を実装するためのブール回路要素を含み得る。更なる例として、制御論理回路１１８は、第２のトランジスタ１１２の制御電極をどのように制御するかを決定するために、以下の論理表を実装し得る。

或る実施例において、第１のポート１０２は更に、制御論理回路１１８の第２の入力に結合される。シュミットトリガ１２４を用いて、制御論理回路１１８は、第１のポートにおける電圧を検出するように動作可能であり得る。電流検出器１１６からの検出された電流と第１のポート１０２からの検出された電圧との両方に基づいて、制御論理回路は、第２のトランジスタ１１２の制御電極を制御し得る。例えば、制御論理回路１１８は、第２のトランジスタ１１２の制御電極をどのように制御するかを決定するために、図４において論理表を実装し得る。

例示の実施例において、第１のポート１０２は、第１のシュミットトリガ１２４を介して制御論理回路１１８の第２の入力に結合され得る。同様に、第２のポート１０６は、第２のシュミットトリガ１２６を介して第１のトランジスタ１１０の制御電極に結合され得る。例示の実施例において、第２のシュミットトリガ１２６は反転シュミットトリガである。第１のシュミットトリガ１２４及び第２のシュミットトリガ１２６は、反転シュミットトリガ、非反転シュミットトリガ、ＣＭＯＳバッファ、ＣＭＯＳインバータ、又は、入力波形を変更し得る任意の他のデバイスであり得る。

或る実施例において、中継器１００が不足電圧ロックアウト信号１２２を受信し得る。不足電圧ロックアウト信号は、ＶＣＣＡ１０４が動作値未満に下がったことを示し得る。最小供給電圧未満であると、中継器の機能及び性能は、定義され得ず、システム挙動を予測することが困難になり得る。（不足電圧ロックアウト信号１２２によって示され得るように）不足電圧ロックアウトが生じる場合、プリチャージ生成器が、電流源１１４から来る電流の不足を補償するために電流を生成し得る。他の状況において、システムは、回路のために電力シーケンスを用い得る。或る実施例において、不足電圧ロックアウト信号１２２は、供給信号が不足電圧ロックアウトパラメータ未満であることを示す。

通信バスを駆動しようとする第２のポート１０６に結合されるデバイス
例示の一実施例において、第２のポート１０６に接続されたデバイスが通信バスを駆動しようと試みており、第１のポート１０２に接続されたデバイスがアクティブでないとき、第２のポート１０６は低電圧である。第２のポート１０６が低電圧であるので、第２のシュミットトリガ１２６は、信号を第１のトランジスタ１１０の制御電極への高電圧に反転させ得る。その結果、第１のトランジスタ１１０は第１のポート１０２をプルダウンする。或る実施例において、電流検出器１１６も、第１のポート１０２に／から流れる電流がほとんどないか全くないことを検出することによって、第１のポート１０２が電流をプルしていないことを検出する。ポート１０２へ／から流れる電流の不足を検出することに応答して、制御論理回路１１８は、第２のトランジスタ１１２が第２のポート１０６のための通信バスをプルダウンしないように、第２のトランジスタ１１２のノードを制御する。第２のポート１０６のための通信バスが低であるので、この場合、第２のポート１０６は通信バスを制御する。

通信バスを駆動しようとする第１のポート１０２に結合されるデバイス
別の例示の実施例において、第１のポート１０２に接続されたデバイスが通信バスを駆動しようとしており、第２のポート１０６に接続されたデバイスがアクティブでないとき、電流検出器１１６は、第１のポート１０２に接続された外部デバイスがそのバス上でプルダウンしていることを検出する。電流検出器１１６が、第１のポート１０２に接続されたデバイスがそのバス上でプルダウンしていることを検出するので、制御論理回路１１８は、第２のトランジスタ１１２が第２のポート１０６のための通信をプルダウンするように、第２のトランジスタ１１２を制御する。ここで、第２のトランジスタ１１２はアクティブであり、第１のポート１０６は低電圧である。反転シュミットトリガは、信号を高電圧に反転させ、それによって、第１のトランジスタ１１０に通信バスを更にプルダウンさせる。第１のポート１０２のための通信バスが低であるので、この場合、第１のポート１０２は通信バスを制御する。

図２は、マスターデバイスと複数のスレーブデバイスとを有するシステム２００である。Ｉ２Ｃ及びＳＭＢＵＳのような通信プロトコル、並びに、シリアルペリフェラルインタフェース（ＳＰＩ）はしばしば、図２に示されるシステムのような大型のシステムを動作させるために中継器及びバッファに依存する。図２のシステム図は、マスターデバイス２１０、第１の中継器２２０、第２の中継器２３０、第１のスレーブデバイス２４０、第２のスレーブデバイス２５０、第３のスレーブデバイス２６０、プルアップ抵抗器２７０ａ〜ｆ、及び電力供給Ｖｃｃ２８０ａ〜ｂで構成される。

マスターデバイス２１０は、１つ又は複数のマスターデバイス、１つ又は複数のスレーブデバイス、及び／又は１つ又は複数の中継器と通信し得る、任意のタイプのデバイスである。単一のマスターデバイスとして示されているが、このシステム図は、複数のマスターデバイス２１０を含み得る。或る実施例において、マスターデバイス２１０はプロセッサである。例示の実施例において、マスターデバイス２１０は１ＭＨｚのプロセッサである。マスターデバイス２１０は、入力/出力エキスパンダ、様々なセンサ、ＥＥＰＲＯＭ、ＡＤＣ／ＤＡＣなど、システムにおける様々な要素を制御し得る。マスターデバイス２１０はＶＣＣ２８０ａ上で動作し得る。システムが複数のマスターデバイスを含み得る或る実施例において、第１のマスターデバイスが、第２のマスターデバイス又はスレーブデバイスとは異なる電力供給電圧で動作し得る。

マスターデバイス２１０などの各マスターデバイスは、１つ又は複数のシリアルデータライン（ＳＤＡ）２１２及び／又はシリアルクロックライン（ＳＣＬ）２１４を有し得る。通常、マスターデバイス２１０はＳＣＬを駆動する。ＳＤＡ２１２及びＳＣＬ２１４は、それぞれ、プルアップ抵抗器２７０ａ及び２７０ｂを介してＶｃｃ２８０ａに接続される。プルアップ抵抗器のサイズは、バスライン上の静電容量の大きさによって決定され得る。或る実施例において、ＳＤＡとＳＣＬの両方が高である場合、バスはアイドルと見なされる。また、ＳＤＡ及びＳＣＬは「オープンドレイン」ドライバである。「オープンドレイン」ドライバは、デバイスがその出力を低に駆動し得るが、そのデバイスがその出力を高に駆動し得ないことである。

マスターデバイス２１０は、１つ又は複数のプロトコル（例えば、Ｉ２Ｃ又はＳＭＢＵＳ）を用いて、通信バスを介して第１の中継器２２０と通信し得る。第１の中継器２２０は、マスターデバイス２１０、第１のスレーブデバイス２４０、第２のスレーブデバイス２５０、及び／又は第３のスレーブデバイス２６０を支援し得る。第１中継器２２０は、とりわけ、より大きい又はより長いシステム２００において有利であり得る。第１中継器２２０は、バスアービトレーションを支援し得る。例えば、システム２００は、複数のマスターデバイスが同じ時間にコマンドを開始するときにバスアービトレーションを用い得る。また、第１中継器２２０は、多方向性であってもよく、外部方向制御を必要としなくてもよい。また、第１の中継器２２０は、バッファ機能性を提供し得、長距離シグナリング及びマルチポイント応用例を支援し得る。

第１の中継器２２０は、Ａ側シリアルデータライン（ＳＤＡＡ）２２２、Ａ側シリアルクロックライン（ＳＣＬＡ）２２４、Ｂ側シリアルデータライン（ＳＤＡＢ）２２６、及びＢ側シリアルクロックライン（ＳＣＬＢ）２２８を有し得る。ＳＤＡＡ２２２及びＳＣＬＡ２２４は、マスターデバイス２１０、スレーブデバイス、中継器、又は、ＳＤＡ及び／又はＳＣＬの入力又は出力を有する任意の他のデバイスなどのデバイスのＳＤＡ及びＳＣＬに接続され得る。同様に、ＳＤＡＢ２２６及びＳＣＬＢ２２８は、マスターデバイス２１０、スレーブデバイス、中継器、又は、ＳＤＡ及び／又はＳＣＬの入力又は出力を有する任意の他のデバイスなどのデバイスのＳＤＡ及びＳＣＬに接続され得る。例示の実施例において、ＳＤＡＡ２２２及びＳＣＬＡ２２４は、マスターデバイス２１０のＳＤＡ及びＳＣＬに接続され、ＳＤＡＢ２２６及びＳＣＬＢ２２８は、第２の中継器２３０のＳＤＡＡ２３２及びＳＣＬＡ２３４に接続される。

第１のスレーブデバイス２４０は、１つ又は複数のマスターデバイス、１つ又は複数のスレーブデバイス、及び／又は１つ又は複数の中継器と通信する、任意のデバイスとし得る。通常、スレーブデバイス２４０はマスターデバイス２１０に応答する。各スレーブデバイス（例えば、第１のスレーブデバイス２４０、第２のスレーブデバイス２５０、又は第３のスレーブデバイス２６）は、システム２００における他のデバイスを区別するために特定のデバイスアドレスを有し得る。或る実施例において、各スレーブデバイスが、デバイスの挙動を設定するためにスタートアップ時に或る構成を用い得る。また、各スレーブデバイスは、データを記憶、書込み、及び／又は読み出しするための１つ又は複数のレジスタを有し得る。マスターデバイス２１０と同様に、各スレーブデバイスは、ＳＤＡ２４２及び／又はＳＣＬ２４４を有し得る。ＳＤＡ２４４及び／又はＳＣＬ２４４は、１つ又は複数のプルアップ抵抗器２７０ａ〜ｆを介してＶｃｃ２８０ａ及び／又はＶｃｃ２８０ｂに接続され得る。各スレーブデバイスは、独立した電力供給又は類似の電力供給で動作し得、電力供給電圧は、各スレーブデバイス及び／又はマスターデバイス間で異なり得る。

プルアップ抵抗器２７０ａ〜ｆは、各ＳＤＡ及び／又はＳＣＬをＶｃｃ２８０ａ〜ｂに接続する抵抗器を表し得る。プルアップ抵抗器２７０ａ〜ｆは、デバイスがバスを駆動していないときに通信バスを高にプルするのを支援し得る。

電力供給Ｖｃｃ２８０ａ〜ｂは、１つ又は複数の電力レールを表し得る。プルアップ抵抗器２７０ａ〜ｆと組み合わせた電力供給Ｖｃｃ２８０ａ〜ｂは、デバイスがバスを駆動していないときに通信バスを高にプルするのを支援し得る。

図３は、第１のスレーブデバイス３１０、第１の中継器３２０、第２のスレーブデバイス３３０、第２の中継器３６０、及びマスターデバイス３７０の概略図である。第１のスレーブデバイス３１０は第１の中継器３２０に結合され、第１の中継器３２０は、第２の中継器３６０及び第２のスレーブデバイス３３０に結合され、第２の中継器３６０はマスターデバイス３７０に結合される。

例として、マスターデバイス３７０は、ＳＤＡを用いて第２の中継器３６０と通信し得る。第２の中継器３６０は、ＳＤＡ上の信号を第２のスレーブデバイス３３０及び第１の中継器３２０に中継し得る。第１の中継器３２０は更に、ＳＤＡ上のオリジナルの信号を第１のスレーブデバイス３１０に中継し得る。

或る実施例において、Ｖｃｃ２ ３６２が第２の中継器３６０の不足電圧閾値未満であり得る。Ｖｃｃ２ ３６２が第２の中継器３６０の不足電圧閾値未満である場合、第２の中継器３６０のための内部電流生成器がもはや機能しなくなることがある。このため、第１の中継器３２０によってＡ側地点３４０で検出された電圧のために、第２の中継器３６０から第１の中継器への誤った信号伝搬が生じる可能性がある。また、第２の中継器３６０から第１の中継器３２０への信号の誤った伝搬は、システム３００において電力逐次要件を実施し得る。電力逐次要件は、システムにおける別の構成要素に供給される電力を制御する一連の要件であり、通常、過剰な電流がスタートアップの間に引きだされるのを防止するのに役立つ。

この問題のある状況を回避するのを助けるため、第２の中継器３６０は、プリチャージ生成器１２０ｂを含み得る。プリチャージ生成器１２０ｂは、Ｖｃｃ２ ３６２が第２の中継器３６０の不足電圧閾値未満であるときにプリチャージ電流を生成する。或る実施例において、不足電圧（ＵＶ）信号１２２ｂは、Ｖｃｃ２ ３６２が第２の中継器３６０の不足電圧閾値未満であることをプリチャージ生成器１２０ｂに通知する。このプリチャージ電流は、定義された入力電圧３４０を第１中継器３２０に与えるＢ側地点３５０における電圧を定義する。

プリチャージ生成器１２０ａは同様に、Ｖｃｃ１ ３２２が第２中継器３２０の不足電圧閾値未満であるときにプリチャージ電流を生成する。或る実施例において、ＵＶ信号１２２ａが、Ｖｃｃ１ ３２２が第１の中継器３２０の不足電圧閾値未満であることをプリチャージ生成器１２０ａに通知する。

図面において、接続するラインの一方又は両方の端部における矢印は、電流フロー、データフロー、論理フローなどの概略的な方向を示すが、矢印は、反対方向のフローを排除しない。

図４は、或る実施例における制御論理回路１１８内の実装のための例示的なバイナリ論理表４００である。バイナリ論理表４００は、Ａ側のプルダウン及び／又はＢ側のプルダウンを可能にするかどうかを決定するために、第１の入力１０４の論理レベルを登録するなどの条件を含み得る。また、制御論理回路１１８によって組み込まれるような或る実施例のバイナリ論理表４００が、Ａ側のプルダウン及び／又はＢ側のプルダウンを可能にするかどうかを決定するために、電流検出器１１６による電流検出を組み込んでもよい。或る実施例において、制御論理回路１１８が、第２のポート１０６の論理レベル及び／又はトランジスタ１１０のプルダウン（即ち、Ｂ側）を登録するために、第２のシュミットトリガ１２６を組み込んでもよい。或る実施例において第２のポート１０６の論理レベル及び／又はトランジスタ１１０のプルダウン（即ち、Ｂ側）の検出は、制御論理回路１１８の外部の回路要素によって成され、Ｂ側ポート列４２０、電流検出出力Ｂ側列４３０、及び、イネーブルＡ側プルダウントランジスタ列４４０の論理レベルのみが、制御論理回路１１８において実装される。

バイナリ論理表４００は、Ａ側ポート列４１０の論理レベル、Ｂ側ポート列４２０の論理レベル、電流検出出力Ｂ側列４３０、イネーブルＡ側プルダウントランジスタ列４４０、イネーブルＢ側プルダウントランジスタ列４５０を含み得る。或る実施例において、Ａ側ポート列４１０の論理レベル、Ｂ側ポート列４２０の論理レベル、及び電流検出出力Ｂ側列４３０は、制御論理回路１１８へのバイナリ入力を表す。

この実施例において、（Ａ側プルダウントランジスタ列４４０の値によって制御される）Ａ側トランジスタイネーブル信号は、（Ｂ側ポート列４２０の論理レベルの値によって示されるような）第１のシュミットトリガ１２４、及び（電流検出出力Ｂ側列４３０の値によって示されるような）Ｂ側電流検出の機能である。また、Ｂ側トランジスタイネーブル信号（これは、技術的に図１における制御論理１１８の一部ではない）は、第２のシュミットトリガ１２６の機能である。

Ａ側ポート列４１０の論理レベルは、第２のポート１０６における論理レベルを表す。或る実施例において、制御論理回路１１８は、第２のシュミットトリガ１２６を組み込み得、第２のポート１０６における電圧をバイナリ数に変換し得る。例えば、第２のポート１０６における電圧が低である場合、制御論理回路１１８は、Ａ側ポート列４１０の論理レベルにおける値を「０」（又はＦＡＬＳＥ）に設定し得る。同様に、Ｂ側ポート列４２０の論理レベルは、第１のポート１０２における論理レベルを表す。或る実施例において、制御論理回路１１８は、第１のシュミットトリガ１２４の出力に基づいて、第１のポート１０２における論理レベルを決定することができ得る。制御論理回路１１８は、第１のシュミットトリガ１２４からの電圧を、第１のポート１０２における論理レベルを表すバイナリ数に変換し得る。例えば、第１のシュミットトリガ１２４からの電圧が低である場合、制御論理回路１１８は、Ｂ側ポート列４２０の論理レベルにおける値を「０」（又はＦＡＬＳＥ）に設定し得る。

電流検出出力Ｂ側列４３０は、電流検出器１１６によって検出された電流を表す。或る実施例において、電流検出器１１６は、バイナリ出力を制御論理回路１１８に通信し得る。例えば、バイナリ出力は、第１のポート１０２と第１のノードとの間を流れる電流（即ち、第１のトランジスタ１１０のドレインと電流源１１４との間のノード）と所定の閾値との間の比較を表し得る。或いは、電流検出器１１６は、第１のポート１０２を介して流れる電流、第１のポート１０２に流れる電流を検出し得、バイナリ出力は、電流が第１のノード（即ち、電流源１１４を第１のトランジスタ１１０のドレインと接続するノード）に向かって流れているかどうか、両方向の電流の比較、電流が流れていないかどうか、又は、所定の閾値に対する（一方向又は両方向の）電流の比較を表し得る。特定の実施例において、制御論理回路１１８は、電流検出器１１６からの電圧を、電流検出器１１６によってＢ側の出力で検出された電流を表すバイナリ値に変換し得る。或る実施例において、電流検出器１１６が制御論理回路１１８に組み込まれ得る。

説明される実施例において、電流検出器１１６は、Ｂ側（例えば、第２のポート１０６）に／から流れる電流を検出する。しかしながら、電流検出器１１６は、Ａ側（例えば、第１のポート１０２）に／から流れる電流も検出し得る。

イネーブルＡ側プルダウントランジスタ列４４０は、第２のトランジスタ１１２が第２のポート１０６（即ち、Ａ側）をプルダウンするようにイネーブルされているかどうかをバイナリ形式で示す。同様に、イネーブルＢ側プルダウントランジスタ列４５０は、第１のポート１０２（即ち、Ｂ側）をプルダウンするように制御論理回路１１８が第１のトランジスタ１１０をイネーブルするかどうかをバイナリ形式で示す。例えば、イネーブルＡ側プルダウントランジスタ列４４０に対する「１」又はＯＮの値が、第２トランジスタ１１２の制御電極に高電圧を出力するように制御論理回路１１８に命令し得、それによって第２トランジスタ１１２をオンにし、それに応じて第２ポート１０６をプルダウンする。別の例として、及び、制御論理回路１１８が第２のシュミットトリガ１２６を組み込んでいる実施例に対応して、イネーブルＢ側プルダウントランジスタ列４５０に対する「１」又はＯＮの値が、制御論理回路１１８内の第２のシュミットトリガ１２６に、第１のトランジスタ１１０の制御電極に高電圧を出力するように命令し得、それによって第１のトランジスタ１１０をオンにし、それに応じて第１のポート１０２をプルダウンする。

バイナリ論理表４００によって示されるように、Ａ側ポート列４１０の論理レベル、Ｂ側ポート列４２０の論理レベル、及び／又は、電流検出出力Ｂ側列４３０からのバイナリ入力の組み合わせの結果、イネーブルＡ側プルダウントランジスタ列４４０によって示されるようにＡ側のためのプルダウントランジスタをイネーブルし、かつ／又は、イネーブルＢ側プルダウントランジスタ列４５０によって示されるようにＢ側のためのプルダウントランジスタをイネーブルするように、様々なバイナリ出力制御論理１１８となり得る。

図５は、或る中継器のＡ側からその中継器のＢ側に信号を中継するための例示の方法を図示する。

この方法は、電流検出器１１６が第１のポート１０２から電流を検出する工程５１０で開始し得る。或る実施例において、電流検出器１１６は、どれだけの電流が第１のポート１０２から流れているかを判定することができる。電流検出器１１６は、第１のポート１０２を介して流れる電流、第１のポート１０２に流れる電流、第１のノード（即ち、第１のトランジスタ１１０のドレインと電流源１１４を接続するノード）に向かって流れる電流、両方向の電流の比較、電流なし、又は、所定の閾値に対する（一方向又は両方向の）電流の比較を検出し得る。第１のポート１０２と第１のノードとの間の電流を検出することによって、中継器は、第１のポート１０２又は第２のポート１０６における任意のデバイスが、通信バスの制御下にあり、情報を通信している可能性があるかを判定し得る。

工程５２０において、制御論理回路１１８は、第１のポート１０２における電圧を検出する。或る実施例において、制御論理回路１１８は、第１のシュミットトリガ１２４を介して第１のポート１０２における電圧を検出する。

工程５３０において、制御論理回路１１８は、第１のポート１０２からの検出された電圧及び検出された電流に部分的に基づいて、第２のトランジスタ１１２の制御電極を制御する。例えば、制御論理回路１１８は、第２のトランジスタ１１２の制御電極をどのように制御するかを決定するために、図４の論理表を実装し得る。

特定の実施例は、必要に応じて、図５の方法の１つ以上の工程を反復し得る。例示の実施例は、任意の適切な順で成される図５の方法の任意の適切な工程を含む。また、例示の実施例は、或る中継器のＡ側からその中継器のＢ側への信号を反復するための任意の適切な方法を含み、必要に応じて、図５の方法の工程の全て又は幾つかを含み得、又は全く含まなくてもよい。また、例示の実施例は、図５の方法の任意の適切な工程を実施する、任意の適切な構成要素、デバイス、又はシステムの任意の適切な組み合わせを含む。

本記載において、「Ａ又はＢ」は、特に特に断らない限り或いは文脈によってその他の指示がない限り、「Ａのみ、Ｂのみ、又はＡとＢの両方」を意味する。また、本記載において、「Ａ及びＢ」は、特に断らない限り或いは文脈によってその他の指示がない限り、「Ａ及びＢの両方、Ａのみ、又はＢのみ」を意味する。

本発明の特許請求の範囲内で、説明した例示の実施例に改変が成され得、他の実施例が可能である。

Claims (19)

1. 装置であって、
   第１のポート、
   第２のポート、
   第１のトランジスタであって、前記第１のポートに結合される第１のトランジスタチャネル電極と、第１のトランジスタチャネル電極とを含む、前記第１のトランジスタ、
   第２のトランジスタであって、第２のトランジスタ制御電極と、前記第２のポートに結合される第２のトランジスタチャネル電極とを含む、前記第２のトランジスタ、
   前記第１のポートに結合される電流源、
   電流検出器であって、前記第１のポート、前記電流源、及び前記第１のチャネル電極に結合される電流検出器入力と、電流検出器出力とを含む、前記電流検出器、及び
   制御論理回路であって、前記電流検出器出力に結合される制御論理回路入力と、前記第２のトランジスタ制御電極に結合される制御論理回路出力とを含む、前記制御論理回路、
   を含む、装置。
2. 装置であって、
   第１のポート、
   第２のポート、
   電流検出器であって、前記第１のポートに結合される電流検出器入力と、電流検出器出力とを含む、前記電流検出器、
   トランジスタであって、前記第２のポートに結合されるトランジスタチャネル電極と、トランジスタ制御電極とを含む、前記トランジスタ、及び
   制御論理回路であって、前記電流検出器出力に結合される制御論理回路入力と、前記トランジスタ制御電極に結合される制御論理回路出力とを含む、前記制御論理回路、
   を含む、装置。
3. 請求項２記載の装置であって、
   第１のトランジスタチャネル電極を含む第１のトランジスタを更に含み、
   前記トランジスタが第２のトランジスタであり、
   前記第１のポートが前記第１のトランジスタチャネル電極に更に結合される、
   装置。
4. 請求項３に記載の装置であって、
   前記電流生成器に結合され、第１の電力供給電圧を有する第１の電力供給、
   前記トランジスタ制御電極と前記第２のポートとの間に結合され、第２の電力供給電圧を有する第２の電力供給、
   を更に含み、
   前記第１の電力供給電圧が前記第２の電力供給電圧とは異なる電圧である、
   装置。
5. 請求項３に記載の装置であって、前記第１のポート及び前記電流検出器入力に結合される電流源を更に含む、装置。
6. 請求項４に記載の装置であって、
   前記電流源が第１のノードにおいて前記第１のトランジスタに結合され、
   前記電流検出器が、前記第１のポートと前記第１のノードとの間に形成される電流経路に結合される、
   装置。
7. 請求項２に記載の装置であって、前記制御論理回路が、前記電流検出器出力に部分的に基づいて前記トランジスタ制御電極を制御するように動作可能である、装置。
8. 請求項２に記載の装置であって、
   前記制御論理回路が、制御論理回路第２入力を更に含み、
   前記第１ポートが前記制御論理回路第２入力に更に結合され、
   前記制御論理回路が、前記電流検出器出力と前記第１ポートにおける検出された電圧とに部分的に基づいて前記トランジスタ制御電極を制御するように動作可能である、
   装置。
9. 請求項２に記載の装置であって、前記電流源が可変電流源を含む、装置。
10. 請求項２に記載の装置であって、前記第１のポート及び前記電流検出器に結合されるプリチャージ電流生成器を更に含む、装置。
11. 請求項２に記載の装置であって、前記第１のポートが更に第１のデバイスに結合され、前記第２のポートが更に中継器に結合される、装置。
12. 請求項２に記載の装置であって、前記制御論理回路がブール回路を含む、装置。
13. 請求項２に記載の装置であって、前記第１のポートが１００ｋＨｚを上回る周波数で通信を受信する、装置。
14. 方法であって、
    第１のポートからの電流を電流検出器によって検出すること、及び
    前記電流検出器による前記検出された電流に部分的に基づいて第２のトランジスタの制御電極を制御論理回路によって制御すること、
    を含む、方法。
15. 請求項１４に記載の方法であって、
    前記第１のポートにおける電圧を前記制御論理回路によって検出することを更に含み、
    前記電流検出器による検出された電流に基づいて第２のトランジスタの制御電極を制御することが、前記電流検出器による前記検出された電流と前記第１のポートにおける前記検出された電圧とに部分的に基づいて、第２のトランジスタの制御電極を制御することを含む、方法。
16. 請求項１４に記載の方法であって、前記電流源が可変電流源を含む、方法。
17. 請求項１４に記載の方法であって、供給電圧が不足電圧ロックアウトパラメータ未満であるときに、プリチャージ電流生成器によって、前記電流検出器へのプリチャージ電流を生成することを更に含む、方法。
18. 請求項１４に記載の方法であって、前記第１のポートが１００ｋＨｚを超える周波数の通信を受信する、方法。
19. 請求項１４に記載の方法であって、前記電流検出器が、前記電流源と前記トランジスタとが互いに結合されるノードと前記ポートとの間に形成される電流経路上に流れる電流を検出する、方法。

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