CN110622011B - 用于开漏通信系统的中继器 - Google Patents

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Abstract

在用于开漏系统的中继器(100)中，一种设备包含第一端口(102)、第二端口(106)、电流检测器(116)、晶体管(112)和控制逻辑电路(118)。所述电流检测器(116)的输入耦合到所述第一端口(102)。所述晶体管(112)的沟道电极耦合到所述第二端口(106)。所述控制逻辑电路(118)的输入耦合到所述电流检测器(116)输出。所述控制逻辑电路(118)的输出耦合到所述晶体管(112)的控制电极。

Description

用于开漏通信系统的中继器
这大体上涉及中继器，且更具体地说，涉及用于开漏系统的中继器。
背景技术
中继器在多个装置共享用于通信的共用总线的系统中非常常见。此外，例如内置集成电路(I2C)和系统管理总线(SMBUS)协议的标准需要经由开漏线的通信。然而，由于装置之间的通信的双向性质，检测哪一装置在发射/接收数据对于中继器具有挑战性。
开漏系统中的中继器的常规方法涉及静态偏移缓冲器或复杂的高耗能电路静态偏移缓冲器是成问题的，因为静态偏移缓冲器引入了静态偏移，这对于下游装置看到适当的输出低电平可成问题。并且，许多中继器使用上拉电阻器检测数据的发射和/或接收，但这些上拉电阻器的大小可能较大且价格昂贵。除了这些问题之外，一些中继器不能够处置较高速度的通信。
发明内容
在所描述实例中，一种设备包括第一端口、第二端口、电流检测器、晶体管和控制逻辑电路。电流检测器的电流检测器输入耦合到第一端口。晶体管的晶体管沟道电极耦合到第二端口。控制逻辑电路的控制逻辑电路输入耦合到电流检测器输出，且控制逻辑电路的控制逻辑电路输出耦合到晶体管的晶体管控制电极。
附图说明
图1是用于中继器的实例位胞元架构。
图2是具有主控器和多个从属装置的系统图。
图3是第一从属装置、第一中继器、第二从属装置、第二中继器和主控装置的示意图。
图4是用于在某些实施例中在控制逻辑电路中实施的实例二进制逻辑表。
图5说明用于将信号从中继器的A侧转发到中继器的B侧的实例方法。
具体实施方式
实例实施例包含用于将信号从中继器的第一端口转发到中继器的第二端口的技术。
在一个实施例中，一种设备包含第一端口、第二端口、电流检测器、晶体管和控制逻辑电路。电流检测器的电流检测器输入耦合到第一端口。晶体管的晶体管沟道电极耦合到第二端口。控制逻辑电路的控制逻辑电路输入耦合到电流检测器输出，且控制逻辑电路的控制逻辑电路输出耦合到晶体管的晶体管控制电极。
实例实施例可实现若干技术优点。由于可去除外部上拉电阻器，因此所公开的中继器的技术优点可包含较小的覆盖面积，和降低的中继器成本。所公开的中继器的另一技术优点可包含通过去除静态电压偏移而改进中继器的性能。所公开的中继器的另一技术优点可包含去除对于中继器的功率排序的需要。所公开的中继器的另一技术优点是中继器支持高频率通信速度，例如I2C标准速度(100kHz)、I2C快速模式(400kHz)，和I2C快速模式加(1MHz)。此外，所公开的中继器的额外技术优点可包含经改进信号完整性和较短的经转发信号的上升时间。
实例实施例的其它技术优点是可能的。各种实施例可包含本文中所描述的优点中的全部、一些或都不包含。
中继器可用于帮助解决电信号可能衰减并失去其质量的系统的损耗或帮助遮挡系统中的加载效应。所述中继器还可包含缓冲器和/或电平移位器。中继器具有在其输入处接收信号、有些延迟地缓冲信号且接着将信号重新发出的能力。当信号必须穿过较长电缆时(这可能易于遭受大量损失)，中继器尤其有用，这是因为中继器可帮助系统解决电缆的影响并维持足够的发信性能。此外，中继器可在低电压与高电压之间提供双向电平移位(向上转移和向下转移)。
实例实施例的中继器适用于开漏系统。开漏系统中的组件可将通信总线驱动为低或将通信总线保持开放状态。通常，如果没有装置在总线上有效地下拉，那么电阻器(例如，上拉电阻器)将通信总线上拉到一电压。这允许以下特征，如多于一个主控装置的同时操作或通信总线的拉伸，其中从属器可通过压制通信总线来延迟通信。开漏系统还可称为集成电路中的开放集电器。
实例开漏协议是内置集成电路(I2C)和系统管理总线(SMBUS)。I2C是允许多个装置彼此通信的通信协议。I2C可支持多主控、多从属系统，从而允许多于一个装置与在总线上的所有装置通信。SMBus来源于I2C协议。I2C和SMBus仅使用两个双向开漏线：串行数据线(SDA)和串行时钟线(SCL)。SDA是数据信号，且SCL是时钟信号。SCL通常由主控装置产生。I2C系统中的装置使用SDA及SCL与其它装置通信。
此外，这些通信可以指定频率进行。举例来说，I2C提供标准速度(100kHz)、快速模式(400kHz)和快速模式加(1MHz)。
图1是用于中继器100的实例位胞元架构。中继器100包含第一端口电压供应104、第二端口电压供应108、第一晶体管110、第二晶体管112、电流源114、电流检测器116、控制逻辑电路118、预充电发生器120、第一施密特触发器124，和第二施密特触发器126。中继器100还包含可连接到外部装置(例如，主控装置、从属装置或额外中继器)的第一端口102和可连接到另一外部装置(例如，主控装置、从属装置或额外中继器)的第二端口106。在某些实施例中，第一端口102可被称作B侧并且第二端口106可被称作A侧。
中继器可含有第一端口102和第二端口106。在某些实施例中，第一端口102耦合到从属装置(例如，外围装置)，且第二端口106耦合到主控装置(例如，处理器)。然而，第一端口102可耦合到一或多个装置，并且第二端口106可耦合到一或多个装置。
第一端口102可耦合到第一晶体管110的沟道电极(例如，漏极)和电流源114。电流源114可提供稳定已知的电流源(例如，电流源114可以是恒定电流源)或可提供可变电流源。在一些实例中，晶体管110的漏极可在无任何中间组件的情况下或在一些状况下至少无耦合在晶体管的漏极与第一施密特触发器124的输入之间的任何中间电阻器的情况下直接耦合到第一施密特触发器124的输入端口(或另一类型的电压检测器的输入)。
第二端口106还可耦合到第二晶体管112的沟道电极(例如，漏极)。在某些实施例中，控制逻辑电路118并有第二施密特触发器126，并且在此实施例中，控制逻辑电路118可确定是否下拉第二端口106处的通信总线。通过调节第二晶体管112的控制电极处的电压，可通过第二晶体管112下拉第二端口106。
在某些实施例中，将数据发射到总线和/或从总线接收数据的每一装置(例如，连接到第一端口102的装置和连接到第二端口106的装置)可具有耦合到数据总线的线的输入/输出端子(例如，第一端口102和/或第二端口106)。第一端口102和第二端口106可耦合到有源下拉晶体管(下文称为晶体管)(例如第一晶体管110和第二晶体管112)的沟道电极(例如，漏极或集电器)。晶体管可具有接地的第二沟道电极(例如，源极或射极)和耦合到数字控制信号的控制电极。晶体管可具有在逻辑“低”电压与逻辑“高”电压之间(例如，在其之间的中间)的阈值电压以便从数字控制信号中区分经接收低状态与高状态。
第一端口电压供应104和第二端口电压供应108可以是连接到中继器的电源引脚。第一端口电压供应104和第二端口电压供应108可连接到电路的一或多个功率轨。第一端口电压供应104可与第二端口电压供应108连接到相同的功率轨，或第一端口电压供应104可与第二端口电压供应108连接到不同的功率轨。在某些实施例中，第一端口电压供应104处的电压不同于第二端口电压供应108处的电压。
电流检测器116可耦合到电流源114和第一端口102。在某一实施例中，电流源114在第一节点处耦合到第一晶体管110的漏极，且电流检测器116耦合到形成于第一端口与第一节点之间的电流路径。因为上拉电流是通过电流源114的已知值，所以电流检测器116可能够确定流动通过第一端口102的电流量。电流检测器116可检测到流动通过第一端口102的电流、流动到第一端口102的电流、流动朝向第一节点(即将电流源114与第一晶体管110的漏极连接的节点)的电流、在任一方向上的电流的比较、检测不到电流，或检测到电流(在一个方向或任一方向上)与预定阈值的比较。通过检测第一端口102与第一节点之间的电流，中继器能够确定第一端口102和/或第二端口106处的任何装置是否受通信总线控制并且可传达信息。在某些实施例中，电流检测器116确定在第一端口102与第一节点之间流动的电流量以确定第一端口102处的任何装置是否受通信总线控制。
举例来说，如果第一端口102和第二端口106处的装置不在作用中或不受通信总线控制，那么第一端口102和第二端口106可将通信总线保持开放(例如，可断开晶体管110和112以使得第一端口102和第二端口106在浮动状态或高阻抗状态中操作)。
在图1的实例实施例中，第二施密特触发器126可响应于第二端口106从高逻辑状态转变到低逻辑状态而促使第一晶体管110下拉第一端口102处的通信总线。并且，电流检测器116还可通过确定来自第一端口102的装置正在从电流源114拉动电流来确定第一端口102是否在作用中。因此，控制逻辑电路118可从电流检测器116接收检测到的电流，并且基于控制逻辑电路118中的逻辑，可使得第二晶体管112下拉第二端口106处的通信总线或使第二端口106处的通信总线保持开放。
在此实例中，控制逻辑电路118的第一输入可耦合到电流检测器116的输出。使用来自电流检测器116的检测到的电流，控制逻辑电路118可控制第二晶体管112的控制电极。举例来说，控制逻辑电路118可包含布尔电路(Boolean circuitry)以实施组合逻辑。作为另一实例，控制逻辑电路118可实施以下逻辑表以确定如何控制第二晶体管112的控制电极：
表1：用于使用电流检测器116的输出的控制逻辑电路118的逻辑表
电流检测 输出到第二晶体管
是 高
否 低
在某些实施例中，第一端口102进一步耦合到控制逻辑电路118的第二输入。使用施密特触发器124，控制逻辑电路118可用来在第一端口处检测电压。基于来自电流检测器116的检测到的电流和来自第一端口102的检测到的电压，控制逻辑电路可控制第二晶体管112的控制电极。举例来说，控制逻辑电路118可实施图4中的逻辑表以确定如何控制第二晶体管112的控制电极。
在实例实施例中，第一端口102可经由第一施密特触发器124耦合到控制逻辑电路118的第二输入。类似地，第二端口106可经由第二施密特触发器126耦合到第一晶体管110的控制电极。在实例实施例中，第二施密特触发器126是反相施密特触发器。第一施密特触发器124和第二施密特触发器126可以是反相施密特触发器、非反相施密特触发器、CMOS缓冲器、CMOS反相器，或可更改输入波形的任何其它装置。
在某些实施例中，中继器100可接收欠压锁定信号122。欠压锁定信号可指示VCCA104降到低于可操作值。低于最小供应电压，中继器的功能和性能可能不确定且难以预测系统行为。如果发生欠压锁定(如可由欠压锁定信号122指示)，那么预充电发生器可产生电流以便补偿电流源114缺少电流。否则，所述系统可使用用于电路的功率顺序。在某些实施例中，欠压锁定信号122指示供应信号低于欠压锁定参数。
耦合到第二端口106的装置试图驱动通信总线
在实例实施例中，当连接到第二端口106的装置试图驱动通信总线并且连接到第一端口102的装置不在作用中时，第二端口106处于低电压。因为第二端口106处于低电压，所以第二施密特触发器126可将信号反相为高电压而提供到第一晶体管110的控制电极。因此，第一晶体管110下拉第一端口102。在某些实施例中，电流检测器116还通过检测到几乎没有电流流动到第一端口102/从第一端口102流动而检测到第一端口102不拉动任何电流。响应于检测到缺少流动到端口102/从端口102流动的电流，控制逻辑电路118控制第二晶体管112的节点使得第二晶体管112不下拉第二端口106的通信总线。因为第二端口106的通信总线较低，所以第二端口106现在控制通信总线。
耦合到第一端口102的装置试图驱动通信总线
在另一实例实施例中，当连接到第一端口102的装置试图驱动通信总线并且连接到第二端口106的装置不在作用中时，电流检测器116检测到连接到第一端口102的外部装置正在总线上下拉。因为电流检测器116检测到连接到第一端口102的装置正在总线上下拉，所以控制逻辑电路118控制第二晶体管112使得第二晶体管112下拉第二端口106的通信。现在，第二晶体管112在作用中且第一端口106处于低电压。反相施密特触发器将信号反相为高电压，进而使得第一晶体管110进一步下拉通信总线。因为第一端口102的通信总线较低，所以第一端口102现在控制通信总线。
图2是具有主控器和多个从属装置的系统200。如I2C和SMBUS的通信协议及串行外围接口(SPI)常常依赖于中继器和缓冲器以操作例如图2中所描绘的系统的较大系统。图2中的系统图由以下各者组成：主控装置210、第一中继器220、第二中继器230、第一从属装置240、第二从属装置250、第三从属装置260、上拉电阻器270a到270f，及电源Vcc 280a到280b。
主控装置210是能够与一或多个主控装置、一或多个从属装置和/或一或多个中继器通信的任何类型的装置。虽然描绘为单个主控装置，但系统图可含有多个主控装置210。在某些实施例中，主控装置210是处理器。在实例实施例中，主控装置210是1MHz处理器。主控装置210可控制系统中的多种元件，例如输入/输出扩展器、各种传感器、EEPROM、ADC/DAC等等。主控装置210可在Vcc 280a上操作。在系统可含有多个主控装置的某些实施例中，第一主控装置可依据不同于第二主控装置或从属装置的电力供应电压而操作。
每一主控装置，例如主控装置210，可具有一或多个串行数据线(SDA)212和/或串行时钟线(SCL)214。通常，主控装置210驱动SCL。SDA 212和SCL 214分别经由上拉电阻器270a和270b连接到Vcc 280a。上拉电阻器的大小可由总线上的电容量确定。在某些实施例中，如果SDA和SCL两者都高，那么认为总线是闲置的。并且，SDA和SCL是“开漏”驱动器。“开漏”驱动器是装置可将其输出驱动为低，但所述装置无法将其输出驱动为高。
主控装置210可使用一或多个协议(例如，I2C或SMBUS)通过通信总线与第一中继器220通信。第一中继器220可辅助主控装置210、第一从属装置240、第二从属装置250和/或第三从属装置260。第一中继器220可在较大或较长系统200中尤其有利。第一中继器220可支持总线仲裁。举例来说，当多个主控装置同时启动命令时，系统200可使用总线仲裁。并且，第一中继器220可以是多方向的并且可不需要外部方向控制。第一中继器220还可提供缓冲器功能性，并且可帮助长距离发信和多点应用。
第一中继器220可具有A侧串行数据线(SDAA)222、A侧串行时钟线(SCLA)224、B侧串行数据线(SDAB)226，和B侧串行时钟线(SCLB)228。SDAA 222和SCLA224可连接到装置的SDA和SCL，所述装置例如主控装置210、从属装置、中继器或具有SDA和/或SCL输入或输出的任何其它装置。类似地，SDAB 226和SCLB 228可连接到装置的SDA和SCL，所述装置例如主控装置210、从属装置、中继器或具有SDA和/或SCL输入或输出的任何其它装置。在实例实施例中，SDAA222和SCLA224连接到主控装置210的SDA和SCL，且SDAB 226和SCLB 228连接到第二中继器230的SDAA232和SCLA 234。
第一从属装置240可以是与一或多个主控装置、一或多个从属装置和/或一或多个中继器通信的任何装置。通常，从属装置240响应于主控装置210。每一从属装置(例如，第一从属装置240、第二从属装置250或第三从属装置260)可具有具体装置地址以在系统200中的其它装置之间区分。在某些实施例中，每一从属装置可在起动后使用配置以设定装置的行为。并且，每一从属装置可具有一或多个寄存器以存储、写入和/或读取数据。类似于主控装置210，每一从属装置可具有SDA 242和/或SCL 244。SDA244和/或SCL 244可通过一或多个上拉电阻器270a到270f连接到Vcc 280a和/或Vcc 280b。每一从属装置可在独立电源或类似电源上操作，并且电源电压在每一从属装置和/或主控装置之间可不同。
上拉电阻器270a到270f可表示将每一SDA和/或SCL连接到Vcc 280a到280b的电阻器。当装置不驱动总线时，上拉电阻器270a到270f可辅助将通信总线拉高。
电源Vcc 280a到280b可表示一或多个功率轨。当装置不驱动总线时，电源Vcc280a到280b结合上拉电阻器270a到270f可辅助将通信总线拉高。
图3是第一从属装置310、第一中继器320、第二从属装置330、第二中继器360和主控装置370的示意图。第一从属装置310耦合到第一中继器320，第一中继器320耦合到第二中继器360和第二从属装置330，并且第二中继器360耦合到主控装置370。
作为一实例，主控装置370可使用SDA与第二中继器360通信。第二中继器360可将SDA上的信号转发到第二从属装置330和第一中继器320。第一中继器320可进一步将SDA上的原始信号转发到第一从属装置310。
在某些实施例中，Vcc2 362可低于第二中继器360的欠压阈值。如果Vcc2 362低于第二中继器360的欠压阈值，那么用于第二中继器360的内部电流发生器可不再为功能性的。由此，由于第一中继器320在A侧点340处检测到电压，因此从第二中继器360到第一中继器可能出现假信号传播。此外，从第二中继器360到第一中继器320的假信号传播可在系统300中施行功率排序要求。功率排序要求是一组要求，其控制供应到系统中的不同组件的功率，并且通常有助于防止在起动期间汲取过多的电流。
为了帮助避免此有问题的情形，第二中继器360可包括预充电发生器120b。当Vcc2362低于第二中继器360的欠压阈值时，预充电发生器120b产生预充电电流。在某些实施例中，欠压(UV)信号122b告知预充电发生器120b Vcc2 362低于第二中继器360的欠压阈值。此预充电电流限定B侧点350处的电压，从而为第一中继器320提供了经限定输入电压340。
当Vccl 322低于第二中继器320的欠压阈值时，预充电发生器120a类似地产生预充电电流。在某些实施例中，UV信号122a告知预充电发生器120a Vccl 322低于第一中继器320的欠压阈值。
在图式中，连接线的一个或两个端部处的箭头展示电流流动、数据流、逻辑流等的大体方向，但箭头不排除在相反方向上的流动。
图4是用于在某些实施例中在控制逻辑电路118中实施的实例二进制逻辑表400。二进制逻辑表400可含有条件，例如记录第一输入104的逻辑电平以确定是否启用A侧的下拉和/或B侧的下拉。在某些实施例中，由控制逻辑电路118并入的二进制逻辑表400还可并有通过电流检测器116的电流检测以确定是否启用A侧的下拉和/或B侧的下拉。在某些实施例中，控制逻辑电路118可并有第二施密特触发器126以便记录第二端口106的逻辑电平和/或晶体管110(即，B侧)的下拉。在某些实施例中，第二端口106的逻辑电平和/或晶体管110(即，B侧)的下拉的检测由控制逻辑电路118外部的电路执行，并且仅B侧端口的逻辑电平列420、电流检测输出B侧列430和启用A侧下拉晶体管列440实施于控制逻辑电路118中。
二进制逻辑表400可含有以下列：A侧端口的逻辑电平列410、B侧端口的逻辑电平列420、电流检测输出B侧列430、启用A侧下拉晶体管列440、启用B侧下拉晶体管列450。在某些实施例中，A侧端口的逻辑电平列410、B侧端口的逻辑电平列420和电流检测输出B侧列430表示到控制逻辑电路118的二进制输入。
在此实施例中，A侧晶体管启用信号(受A侧下拉晶体管列440中的值控制)随第一施密特触发器124(如由B侧端口的逻辑电平列420中的值指示)和B侧电流检测(如由电流检测输出B侧列430中的值指示)而变。并且，B侧晶体管启用信号(其技术上并非图1中的控制逻辑118的部分)随第二施密特触发器126而变。
A侧端口的逻辑电平列410表示第二端口106处的逻辑电平。在某些实施例中，控制逻辑电路118可并有第二施密特触发器126并且可将第二端口106处的电压转换为二进制数。举例来说，如果第二端口106处的电压较低，那么控制逻辑电路118可将A侧端口的逻辑电平列410中的值设定为‘0’(或FALSE)。类似地，B侧端口的逻辑电平列420表示第一端口102处的逻辑电平。在某些实施例中，控制逻辑电路118可能够基于第一施密特触发器124的输出确定第一端口102处的逻辑电平。控制逻辑电路118可将来自第一施密特触发器124的电压转换为表示第一端口102处的逻辑电平的二进制数。举例来说，如果来自第一施密特触发器124的电压较低，那么控制逻辑电路118可将B侧端口的逻辑电平列420中的值设定为‘0’(或FALSE)。
电流检测输出B侧列430表示由电流检测器116检测的电流。在某些实施例中，电流检测器116可将二进制输出传达到控制逻辑电路118。举例来说，二进制输出可表示在第一端口102与第一节点(即，第一晶体管110的漏极与电流源114之间的节点)之间流动的电流与预定阈值的比较。替代地，电流检测器116可检测流动通过第一端口102的电流、流动到第一端口102的电流，二进制输出可表示电流是否流动朝向第一节点(即，将电流源114与第一晶体管110的漏极连接的节点)、在任一方向上的电流的比较、是否没有电流在流动，或电流(在一个方向或任一方向上)与预定阈值的比较。在特定实施例中，控制逻辑电路118可将来自电流检测器116的电流转换为表示由电流检测器116在B侧的输出处检测到的电流的二进制数。在某些实施例中，电流检测器116可并入到控制逻辑电路118中。
在所描述实施例中，电流检测器116检测流动到B侧(例如，第二端口106)/从B侧流动的电流。然而，电流检测器116还可检测流动到A侧(例如，第一端口102)/从A侧流动的电流。
启用A侧下拉晶体管列440以二进制形式指示是否启用第二晶体管112以下拉第二端口106(即，A侧)。类似地，启用B侧下拉晶体管列450以二进制形式指示控制逻辑电路118是否启用第一晶体管110以下拉第一端口102(即，B侧)。举例来说，用于启用A侧下拉晶体管列440的值“1”或ON可指示控制逻辑电路118在第二晶体管112的控制电极上输出高电压，进而相应地接通第二晶体管112且下拉第二端口106。作为另一实例并且对应于其中控制逻辑电路118并有第二施密特触发器126的实施例，用于启用B侧下拉晶体管列450的值“1”或ON可指示控制逻辑电路118中的第二施密特触发器126在第一晶体管110的控制电极上输出高电压，进而相应地接通第一晶体管110且下拉第一端口102。
如由二进制逻辑表400指示，来自A侧端口的逻辑电平列410、B侧端口的逻辑电平列420和/或电流检测输出B侧列430的二进制输入的组合可引起各种二进制输出控制逻辑电路118启用如由启用A侧下拉晶体管列440指示的A侧的下拉晶体管和/或启用如由启用B侧下拉晶体管列450指示的B侧的下拉晶体管。
图5说明用于将信号从中继器的A侧转发到中继器的B侧的实例方法。
所述方法可在步骤510处开始，其中电流检测器116检测来自第一端口102的电流。在某些实施例中，电流检测器116能够确定从第一端口102流出的电流量。电流检测器116可检测到流动通过第一端口102的电流、流动到第一端口102的电流、流动朝向第一节点(即，将电流源114与第一晶体管110的漏极连接的节点)的电流、在任一方向上的电流的比较、检测不到电流，或检测到电流(在一个方向或任一方向上)与预定阈值的比较。通过检测第一端口102与第一节点之间的电流，中继器可能够确定第一端口102或第二端口106处的任何装置是否受通信总线控制且可传达信息。
在步骤520处，控制逻辑电路118在第一端口102处检测电压。在某些实施例中，控制逻辑电路118经由第一施密特触发器124在第一端口102处检测电压。
在步骤530处，控制逻辑电路118部分地基于来自第一端口102的检测到的电压和检测到的电流控制第二晶体管112的控制电极。举例来说，控制逻辑电路118可实施图4中的逻辑表以确定如何控制第二晶体管112的控制电极。
在适当的情况下，特定实施例可重复图5的方法的一或多个步骤。实例实施例包含图5的方法的以任何合适次序进行的任何合适步骤。此外，实例实施例包含用于将信号从中继器的A侧转发到中继器的B侧的任何合适方法，其包含任何合适步骤，在适当的情况下，所述步骤可包含图5的方法的步骤中的全部、一些或都不包含。此外，实例实施例包含实行图5的方法的任何合适步骤的任何合适组件、装置或系统的任何合适组合。
在此描述中，除非另外明确指示或通过上下文另外指示，否则“A或B”意味着“仅A，仅B，或A和B两者”。并且，在此描述中，除非另外明确指示或通过上下文另外指示，否则“A和B”意味着“A和B两者，仅A或仅B”。
在所描述的实施例中可能进行修改，且其它实施例在权利要求书的范围内是可能的。

Claims (18)

1.一种通信设备，其包括：
第一端口；
第二端口；
第一晶体管，其包括：
耦合到所述第一端口的第一晶体管沟道电极；及
第一晶体管控制电极；
第二晶体管，其包括：
第二晶体管控制电极；及
耦合到所述第二端口的第二晶体管沟道电极；
耦合到所述第一端口的电流源；
电流检测器，其包括：
耦合到所述第一端口、所述电流源和所述第一晶体管沟道电极的电流检测器输入；及
电流检测器输出；
控制逻辑电路，其包括：
耦合到所述电流检测器输出的控制逻辑电路输入；及
耦合到所述第二晶体管控制电极的控制逻辑电路输出。
2.一种通信设备，其包括：
第一端口；
第二端口；
电流检测器，其包括：
耦合到所述第一端口的电流检测器输入；及
电流检测器输出；
晶体管，其包括：
耦合到所述第二端口的晶体管沟道电极；及
晶体管控制电极；及
控制逻辑电路，其包括：
耦合到所述电流检测器输出的控制逻辑电路；及
耦合到所述晶体管控制电极的控制逻辑电路输出；及
耦合到所述第一端口和所述电流检测器的预充电电流发生器。
3.根据权利要求2所述的设备，其进一步包括第一晶体管，所述第一晶体管包括第一晶体管沟道电极；且
其中：
所述晶体管是第二晶体管；且
所述第一端口进一步耦合到所述第一晶体管沟道电极。
4.根据权利要求3所述的设备，其进一步包括：
第一电源，其耦合到电流发生器且具有第一电源电压；
第二电源，其耦合在所述晶体管控制电极与所述第二端口之间且具有第二电源电压，其中所述第一电源电压与所述第二电源电压是不同电压。
5.根据权利要求3所述的设备，其进一步包括耦合到所述第一端口和所述电流检测器输入的电流源。
6.根据权利要求5所述的设备，其中：
所述电流源在第一节点处耦合到所述第一晶体管；且
所述电流检测器耦合到形成于所述第一端口与所述第一节点之间的电流路径。
7.根据权利要求2所述的设备，其中所述控制逻辑电路可用于部分地基于所述电流检测器的所述输出控制所述晶体管的所述控制电极。
8.根据权利要求2所述的设备，其中：
所述控制逻辑电路进一步包括控制逻辑电路第二输入；
所述第一端口进一步耦合到所述控制逻辑电路第二输入；且
所述控制逻辑电路可用于部分地基于所述电流检测器输出和所述第一端口处的检测到的电压控制所述晶体管的所述控制电极。
9.根据权利要求5所述的设备，其中所述电流源包括可变电流源。
10.根据权利要求2所述的设备，其中：
所述第一端口进一步耦合到第一装置；且
所述第二端口进一步耦合到中继器。
11.根据权利要求2所述的设备，其中所述控制逻辑电路包括布尔电路。
12.根据权利要求2所述的设备，其中所述第一端口以高于100kHz的频率接收通信。
13.一种通信方法，其包括：
通过电流检测器检测来自第一端口的电流；
部分地基于由所述电流检测器检测到的电流通过控制逻辑电路控制第二晶体管的控制电极；及
当供应电压低于欠压锁定参数时，通过预充电电流发生器产生到所述电流检测器的预充电电流。
14.根据权利要求13所述的方法，其进一步包括：
通过所述控制逻辑电路检测所述第一端口处的电压；且
其中基于由所述电流检测器检测到的电流控制第二晶体管的控制电极包括部分地基于由所述电流检测器检测到的所述电流和所述第一端口处的所述检测到的电压控制第二晶体管的控制电极。
15.根据权利要求13所述的方法，其进一步包括将电流源耦合到所述第一端口和所述电流检测器的输入。
16.根据权利要求15所述的方法，其中所述电流源包括可变电流源。
17.根据权利要求13所述的方法，其中所述第一端口以高于100kHz的频率接收通信。
18.根据权利要求15所述的方法，其中所述电流检测器检测正在电流路径上流动的电流，所述电流路径形成于所述端口与所述电流源与所述晶体管彼此耦合的节点之间。
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