CN1732657A - 差分去偏差中继器 - Google Patents

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CN1732657A CNA2003801075857A CN200380107585A CN1732657A CN 1732657 A CN1732657 A CN 1732657A CN A2003801075857 A CNA2003801075857 A CN A2003801075857A CN 200380107585 A CN200380107585 A CN 200380107585A CN 1732657 A CN1732657 A CN 1732657A
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Abstract

一种器件包括用于从传输线路接收差分波形对的输入端，该差分波形对包括第一波形和第二波形。该器件还包括中继器，用于生成刷新的第一输出波形和刷新的第二输出波形。刷新的第一输出波形基本上类似于第一波形的逆拷贝，并且是在第一波形的信号跳变和第二波形的互补性信号跳变之后生成的。刷新的第二输出波形基本上类似于第二波形的逆拷贝，并且基本上是在生成第一输出波形的同时生成的。

Description

差分去偏差中继器
背景技术
对噪声敏感的信号通常被传输为差分对。差分对的两个信号受噪声影响的方式基本相同，因此在两个信号的目的地处取得它们之间的差可消除传输期间添加到所述信号的噪声的相当大的一部分。
如果差分对信号传输通过长的传输线路，则信号的质量可能因为传输线路中的寄生串联电阻、电感和耦合电容而下降。这些寄生元件对高频信号分量的削弱作用大于低频信号分量，因而引起了信号波形的“污点化”(smearing)或质量下降。如果传输线路足够长，则所述质量降低可能会使得信号在到达传输线路的终点时完全不可识别。
为了克服这一质量降低，可以以规律性的间隔沿着传输线路插入中继器。图1示出了用于沿着差分传输线路105传播差分输入INA和INB的多个差分中继器100。终结模块110连接到传输线路105的终点，并且可选地用于将所接收的差分信号与接收电路(未示出)相接口。
图2示出了可用作为差分中继器(例如传输线路105中的100)的差分放大器200的示例。差分放大器200包括直流源205、两个输出电阻器210和两个n型晶体管215。差分输入INA和INB由差分放大器200所放大，并在OUTA和OUTB输出它们。但是，将差分放大器200用作为中继器存在若干缺点。
首先，差分放大器200由于直流源205的恒定电流消耗而显示出高功耗。当使用多个差分放大器200来驱动传输线路时，所产生的功耗变得更差，并可能变得不可容忍。
其次，差分放大器200由于两个输出电阻器210与传输线路电容形成低通滤波器而显示出低驱动能力。该低通滤波器对高频信号分量的弱化可通过降低输出电阻器210的电阻来减轻。但是，降低电阻器210的电阻需要相应地增加直流源205，这导致了功耗的增加。
第三，可能会在差分放大器200的两个差分输入INA和INB之间产生偏差(skew)。输入INA和INB之间偏差的出现可能是因为信号经历的两个传输线路之间的物理不匹配。偏差使波形失真，并且随着差分信号沿着传输线路传播时累进地恶化。
图3示出了偏差对差分信号A-B的失真效应的示例。该失真效应随着信号A和B之间的偏差在差分信号沿着传输线路行进时的增加而累进地恶化。例如，信号处于信号源300时没有明显的偏差。当信号行进到传输线路305的中间时出现了一些明显的偏差，而当信号到达它们的目的地310时显示出显著的偏差和失真。另外，当偏差累进时，噪声对两个信号A和B的影响不相等，从而以抖动(jitter)形式产生了增加的噪声干扰。
附图说明
图1的方框图示出了以规律性间隔插入了中继器的传统传输线路。
图2是用作为差分中继器的差分放大器。
图3示出了当信号沿着传输线路传播时偏差的出现。
图4的示例性方框图示出了以规律性间隔插入差分去偏差中继器(DDR)的传输线路。
图5是DDR的示例性电路图。
图6-8是图5的DDR的电路图，示出了输入信号和输出信号。
图9是使用图5的DDR的时钟传输电路的示例性方框图。各图中相似的标号表示相似的元件。
具体实施方式
图4示出了传输线路405，包括在源处的两个输入和在目的地处的两个输出。可以以预定间隔沿着传输线路405插入一个或多个差分去偏差中继器(DDR)400。终结模块410可连接到传输线路405的终点，并可选地用于将所接收的差分对信号与接收电路(未示出)相接口。
DDR同时用来刷新差分对信号(即缩短信号跳变时间并在信号传播前将信号电平恢复到基本接近于它们的原始电平)和去除沿着传输线路405行进的差分对信号的偏差(即消除形成差分对的两个信号之间的任何时延)。图5示出了包括8个晶体管525-560的差分去偏差中继器(DDR)500的实施例。如图所示，晶体管525、530、555和560是n型晶体管，晶体管535、540、545和550是p型晶体管。其他实现方式可采用不同数量的n型晶体管和p型晶体管。
DDR电路500接收差分输入INA 505和INB 510。一般地，差分输入INA 505和INB510是互补的，并在电源轨(supply rail)电压之间(即VSS和VCC之间)切换。输出OUTA 515和OUTB 520是输入INA 505和INB 510的补(complementary)(即在切换操作完成后，OUTA 515是INA 505的逆，OUTB 520是INB 510的逆(inverse))。
输入INA 505耦合到n型晶体管525的栅极和p型晶体管540的栅极。输入INB 510耦合到n型晶体管560的栅极和p型晶体管545的栅极。
电源轨电压VSS 565耦合到n型晶体管525的源极和n型晶体管560的源极。电源轨电压VCC 570耦合到p型晶体管540的源极和p型晶体管545的源极。
如图5所示，n型晶体管525的漏极耦合到n型晶体管530的源极和p型晶体管550的栅极。n型晶体管530的栅极耦合到p型晶体管545的漏极和p型晶体管550的源极。n型晶体管530的漏极耦合到输出OUTA 515和p型晶体管535的漏极。p型晶体管535的栅极耦合到n型晶体管560的漏极和n型晶体管555的源极。p型晶体管535的源极耦合到p型晶体管540的漏极和n型晶体管555的栅极。n型晶体管555的源极耦合到p型晶体管550的漏极和输出OUTB 520。
DDR电路500可通过仅在差分输入INA 505和INB 510二者都切换时才切换OUTA515和OUTB 520，从而消除INA 505和INB 510之间的偏差。例如，如果INA 505在INB510切换之前切换了，则输出OUTA 515和OUTB 520直到INB 510切换时才切换。类似地，如果INB 510在INA 505切换前切换了，则输出OUTA 515和OUTB 520直到输入INA505切换时才切换。因此，如果已在施加到输入INA 505和INB 510的差分对信号中出现了任何偏差，则DDR电路500确保没有偏差传播到差分对信号输出OUTA 515和OUTB520。而且，DDR电路500通过使用导通的晶体管的组合，利用VSS 565和VCC 570来驱动输出OUTA 515和OUTB 520，从而刷新了差分对信号。DDR电路500的操作可使用图6-8示出的实施例来说明。
如图6所示，INA 505接收低输入，INB 510接收高输入。到INA 505的低输入关闭了n型晶体管525而导通了p型晶体管540，这使得p型晶体管540的漏极处的高电位导通n型晶体管555。类似地，到INB 510的高输入关闭了p型晶体管545而导通了n型晶体管560，这将n型晶体管560的漏极拉倒低电位，从而导通了p型晶体管535。由于p型晶体管535和540都被导通，因此在输出515上获得高电位。类似地，导通的n型晶体管555和560使得在输出OUTB 520上出现低电位。
理想地，差分对信号是互补的，以使得信号之一(例如INA 505)中的跳变使得在另一个信号(例如INB 510)中出现同时的相反跳变。但是，在实际操作条件下，由于信号经历的两个传输线路之间的物理不匹配，一个信号的跳变与另一个信号的跳变之间的延迟引发了偏差。
图7示出了当在差分对之间存在一些偏差时DDR电路500的操作。如图7所示，INA505在INB 510跳变到低电平电位之前跳变到了高电位。当INA 505跳变到高电位时，n型晶体管525导通，拉低了它的漏极电压，导通p型晶体管550。但是，OUTB 520处的电位仍然是低，因为p型晶体管545仍保持关闭而n型晶体管555和560保持导通。INA 505跳变到高电位还关闭了p型晶体管540。但是，输出电压OUTA 515不受影响，因为n型晶体管530保持关闭，因此输出电压OUTA 515未被VSS 565拉低。这样，输出电压OUTA515和OUTB 520保持不变，尽管输入电压INA 505出现跳变。
图8示出了当输入电压INB 510在输入电压INA 505已经跳变到高电位(例如，如参考图7所述)后的某个时间跳变到低电位时，DDR电路500的操作。INB 510跳变到低电位导通了p型晶体管545并关闭n型晶体管560。晶体管545的导通将晶体管545的漏极电压拉到高电位，其导通n型晶体管530并将OUTB 520拉到高电位。晶体管530的导通使得晶体管525和530将OUTA 515拉到低电位。
如前面的实施例所示，输入OUTA 515和OUTB 520基本上同时仅在两个差分对输入的后一个跳变时才跳变。差分输入OUTA 515和OUTB 520提供的差分对信号是到DDR电路500的差分对信号输入的刷新的互补拷贝。输入信号中存在的任何偏差都被消除了。
DDR电路500的晶体管器件大小可使用近似实际器件条件的仿真来选择。具体地说，器件大小可选择为使得输出OUTA 515和OUTB 520在高电位和低电位之间跳变时在VCC570和VSS 565之间的电压中点处交叉。
DDR电路500消耗的功率非常少，因为该电路只在切换期间消耗电流。切换电流包括当切换期间建立从VCC 570到VSS 565的瞬时低电阻路径时，对寄生电容充电的电流和流经所述晶体管的穿越电流(rush-through current)。因此，DDR电路500的电流消耗例如是在具有类似晶体管大小的CMOS逻辑门的量级上。因此，DDR电路500比使用直流源和恒定消耗电流的中继器使用较少的电流并且消耗较少的功率。
DDR电路500的驱动能力还使得不在需要在中继器的输出端处的一对电阻器，而需要所述一对电阻器的话，由于输出电阻与传输线路电容的并联组合(例如工作为削弱高频信号分量的低通滤波器)会降低输出质量。DDR电路500的功耗比需要较高直流源来补偿高输出电阻的中继器要低。中继器电路500还提供了相对低的输出电阻和好的驱动能力，这尤其适用于驱动高频差分对时钟信号。
图9示出了时钟传输电路900，包括通过传输线路915连接到时钟终结电路910的时钟生成电路905。沿着传输线路915以规律性的间隔插入DDR 920。
时钟生成电路905可生成高频时钟信号。高频时钟信号通常传输为差分对，以最小化噪声的影响。由于差分对的两个信号受噪声影响的方式大致相同，因此可在时钟信号对之间抵消噪声。
时钟生成电路905包括生成差分对时钟信号的电路。该电路可包括振荡器电路(未示出)来生成特定频率的时钟信号，并结合了锁相环电路(未示出)来调整时钟信号的频率。
时钟终结电路910包括使用所述时钟信号来用于定时的电路。该电路可将差分对时钟信号转换为单端时钟信号，依赖于时钟信号在该电路中的应用。
时钟差分对信号可传输的距离可能会大大受到噪声、偏差和信号强度的限制。较高频的时钟信号(例如1GHz或更高)由于传输线路的寄生电阻、电感和电容而弱化得更快。结果是较高频时钟信号对噪声和偏差更敏感。因此，这些信号可比较低频信号更频繁地被刷新和去偏差。
在图9示出的示例性电路中，差分时钟信号可使用DDR 920而通过传输线路915传输长距离(例如3500微米)。DDR 920之间的间距可依赖于任何具体实现方式中所中继的信号的频率和环境的噪声特性而变化。
DDR 920刷新差分对时钟信号，并对该差分对时钟信号进行去偏差。DDR 920对差分对时钟信号进行的规律性刷新和去偏差确保信号以足够的强度和信号完整性到达时钟终结电路910，以适当地用于定时目的。
其他实现方式也处于所附权利要求的范围之内。

Claims (31)

1.一种方法，包括：
接收来自传输线路的差分波形对，该差分波形对包括第一波形和第二波形；
在所述第一波形的信号跳变之后并且在所述第二波形的互补性信号跳变之后，生成作为所述第一波形的逆的刷新的第一输出波形；以及
基本上在生成所述第一输出波形的同时，生成作为所述第二波形的逆的刷新的第二输出波形。
2.如权利要求1所述的方法，其中所述刷新的第一输出波形具有的信号跳变时间比所述第一波形短，信号电平比所述第一波形高。
3.如权利要求2所述的方法，其中所述刷新的第二输出波形具有的信号跳变时间比所述第二波形短，信号电平比所述第二波形高。
4.如权利要求1所述的方法，其中生成刷新的第一输出波形和生成刷新的第二输出波形的步骤包括：使用CMOS逻辑电路生成刷新的第一输出波形和刷新的第二输出波形。
5.一种系统，包括：
传输线路，用于接收差分波形对；
输入端，用于接收来自所述传输线路的差分波形对，该差分波形对包括第一波形和第二波形；
中继器，用于在所述第一波形的信号跳变之后并且在所述第二波形的互补性信号跳变之后，生成作为所述第一波形的逆的刷新的第一输出波形，并且基本上在生成所述第一输出波形的同时，生成作为所述第二波形的逆的刷新的第二输出波形；以及
第二传输线路，用于接收所述第一输出波形和接收所述第二输出波形。
6.如权利要求5所述的系统，其中所述中继器包括CMOS逻辑电路。
7.如权利要求5所述的系统，其中所述刷新的第一输出波形具有的信号跳变时间比所述第一波形短，信号电平比所述第一波形高。
8.如权利要求7所述的系统，其中所述刷新的第二输出波形具有的信号跳变时间比所述第二波形短，信号电平比所述第二波形高。
9.如权利要求5所述的系统，其中所述中继器包括：
第一n型晶体管，其栅极耦合到所述输入端以接收所述第一波形，源极耦合到第一供应电位；以及
第一p型晶体管，其栅极耦合到所述输入端以接收所述第一波形，源极耦合到第二供应电位。
10.如权利要求9所述的系统，其中所述中继器包括：
第二n型晶体管，其栅极耦合到所述输入端以接收所述第二波形，源极耦合到所述第一供应电位；以及
第二p型晶体管，其栅极耦合到所述输入端以接收所述第二波形，源极耦合到所述第二供应电位。
11.如权利要求10所述的系统，其中所述中继器包括：
第三n型晶体管，其源极耦合到所述第一n型晶体管的漏极，栅极耦合到所述第二p型晶体管的漏极，并且漏极耦合到所述第二传输线路以接收所述第一输出波形；以及
第三p型晶体管，其栅极耦合到所述第一n型晶体管的漏极和所述第三n型晶体管的源极，源极耦合到所述第二p型晶体管的漏极和所述第三n型晶体管的栅极，并且漏极耦合到所述第二传输线路以接收所述第二输出波形。
12.如权利要求11所述的系统，其中所述中继器包括：
第四n型晶体管，其栅极耦合到所述第一p型晶体管的漏极，漏极耦合到所述第三p型晶体管的漏极和所述第二传输线路以接收所述第二输出波形，并且源极耦合到所述第二n型晶体管的漏极；以及
第四p型晶体管，其栅极耦合到所述第二n型晶体管的漏极和所述第四n型晶体管的源极，源极耦合到所述第四n型晶体管的栅极和所述第一p型晶体管的漏极，并且漏极耦合到所述第三n型晶体管的漏极和所述第二传输线路以接收所述第一输出波形。
13.如权利要求5所述的系统，还包括第二中继器，用于
接收来自所述第二传输线路的所述第一输出波形和第二输出波形；
在所述第一输出波形的信号跳变之后并且在所述第二输出波形的互补性信号跳变之后，生成作为所述第一输出波形的逆的刷新的第三输出波形；以及
基本上在生成所述第三输出波形的同时，生成作为所述第二输出波形的逆的刷新的第四输出波形。
14.一种系统，包括：
生成电路，用于生成差分波形对，该差分波形对包括第一波形和第二波形；
传输线路，用于接收来自所述生成电路的差分波形对；
输入端，用于接收来自所述传输线路的差分波形对；
中继器，用于在所述第一波形的信号跳变之后并且在所述第二波形的互补性信号跳变之后，生成作为所述第一波形的逆的刷新的第一输出波形，并且基本上在生成所述第一输出波形的同时，生成作为所述第二波形的逆的刷新的第二输出波形；
第二传输线路，用于接收所述第一输出波形和接收所述第二输出波形；以及
终结电路，用于接受来自所述第二传输线路的差分波形对。
15.如权利要求14所述的系统，其中所述中继器包括CMOS逻辑电路。
16.如权利要求14所述的系统，其中所述刷新的第一输出波形具有的信号跳变时间比所述第一波形短，信号电平比所述第一波形高。
17.如权利要求16所述的系统，其中所述刷新的第二输出波形具有的信号跳变时间比所述第二波形短，信号电平比所述第二波形高。
18.如权利要求14所述的系统，其中所述中继器包括：
第一n型晶体管，其栅极耦合到所述输入端以接收所述第一波形，源极耦合到第一供应电位；以及
第一p型晶体管，其栅极耦合到所述输入端以接收所述第一波形，漏极耦合到第二供应电位。
19.如权利要求18所述的系统，其中所述中继器包括：
第二n型晶体管，其栅极耦合到所述输入端以接收所述第二波形，源极耦合到所述第一供应电位；以及
第二p型晶体管，其栅极耦合到所述输入端以接收所述第二波形，漏极耦合到所述第二供应电位。
20.如权利要求19所述的系统，其中所述中继器包括：
第三n型晶体管，其源极耦合到所述第一n型晶体管的漏极，栅极耦合到所述第二p型晶体管的漏极，并且漏极耦合到所述第二传输线路以接收所述第一输出波形；以及
第三p型晶体管，其栅极耦合到所述第一n型晶体管的漏极和所述第三n型晶体管的源极，源极耦合到所述第二p型晶体管的漏极和所述第三n型晶体管的栅极，并且漏极耦合到所述第二传输线路以接收所述第二输出波形。
21.如权利要求20所述的系统，其中所述中继器包括：
第四n型晶体管，其栅极耦合到所述第一p型晶体管的漏极，漏极耦合到所述第三p型晶体管的漏极和所述第二传输线路以接收所述第二输出波形，并且源极耦合到所述第二n型晶体管的漏极；以及
第四p型晶体管，其栅极耦合到所述第二n型晶体管的漏极和所述第四n型晶体管的源极，源极耦合到所述第四n型晶体管的栅极和所述第一p型晶体管的漏极，并且漏极耦合到所述第三n型晶体管的漏极和所述第二传输线路以接收所述第一输出波形。
22.如权利要求21所述的系统，还包括第二中继器，用于
接收来自所述第二传输线路的所述第一输出波形和第二输出波形；
在所述第一输出波形的信号跳变之后并且在所述第二输出波形的互补性信号跳变之后，生成作为所述第一输出波形的逆的刷新的第三输出波形；并且
基本上在生成所述第三输出波形的同时，生成作为所述第二输出波形的逆的刷新的第四输出波形。
23.一种系统，包括：
时钟生成电路，用于生成差分对时钟信号，该差分对时钟信号包括第一时钟信号和第二时钟信号；
传输线路，用于接收来自所述时钟生成电路的差分对时钟信号；
输入端，用于接收来自所述传输线路的差分对时钟信号；
中继器，用于在所述第一时钟信号的信号跳变之后并且在所述第二时钟信号的互补性信号跳变之后，生成作为所述第一时钟信号的逆的刷新的第一时钟信号输出，并且基本上在生成所述第一时钟信号输出的同时，生成作为所述第二时钟信号的逆的刷新的第二时钟信号输出；
第二传输线路，用于接收所述第一时钟信号输出和接收所述第二时钟信号输出；以及
终结电路，用于从所述第二传输线路接受所述第一时钟信号输出和接受所述第二时钟信号输出。
24.如权利要求23所述的系统，其中所述中继器包括CMOS逻辑电路。
25.如权利要求23所述的系统，其中所述刷新的第一时钟信号输出是下述波形，其具有的信号跳变时间比所述第一时钟信号短，信号电平比所述第一时钟信号高。
26.如权利要求25所述的系统，其中所述刷新的第二时钟信号输出是下述波形，其具有的信号跳变时间比所述第二时钟信号短，信号电平比所述第二时钟信号高。
27.如权利要求23所述的系统，其中所述中继器包括：
第一n型晶体管，其栅极耦合到所述输入端以接收所述第一时钟信号，源极耦合到第一供应电位；以及
第一p型晶体管，其栅极耦合到所述输入端以接收所述第一时钟信号，漏极耦合到第二供应电位。
28.如权利要求27所述的系统，其中所述中继器包括：
第二n型晶体管，其栅极耦合到所述输入端以接收所述第二时钟信号，源极耦合到所述第一供应电位；以及
第二p型晶体管，其栅极耦合到所述输入端以接收所述第二时钟信号，漏极耦合到所述第二供应电位。
29.如权利要求28所述的系统，其中所述中继器包括：
第三n型晶体管，其源极耦合到所述第一n型晶体管的漏极，栅极耦合到所述第二p型晶体管的漏极，并且漏极耦合到所述第二传输线路以接收所述第一时钟信号输出；以及
第三p型晶体管，其栅极耦合到所述第一n型晶体管的漏极和所述第三n型晶体管的源极，源极耦合到所述第二p型晶体管的漏极和所述第三n型晶体管的栅极，并且漏极耦合到所述第二传输线路以接收所述第二时钟信号输出。
30.如权利要求29所述的系统，其中所述中继器包括：
第四n型晶体管，其栅极耦合到所述第一p型晶体管的漏极，漏极耦合到所述第三p型晶体管的漏极和所述第二传输线路以接收所述第二时钟信号输出，并且源极耦合到所述第二n型晶体管的漏极；以及
第四p型晶体管，其栅极耦合到所述第二n型晶体管的漏极和所述第四n型晶体管的源极，源极耦合到所述第四n型晶体管的栅极和所述第一p型晶体管的漏极，并且漏极耦合到所述第三n型晶体管的漏极和所述第二传输线路以接收所述第一时钟信号输出。
31.如权利要求23所述的系统，还包括第二中继器，用于
接收来自所述第二传输线路的所述第一时钟信号输出和第二时钟信号输出；
在所述第一时钟信号输出的信号跳变之后并且在所述第二时钟信号输出的互补性信号跳变之后，生成作为所述第一时钟信号输出的逆的刷新的第三时钟信号输出；以及
基本上在生成所述第三时钟信号输出的同时，生成作为所述第二时钟信号输出的逆的刷新的第四时钟信号输出。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110622011A (zh) * 2017-05-03 2019-12-27 德州仪器公司 用于使用电流检测器和控制逻辑电路的开漏通信系统的中继器
CN112055951A (zh) * 2018-05-01 2020-12-08 华为技术有限公司 反向信道通信的差分终结调制

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7533285B2 (en) 2004-04-22 2009-05-12 Hewlett-Packard Development Company, L.P. Synchronizing link delay measurement over serial links
US7289587B2 (en) * 2004-04-22 2007-10-30 Hewlett-Packard Development Company, L.P. Repeatability over communication links
US7893746B1 (en) 2009-10-14 2011-02-22 Texas Instruments Incorporated High speed intra-pair de-skew circuit
US8624646B1 (en) 2010-10-08 2014-01-07 Marvell Israel (M.I.S.L) Ltd. Method and apparatus for generating asymmetrically deskewed complementary signals
DE102012217816A1 (de) 2012-09-28 2014-04-03 Robert Bosch Gmbh Logisches Gatter zur Symmetrierung mindestens zweier Eingangssignale sowie ein logisches Gattersystem
US8798127B2 (en) * 2012-11-15 2014-08-05 Altera Corporation Apparatus and methods for adaptive receiver delay equalization
US9514264B1 (en) 2016-01-05 2016-12-06 Bitfury Group Limited Layouts of transmission gates and related systems and techniques
US9645604B1 (en) 2016-01-05 2017-05-09 Bitfury Group Limited Circuits and techniques for mesochronous processing
CN109074119B (zh) * 2016-01-05 2020-07-07 比特富集团有限公司 用于转发差分信号的系统和技术
US9660627B1 (en) 2016-01-05 2017-05-23 Bitfury Group Limited System and techniques for repeating differential signals
TWI701910B (zh) * 2016-01-07 2020-08-11 英屬開曼群島商比特福利集團有限公司 用於轉發差動信號之系統及技術

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0053214B1 (fr) 1980-11-28 1987-08-26 International Business Machines Corporation Système de distribution de signaux numériques
US5581207A (en) 1995-07-28 1996-12-03 Intel Corporation Synchronous delay line
US5801564A (en) 1996-06-28 1998-09-01 Symbios, Inc. Reduced skew differential receiver
US5801549A (en) 1996-12-13 1998-09-01 International Business Machines Corporation Simultaneous transmission bidirectional repeater and initialization mechanism
US6463092B1 (en) * 1998-09-10 2002-10-08 Silicon Image, Inc. System and method for sending and receiving data signals over a clock signal line
JP2001006373A (ja) * 1999-06-23 2001-01-12 Hitachi Ltd 伝送回路とこれを用いた半導体集積回路及び半導体メモリ
US6433605B1 (en) 2000-02-03 2002-08-13 Hewlett-Packard Company Low wiring skew clock network with current mode buffer
JP3407709B2 (ja) * 2000-03-29 2003-05-19 松下電器産業株式会社 電流比較型ラッチ
US6515516B2 (en) * 2001-01-22 2003-02-04 Micron Technology, Inc. System and method for improving signal propagation
US6788113B2 (en) * 2001-06-19 2004-09-07 Fujitsu Limited Differential signal output apparatus, semiconductor integrated circuit apparatus having the differential signal output apparatus, and differential signal transmission system

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110622011A (zh) * 2017-05-03 2019-12-27 德州仪器公司 用于使用电流检测器和控制逻辑电路的开漏通信系统的中继器
US11133802B2 (en) 2017-05-03 2021-09-28 Texas Instruments Incorporated Repeater for an open-drain communication system using a current detector and a control logic circuit
CN110622011B (zh) * 2017-05-03 2022-05-24 德州仪器公司 用于开漏通信系统的中继器
CN112055951A (zh) * 2018-05-01 2020-12-08 华为技术有限公司 反向信道通信的差分终结调制

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