KR100416621B1

KR100416621B1 - 데이터 신호를 재생하는 데이터 리시버 및 데이터리시버에서 데이터 신호들을 검출하는 방법

Info

Publication number: KR100416621B1
Application number: KR10-2002-0023271A
Authority: KR
Inventors: 노광숙; 최정환
Original assignee: 삼성전자주식회사
Priority date: 2001-07-16
Filing date: 2002-04-27
Publication date: 2004-02-05
Also published as: JP4113739B2; DE10232346A1; TW544834B; DE10232346B4; KR20030006950A; US20030011406A1; US6590429B2; JP2003060455A

Abstract

데이터 입력 리시버들은 데이터신호들을 재생하고, 방법들은 데이터 입력 리시버들에서 데이터 신호들을 검출한다. 본 발명은 하나의 입력 데이터신호와 상보적인 두 기준신호들을 수신한다. 입력데이터신호와 제1기준신호사이의 제1전압차이는 증폭되고 상기 입력데이터신호와 제2기준신호사이의 제2전압차이는 증폭된다. 증폭된 제1전압차이와 증폭된 제2전압차이는 동일한 출력단 쌍을 통하여 수신되고 재생된 데이터 신호를 발생시키기 위하여 비교된다.

Description

데이터 신호를 재생하는 데이터 리시버 및 데이터 리시버에서 데이터 신호들을 검출하는 방법{Data receivers for reproducing data input signals and methods for detecting data signals in data input receivers}

본 발명은 반도체장치에 관한 것으로, 보다 상세하게는 데이터 신호들을 수신하고 데이터 신호들을 재생하는 데이터 입력 리시버 및 데이터 입력 리시버들을 이용하여 데이터 신호들을 검출하는 방법에 관한 것이다.

반도체장치들은 디지털 신호들로 제공되는 데이터를 처리한다. 디지털 신호들은 정보를 "1"(논리 '하이', 하이 전압) 또는 "0"(논리 '로우', 로우 전압)으로 부호화한다. 반도체 장치들은 점진적으로 더 소형화 더 고속화되고 있다. 반도체 장치들내의 회로들은 더 고밀도로 집적되고 더 적은 전력을 소비하게 되고 있다.

반도체장치들은 서로간에 데이터 신호들을 주고받는다. 반도체장치는 이러한 데이터 신호들을 수신하고 "1"인지 또는 "0"인지를 구별해야 한다. 그러나 데이터 신호들이 감쇄되거나 잡음에 민감한 경우, 이러한 구별은 어려워진다.

따라서 반도체장치는 데이터를 수신하기 위한 데이터 리시버를 구비한다. 데이터 리시버는 독립인 장치이다. 데이터 리시버는 이러한 데이터 신호들을 수신하고 수신된 데이터가 "1"인지 또는 "0"인지를 구별한다.

도 1a를 참조하면, 도 1a의 방식은 단일 기준신호방식(single reference signaling)으로 의사 차동방식(pseudo differential)으로도 불린다. 데이터 리시버(100)는 N개의 데이터 신호들(DATA1, DATA2, ..., DATAN) 및 하나의 기준전압(VREF)을 수신한다.

각 신호는 서로 분리된 각 신호선을 통하여 수신된다. 따라서 도 1a의 데이터 리시버(100)는 (N+1)개의 입력선들을 사용한다. 리시버(100)는 입력선들의 전압들을 검출하고 데이터 신호들(DOUT1, DOUT2, ..., DOUTN)을 출력한다.

도 1b를 참조하면, 각 데이터 신호(DATAi)가 단일 기준전압(VREF)보다 높은 경우 각 데이터 신호(DATAi)는 "1"이고, 각 데이터 신호(DATAi)가 단일 기준전압 (VREF)보다 낮은 경우 각 데이터 신호(DATAi)는 "0"이다. 따라서 전압차이(VDD1)는 반드시 검출된다.

도 1c에 비교기(130)가 도시되어 있다. 데이터 리시버(100)는 각 수신된 데이터 신호(DATAi)를 위한 적어도 하나의 비교기(130)를 구비한다. 각 비교기(130)는 (+)단자로 데이터 신호들(DATAi)중에서 하나의 데이터 신호를 수신하고 (-)단자로 기준전압(VREF)을 수신한다. 그리고 각 비교기(130)는 각 출력신호(DOUTi)를 출력한다. 전압차이(VDD1)는 잡음레벨을 초과해야 한다.

도 1d는 입력 데이터 신호들의 레벨을 도시한다. 검출이 잘되기 위하여 데이터 신호들(DATAi)은 잡음 레벨을 초과하도록 큰 스윙(swing)을 해야한다. "1"은 반드시 VIH(high threshold voltage)보다 높은 전압이어야 하고, "0"은 반드시VIL(low threshold voltage)보다 낮은 전압이어야 한다. 그렇지 않으면 검출은 전기적인 잡음에 영향을 받기 쉽다.

데이터 전송속도가 빨라질수록 신호선을 통한 전압 감소효과와 잡음 때문에 도 1a의 데이터 리시버(100)는 고속 시스템에서 신뢰성을 가지고 사용할 수 없다.

도 2는 종래의 제2데이터 리시버의 블락도이다. 도 2의 방식은 차동신호방식으로 완전차동방식으로도 불린다. 리시버(200)는 2N개의 데이터 신호들(DATA1, /DATA1, DATA2, /DATA2,...,DATAN. /DATAN)을 수신한다. 그러나 리시버(200)는 기준전압을 수신하지 않는다. 각 신호는 분리된 각 신호선을 통하여 수신되므로, 도 2의 방식은 2N개의 신호선들을 사용한다.

리시버(200)는 신호선들의 전압을 검출하고 데이터 신호들(DOUT1, DOUT2,..., DOUTN)을 출력하거나 또는 데이터 신호들(/DOUT1, /DOUT2,..., /DOUTN)을 출력한다.

도 2b를 참조하면, 각 데이터 값은 같이 작동하는 한 쌍의 신호들을 나타낸다. "1"은 DATAi가 "하이"이고 동시에 /DATAi가 "로우"인 경우를 나타내고, "0"은 DATAi가 "로우"이고 동시에 /DATAi가 "하이"인 경우를 나타낸다. 백 슬레쉬"/"는 상보적인 신호를 나타낸다. 데이터 신호(DATAi)와 데이터 신호(/DATAi)는 서로 상보적인 신호들이다.

도 2c에 비교회로(230)가 도시되어 있다. 데이터 리시버(200)는 수신된 각 한 쌍의 데이터 신호들(DATAi, /DATAi)에 대하여 하나의 비교회로(230)를 구비한다. 각 비교회로(230)는 데이터 신호들(DATAi)중에서 하나의 신호를 (+)단자로 수신하고 상보 데이터 신호(/DATAi)를 (-)단자로 수신한다. 그리고 각 비교회로(230)는 각 출력신호(DOUTi)를 출력하거나 또는 상보 출력신호(/DOUTi)를 출력한다.

비교입력(DD2)은 잡음레벨을 초과해야 한다. 데이터 리시버(200)는 두 신호들을 같이 사용하므로, 각 데이터신호의 전압 스윙이 작아져도 두 신호들의 차이를 검출할 수 있다. 따라서 도 2의 리시버(200)는 도 1의 리시버(100)보다 고속으로 데이터를 수신할 수 있다.

그러나 데이터 리시버(200)는 (N+1)개의 데이터선들을 필요로 하는 도 1의 데이터 리시버(100)에 비하여 2N개의 데이터선들을 필요로 한다. 이것은 시스템에 부담을 주고 패키지 크기를 증가시킨다.

도 3a는 종래의 제3데이터 리시버의 블락도이다. 도 3a의 방식은 이중 기준신호방식이다. 도 3의 리시버(300)는 미국 특허번호 6,160,423에 개시되어 있다. 데이터 리시버(300)는 N개의 데이터 신호들(DATA1, DATA2,...,DATAN)과 두 기준신호들(VTR, /VTR)을 수신한다. 각 신호는 분리된 각 신호선을 통하여 수신된다.

따라서 도 3a의 방식은 (N+2)개의 데이터선들을 사용한다. 리시버(300)는 데이터선들상의 전압을 검출하고 데이터신호들(DOUT1, DOUT2, ..., DOUTN)을 출력한다. 도 3b를 참조하면, 두 기준신호들(VTR, /VTR)은 서로 상보적인 신호들이고 진동한다. 두 기준신호들(VTR, /VTR)은 서로 상보를 유지하기 위하여 토글(toggle)된다.

도 3c는 데이터 리시버(300)의 검출회로들(320, 330)을 도시한다. 검출회로 (320)는 중간 기준신호들(VT, /VT)을 발생하고, 중간 기준신호들(VT, /VT)은 하나의 비교회로와 두 개의 인버터들을 통하여 지연된 양만큼 처리를 지연시킨다. 이런 방법은 밑에서 설명되는 바와 같이 중간 기준신호들(VT, /VT)을 데이터 신호 (DOUTi)에 동기시킨다.

검출회로(330)는 입력 데이터 신호들(DATAi)각각을 수신한다. 각 비교회로 (332, 334)는 데이터 신호(DATAi)와 기준전압(VTR, /VTR)을 각각 비교한다. 스위치들(342, 344) 중의 하나는 비교회로들(332, 334)의 출력들 중의 하나를 출력한다.

스위치들(342, 344)은 출력전압(VOUTi)과 중간기준전압들(VT, /VT)의 하나를 수신하는 배타 논리합 게이트들(352, 362)의 출력신호들에 의하여 제어된다. 인버터들(372)은 배타 논리합 게이트들(352, 362)에 의한 처리시간 지연을 보상하므로, 시스템은 안정된다.

리시버(300)가 검출동작을 잘하기 위하여, 검출시에 데이터 신호(DATAi)는 반드시 VTR과 /VTR보다 크거나 또는 반드시 VTR과 /VTR보다 작아야 한다. 그렇지 않은 경우의 예를 도 3d 및 도 3e를 참조하여 설명한다.

도 3d는 데이터 신호(DATAi)와 중간 기준전압들(Vt, /VT)사이에 매우 작은 전압 오프셋(50mv)을 갖는 경우, 리시버(300)의 입출력파형에 대한 컴퓨터 시뮬레이션이다. 특히 위의 도면은 입력 데이터신호에 대한 컴퓨터 시뮬레이션이고 아래의 도면은 출력신호에 대한 컴퓨터 시뮬레이션이다.

입력데이터 신호가 01110111이 되도록 입력 값을 변화시킨다. 중간 기준전압들(VT, /VT)은 1.20V와 1.60V사이의 값을 갖는 반면, 입력데이터신호(DATAi)는 1.25V와 1.65V사이의 값을 갖는다. 출력전압(DOUTi)은 입력 값들(01110111)을 추적하지 않고 "하이"를 유지한다.

도 3e는 데이터신호(DATAi)가 중간 기준전압들(VT, /VT)내에서 감쇄될 때, 리시버(300)의 입출력파형에 대한 컴퓨터 시뮬레이션이다. 특히 위의 도면은 입력 데이터신호에 대한 컴퓨터 시뮬레이션이고 아래의 도면은 출력신호에 대한 컴퓨터 시뮬레이션이다.

입력데이터 신호가 01110111이 되도록 입력 값을 변화시킨다. 중간 기준전압들(VT, /VT)은 1.15V와 1.65V사이의 값을 갖는 반면, 입력데이터신호(DATAi)는 1.20V와 1.60V사이의 값을 갖는다. 출력전압(DOUTi)은 입력 값들(01110111)을 추적하지 않고 "하이"를 유지한다.

종래 기술의 다른 한계는 상기 데이터 신호 DATAi와 상기 기준전압사이에서 발생되는 스큐에 대하여 매우 작은 허용을 한다. 이 것은 정확한 때에 독출 동작을 하는데 필요하다. 반도체 메모리장치들이 더 작아지고 더 빨라짐에 따라, 이러한 문제들과 종래 기술의 한계들로부터 손상을 받지 않는 데이터 입력 리시버가 필요하다.

따라서 본 발명이 이루고자 하는 기술적인 과제는 두 개의 기준신호와 데이터를 이용하여 데이터를 고속으로 수신하고 재생할 수 있는 데이터 리시버 및 상기 데이터 리시버를 통하여 수신된 데이터를 재생할 수 있는 방법을 제공하는 것이다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.

도 1a는 종래의 제1데이터 리시버의 블락도이다.

도 1b는 도 1a의 데이터 리시버의 데이터 신호들중의 하나와 기준전압의 타이밍도를 나타낸다.

도 1c는 도 1a의 리시버에서 도 1b의 신호들이 어떻게 처리되는가에 대한 전기적 그림이다.

도 1d는 도 1a의 리시버에 대한 데이터 신호의 필요조건을 나타내는 타이밍도이다.

도 2a는 종래의 제2데이터 리시버의 블락도이다.

도 2b는 도 2a의 데이터 리시버에서 하나의 데이터 값을 나타내는 두 데이터 신호들의 관계에 대한 타이밍도이다.

도 2c는 도 2a의 리시버내에서 도 2b의 신호들이 어떻게 처리되는가에 대한 전기적 그림이다.

도 3a는 종래의 제3데이터 리시버의 블락도이다.

도 3b는 도 3a의 데이터 리시버의 이상적인 동작에서 데이터 신호들중의 하나와 두 기준신호들의 타이밍도이다.

도 3c는 도 3a의 리시버내에서 도 3b의 신호들이 어떻게 처리되는가에 대한 전기적 그림이다.

도 3d는 도 3c의 장치의 제1실패 모드를 증명하는 시뮬레이션으로부터의 타이밍도이다.

도 3e는 도 3c의 장치의 제2실패 모드를 증명하는 시뮬레이션으로부터의 타이밍도이다.

도 4는 본 발명의 실시예에 따른 데이터 입력 리시버의 블락도를 나타낸다.

도 5는 본 발명의 제1실시예에 따른 검출회로의 개략도를 나타내다.

도 6은 본 발명의 제2실시예에 따른 검출회로의 개략도를 나타내다.

도 7은 본 발명의 실시예에 따른 방법을 나타내는 흐름도이다.

도 8은 도 6의 검출회로의 동작을 설명하기 위한 두 기준신호들과 세 개의 가능한 데이터신호들에 대한 타이밍도이다.

도 9는 도 6의 검출회로의 동작을 설명하기 위한 두 기준신호들과 세 개의 가능한 데이터신호 레벨들에 대한 타이밍도이다.

도 10은 도 3d의 시뮬레이션 조건하에서 본 발명에 따른 회로의 성공적인 동작에 대한 시뮬레이션을 나타낸다.

도 11은 도 3e의 시뮬레이션 조건하에서 본 발명에 따른 회로의 성공적인 동작에 대한 다른 시뮬레이션을 나타낸다.

도 12는 해로운 스큐 조건들하에서 본 발명에 따른 회로의 성공적인 동작에 대한 또 다른 시뮬레이션을 나타낸다.

도 13은 본 발명에 따라 만들어진 회로의 성공적인 동작에 대한 또 다른 시뮬레이션을 나타낸다.

상기 기술적 과제를 달성하기 위한 입력데이터 신호로부터 데이터 신호를 재생하는 회로는 제1출력단자와 제2출력단자를 구비하고, 상기 입력데이터 신호와 제1기준전압사이의 제1전압차이를 증폭하는 제1차동증폭회로; 상기 제1차동증폭회로의 제1출력단자와 제2출력단자에 각각 접속되는 제1출력단자 및 제2출력단자를 구비하고, 상기 입력데이터 신호와 제2기준전압사이의 제2전압차이를 증폭하는 제2차동증폭회로; 및 상기 제1출력단자 및 제2출력단자 각각에 접속되는 두 입력단자들과 상기 데이터신호를 재생하여 출력하는 출력단자를 구비하는 비교기를 구비한다.

상기 제1기준신호는 상기 제2기준신호의 상보적인 신호인 것이 바람직하다. 상기 제1 및 제2차동증폭회로들의 적어도 하나는 두 개의 트랜지스터들과 공통노드를 공유하는 전류원을 구비한다.

상기 제1차동증폭회로는 상기 입력 데이터신호 및 상기 제1기준신호를 각각 수신하기 위한 두 개의 입력단들을 구비하고, 상기 제2차동증폭회로는 상기 입력 데이터신호 및 상기 제2기준신호를 각각 수신하기 위한 두 개의 입력단들을 구비한다.

또는, 상기 제1차동증폭회로는 상기 입력 데이터신호 및 상기 제1기준신호 각각을 직접적으로 수신하기 위한 두 개의 입력단들을 구비하고, 상기 제2차동증폭회로는 상기 입력 데이터신호 및 상기 제2기준신호각각을 직접적으로 수신하기 위한 두 개의 입력단들을 구비한다.

상기 회로는 상기 제1전압차이를 상기 제1차동증폭회로로 입력하기 전에 미리 증폭하기 위한 제1차동 전치증폭기; 및 상기 제2전압차이를 상기 제2차동증폭회로로 입력하기 전에 미리 증폭하기 위한 제2차동 전치증폭기를 구비한다.

상기 제1차동 전치증폭기는 상기 데이터 입력신호와 상기 제1기준신호를 수신하고 상기 전치증폭된 제1전압차이와 같은 두 상보적인 제1출력 전압들을 발생하기 위한 제1비교기를 구비하고, 상기 제2차동 전치증폭기는 상기 데이터 입력신호와 상기 제2기준신호를 수신하고 상기 전치증폭된 제2전압차이와 같은 두 상보적인 제2출력 전압들을 발생하기 위한 제2비교기를 구비한다.

그리고, 입력 데이터신호로부터 데이터 신호를 재생하는 회로는 제1입력단; 제2입력단; 제3입력단; 제1출력단 및 제2출력단; 드레인, 상기 제1입력단에 접속된 게이트 및 상기 제2출력단에 접속된 소오스를 갖는 제1트랜지스터; 드레인, 상기 제3입력단에 접속된 게이트 및 상기 제1출력단에 접속된 소오스를 갖는 제2트랜지스터; 제2단과 상기 제1트랜지스터 및 상기 제2트랜지스터의 드레인에 접속된 제1단을 갖는 제1전류원; 드레인, 상기 제2입력단에 접속된 게이트 및 상기 제2출력단에 접속된 소오스를 구비하는 제3트랜지스터; 드레인, 상기 제3입력단에 접속된 게이트 및 상기 제1출력단에 접속된 소오스를 구비하는 제4트랜지스터; 제2단과 상기 제3트랜지스터 및 상기 제4트랜지스터의 드레인에 접속된 제1단을 갖는 제2전류원; 및 상기 제1출력단과 제2출력단 각각에 접속되는 두 입력단들과 상기 데이터 신호를 재생하기 위한 출력단을 갖는 비교기를 구비하며, 상기 입력 데이터신호와 제1기준신호사이의 제1전압차이는 제 1 및 제3입력단사이로 공급되고, 상기 입력데이터신호와 제2기준신호사이의 제2전압차이는 제 2및 제3입력단 사이로 공급된다.

상기 제1 및 제2전류원들의 제2단들은 접지노드에 접속되고, 상기 제1기준신호는 상기 제1입력단으로 공급되고, 상기 제2기준신호는 상기 제2입력단으로 공급되고, 상기 입력 데이터신호는 상기 제3입력단으로 공급된다.

상기 회로는 상기 제1출력단과 전원노드사이에 접속되는 제1저항; 및 상기 제2출력단과 상기 전원노드사이에 접속되는 제2저항을 더 구비하고, 상기 회로는 상기 제1전압차이를 상기 제1 및 상기 제3입력단으로 입력하기 전에 상기 제1전압차이를 전치증폭하기 위한 제1차동전치증폭기; 및 상기 제2전압차이를 상기 제2 및 상기 제3입력단으로 입력하기 전에 상기 제2전압차이를 전치증폭하기 위한 제2차동전치증폭기를 더 구비한다.

상기 제1전치증폭기는 상기 데이터 입력신호와 상기 제1기준신호를 수신하고 상기 전치증폭된 제1전압차이와 같은 두 상보적인 제1출력 전압들을 발생하기 위한 제1비교기를 구비하고, 상기 제2전치증폭기는 상기 데이터 입력신호와 상기 제2기준신호를 수신하고 상기 전치증폭된 제2전압차이와 같은 두 상보적인 제2출력 전압들을 발생하기 위한 제2비교기를 구비한다.

그리고, 입력 데이터 신호로부터 데이터 신호를 재생하는 회로는 제1 및 제2출력단자들; 상기 제1 및 제2출력단자들에 각각 접속되는 두 입력단들과 상기 데이터 신호를 재생하는 출력단을 갖는 비교기; 게이트, 드레인 및 상기 제2출력단에 접속되는 소오스를 갖는 제1트랜지스터; 게이트, 드레인 및 상기 제1출력단에 접속되는 소오스를 갖는 제2트랜지스터; 제2단 및 상기 제1 및 제2트랜지스터들의 드레인들에 접속되는 제1단을 갖는 제1전류원; 드레인, 상기 제2트랜지스터의 게이트에 접속되는 게이트 및 상기 제2출력단에 접속되는 소오스를 갖는 제3트랜지스터; 게이트, 드레인 및 상기 제1출력단에 접속되는 소오스를 갖는 제4트랜지스터; 제2단 및 상기 제3 및 제4트랜지스터들의 드레인들에 접속되는 제1단을 갖는 제2전류원; 상기 입력 데이터신호와 제1기준신호사이의 제1전압차이를 전치증폭하고, 상기 전치증폭된 제1전압차이를 상기 제1 및 제2트랜지스터들의 게이트들 사이로 공급하는 제1차동 전치증폭기; 및 상기 입력 데이터신호와 제2기준신호사이의 제2전압차이를 전치증폭하고, 상기 전치증폭된 제2전압차이를 상기 제3 및 제4트랜지스터들의 게이트들 사이로 공급하는 제2차동 전치증폭기를 구비한다.

상기 기술적 과제를 달성하기 위한 하나의 입력 데이터 신호와 두 기준신호들로부터 데이터 신호를 재생하는 방법은 상기 데이터 입력신호와 상기 두 기준신호들 중의 제1신호사이의 제1전압 차이를 증폭하는 단계; 상기 데이터 입력신호와 상기 두 기준신호들 중의 제2신호사이의 제2전압 차이를 증폭하는 단계; 한 쌍의 출력단들상의 증폭된 제1전압차이와 증폭된 제2전압차이를 동시에 수신하는 단계; 및 상기 데이터 신호를 재생하기 위하여 상기 한쌍의 출력단들상에 나타낸 전압들을 비교하는 단계를 구비한다.

상기 데이터 신호 재생방법은 상기 제1전압차이를 증폭하기 전에 상기 제1전압차이를 전치증폭하는 단계; 및 상기 제2전압차이를 증폭하기 전에 상기 제2전압차이를 전치증폭하는 단계를 더 구비한다.

상기 제1전압차이를 전치증폭하는 단계는 두 상보적인 제1전압 차이를 발생하는 것을 포함하고, 상기 제2전압차이를 전치증폭하는 단계는 두 상보적인 제2전압 차이를 발생하는 것을 포함한다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

상술한 바와 같이 본 발명은 데이터 신호들을 복원(reproducing)하는 데이터 입력 리시버 및 데이터 입력 리시버에서 데이터 신호들을 검출하는 방법을 개시하는 것이다.

도 4를 참조하면, 데이터 입력 리시버(400)는 이중 기준신호 방식(double reference signaling scheme)을 사용한다. 데이터 리시버(400)는 N개의 입력 데이터신호들(DATA1, DATA2,...,DATAN) 및 다른 장치(미도시)로부터 전송된 두 기준전압들(VREF, /VREF)을 수신한다.

리시버(400)는 입력신호들상의 전압들을 검출하고 데이터 신호들(DOUT1, DOUT2, ..., DOUTN)을 출력한다. 데이터 신호들(DOUT1, DOUT2, ..., DOUTN)각각은 입력 데이터신호들(DATA1, DATA2,...,DATAN)각각을 재생한(reproduced) 신호들이다. 각 입력 데이터신호(DATA1, DATA2,...,DATAN)는 분리된 각각의 입력선을 통하여 수신된다. 따라서 리시버(400)는 (N+2)개의 입력선들을 구비한다. 도 4의 리시버(400)는 도 2의 리시버(200)와 달리 2N개의 입력선들을 사용하지 않는다.

리시버(400)는 입력신호들(DATA1, DATA2,...,DATAN)각각을 검출하기 위한 검출회로들(430-1, 430-2, ..., 430-N)을 구비한다. 각 검출회로(430-i, i는 1부터 N)는 역시 두 기준전압들(VREF, /VREF)을 수신하고, 두 기준전압들(VREF, /VREF)을 사용하여 입력 데이터 신호(DATAi)로부터 테이터 신호(DOUTi)로 재생한다.

도 5를 참조하면, 본 발명의 제1실시예에 따른 데이터 리시버(520)는 검출회로(430-i), 즉 도 4의 리시버(400)의 검출회로들(430-1, 430-2, ..., 430-N)중의 하나 대신에 사용될 수 있다.

데이터 리시버(520)는 제1차동증폭회로(540) 및 제2차동증폭회로(560)를 구비한다. 제1차동증폭회로(540)는 입력데이터신호(DATAi)와 제1기준전압(VREF)사이의 제1전압차이를 증폭한다. 제1차동증폭회로(540)는 증폭된 전압차이를 출력하는 두 개의 출력단들(IN1, IN2)을 구비한다. 도 5의 제1차동증폭회로(540)는 두 개의 트랜지스터들(542-1, 542-2) 및 공통노드를 공유하는 전류원(544)을 구비한다. 그리고 제1차동증폭회로(540)는 전원(VCC)과 노드(IN2)사이에 접속되는 저항(546)을 더 구비한다.

제1차동증폭회로(540)는 입력 데이터신호(DATAi)와 제1기준신호(VREF)를 수신하기 위한 두 개의 입력단들을 구비한다. 상기 두 개의 입력단들은 트랜지스터들(542-1, 542-2)의 게이트들이다. 더 바람직한 실시예에서 상기 두 입력단들은 입력 데이터신호(DATAi)와 제1기준신호(VREF)를 직접 수신한다. 직접은 다른 소자들을 거치지 않고 입력되는 것을 의미한다.

제2차동증폭회로(560)는 상기 입력데이터신호(DATAi)와 상기 제2기준신호 (/VREF)사이의 제2전압차이를 증폭한다. 제2차동증폭회로(560)는 제1차등증폭회로(540)의 출력노드들(N1, N2)과 동일한 출력노드들을 갖는다. 이것은 증폭회로들 (540, 560)각각의 출력에 영향을 미친다.

도 5의 제2차동증폭회로(560)는 두 개의 트랜지스터들(562-1, 562-2)과 공통노드를 공유하는 전류원(564)을 구비한다. 또한, 제2차동증폭회로(560)는 전원 (VCC)과 노드(IN1)사이에 접속되는 저항(566)을 더 구비한다.

제2차동증폭회로(560)는 입력 데이터신호(DATAi)와 제2기준신호(/VREF)를 수신하기 위한 두 개의 입력단들을 구비한다. 상기 두 개의 입력단들은 트랜지스터들 (562-1, 562-2)의 게이트들이다. 더 바람직한 실시예에서 상기 두 입력단들은 입력 데이터신호(DATAi)와 제2기준신호(VREF)를 직접 수신한다. 직접은 다른 소자들을 거치지 않고 입력되는 것을 의미한다.

출력단(IN1)은 저항(566)을 통하여 전원(567)에 접속되고, 트랜지스터(542-2)를 통하여 제1전류원(544)에 접속되고, 트랜지스터(562-2)를 통하여 제2전류원 (564)에 접속된다. 트랜지스터들(542-2, 562-2)은 데이터 신호(DATAi)에 의하여 제어된다.

출력단(IN2)은 저항(546)을 통하여 전원(547)에 접속되고 트랜지스터(542-1)를 통하여 제1전류원(544)에 접속되고, 트랜지스터(562-1)를 통하여 제2전류원 (564)에 접속된다. 트랜지스터(542-1)는 제1기준신호(VREF)에 의하여 제어되고, 트랜지스터(562-1)의 게이트는 제2기준신호(/VREF)에 의하여 제어된다.

출력노드(IN1, IN2)를 조절하는 두 차동증폭회로들(540, 560)의 하나는 제1 전압차이 및 제2전압차이들의 상대적인 크기들에 의존한다. 예컨대 제1전압차이(VREF와 DATAi사이의 전압차이)가 제2전압차이(/VREF와 DATAi사이의 전압차이)보다 큰 경우, 제1차동증폭회로(540)는 출력노드(IN1, IN2)를 조절한다. 그러나 제2전압차이가 제1전압차이보다 큰 경우, 제2차동증폭회로(560)는 출력노드(IN1, IN2)를 조절한다.

두 차동증폭회로들(540, 560)의 동작결과로, 중간 출력신호(DO1)는 노드 (IN2)에서 발생되고 중간 출력신호(/DO1)는 노드(IN1)에서 발생된다. 데이터 리시버(520)는 부가적으로 비교기(580)를 구비한다. 비교기(580)는 신호들(/DO1, DO1)각각을 수신하는 노드들(IN1, IN2)각각에 접속된 두 입력단을 구비한다. 비교기(580)는 재생된 신호(DOUTi)를 발생하는 비교기 출력단을 구비한다.

도 6을 참조하면, 본 발명의 제2실시예에 따른 데이터 리시버(620)는 검출회로(430-i), 즉 도 4의 리시버(400)의 검출회로들(430-1, 430-2, ..., 430-N)중의 하나 대신에 사용될 수 있다.

데이터 리시버(620)는 제1차동증폭회로(540) 및 제2차동증폭회로(560)를 구비한다. 도 6에 도시된 제1차동증폭회로(540) 및 제2차동증폭회로(560)는 도 5에 도시된 제1차동증폭회로(540) 및 제2차동증폭회로(560)와 동일하다.

데이터 리시버(620)는 부가적으로 제1차동 전치증폭기(preamplifier; 640)를 구비한다. 제1차동 전치증폭기(640)는 입력 데이터 신호(DATAi)와 제1기준신호 (VREF)사이의 제1전압차이를 제1차동증폭회로(540)로 입력하기 전에 미리 증폭한다. 다시 말하면, 미리 증폭된 제1전압차이는 제1차동증폭회로(540)로 입력된다.

바람직하게 제1차동 전치증폭기(640)는 제1비교기(642)를 구비한다. 제1비교기(642)는 입력데이터신호(DATAi)와 제1기준전압(VREF)을 수신하기에 적합하고, 두 제1출력전압들(V1P, V1N), 즉 이미 증폭된 제1전압차이를 발생한다.

두 제1출력전압들(V1P, V1N)은 제1증폭회로(540)로 입력된다. 바람직하게는 두 제1출력전압들(V1P, V1N)은 상보적인 신호들(complementary signals)이거나 차동신호들(differential signals)이다. V1P는 트랜지스터(542-1)의 게이트로 입력되고 V1N은 트랜지스터(542-2)의 게이트로 입력된다.

예컨대, 제1기준신호(VREF)의 신호레벨이 데이터신호(DATAi)의 레벨보다 높은 경우, V1P의 신호레벨은 V1N의 신호레벨보다 낮다. 한편, 제1기준신호(VREF)의 신호레벨이 데이터신호(DATAi)의 레벨보다 낮은 경우, V1P의 신호레벨은 V1N의 신호레벨보다 높다. 그리고, 제1기준신호(VREF)의 신호레벨이 데이터신호(DATAi)의 레벨과 같은 경우, V1P의 신호레벨은 V1N의 신호레벨과 같다.

데이터 리시버(620)는 부가적으로 제2차동 전치증폭기(660)를 구비한다. 제2차동 전치증폭기(660)는 입력 데이터신호(DATAi)와 제2기준신호(/VREF)사이의 제2전압차이를 제2차동증폭회로(560)로 입력하기 전에 미리 증폭한다. 다시 말하면, 미리 증폭된 제2전압차이는 제2차동증폭회로(560)로 입력된다.

바람직하게는 제2차동 전치증폭기(660)는 제2비교기(662)를 구비한다. 제2비교기(662)는 입력데이터신호(DATAi)와 제2기준전압(/VREF)을 수신하기에 적합하고, 두 상보적인 제2출력전압들(V2P, V2N), 즉 이미 증폭된 제2전압차이를 발생한다.

두 상보적인 제2출력전압들(V2P, V2N)은 제2증폭회로(560)로 입력된다. 제2출력전압들(V2P, V2N)은 상보적인 신호들(complementary signals)이거나 차동신호들(differential signals)이다. V2N은 트랜지스터(562-2)의 게이트로 입력되고 V2P는 트랜지스터(562-1)의 게이트로 입력된다.

예컨대, 제2기준신호(/VREF)의 신호레벨이 데이터신호(DATAi)의 레벨보다 높은 경우, V2P의 신호레벨은 V2N의 신호레벨보다 낮다. 한편, 제2기준신호(/VREF)의 신호레벨이 데이터신호(DATAi)의 레벨보다 낮은 경우, V2P의 신호레벨은 V2N의 신호레벨보다 높다. 그리고, 제2기준신호(/VREF)의 신호레벨이 데이터신호(DATAi)의 레벨과 같은 경우, V2P의 신호레벨은 V2N의 신호레벨과 같다.

제2차동 전치증폭기(660)의 동작결과로서, 중간출력신호(DO2)는 노드(IN1)에서 발생되고 중간출력신호(/DO2)는 노드(IN2)에서 발생된다. 전치증폭기들(640, 660)은 풀-스윙(full-swing)하는 차동입력신호들을 한정된 스윙 게이트 구동 신호들(limited swing gate drive signals; V1P, V1N, V2P, V2N)로 변환한다. 선택적으로 바람직하게는 출력지연을 감소시키기 위하여, 제1 및 제2차동 증폭회로들(540, 560)은 한정된 스윙 전치증폭기들(640, 660)과 함께 사용되어야 한다.

전치증폭기들(640, 660)의 부하들은 게이트 구동신호들의 스윙이 차동출력 쌍을 충분히 스위칭할 필요한 양으로 제한될 수 있도록 하기 위하여 설정된다. 출력전압들(V1P, V1N, V2P, V2N)이 스윙하자마자 스위칭하기 위하여 전류가 흐르므로, 출력지연은 최소화된다.

도 6의 데이터 리시버(620)는 부가적으로 도 5의 비교기(580)와 유사한 비교기(680)를 구비한다. 비교기(680)는 신호들(DO2, /DO2)각각을 수신하는 노드들(IN1, IN2)각각에 접속된 두 입력단들을 구비한다. 비교기(580)는 재생된 신호(DOUTi)를 발생하는 비교기 출력단을 구비한다.

도 7을 참조하면, 흐름도(700)는 본 발명의 실시예에 따른 방법을 설명하기 위하여 사용된다. 흐름도(700)의 방법은 검출회로(430-i, i는 1부터 N)에 의하여 실행된다.

상기 방법은 710단계에서 시작된다. 720단계에 따라, 제1 및 제2전압차이들은 미리 증폭된다. 제1전압차이는 입력데이터신호(DATAi)와 제1기준신호(VREF)사이의 전압차이이다. 제2전압차이는 입력데이터신호(DATAi)와 제2기준신호(/VREF)사이의 전압차이이다. 전압들 각각을 이미 증폭하는 것은 각 전압들을 모두 미리 증폭하거나 또는 모두 증폭하지 않는 것이 바람직하다.

바람직하게는 제1전압차이 및 제2전압차이를 미리 증폭하는 것은 두 상보적인 제1 출력전압들(V1P, V1N) 및 제2 출력전압들(V2P, V2N)을 각각 발생하는 것을 포함하다.

730단계에서, 제1전압차이 및 제2전압차이들은 증폭된다. 730단계는 720단계에서 미리 증폭된 제1전압차이 및/또는 제2전압차이들을 증폭할 수 있거나 또는 제1전압차이 및/또는 제2전압차이들을 증폭할 수 있다.

740단계에 따라, 하나의 출력단쌍(IN1, IN2)의 증폭된 제1전압차이 및 증폭된 제2전압차이는 수신된다. 이것은 증폭된 제1전압차이 및 증폭된 제2전압차이의 결합에 의하여 발생될 수 있다.

750단계에 따라, 출력단에서 나타난 전압들은 비교된다. 750단계를 통하여 재생된 데이터 신호가 발생된다. 본 발명을 실행하기 위하여 다양한 신호들이 설명된다. 데이터 신호(DATAi)는 싱글-엔디디 신호(single-ended signal)이다. 그 값은 기준신호들(VREF, /VREF)에 의하여 해석된다.

바람직하게는 상보적인 형태로 도시된 바와 같이, 제1기준신호(VREF)와 제2기준신호(/VREF)는 상보적인 신호들이다. 그러나 비 상보적인 신호들도 사용될 수 있다. 그리고 제1기준신호(VREF)와 제2기준신호(/VREF)는 고정된 값(예컨대 직류)을 갖는 신호일 수도 있고 진동하는 신호일 수도 있다. 만일 제1기준신호(VREF)와 제2기준신호(/VREF)가 진동한다면, 제1기준신호(VREF)와 제2기준신호(/VREF)는 데이터 신호(DATAi)에 동기되는 것이 바람직하다.

도 6 및 도 8을 참조하면, 만일 도 8의 데이터 신호(DATA1)의 위상이 제1기준신호(VREF)의 위상과 동일하다면, t1에서 t3구간동안 제2전치 증폭기(660)는 제2기준신호(/VREF)와 데이터신호(DATA1)사이의 차이를 검출하기 위하여 지배적으로 동작한다. 따라서 제2증폭회로(560)는 지배적으로 DOUTi를 발생한다.

데이터 신호(DATA2)의 위상이 제2기준신호(/VREF)의 위상과 동일하다면, 제1차동 전치증폭기(640)는 제1기준신호(VREF)와 데이터신호(DATA2)사이의 차이를 검출하기 위하여 지배적으로 동작한다. 따라서 제1증폭회로(540)는 지배적으로 DOUTi를 발생한다.

데이터 신호(DATA3)의 경우, 각 구간마다 전치증폭기들(640, 660)은 데이터신호(DATA3)와 데이터신호(DATA3)의 위상과 반대위상을 갖는 제1기준신호(VREF) 또는 제2기준신호(/VREF)를 비교한다.

즉, 제1차동 전치증폭기(640)는 t1구간동안 지배적으로 동작하는 반면, 제2차동 전치증폭기(660)는 t2 및 t3구간동안 지배적으로 동작한다. 즉, 전치증폭기들(640, 660)은 데이터신호(DATAi)와 데이터신호(DATAi)의 위상과 반대되는 위상을 갖는 제1기준신호(VREF)와 제2기준신호(/VREF)중의 하나의 기준신호사이의 차이를 검출하고 검출된 차이를 증폭한다.

도 6 및 도 9를 참조하면, 경우Ⅰ은 데이터(DATAi)의 진폭이 기준신호들(VREF, /VREF)의 진폭보다 크다. 경우Ⅱ는 데이터(DATAi)의 진폭이 기준신호들(VREF, /VREF)의 진폭과 동일하다. 경우Ⅰ과 경우Ⅱ에서 데이터 리시버는 도 8에서 상술한 경우와 동일하게 동작한다.

경우Ⅲ은 데이터(DATAi)의 진폭이 기준신호들(VREF, /VREF)의 진폭보다 작다. t11구간에서 제2차동 전치증폭기(660)는 데이터신호(DATAi)를 증폭하기 위하여 지배적으로 동작하고 제2증폭회로(560)는 출력신호들(DO2, /DO2)을 출력하기 위하여 V2P와 V2N사이를 차이를 증폭한다.

t13구간동안 제1차동 전치증폭기(640)는 데이터신호(DATAi)를 증폭하기 위하여 지배적으로 동작하고, 제1증폭회로(540)는 출력신호들(DO2, /DO2)을 출력하기 위하여 V1P와 V1N사이를 차이를 증폭한다. 종래의 리시버와 대비하여 도 6에 도시된 본 발명에 따른 리시버는 경우Ⅲ에서도 검출을 진행하는 이점이 있다.

도 10을 참조하면, 전압 오프셋(50mv)이 데이터신호(DATAi)와 기준전압들(VREF, /VREF)사이에 생겼을 때, 데이터 리시버(620)의 동작을 나타내는 컴퓨터 시뮬레이션이다. 도 10의 시뮬레이션은 도 3c의 회로에 부과된 도 3d와 동일한 조건 하에서 수행되었다.

특히, 도 10의 컴퓨터 시뮬레이션은 입력 데이터신호(위의 그림) 및 결과 출력신호(아래 그림)를 발생한다. 입력데이터 신호가 01110111이 되도록 입력 값을 변화시킨다. 기준전압들(VREF, /VREF)은 1.20V와 1.60V사이의 값을 갖는 반면, 입력신호(DATAi)는 1.25V와 1.65V사이의 값을 갖는다. 따라서 출력전압(DOUTi)은 입력 값들(01110111)을 추적(track)한다.

다른 컴퓨터 시뮬레이션을 나타내는 도 11은 데이터 신호(DATAi)가 기준전압들(VREF, /VREF)내에서 감쇄될 때, 리시버(620)에서 발생된 입출력파형에 대한 컴퓨터 시뮬레이션이다. 도 11의 시뮬레이션은 도 3c의 회로에 부과된 도 3e와 동일한 조건 하에서 수행되었다.

특히, 도 11의 컴퓨터 시뮬레이션은 입력 데이터신호(위의 그림) 및 결과 출력신호(아래 그림)를 발생한다. 입력데이터 신호가 01110111이 되도록 입력 값을 변화시킨다. 기준전압들(VREF, /VREF)은 1.15V와 1.65V사이의 값을 갖는 반면, 입력신호(DATAi)는 1.20V와 1.60V사이의 값을 갖는다. 따라서 출력전압(DOUTi)은 입력 값들(01110111)을 추적(track)한다.

또 다른 컴퓨터 시뮬레이션을 나타내는 도 12는 데이터 신호(DATAi)와 기준전압들(VREF, /VREF)사이에 스큐가 발생되었을 때, 리시버(620)에서 발생된 입출력파형을 나타낸다.

특히, 도 12의 컴퓨터 시뮬레이션은 입력 데이터신호(위의 그림) 및 결과 출력신호(아래 그림)를 발생한다. 입력데이터 신호가 01110111이 되도록 입력 값을 변화시킨다. 기준전압들(VREF, /VREF) 및 데이터 신호(DATAi)는 1.20V와 1.60V사이의 값을 갖는다. 데이터 신호(DATAi)는 기준전압들(VREF, /VREF)에 관하여 90°의 스큐를 나타낸다. 그럼에도 불구하고, 출력전압(DOUTi)은 입력 값들(01110111)을 추적(track)한다.

도 13을 참조하면, 좀더 나은 도시를 위하여 천천히 변화하는 전압들을 갖는 세 타이밍 차트들을 사용한 시뮬레이션이 도시된다. 위의 차트에서, 두 기준전압들(VREF, /VREF)의 시간에 따른 변화를 나타내고 있다.

가운데 차트는 입력데이터신호(DATAi)를 나타낸다. 맨 아래 차트는 DOUTi를 발생시키기 위한 비교기들(580, 680)로 입력되는 결과신호들(DO, /DO)을 나타내다. DOUTi는 복원된 입력신호를 나타낸다. 결과신호들(DO, /DO)의 상대적인 크기들은 데이터신호(DATAi)를 매우 잘 추적하는 것으로 평가된다.

본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 바와 같이 본 발명에 따른 입력데이터 신호로부터 데이터 신호를 재생하는 회로 및 방법은 스큐에 영향을 받지 않고 데이터를 안정적으로 수신하고 수신된 데이터를 재생하는 효과가 있다.

상술한 바와 같이 본 발명에 따른 입력데이터 신호로부터 데이터 신호를 재생하는 회로 및 방법은 스큐에 영향을 받지 않고 데이터를 고속으로 수신 및 재생하는 효과가 있다.

Claims

입력데이터 신호로부터 데이터 신호를 재생하는 회로에 있어서,

제1출력단자와 제2출력단자를 구비하고, 상기 입력데이터 신호와 제1기준전압사이의 제1전압차이를 증폭하는 제1차동증폭회로;

상기 제1차동증폭회로의 제1출력단자와 제2출력단자에 각각 접속되는 제1출력단자 및 제2출력단자를 구비하고, 상기 입력데이터 신호와 제2기준전압사이의 제2전압차이를 증폭하는 제2차동증폭회로; 및

상기 제1출력단자 및 제2출력단자 각각에 접속되는 두 입력단자들과 상기 데이터신호를 재생하여 출력하는 출력단자를 구비하는 비교기를 구비하는 것을 특징으로 하는 회로.
제1항에 있어서, 상기 제1기준신호는 상기 제2기준신호의 상보적인 신호인 것을 특징으로 하는 회로.
제1항에 있어서, 상기 제1 및 제2차동증폭회로들의 적어도 하나는 두 개의 트랜지스터들과 공통노드를 공유하는 전류원을 구비하는 것을 특징으로 하는 회로.
제1항에 있어서, 상기 제1차동증폭회로는 상기 입력 데이터신호 및 상기 제1기준신호를 각각 수신하기 위한 두 개의 입력단들을 구비하고,

상기 제2차동증폭회로는 상기 입력 데이터신호 및 상기 제2기준신호를 각각 수신하기 위한 두 개의 입력단들을 구비하는 것을 특징으로 하는 회로.
제1항에 있어서, 상기 제1차동증폭회로는 상기 입력 데이터신호 및 상기 제1기준신호 각각을 직접적으로 수신하기 위한 두 개의 입력단들을 구비하고,

상기 제2차동증폭회로는 상기 입력 데이터신호 및 상기 제2기준신호각각을 직접적으로 수신하기 위한 두 개의 입력단들을 구비하는 것을 특징으로 하는 회로.
제1항에 있어서, 상기 회로는,

상기 제1전압차이를 상기 제1차동증폭회로로 입력하기 전에 미리 증폭하기 위한 제1차동 전치증폭기; 및

상기 제2전압차이를 상기 제2차동증폭회로로 입력하기 전에 미리 증폭하기 위한 제2차동 전치증폭기를 구비하는 것을 특징으로 하는 회로.
제6항에 있어서,

상기 제1차동 전치증폭기는 상기 데이터 입력신호와 상기 제1기준신호를 수신하고 상기 전치증폭된 제1전압차이와 같은 두 상보적인 제1출력 전압들을 발생하기 위한 제1비교기를 구비하고,

상기 제2차동 전치증폭기는 상기 데이터 입력신호와 상기 제2기준신호를 수신하고 상기 전치증폭된 제2전압차이와 같은 두 상보적인 제2출력 전압들을 발생하기 위한 제2비교기를 구비하는 것을 특징으로 하는 회로.
입력 데이터신호로부터 데이터 신호를 재생하는 회로에 있어서,

제1입력단;

제2입력단;

제3입력단;

제1출력단 및 제2출력단;

드레인, 상기 제1입력단에 접속된 게이트 및 상기 제2출력단에 접속된 소오스를 갖는 제1트랜지스터;

드레인, 상기 제3입력단에 접속된 게이트 및 상기 제1출력단에 접속된 소오스를 갖는 제2트랜지스터;

제2단과 상기 제1트랜지스터 및 상기 제2트랜지스터의 드레인에 접속된 제1단을 갖는 제1전류원;

드레인, 상기 제2입력단에 접속된 게이트 및 상기 제2출력단에 접속된 소오스를 구비하는 제3트랜지스터;

드레인, 상기 제3입력단에 접속된 게이트 및 상기 제1출력단에 접속된 소오스를 구비하는 제4트랜지스터;

제2단과 상기 제3트랜지스터 및 상기 제4트랜지스터의 드레인에 접속된 제1단을 갖는 제2전류원; 및

상기 제1출력단과 제2출력단 각각에 접속되는 두 입력단들과 상기 데이터 신호를 재생하기 위한 출력단을 갖는 비교기를 구비하며,

상기 입력 데이터신호와 제1기준신호사이의 제1전압차이는 제 1 및 제3입력단사이로 공급되고, 상기 입력데이터신호와 제2기준신호사이의 제2전압차이는 제 2및 제3입력단 사이로 공급되는 것을 특징으로 하는 회로.
제8항에 있어서, 상기 제1 및 제2전류원들의 제2단들은 접지노드에 접속되는 것을 특징으로 하는 회로.
제8항에 있어서,

상기 제1기준신호는 상기 제1입력단으로 공급되고,

상기 제2기준신호는 상기 제2입력단으로 공급되고,

상기 입력 데이터신호는 상기 제3입력단으로 공급되는 것을 특징으로 하는 회로.
제8항에 있어서, 상기 회로는

상기 제1출력단과 전원노드사이에 접속되는 제1저항; 및

상기 제2출력단과 상기 전원노드사이에 접속되는 제2저항을 더 구비하는 것을 특징으로 하는 회로.
제8항에 있어서, 상기 회로는

상기 제1전압차이를 상기 제1 및 상기 제3입력단으로 입력하기 전에 상기 제1전압차이를 전치증폭하기 위한 제1차동전치증폭기; 및

상기 제2전압차이를 상기 제2 및 상기 제3입력단으로 입력하기 전에 상기 제2전압차이를 전치증폭하기 위한 제2차동전치증폭기를 더 구비하는 것을 특징으로 하는 회로.
제12항에 있어서,

상기 제1전치증폭기는 상기 데이터 입력신호와 상기 제1기준신호를 수신하고 상기 전치증폭된 제1전압차이와 같은 두 상보적인 제1출력 전압들을 발생하기 위한 제1비교기를 구비하고,

상기 제2전치증폭기는 상기 데이터 입력신호와 상기 제2기준신호를 수신하고 상기 전치증폭된 제2전압차이와 같은 두 상보적인 제2출력 전압들을 발생하기 위한 제2비교기를 구비하는 것을 특징으로 하는 회로.
입력 데이터 신호로부터 데이터 신호를 재생하는 회로에 있어서,

제1 및 제2출력단자들;

상기 제1 및 제2출력단자들에 각각 접속되는 두 입력단들과 상기 데이터 신호를 재생하는 출력단을 갖는 비교기;

게이트, 드레인 및 상기 제2출력단에 접속되는 소오스를 갖는 제1트랜지스터;

게이트, 드레인 및 상기 제1출력단에 접속되는 소오스를 갖는 제2트랜지스터;

제2단 및 상기 제1 및 제2트랜지스터들의 드레인들에 접속되는 제1단을 갖는 제1전류원;

드레인, 상기 제2트랜지스터의 게이트에 접속되는 게이트 및 상기 제2출력단에 접속되는 소오스를 갖는 제3트랜지스터;

게이트, 드레인 및 상기 제1출력단에 접속되는 소오스를 갖는 제4트랜지스터;

제2단 및 상기 제3 및 제4트랜지스터들의 드레인들에 접속되는 제1단을 갖는 제2전류원;

상기 입력 데이터신호와 제1기준신호사이의 제1전압차이를 전치증폭하고, 상기 전치증폭된 제1전압차이를 상기 제1 및 제2트랜지스터들의 게이트들 사이로 공급하는 제1차동 전치증폭기; 및

상기 입력 데이터신호와 제2기준신호사이의 제2전압차이를 전치증폭하고, 상기 전치증폭된 제2전압차이를 상기 제3 및 제4트랜지스터들의 게이트들 사이로 공급하는 제2차동 전치증폭기를 구비하는 것을 특징으로 하는 회로.
하나의 입력 데이터 신호와 두 기준신호들로부터 데이터 신호를 재생하는 방법에 있어서,

상기 데이터 입력신호와 상기 두 기준신호들 중의 제1신호사이의 제1전압 차이를 증폭하는 단계;

상기 데이터 입력신호와 상기 두 기준신호들 중의 제2신호사이의 제2전압 차이를 증폭하는 단계;

한 쌍의 출력단들상의 증폭된 제1전압차이와 증폭된 제2전압차이를 동시에 수신하는 단계; 및

상기 데이터 신호를 재생하기 위하여 상기 한쌍의 출력단들상에 나타낸 전압들을 비교하는 단계를 구비하는 것을 특징으로 하는 데이터 신호 재생방법.
제15항에 있어서, 상기 데이터 신호 재생방법은

상기 제1전압차이를 증폭하기 전에 상기 제1전압차이를 전치증폭하는 단계; 및

상기 제2전압차이를 증폭하기 전에 상기 제2전압차이를 전치증폭하는 단계를 더 구비하는 것을 특징으로 하는 데이터 신호 재생방법.
제16항에 있어서,

상기 제1전압차이를 전치증폭하는 단계는 두 상보적인 제1전압 차이를 발생하는 것을 포함하고,

상기 제2전압차이를 전치증폭하는 단계는 두 상보적인 제2전압 차이를 발생하는 것을 포함하는 것을 특징으로 하는 데이터 신호 재생방법.