KR100818796B1

KR100818796B1 - 데이터 수신기 및 데이터 수신 방법

Info

Publication number: KR100818796B1
Application number: KR1020070005725A
Authority: KR
Inventors: 차영수; 양경훈
Original assignee: 삼성전자주식회사; 한국과학기술원
Priority date: 2007-01-18
Filing date: 2007-01-18
Publication date: 2008-04-02
Also published as: US7741880B2; TW200832910A; TWI348272B; US20080174343A1

Abstract

데이터 수신기 및 데이터 수신 방법이 개시된다. 상기 데이터 수신기는 진폭 변조된 차동 입력 신호들에 기초하여 비교신호들을 발생하고, 상기 차동 입력 신호들과 상기 비교신호들에 기초하여 증폭된 신호들을 비교 및 논리 연산하여 데이터 비트들을 검출함으로써 증폭기와 비교기의 개수를 줄이고, 별도의 기준 전압 발생기를 구비하지 않아 칩 사이즈를 소형화시키고 저전력 구동이 가능한 효과가 있다.

수신기, LVDS, 차동 증폭기

Description

데이터 수신기 및 데이터 수신 방법{Data receiver and method thereof}

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.

도 1은 관련 기술에 따른 LVDS 방식에서 진폭변조를 설명하기 위한 파형도이다.

도 2는 관련 기술에 따른 데이터 수신기의 기능 블록도이다.

도 3은 도 2의 제1 증폭기의 회로도이다.

도 4는 도 2의 제2 증폭기의 회로도이다.

도 5는 본 발명의 실시 예에 따른 데이터 수신기의 기능 블록도이다.

도 6은 도 5의 증폭기의 회로도이다.

도 7a와 도 7b는 본 발명의 실시 예에 따른 데이터 수신 방법을 설명하기 위한 파형도이다.

도 8은 본 발명에 따른 데이터 수신기의 차동 입력신호들을 나타내는 파형도이다.

도 9는 본 발명에 따른 데이터 수신기의 출력신호들을 나타내는 파형도이다.

도 10은 본 발명에 따른 데이터 수신 방법의 흐름도이다.

도 11은 본 발명에 따른 데이터 수신기를 구비하는 디스플레이 장치의 기능 블록도이다.

본 발명에 관한 실시 예는 데이터 수신기에 관한 것으로, 보다 상세하게는 진폭 변조된 차동 입력신호에 응답하여 데이터 비트들을 생성하는 데이터 수신기 및 데이터 수신 방법에 관한 것이다.

일반적으로 저전압 차동 신호 방식(LVDS: Low Voltage Differential Signaling)은 디스플레이 장치에 있어서 송신기(예컨대, 타이밍 컨트롤러)와 수신기(예컨대, 판넬(pannel)) 사이의 고속 데이터 전송을 위해 사용된다.

상기 LVDS 방식은 송신기의 데이터를 전송시 전력소모를 줄이고 고속으로 전송하여 저전력, 고속 동작, 노이즈(noise), 및 비용 면에서 우수하여 데이터 통신의 표준으로 사용되고 있다.

예컨대, 상기 LVDS 방식에서 송신기는 수신기와의 인터페이스에서 제1 전원전압이 2.5V기준일 때 데이터 "1"은 1.4V로 전송하고, 데이터 "0"은 1.0V로 전송할 수 있다. 즉, 상기 LVDS 방식은 상기 데이터 "1"과 상기 데이터 "0" 사이 변화 폭이 0.4V로 줄어들어 상기 변화 폭이 하나의 기준 전압(예컨대, 그라운드 전압)으로 결정되는 방식(예컨대, Single-Ended Signaling 방식)보다 신호변화에 빨라 고속 동작시 유리하게 되고, 신호를 차동으로 전송하여 공통 모드 잡음이 억제되어 노이즈의 영향이 없게 만든다.

상기 LVDS 방식이 사용되는 디스플레이 장치의 데이터 전송속도는 송신기와 수신기의 스위칭 속도와 전송선의 대역폭에 의해서 제한을 받으며, 특히 대화면의 평판 디스플레이용 인터페이스는 전송선이 비교적 긴 편에 속하여 낮은 대역폭을 갖는다. 따라서, 최근에는 낮은 대역폭을 갖는 전송선로의 전송률을 증가시키기 위해서 진폭변조를 사용하였다.

도 1은 관련 기술에 따른 LVDS 방식에서 진폭변조를 설명하기 위한 파형도이다. 도 1을 참조하면, 관련기술에 따른 LVDS 방식은 진폭변조(예컨대, Pulse Amplitude Modulation; PAM)를 사용하여 두 개의 비트들을 동시에 전송하여 두 배의 전송률을 가진다.

즉, 상기 데이터 수신 방법은 대역폭이 제한된 전송선에서 전송 신호의 주파수는 일정하게 유지시키면서 진폭변조된 신호들의 심볼 상태에 따라 4개의 심볼(00, 01, 11, 및 10)을 이용하여 두 개의 비트들을 동시에 전송하여 높은 전송률을 갖게 할 수 있다.

도 2는 관련 기술에 따른 데이터 수신기의 기능 블록도이고, 도 3은 도 2의 제1 증폭기의 회로도이다. 도 4는 도 2의 제2 증폭기의 회로도이다. 도 1 내지 도 4를 참조하면, 데이터 수신기(10)는 제1 비교기(11), 제1 래치(13), 제1 증폭기(15), 제2 비교기(17), 제2 증폭기(19), 제3 비교기(21), XOR 게이트(23), 및 제2 래치(25)를 구비한다.

상기 제1 비교기(11)는 진폭 변조된 차동 입력신호들(Vin+, Vin-)를 수신하고 비교하여 비교결과를 제1 비트(Vcom1+)로서 출력한다.

예컨대, 상기 제1 비교기(11)는 차동 입력신호들(Vin+, Vin-) 중에서 제1 입력신호(Vin+)가 제2 입력신호(Vin-) 보다 크면 제1 논리 레벨(예컨대, 하이("1") 레벨) 상태의 제1 비트(Vcom1+)를 출력하고, 상기 제1 입력신호(Vin+)가 상기 제2 입력신호(Vin-) 보다 작으면 제2 논리 레벨(예컨대, 로우("0") 레벨) 상태의 제1 비트(Vcom1+)를 출력한다.

상기 제1 비교기(11)에서 출력된 제1 비트(Vcom1+)는 데이터 수신기(10)에서 출력되는 두 개의 비트 중 첫 번째 비트(예컨대, MSB)이다. 상기 제1 래치(13)는 클럭신호(CLK)에 기초하여 상기 제1 비트(Vcom1+)를 래치하고 래치된 신호(Vout1)를 데이터 수신기(10)에서 출력되는 두 개의 비트들 중 첫 번째 비트(예컨대, MSB)로서 출력한다.

상기 제1 증폭기(15)는 제1 트렌지스터쌍(P1, P3)과 제2 트랜지스터쌍(P5, P7)을 구비하며, 상기 제1 트렌지스터쌍(P1, P3)의 출력단들 각각은 상기 제2 트랜지스터쌍(P5, P7)의 출력단들 각각에 접속된다.

상기 제1 트렌지스터쌍(P1, P3)은 제1 전류(I1)에 기초하여 상기 제1 입력신호(Vin+)와 상기 제2 입력신호(Vin-)의 차이를 증폭하여 출력하고, 상기 제2 트랜지스터쌍(P5, P7)은 상기 제1 전류(I1)에 기초하여 제1 기준 신호(VrefH)와 제2 기준 신호(VrefL)의 차이를 증폭하여 출력한다.

즉, 상기 제1 증폭기(15)는 상기 제1 트렌지스터쌍(P1, P3)의 출력과 상기 제2 트랜지스터쌍(P5, P7)의 출력을 합한 크기만큼 차이를 갖는 차동 출력 신호들(Vp1+, Vp1-)을 출력한다.

상기 제2 비교기(17)는 상기 제1 증폭기(15)에서 출력된 차동 출력 신호들(Vp1+, Vp1-)을 수신하여 비교하여 제1 비교신호(Vcom2+)를 출력한다.

예컨대, 상기 제2 비교기(17)는 상기 제1 차동 출력신호들(Vp1+, Vp1-) 중에서 제1 차동 출력신호((Vp1+)가 제2 차동 출력신호(Vp1-) 보다 크면 제1 논리 레벨(예컨대, 하이("1") 레벨) 상태의 제1 비교신호(Vcom2+)를 출력하고, 상기 제1 차동 출력신호((Vp1+)가 상기 제2 차동 출력신호(Vp1-) 보다 작으면 제2 논리 레벨(예컨대, 로우("0") 레벨) 상태의 제1 비교신호(Vcom2+)를 출력한다.

즉, 상기 제2 비교기(17)는 상기 제1 차동 출력 신호들(Vp1+, Vp1-)을 비교함으로써, 상기 차동 입력신호들(Vin+, Vin-)의 차이(즉, Vin+ - Vin-)와 상기 기준 신호들(VrefL, VrefH)의 차이(즉, VrefH-VrefL)를 비교할 수 있다.

상기 제2 증폭기(19)는 제3 트렌지스터쌍(P9, P11)과 제4 트랜지스터쌍(P13, P15)을 구비하며, 상기 제3 트렌지스터쌍(P9, P11)의 출력단들 각각은 상기 제2 트랜지스터쌍(P13, P15)의 출력단들 각각에 접속된다.

상기 제4 트랜지스터쌍(P13, P15) 각각 입력되는 기준신호들은 상기 제2 트랜지스터쌍(P5, P7) 각각에 입력되는 기준신호들과 반대의 위상을 갖는 차이점 외에는 상기 제2 증폭기(19)는 상기 제1 증폭기(15)와 회로 구성과 동작이 동일 또는 유사하므로 이에 대한 상세한 설명은 생략한다.

상기 제3 비교기(21)는 상기 제2 비교기(17)의 회로 구성과 동작이 동일 또는 유사하므로 이에 대한 상세한 설명은 생략한다.

즉, 상기 제3 비교기(21)는 제2 차동 출력 신호들(Vp2+, Vp2-)을 비교함으로 써, 상기 제2 차동 입력신호들(Vin+, Vin-)의 차이(즉, Vin+ - Vin-)와 상기 기준 신호들(VrefH, VrefL)의 차이(즉, VrefL-VrefH)를 비교할 수 있다.

상기 XOR 게이트(23)는 상기 제1 비교신호(Vcom2+)와 상기 제3 비교기(21)의 출력신호인 제2 비교신호(Vcom3+)를 수신하여 배타적 논리합 연산을 수행한다.

즉, 상기 XOR 게이트(23)는 "제2 기준신호(VrefL) - 제1 기준신호(VrefH)" < "제1 차동 입력신호(Vin+) - 제2 차동 입력 신호(Vin-)" < "제2 기준 신호((VrefH)- 제2 기준 신호(VrefL)"이면 제1 논리레벨(예컨대, 하이("1")레벨) 상태의 출력신호(V1)를 출력하고, "제2 기준신호(VrefL) - 제1 기준신호(VrefH)" > "제1 차동 입력신호(Vin+) - 제2 차동 입력신호(Vin-)" 이거나 제1 차동 입력신호(Vin+) - 제2 차동 입력신호(Vin-)" > "제1 기준신호(VrefH) - 제2 기준신호(VrefL)"이면 제2 논리레벨(예컨대, 로우("0")레벨) 상태의 출력신호(V1)를 출력한다.

상기 제2 래치(25)는 클럭신호(CLK)에 기초하여 상기 XOR 게이트(23)의 출력신호(V1)를 래치하고 래치된 신호(Vout2)를 데이터 수신기(10)에서 출력되는 두 개의 비트들 중 두 번째 비트(예컨대, LSB)로서 출력한다.

그러나 관련기술에 따른 데이터 수신기(10)는 제1 비트(Vout)를 출력하기 위해서 다수의 증폭기들(15, 19) 및 다수의 비교기들(17, 21)이 필요하고, 상기 다수의 증폭기들(15, 19) 각각에 입력되는 기준신호들(VrefL, VrefH)을 발생시키기 위하여 별도로 기준 신호 발생기(미도시)를 구비하여야 한다.

따라서, 상기 데이터 수신기(10)에 구현되는 회로는 증가되어 칩 사이 즈(size)가 커질 수 있고, 그 결과 전력소모가 증가하게 될 수 있다.

따라서 본 발명이 이루고자 하는 기술적인 과제는 증폭기와 비교기의 개수를 줄여 칩 사이즈를 소형화시키고 저전력으로 구동 가능한 데이터 수신기 및 데이터 수신 방법을 제공하는 것이다.

또한, 본 발명이 이루고자 하는 기술적인 과제는 별도의 기준 전압 발생기를 구비하지 않아 칩 사이즈를 소형화시키고 저전력으로 구동 가능한 데이터 수신기 및 데이터 수신 방법을 제공하는 것이다.

상기 기술적 과제를 달성하기 위한 데이터 수신기는 진폭 변조된 차동 입력 신호들을 수신하여 비교하고, 비교결과로서 각각이 서로 다른 전압레벨을 갖는 제1 지시 신호와 제2 지시 신호를 발생하는 제1 비교기; 상기 진폭 변조된 차동 입력 신호들을 수신하여 증폭하고, 증폭 결과로서 상기 수신된 신호들의 전압 차이에 상응하는 차동 출력 신호들을 출력 단자 쌍으로 출력하고, 상기 제1 지시 신호와 상기 제2 지시 신호에 응답하여 상기 출력 단자 쌍 중에서 어느 하나로 전류를 공급하는 증폭기; 상기 증폭기의 출력 단자 쌍의 전압들을 비교하고, 비교결과로서 제3 지시신호를 발생하는 제2 비교기; 및 상기 제1 비교기로부터 출력된 상기 제1 지시신호와 상기 제2 비교기로부터 출력된 상기 제3 지시신호를 수신하고 이들을 논리 연산하고 논리 연산 결과를 출력하기 위한 논리 회로부를 구비할 수 있다.

상기 증폭기는 제1 테일 전류를 갖고, 상기 진폭 변조된 차동 입력 신호들을 수신하고 증폭하여 상기 차동 출력 신호들을 상기 출력 단자 쌍으로 출력하는 차동 증폭기; 및 제2 테일 전류를 갖고, 상기 제1 지시 신호와 상기 제2 지시 신호에 응답하여 상기 출력 단자 쌍 중에서 어느 하나로 상기 제2 테일 전류를 상기 전류로서 공급하기 위한 스위칭 회로를 구비할 수 있다.

상기 수신기는 클락 신호에 응답하여 상기 제1 지시신호를 래치하기 위한 제1 래치를 더 포함할 수 있다.

상기 수신기는 상기 클락 신호에 응답하여 상기 제3 지시신호를 래치하기 위한 제2 래치를 더 포함할 수 있다.

상기 제1 지시신호의 전압 레벨은 전원 전압과 접지 전압 중에서 어느 하나이고, 상기 제2 지시신호의 전압 레벨은 전원 전압과 접지 전압 중에서 다른 하나ㅇ일 수 있다.

상기 제3 지시신호의 전압 레벨은 전원 전압과 접지 전압 중에서 어느 하나일 수 있다.

상기 진폭 변조된 차동 입력 신호들은 저전압 차동 신호방식(low-voltage differential signaling)에 따라 진폭 변조된 신호일 수 있다.

상기 논리 회로부는 배타-논리합 회로 또는 배타 부정 곱 논리곱 회로로 구현될 수 있다.

상기 수신기는 디스플레이 장치의 소스 드라이버에 구현될 수 있다.

상기 기술적 과제를 달성하기 위한 데이터 수신방법은 제1 비교기가 진폭 변조된 차동 입력 신호들을 수신하여 비교하고, 비교결과로서 각각이 서로 다른 전압 레벨을 갖는 제1 지시 신호와 제2 지시 신호를 발생하는 단계; 증폭기가 상기 진폭 변조된 차동 입력 신호들을 수신하여 증폭하고, 증폭 결과로서 상기 수신된 신호들의 전압 차이에 상응하는 차동 출력 신호들을 상기 증폭기의 출력 단자 쌍으로 출력하고, 상기 제1 지시 신호와 상기 제2 지시 신호에 응답하여 상기 출력 단자 쌍 중에서 어느 하나로 전류를 공급하는 단계; 제2 비교기가 상기 증폭기의 출력 단자 쌍의 전압들을 비교하고, 비교결과로서 제3 지시신호를 발생하는 단계; 및 논리 회로부가 상기 제1 비교기로부터 출력된 상기 제1 지시신호와 상기 제2 비교기로부터 출력된 상기 제3 지시신호를 수신하고 이들을 논리 연산하고 논리 연산 결과를 출력하는 단계를 구비할 수 있다.

상기 출력 단자 쌍 중에서 어느 하나로 전류를 공급하는 단계는 차동 증폭기가 제1 테일 전류를 갖고, 상기 진폭 변조된 차동 입력 신호들을 수신하고 증폭하여 상기 차동 출력 신호들을 상기 출력 단자 쌍으로 출력하는 단계; 및 스위칭 회로가 제2 테일 전류를 갖고, 상기 제1 지시 신호와 상기 제2 지시 신호에 응답하여 상기 출력 단자 쌍 중에서 어느 하나로 상기 제2 테일 전류를 상기 전류로서 공급하는 단계를 구비할 수 있다.

상기 데이터 수신방법은 클락 신호에 응답하여 상기 제1 지시신호와 상기 제3 지시신호 각각을 래치하는 단계를 더 구비할 수 있다.

상기 제1 지시신호 또는 제3 지시신호의 전압 레벨은 전원 전압과 접지 전압 중에서 어느 하나이고, 상기 제2 지시신호의 전압 레벨은 전원 전압과 접지 전압 중에서 다른 하나일 수 있다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시 예에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 실시 예를 예시하는 첨부도면 및 첨부도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 5는 본 발명의 실시 예에 따른 데이터 수신기의 기능 블록도이고, 도 6은 도 5의 증폭기의 회로도이다. 도 5와 도 6을 참조하면, 디스플레이 장치의 소스 드라이버(source driver)에 구현될 수 있는 데이터 수신기(100)는 제1 비교기(101), 제1 래치(103), 증폭기(105), 제2 비교기(107), 논리 회로부(109), 및 제2 래치(103)를 구비한다.

상기 제1 비교기(101)는 진폭 변조된 차동 입력 신호들(Vin+, Vin-)을 수신하여 비교하고, 비교결과로서 각각이 서로 다른 전압레벨을 갖는 제1 지시 신호(Vcom1+)와 제2 지시 신호(Vcom2+)를 발생한다.

상기 진폭 변조된 차동 입력 신호들(Vin+, Vin-)은 저전압 차동 신호방식(low-voltage differential signaling)에 따라 진폭 변조된 신호일 수 있으며, 상기 제1 지시 신호(Vcom1+)와 제2 지시 신호(Vcom2+)는 차동 신호들 또는 상보적인 신호들이나 이에 한정되는 것은 아니다.

예컨대, 상기 제1 비교기(101)는 차동 입력신호들(Vin+, Vin-) 중에서 제1 차동 입력신호(Vin+)가 제2 차동 입력신호(Vin-) 보다 크면 제1 논리 레벨(예컨대, 하이("1") 레벨) 상태의 제1 지시 신호(Vcom1+)를 출력하고, 제2 논리 레벨(예컨대, 로우("0") 레벨) 상태의 제2 지시 신호(Vcom1-)를 출력할 수 있다.

또는, 상기 제1 비교기(101)는 차동 입력신호들(Vin+, Vin-) 중에서 제1 차동 입력신호(Vin+)가 제2 차동 입력신호(Vin-) 보다 작으면 제2 논리 레벨(예컨대, 로우("0") 레벨) 상태의 제1 지시 신호(Vcom1+)를 출력하고, 제1 논리 레벨(예컨대, 하이("1") 레벨) 상태의 제2 지시 신호(Vcom1-)를 출력할 수 있다.

상기 제1 지시 신호(Vcom1+)의 전압 레벨은 제1 전원 전압(VDD, 예컨대, 전원 전압)이 될 수 있고, 상기 제2 지시 신호(Vcom1-)의 전압 레벨은 제2 전원 전압(VSS, 예컨대, 접지 전압)이 될 수 있으며 그 반대가 될 수도 있다.

상기 제1 래치(103)는 클락 신호(CLK)에 동기되어 상기 제1 지시 신호(Vcom1+)를 래치하여 래치된 신호(Vo1)를 출력하며, 상기 래치된 신호(Vo1)는 데이터 수신기(10)에서 출력되는 두 개의 비트들 중 첫 번째 비트(예컨대, MSB)로서 출력된다.

상기 증폭기(105)는 상기 진폭 변조된 차동 입력 신호들(Vin+, Vin-)을 수신하여 증폭하고, 증폭 결과로서 상기 수신된 신호들(Vin+, Vin-)의 전압 차이에 상응하는 차동 출력 신호들을 출력 단자 쌍(N1, N2)으로 출력하고, 상기 제1 지시 신 호(Vcom1+)와 상기 제2 지시 신호(Vcom1-)에 응답하여 상기 출력 단자 쌍(N1, N2) 중에서 어느 하나로 전류(예컨대, I2)를 공급한다.

상기 증폭기(105)는 차동 증폭기와 스위칭 회로를 구비한다. 제1 트랜지스터 쌍(P21, P23)을 구비하는 상기 차동 증폭기는 제1 테일 전류(I1)를 갖고, 상기 진폭 변조된 차동 입력 신호들((Vin+, Vin-)을 수신하고 증폭하여 상기 차동 출력 신호들을 상기 출력 단자 쌍(N1, N2)으로 출력한다.

상기 제1 트랜지스터 쌍(P21, P23) 중에서 제1 트랜지스터(P21)는 제1 차동 입력 신호(Vin+)에 응답하여 게이팅되어 제1 테일노드(TN1)와 제1 출력단자(N1) 사이의 전류 경로를 형성한다.

제2 트랜지스터(P23)는 제2 차동 입력 신호(Vin-)에 응답하여 게이팅되어 제1 테일노드(TN1)와 제2 출력단자(N2) 사이의 전류 경로를 형성한다. 상기 제1트랜지스터 쌍(P21, P23)은 피모스 트랜지스터로 구현될 수 있으나 이에 한정되는 것은 아니다

상기 제2 트랜지스터 쌍(P25, P27)을 구비하는 스위칭 회로는 제2 테일 전류(I2)를 갖고, 상기 제1 지시 신호(Vcom1+)와 상기 제2 지시 신호(Vcom1-)에 응답하여 출력 단자 쌍(N1, N2) 중에서 어느 하나로 상기 제2 테일 전류(I2)를 공급한다.

상기 제2 테일 전류(I2)는 다음을 만족하도록 정해질 수 있다.

제1 저항(R11) × 상기 제2 테일 전류(I2) = 제2 저항(R21) × 상기 제2 테일 전류(I2) = VrefH - VrefL

여기서, 상기 VrefH는 관련 기술에 따른 도 1의 제1 기준 신호(예컨대, 0.9(V)) 및 상기 VrefL는 상기 도 1의 제2 기준 신호(예컨대, 0.5(V))가 될 수 있다.

즉, 제1 출력 단자(N1) 또는 제2 출력 단자(N2)의 전압은 상기 출력 단자 쌍(N1, N2) 중에서 어느 하나로 흐르는 상기 제2 테일 전류(I2)에 의해서 상기 제1 기준 신호(VrefH)와 상기 제2 기준 신호(VrefL)의 전압 차이만큼의 레벨 쉬프팅될 수 있다.

상기 제2 트랜지스터 쌍(P25, P27) 중에서 제3 트랜지스터(P25)는 제1 지시 신호(Vcom1+)에 응답하여 게이팅되어 제2 테일노드(TN2)와 제2 출력단자(N2) 사이의 전류 경로를 형성한다.

제4 트랜지스터(P27)는 제2 지시 신호(Vcom1-)에 응답하여 게이팅되어 제2 테일노드(TN2)와 제1 출력단자(N1) 사이의 전류 경로를 형성한다.

상기 증폭기(105)의 제1 출력단자(N1)와 접지 전압(VSS) 사이에는 제1 저항(R11)이 접속될 수 있으며, 상기 제2 출력단자(N2)와 접지 전압(VSS) 사이에는 제2 저항(R21)이 접속될 수 있다.

즉, 본 발명의 실시 예에 의하면, 상기 증폭기(105)는 관련 기술에 따른 제1 증폭기(도 2의 15)와 제2 증폭기(도 2의 19)와 같이 별도의 기준 전압 발생기(미도시)에서 발생되는 기준 전압들(VrefH, VrefL)을 수신할 필요가 없으므로 수신기의 칩사이즈를 줄일 수 있고, 저전력에서 동작할 수 있는 효과가 있다.

상기 제2 비교기(107)는 상기 증폭기(105)의 출력 단자 쌍(N1, N2)의 전압 들(Vp+, Vp-)을 수신하여 비교하고, 비교결과로서 제3 지시신호(Vcom4+)를 발생한다. 상기 제3 지시신호(Vcom4+)의 전압 레벨은 제1 전원전압(VDD, 예컨대, 전원 전압)과 제2 전원 전압(VSS) 중에서 어느 하나일 수 있다.

예컨대, 상기 제2 비교기(107)는 상기 증폭기(105)의 출력 단자 쌍(N1, N2)의 전압들(Vp+, Vp-) 중에서 제1 출력 전압(Vp+)이 제2 출력 전압(Vp-) 보다 크면 제1 논리 레벨(예컨대, 하이("1") 레벨) 상태의 제3 지시신호(Vcom4+)를 출력할 수 있다.

또는, 상기 제2 비교기(107)는 제1 출력 전압(Vp+)이 제2 출력 전압(Vp-) 보다 작으면 제2 논리 레벨(예컨대, 로우("0") 레벨) 상태의 제3 지시신호(Vcom4+)를 출력할 수 있다.

상기 논리 회로부(109)는 제1 비교기(101)로부터 출력된 상기 제1 지시신호(Vcom1+)와 제2 비교기(107)로부터 출력된 상기 제3 지시신호(Vcom4+)를 수신하고 이들을 논리 연산하고 논리 연산 결과(V3)를 출력한다.

상기 논리 회로부(109)는 배타-논리합(XOR) 회로 또는 배타 부정 논리 합(XNOR)로 구현될 수 있으나, AND회로, OR회로, NAND회로, 또는 NOR회로로도 구현될 수 있음은 물론이다.

상기 제2 래치(111)는 클락 신호(CLK)에 동기되어 논리 회로부(109)의 출력신호((V3)를 래치하여 래치된 신호(Vo2)를 출력하며, 상기 래치된 신호(Vo2)는 데이터 수신기(10)에서 출력되는 두 개의 비트들 중 두 번째 비트(예컨대, LSB)로서 출력된다.

도 7a와 도 7b는 본 발명의 실시 예에 따른 데이터 수신 방법을 설명하기 위한 파형도이고, 도 8은 본 발명에 따른 데이터 수신기의 차동 입력신호들을 나타내는 파형도이다. 도 9는 본 발명에 따른 데이터 수신기의 출력신호들을 나타내는 파형도이다.

도 1에 도시된 바와 같이 진폭 변조된 차동 입력 신호들(Vin+, Vin-)의 심벌 형태는 4개의 심벌들(00, 01, 10, 및 11) 중에서 어느 하나를 갖는다고 가정한다. 이하의 설명에서 제2 테일 전류(I2)는 (제1 저항(R11) × 상기 제2 테일 전류(I2) = 제2 저항(R21) × 상기 제2 테일 전류(I2) = VrefH - VrefL)을 만족한다고 가정하고, 상기 제1 기준 신호(VrefH)는 900(mV), 제2 기준 신호(VrefL)는 500(mV) 라고 가정한다.

상기 진폭 변조된 차동 입력 신호들(Vin+, Vin-)의 심벌 형태가 "00"인 경우(즉, 제1 차동 입력 신호(Vin+)는 400mV, 제2 차동 입력 신호(Vin+)는 1000mV의 전압 레벨은 갖는 경우), 제1 비교기(101)는 상기 진폭 변조된 차동 입력신호들(Vin+, Vin-) 중에서 제1 차동 입력신호(Vin+)가 제2 차동 입력신호(Vin-) 보다 작으므로 제2 논리 레벨(예컨대, 로우("0") 레벨) 상태의 제1 지시 신호(Vcom1+)를 출력하고, 제1 논리 레벨(예컨대, 하이("1") 레벨) 상태의 제2 지시 신호(Vcom1-)를 출력한다.

상기 제1 래치(103)는 클락 신호(CLK)에 동기되어 제2 논리 레벨(예컨대, 로우("0") 레벨) 상태의 제1 지시 신호(Vcom1+)를 래치하여 래치된 신호(Vo1)를 출력하며, 상기 래치된 신호(Vo1)는 데이터 수신기(10)에서 출력되는 두 개의 비트들 중 첫 번째 비트(예컨대, MSB)로서 출력된다.

상기 증폭기(105)의 제3 트랜지스터(P25)는 제2 논리 레벨(예컨대, 로우("0") 레벨) 상태의 제1 지시 신호(Vcom1+)에 응답하여 턴 온되어 제2 테일 전류(I2)는 제2 저항(R21)을 통해서만 흐르는바, 상기 제2 출력 단자(N2)의 전압레벨은 "제2 테일 전류(I2) × 제2 저항(R21)" 만큼 쉬프팅된다.

상기 제1 트랜지스터 쌍(P21, P23)은 PMOS 트랜지스터로 구현되는바, 제1 출력 전압(Vp+)은 400(mV) + 400(mV)( =800mV)의 전압 값을 갖고, 제2 출력 전압(Vp-)은 1000(mV)의 전압 값을 갖는다.

상기 제2 비교기(107)는 제1 출력 전압(Vp+)이 제2 출력 전압(Vp-) 보다 작으므로 제2 논리 레벨(예컨대, 로우("0") 레벨) 상태의 제3 지시신호(Vcom4+)를 출력한다.

상기 논리 회로부(109)는 제1 비교기(101)로부터 출력된 제2 논리 레벨(예컨대, 로우("0") 레벨) 상태의 제1 지시 신호(Vcom1+)와 제2 논리 레벨(예컨대, 로우("0") 레벨) 상태의 제3 지시신호(Vcom4+)를 수신하고 이들을 배타-논리합 연산하고 배타-논리합 연산 결과 제2 논리 레벨(예컨대, 로우("0") 레벨) 상태의 논리 출력 신호(V3)를 출력한다.

상기 제2 래치(111)는 클락 신호(CLK)에 동기되어 제2 논리 레벨(예컨대, 로우("0") 레벨) 상태의 논리 출력 신호(V3)를 래치하여 상기 논리 출력 신호(V3)는 데이터 수신기(10)에서 출력되는 두 개의 비트들 중 두 번째 비트로서 출력된다.

즉, 도 8과 같이 데이터 수신기(10)에 입력되는 진폭 변조된 차동 입력 신호 들(Vin+, Vin-)의 심벌이 "00"인 경우, 상기 데이터 수신기(10)는 도 9와 같이 제1 비트(Vo1)로서 "0", 제2 비트(Vo2)로서 "0"을 출력한다.

결론적으로 제1 차동 입력신호(Vin+)와 제2 차동 입력신호(Vin-)의 전압차이(즉, -600(mV))가 제1 기준 전압(VrefH)과 제2 기준 전압(VrefL)의 차이(즉, -400(mV))보다 작은 경우, 두 번째 비트는 "0"가 됨을 알 수 있다.

상기 진폭 변조된 차동 입력 신호들(Vin+, Vin-)의 심벌 형태가 "01"인 경우(즉, 제1 차동 입력 신호(Vin+)는 600mV, 제2 차동 입력 신호(Vin+)는 800mV의 전압 레벨은 갖는 경우), 제1 비교기(101)는 상기 진폭 변조된 차동 입력신호들(Vin+, Vin-) 중에서 제1 차동 입력신호(Vin+)가 제2 차동 입력신호(Vin-) 보다 작으므로 제2 논리 레벨(예컨대, 로우("0") 레벨) 상태의 제1 지시 신호(Vcom1+)를 출력하고, 제1 논리 레벨(예컨대, 하이("1") 레벨) 상태의 제2 지시 신호(Vcom1-)를 출력한다.

상기 제1 래치(103)는 클락 신호(CLK)에 동기되어 제2 논리 레벨(예컨대, 로우("0") 레벨) 상태의 제1 지시 신호(Vcom1+)를 래치하여 래치된 신호(Vo1)를 출력하며, 상기 래치된 신호(Vo1)는 데이터 수신기(10)에서 출력되는 두 개의 비트들 중 첫 번째 비트(예컨대, MSB=0)로서 출력된다.

상기 제1 트랜지스터 쌍(P21, P23)은 PMOS 트랜지스터로 구현되는바, 제1 출력 전압(Vp+)은 600(mV) + 400(mV)( =1000mV)의 전압 값을 갖고, 제2 출력 전압(Vp-)은 800(mV)의 전압 값을 가질 수 있다.

상기 제2 비교기(107)는 제1 출력 전압(Vp+)이 제2 출력 전압(Vp-) 보다 크므로 제1 논리 레벨(예컨대, 하이("1") 레벨) 상태의 제3 지시신호(Vcom4+)를 출력한다.

상기 논리 회로부(109)는 제1 비교기(101)로부터 출력된 제2 논리 레벨(예컨대, 로우("0") 레벨) 상태의 제1 지시 신호(Vcom1+)와 제1 논리 레벨(예컨대, 하이("0") 레벨) 상태의 제3 지시신호(Vcom4+)를 수신하고 이들을 배타-논리합 연산하고 배타-논리합 연산 결과 제2 논리 레벨(예컨대, 하이("1") 레벨) 상태의 논리 출력 신호(V3)를 출력한다.

상기 제2 래치(111)는 클락 신호(CLK)에 동기되어 제1 논리 레벨(예컨대, 하이("1") 레벨) 상태의 논리 출력 신호(V3)를 래치하여 상기 논리 출력 신호(V3)는 데이터 수신기(10)에서 출력되는 두 개의 비트들 중 두 번째 비트(예컨대, LSB=1)로서 출력된다.

즉, 도 8과 같이 데이터 수신기(10)에 입력되는 진폭 변조된 차동 입력 신호들(Vin+, Vin-)의 심벌이 "01"인 경우, 상기 데이터 수신기(10)는 도 9와 같이 제1 비트(Vo1)로서 "0", 제2 비트(Vo2)로서 "1"을 출력한다.

결론적으로 제1 차동 입력신호(Vin+)와 제2 차동 입력신호(Vin-)의 전압차이(즉, -200(mV))가 제1 기준 전압(VrefH)과 제2 기준 전압(VrefL)의 차이(즉, -400(mV))보다 큰 경우, 두 번째 비트는 "1"이 됨을 알 수 있다.

상기 진폭 변조된 차동 입력 신호들(Vin+, Vin-)의 심벌 형태가 "10"인 경우(즉, 제1 차동 입력 신호(Vin+)는 1000mV, 제2 차동 입력 신호(Vin+)는 400mV의 전압 레벨은 갖는 경우)와 상기 진폭 변조된 차동 입력 신호들(Vin+, Vin-)의 심벌 형태가 "11"인 경우(즉, 제1 차동 입력 신호(Vin+)는 800mV, 제2 차동 입력 신호(Vin+)는 600mV의 전압 레벨은 갖는 경우)의 데이터 수신기(10)의 데이터 수신방법은 당해 기술이 속하는 분야의 당업자라면 상기 상세한 설명에 의해서 용이하게 이해할 수 있으므로 이에 대한 상세한 설명은 생략한다.

상기 데이터 수신기(100)는 상기 진폭 변조된 차동 입력 신호들(Vin+, Vin-)에 기초하여 두 개의 비트들을 검출하기 위한 회로이나, 본 발명에 따른 다른 실시 예에 따라 상기 증폭기(105), 제2 비교기(107), 논리 회로부(109), 및 제2 래치(103)와 동일 또는 유사한 회로를 더 구비하여 상기 진폭 변조된 차동 입력 신호들(Vin+, Vin-)에 기초하여 N(N은 자연수)개의 비트들을 검출하기 위한 회로를 구현할 수 있음은 물론이다.

도 10은 본 발명에 따른 데이터 수신 방법의 흐름도이다. 도 5, 도 6 과 도 10을 참도하면, 제1 비교기(101)는 진폭 변조된 차동 입력 신호들(Vin+, Vin-)을 수신하여 비교하고, 비교결과로서 각각이 서로 다른 전압레벨을 갖는 제1 지시 신호(Vcom1+)와 제2 지시 신호(Vcom1-)를 출력한다(S10).

증폭기(105)는 진폭 변조된 차동 입력 신호들(Vin+, Vin-)을 수신하여 증폭하고, 증폭 결과로서 상기 수신된 신호들(Vin+, Vin-)의 전압 차이에 상응하는 차 동 출력 신호들을 출력 단자 쌍(N1, N2)으로 출력하고, 제1 지시 신호(Vcom1+)와 제2 지시 신호(Vcom1-)에 응답하여 상기 출력 단자 쌍(N1, N2) 중에서 어느 하나로 전류(예컨대, I2)를 공급한다(S20).

제2 비교기(107)는 상기 증폭기(105)의 출력 단자 쌍(N1, N2)의 전압들(Vp+, Vp-)을 비교하고, 비교결과로서 제3 지시신호(Vcom4+)를 발생한다(S30).

논리 회로부(109)는 상기 제1 비교기(101)로부터 출력된 상기 제1 지시신호(Vom1+)와 상기 제2 비교기(107)로부터 출력된 상기 제3 지시신호(Vom4+)를 수신하고 이들을 논리 연산하고 논리 연산 결과(V3)를 출력한다(S40).

도 11은 본 발명에 따른 데이터 수신기를 구비하는 디스플레이 장치의 기능블록도이다. 도 5, 도 6 , 및 도 11을 참조하면, 디스플레이 장치(200)는 디스플레이 판넬(240), 타이밍 컨트롤러(210), 데이터 라인 드라이버(또는 소스 드라이버; 220), 및 스캔 라인 드라이버(또는 게이트 드라이버; 230)를 구비한다.

상기 디스플레이 패널(240)은 다수의 데이터 라인들(또는 소스 라인들, 미도시), 다수의 스캔 라인들(또는 게이트 라인들, 미도시), 및 상기 다수의 데이터 라인들과 상기 다수의 스캔 라인들 사이에 접속된 다수의 박막 트랜지스터들을 구비하며, 영상을 디스플레이한다.

상기 타이밍 컨트롤러(210)는 디지털 영상 데이터(DATA)와 수직동기신호(Vsync), 수평동기신호(Hsync) 등의 제어신호들을 수신하고, 디지털 영상 데이터(D_DATA), 수평 시작신호(DIO), 로드 신호(CLK)를 데이터 라인 드라이버(220)로 출력하고, 수직 시작신호(또는 수직 동기 시작신호; STV)를 스캔 라인 드라이 버(230)로 출력한다.

상기 수직동기신호(Hsync)는 하나의 프레임(frame)을 구성하는 기준신호이며, 한 주기의 수직 동기신호(Hsync)구간 동안 하나의 프레임에 대한 표시 동작이 이루어진다. 상기 수평 동기신호(Hsync)는 하나의 라인(즉, 스캔 라인)을 구성하는 기준신호이며, 한 주기의 수평 동기신호(Hsync)구간 동안 하나의 라인에 대한 표시 동작이 이루어진다.

상기 데이터 라인 드라이버(220)는 타이밍 컨트롤러(210)로부터 출력된 디지털 영상 데이터(D_DATA)와 제어신호들(DIO와 CLK)에 기초하여 디스플레이 패널(240)의 다수의 데이터 라인들(미도시)을 구동한다.

상기 데이터 라인 드라이버(220)는 도 5에 도시된 데이터 수신기(100)를 구비하며, 상기 데이터 수신기(100)는 진폭변조된 차동 입력 신호들(Vin+, Vin-)로 입력되는 영상 데이터(D_DATA)에 기초하여 출력 비트들을 검출하고, 제어신호들(DIO와 CLK) 및 상기 출력 비트들에 기초하여 디스플레이 패널(20)의 다수의 데이터 라인들(미도시)을 구동하기 위한 제어신호를 출력할 수 있다.

상기 데이터 수신기(100)에 대한 구체적인 구성 및 동작은 이미 상세히 설명하였으므로 이에 대한 상세한 설명은 생략한다.

상기 수직 시작신호(STV)는 첫 번째 스캔 라인을 선택하기 위한 신호이다. 일반적으로 스캔 라인 드라이버(230)는 상기 수직 시작신호(STV)가 로우 레벨에서 하이레벨로 바뀌면 스캔 라인들을 순차적으로 구동한다.

본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 바와 같이 본 발명에 따른 데이터 수신기 및 데이터 수신 방법은 증폭기와 비교기의 개수를 줄여 칩 사이즈를 소형화시키고 저전력 구동이 가능한 효과가 있다.

또한, 본 발명에 의하면 별도의 기준 전압 발생기를 구비하지 않아 칩 사이즈를 소형화시키고 저전력 구동이 가능한 효과가 있다.

Claims

진폭 변조된 차동 입력 신호들을 수신하여 비교하고, 비교결과로서 각각이 서로 다른 전압레벨을 갖는 제1 지시 신호와 제2 지시 신호를 발생하는 제1 비교기;

상기 진폭 변조된 차동 입력 신호들을 수신하여 증폭하고, 증폭 결과로서 상기 수신된 신호들의 전압 차이에 상응하는 차동 출력 신호들을 출력 단자 쌍으로 출력하고, 상기 제1 지시 신호와 상기 제2 지시 신호에 응답하여 상기 출력 단자 쌍 중에서 어느 하나로 전류를 공급하는 증폭기;

상기 증폭기의 출력 단자 쌍의 전압들을 비교하고, 비교결과로서 제3 지시신호를 발생하는 제2 비교기; 및

상기 제1 비교기로부터 출력된 상기 제1 지시신호와 상기 제2 비교기로부터 출력된 상기 제3 지시신호를 수신하고 이들을 논리 연산하고 논리 연산 결과를 출력하기 위한 논리 회로부를 구비하는 수신기.
제1항에 있어서, 상기 증폭기는,

제1 테일 전류를 갖고, 상기 진폭 변조된 차동 입력 신호들을 수신하고 증폭하여 상기 차동 출력 신호들을 상기 출력 단자 쌍으로 출력하는 차동 증폭기; 및

제2 테일 전류를 갖고, 상기 제1 지시 신호와 상기 제2 지시 신호에 응답하여 상기 출력 단자 쌍 중에서 어느 하나로 상기 제2 테일 전류를 상기 전류로서 공 급하기 위한 스위칭 회로를 구비하는 수신기.
제1항에 있어서, 상기 수신기는,

클락 신호에 응답하여 상기 제1 지시신호를 래치하기 위한 제1 래치를 더 포함하는 수신기.
제3항에 있어서, 상기 수신기는,

상기 클락 신호에 응답하여 상기 제3 지시신호를 래치하기 위한 제2 래치를 더 포함하는 수신기.
제1항에 있어서, 상기 제1 지시신호의 전압 레벨은 전원 전압과 접지 전압 중에서 어느 하나이고, 상기 제2 지시신호의 전압 레벨은 전원 전압과 접지 전압 중에서 다른 하나인 수신기.
제1항에 있어서, 상기 제3 지시신호의 전압 레벨은 전원 전압과 접지 전압 중에서 어느 하나인 수신기.
제1항에 있어서, 상기 진폭 변조된 차동 입력 신호들은 저전압 차동 신호방식(low-voltage differential signaling)에 따라 진폭 변조된 신호인 수신기.
제1항에 있어서, 상기 논리 회로부는 배타-논리합 회로 또는 배타 부정 곱 논리곱 회로로 구현되는 수신기.
제1항에 있어서, 상기 수신기는 디스플레이 장치의 소스 드라이버에 구현되는 수신기.
제1 비교기가 진폭 변조된 차동 입력 신호들을 수신하여 비교하고, 비교결과로서 각각이 서로 다른 전압레벨을 갖는 제1 지시 신호와 제2 지시 신호를 발생하는 단계;

증폭기가 상기 진폭 변조된 차동 입력 신호들을 수신하여 증폭하고, 증폭 결과로서 상기 수신된 신호들의 전압 차이에 상응하는 차동 출력 신호들을 상기 증폭기의 출력 단자 쌍으로 출력하고, 상기 제1 지시 신호와 상기 제2 지시 신호에 응답하여 상기 출력 단자 쌍 중에서 어느 하나로 전류를 공급하는 단계;

제2 비교기가 상기 증폭기의 출력 단자 쌍의 전압들을 비교하고, 비교결과로서 제3 지시신호를 발생하는 단계; 및

논리 회로부가 상기 제1 비교기로부터 출력된 상기 제1 지시신호와 상기 제2 비교기로부터 출력된 상기 제3 지시신호를 수신하고 이들을 논리 연산하고 논리 연산 결과를 출력하는 단계를 구비하는 데이터 수신방법.
제10항에 있어서, 상기 출력 단자 쌍 중에서 어느 하나로 전류를 공급하는 단계는,

차동 증폭기가 제1 테일 전류를 갖고, 상기 진폭 변조된 차동 입력 신호들을 수신하고 증폭하여 상기 차동 출력 신호들을 상기 출력 단자 쌍으로 출력하는 단계; 및

스위칭 회로가 제2 테일 전류를 갖고, 상기 제1 지시 신호와 상기 제2 지시 신호에 응답하여 상기 출력 단자 쌍 중에서 어느 하나로 상기 제2 테일 전류를 상기 전류로서 공급하는 단계를 구비하는 데이터 수신방법.
제10항에 있어서, 상기 데이터 수신방법은,

클락 신호에 응답하여 상기 제1 지시신호와 상기 제3 지시신호 각각을 래치하는 단계를 더 구비하는 데이터 수신방법.
제10항에 있어서, 상기 제1 지시신호 또는 제3 지시신호의 전압 레벨은 전원 전압과 접지 전압 중에서 어느 하나이고, 상기 제2 지시신호의 전압 레벨은 전원 전압과 접지 전압 중에서 다른 하나인 데이터 수신방법.
제10항에 있어서, 상기 진폭 변조된 차동 입력 신호들은 저전압 차동 신호방식(low-voltage differential signaling)에 따라 진폭 변조된 신호인 데이터 수신방법.
제10항에 있어서, 상기 논리 회로부는 배타-논리합 회로 또는 배타 부정 곱 논리곱 회로로 구현되는 데이터 수신방법.