JPWO2018070261A1 - ドライバ回路およびその制御方法、並びに、送受信システム - Google Patents

ドライバ回路およびその制御方法、並びに、送受信システム Download PDF

Info

Publication number
JPWO2018070261A1
JPWO2018070261A1 JP2018544745A JP2018544745A JPWO2018070261A1 JP WO2018070261 A1 JPWO2018070261 A1 JP WO2018070261A1 JP 2018544745 A JP2018544745 A JP 2018544745A JP 2018544745 A JP2018544745 A JP 2018544745A JP WO2018070261 A1 JPWO2018070261 A1 JP WO2018070261A1
Authority
JP
Japan
Prior art keywords
circuit
current
termination resistor
termination
driver circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2018544745A
Other languages
English (en)
Other versions
JP7051694B2 (ja
Inventor
広己 木原
広己 木原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Semiconductor Solutions Corp filed Critical Sony Semiconductor Solutions Corp
Publication of JPWO2018070261A1 publication Critical patent/JPWO2018070261A1/ja
Application granted granted Critical
Publication of JP7051694B2 publication Critical patent/JP7051694B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
    • H03K19/018528—Interface arrangements of complementary type, e.g. CMOS with at least one differential stage
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/38—Transceivers, i.e. devices in which transmitter and receiver form a structural unit and in which at least one part is used for functions of transmitting and receiving
    • H04B1/40—Circuits
    • H04B1/44—Transmit/receive switching
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/0298—Arrangement for terminating transmission lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Power Engineering (AREA)
  • Dc Digital Transmission (AREA)
  • Logic Circuits (AREA)

Abstract

本技術は、長距離伝送に必要な大振幅の信号出力を低消費電力で実現することができるようにするドライバ回路およびその制御方法、並びに、送受信システムに関する。ドライバ回路は、所定の電流を出力する電流駆動回路と、電流駆動回路と並列に接続された終端抵抗回路とを備え、終端抵抗回路は、電流駆動回路が電流を出力しているときには終端抵抗を伝送路に接続し、電流駆動回路が電流を出力していないときには終端抵抗を伝送路から切り離す。本技術は、例えば、長距離の伝送路に信号を出力するドライバ回路等に適用できる。

Description

本技術は、ドライバ回路およびその制御方法、並びに、送受信システムに関し、特に、長距離伝送に必要な大振幅の信号出力を低消費電力で実現することができるようにしたドライバ回路およびその制御方法、並びに、送受信システムに関する。
サーバ等のバックプレーンやHDMI(登録商標）（High-Definition Multimedia Interface）ケーブル等の中長距離ケーブルなど減衰が大きい伝送路向けの高速通信においては、ドライバ回路として、例えば、CML(Current Mode Logic)が使用されている（例えば、非特許文献１参照）。
CMLは、PCIe、USB3.0など、多くの高速通信規格で使われているが、貫通電流が流れてしまうため、消費電流が大きいという問題がある。これに対して、モバイル機器など低消費電力が求められる製品には、貫通電流が無く、消費電力が少ないNMOS Push Pullが用いられるようになった。しかしながら、NMOS Push Pullでは、HiレベルがPush NMOSのVgs-Vthで制限されるため、振幅を拡大するのが難しく、長距離伝送には不向きとされる。
＜URL: http://www.ece.tamu.edu/~spalermo/ecen689/lecture5_ee720_termination_txdriver.pdf＞、[平成28年9月12日検索]
近年、センサネットワークの進行と共に、イメージセンサ等の高データレートのデバイスから中長距離に信号を伝送するケースが増えることが予測され、これを低消費電力で実現する技術が求められている。
本技術は、このような状況に鑑みてなされたものであり、長距離伝送に必要な大振幅の信号出力を低消費電力で実現することができるようにするものである。
本技術の第１の側面のドライバ回路は、所定の電流を出力する電流駆動回路と、前記電流駆動回路と並列に接続された終端抵抗回路とを備え、前記終端抵抗回路は、前記電流駆動回路が電流を出力しているときには終端抵抗を伝送路に接続し、前記電流駆動回路が電流を出力していないときには前記終端抵抗を前記伝送路から切り離す。
本技術の第２の側面のドライバ回路の制御方法は、所定の電流を出力する電流駆動回路と、前記電流駆動回路と並列に接続された終端抵抗回路とを備えるドライバ回路の前記終端抵抗回路が、前記電流駆動回路が電流を出力しているときには終端抵抗を伝送路に接続し、前記電流駆動回路が電流を出力していないときには前記終端抵抗を前記伝送路から切り離す。
本技術の第３の側面の送受信システムは、送信装置と受信装置とからなり、前記送信装置は、所定の電流を出力する電流駆動回路と、前記電流駆動回路と並列に接続された終端抵抗回路とを備え、前記終端抵抗回路は、前記電流駆動回路が電流を出力しているときには終端抵抗を伝送路に接続し、前記電流駆動回路が電流を出力していないときには前記終端抵抗を前記伝送路から切り離す。
本技術の第１乃至第３の側面においては、所定の電流を出力する電流駆動回路と、前記電流駆動回路と並列に接続された終端抵抗回路とが設けられ、前記終端抵抗回路において、前記電流駆動回路が電流を出力しているときには終端抵抗が伝送路に接続され、前記電流駆動回路が電流を出力していないときには前記終端抵抗が前記伝送路から切り離される。
ドライバ回路は、独立した装置であっても良いし、１つの装置を構成している内部ブロックであっても良い。
本技術の第１乃至第３の側面によれば、長距離伝送に必要な大振幅の信号出力を低消費電力で実現することができる。
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
CMLを用いたドライバ回路の構成例を示す図である。 NMOS Push Pullを用いたドライバ回路の構成例を示す図である。 本技術を適用したドライバ回路の第１実施の形態の構成例を示す図である。 図３のドライバ回路からに出力される差動信号VOUT及びVOUTBの波形を示す図である。 本技術を適用したドライバ回路の第２実施の形態の構成例を示す図である。 本技術を適用したドライバ回路の第３実施の形態の構成例を示す図である。 図６のドライバ回路の動作を示すタイミングチャートである。 本技術を適用したドライバ回路の第４実施の形態の構成例を示す図である。 本技術を適用したドライバ回路の第５実施の形態の構成例を示す図である。 本技術を適用したドライバ回路の第６実施の形態の構成例を示す図である。 MIPI C-PHYの概要を説明する図である。 送受信全体の回路図である。 本技術による消費電流削減効果を説明する図である。
以下、本技術を実施するための形態（以下、実施の形態という）について説明する。なお、説明は以下の順序で行う。
１．CML回路
２．NMOS Push Pull回路
３．ドライバ回路の第１実施の形態
４．ドライバ回路の第２実施の形態
５．ドライバ回路の第３実施の形態
６．ドライバ回路の第４実施の形態
７．ドライバ回路の第５実施の形態
８．ドライバ回路の第６実施の形態
９．送受信全体図
１０．効果
１１．まとめ
＜１．CML回路＞
図１は、CMLを用いたドライバ回路（以下、CML回路という。）の構成例を示す図である。
図１のCML回路１１は、電流源２１と、２対の駆動トランジスタ２２および50Ωの負荷抵抗２３（以下、終端抵抗２３とも称する。）とからなる差動回路で構成される。駆動トランジスタ２２は、PMOSトランジスタで構成される。
CML回路１１は、伝送路１２A及び１２Bで構成される差動伝送路１２を介して、不図示のレシーバに所定の振幅の差動信号を送信する。レシーバの終端回路１３は、差動100Ωで終端されている。
CML回路１１は、信号の減衰が大きい場合には、電流源２１が流す電流を増やすことで、容易に信号振幅を拡大することができる利点があるが、消費電流が大きい。
例えば、受信側の終端回路１３が差動100Ωで終端された差動伝送路１２に0.2Vの振幅の信号を送信する場合、伝送路１２A及び１２Bには2mAの電流が流れるが、同時に、CML回路１１の終端抵抗２３に6mAの貫通電流が流れてしまう。この6mAの貫通電流は通信に寄与しない電流であり、消費電流の3/4を無効に消費していることとなる。
＜２．NMOS Push Pull回路＞
図２は、NMOS Push Pullを用いたドライバ回路（以下、NMOS Push Pull回路という。）の構成例を示す図である。
図２のNMOS Push Pull回路３１は、出力Hi側に配置された対の電圧駆動回路３２と、出力Low側に配置された対の電圧駆動回路３３とからなる差動回路で構成される。電圧駆動回路３２および３３それぞれは、NMOSトランジスタ４１と抵抗４２とで合わせて50Ωとなるよう構成されている。
このNMOS Push Pull回路３１を用いて、図１と同様に、受信側の終端回路１３が差動100Ωで終端された差動伝送路１２に0.2Vの振幅の信号を送信する場合、貫通電流は流れない。しかしながら、Hiレベルが電圧駆動回路３２のNMOSトランジスタ４１のVgs-Vthで制限されるため、振幅を拡大するのが難しく、長距離伝送には不向きとされる。
＜３．ドライバ回路の第１実施の形態＞
図３は、本技術を適用したドライバ回路の第１実施の形態の構成例を示している。
図３のドライバ回路５１は、対となる電流駆動回路６１A及び６１B、終端抵抗回路６２A及び６２B、並びに、電圧駆動回路６３A及び６３Bからなる差動回路で構成されている。
電流駆動回路６１AはPMOSトランジスタMP1で構成され、電流駆動回路６１BはPMOSトランジスタMP2で構成され、電流駆動回路６１Aおよび６１Bは、所定の電流を出力する。PMOSトランジスタMP1及びMP2は、いずれも飽和領域で動作する。電流駆動回路６１A及び６１Bを構成するトランジスタをPMOSトランジスタで構成することで、出力信号のHiレベルを電源電圧に近いレベルまで上げることができる。
終端抵抗回路６２Aは、直列に接続された抵抗R1とNMOSトランジスタMN1とで構成され、スイッチとしてのNMOSトランジスタMN1がオンされたとき、送信側の終端抵抗として機能する。終端抵抗回路６２Bは、直列に接続された抵抗R2とNMOSトランジスタMN2とで構成され、スイッチとしてのNMOSトランジスタMN2がオンされたとき、送信側の終端抵抗として機能する。
NMOSトランジスタMN１及びNM２は、いずれも線形領域で動作する。NMOSトランジスタMN1およびMN2は終端電位VTに接続されており、この終端電位VTは、出力信号のHiレベルの電位と等しい。電源電圧VDDと終端電位VTはAC的に短絡とみなすことができるので、電流駆動回路６１Aと終端抵抗回路６２Aは並列に接続されている。同様に、電流駆動回路６１Bと終端抵抗回路６２Bも並列に接続されている。
電圧駆動回路６３Aは、NMOSトランジスタMN3と抵抗R3で構成され、電圧駆動回路６３Bは、NMOSトランジスタMN4と抵抗R4で構成され、NMOSトランジスタMN3及びNM４は、いずれも線形領域で動作する。
従って、出力Low側の電圧駆動回路６３A及び６３Bは、図２のNMOS Push Pull回路３１の電圧駆動回路３３と同様の構成であり、ドライバ回路５１は、出力Hi側の回路に対して、本技術を適用した構成とされている。
PMOSトランジスタMP2、NMOSトランジスタMN1、および、NMOSトランジスタNM４の各ゲートには制御信号VINが供給される。一方、PMOSトランジスタMP1、NMOSトランジスタMN2、および、NMOSトランジスタMN3の各ゲートには制御信号VINBが供給される。制御信号VINと制御信号VINBは差動信号となっている。
従って、電流駆動回路６１Aが所定の電流を出力しているときには、NMOSトランジスタMN1がオンするので伝送路１２Aに終端抵抗回路６２Aが接続され、終端抵抗回路６２Aが送信側の終端抵抗として機能する。終端抵抗回路６２Aの終端抵抗は、伝送路１２Aの特性インピーダンスと等しい。電流駆動回路６１Aが所定の電流を出力していないときには、終端抵抗回路６２Aは伝送路１２Aから切り離される。同様に、電流駆動回路６１Bが所定の電流を出力しているときには、NMOSトランジスタMN2がオンするので伝送路１２Bに終端抵抗回路６２Bが接続され、終端抵抗回路６２Bが送信側の終端抵抗として機能する。終端抵抗回路６２Bの終端抵抗は、伝送路１２Bの特性インピーダンスと等しい。電流駆動回路６１Bが所定の電流を出力していないときには、終端抵抗回路６２Bは伝送路１２Bから切り離される。
図４は、図３のドライバ回路５１から差動伝送路１２に出力される差動信号VOUT及びVOUTBの波形を示している。
終端電位VTは、差動信号VOUT及びVOUTBのHiレベルの電位VHと等しい電位に設定される。
再び図３を参照して、ドライバ回路５１の動作について説明する。
制御信号VINがLow、制御信号VINBがHiに設定された場合、電流駆動回路６１BのPMOSトランジスタMP2、終端抵抗回路６２BのNMOSトランジスタMN2、および、電圧駆動回路６３AのNMOSトランジスタMN3がオンするので、駆動電流Itが、図３に示されるように流れる。
ここで、差動伝送路１２のシングルエンドの特性インピーダンスをZcとし、送受信側の終端抵抗をこれとマッチングさせた場合、受信側の終端回路１３の抵抗は２xZc、抵抗R2とNMOSトランジスタMN2で構成された終端抵抗回路６２Bの抵抗はZcとなるため、差動伝送路１２の出力レベルVOUTBは、VOUTB＝It x 3 x Zc となる。仮に、It=2mA、Zc=50Ωとすると、VOUTB=0.3Vである。このとき、終端電位VTも、電流出力時の出力電位VOUTBと同じ0.3Vとされているので、電流駆動回路６１BのPMOSトランジスタMP2を流れた電流は、終端抵抗回路６２Bには流れない。即ち、オープンドレインのように、駆動電流の全てを差動伝送路１２に流すことができる。
以上のように、図３のドライバ回路５１によれば、終端抵抗回路６２Bによって、駆動電流の全てを差動伝送路１２に流すことができるとともに、差動伝送路１２における反射などに起因するノイズを抑えるための送信側終端機能を持たせることができる。
制御信号VINがHi、制御信号VINBがLowに設定された場合についての終端抵抗回路６２Aについても同様である。
図１のCML回路１１では、終端抵抗２３が電源またはグランドに接続されているため、終端抵抗２３に大きな電流が流れるが、本技術を適用したドライバ回路５１では、終端抵抗である終端抵抗回路６２Aおよび６２Bには電流を流すことなく、全ての駆動電流を差動伝送路１２に流し込むことができる。
また、電流駆動回路６１A及び６１BはPMOSトランジスタMP1及びMP2で構成されるので、Hiレベルを電源電圧に近いレベルまで上げることができる。
＜４．ドライバ回路の第２実施の形態＞
図５は、本技術を適用したドライバ回路の第２実施の形態の構成例を示している。
図５において、図３に示した第１実施の形態と対応する部分については同一の符号を付してあり、その説明は適宜省略する。
図５に示される第２実施の形態のドライバ回路７１は、おおまかには、第１実施の形態の出力Hi側に採用した構成を、出力Low側にも適用した回路となっている。
ドライバ回路７１の出力Hi側については、電流駆動回路６１A及び６１Bと電源電圧VDDとの間に、電流源としてのPMOSトランジスタMP3が追加されている。また、終端抵抗回路６２Aには、スイッチとしてNMOSトランジスタMN１だけでなく、PMOSトランジスタMP4が追加されている。終端抵抗回路６２Bにおいても同様に、スイッチとしてNMOSトランジスタMN2だけでなく、PMOSトランジスタMP5が追加されている。NMOSトランジスタMN１およびPMOSトランジスタMP4と、NMOSトランジスタMN2およびPMOSトランジスタMP5との接続点は終端電位VHに接続されており、この終端電位VHは、出力信号のHiレベルの電位と等しい。PMOSトランジスタMP4のゲートには制御信号VINBが供給され、PMOSトランジスタMP5のゲートには制御信号VINが供給される。
ドライバ回路７１の出力Low側も、出力Hi側と同様に、電流源としてのNMOSトランジスタMN5、対となる電流駆動回路８１A及び８１B、並びに、終端抵抗回路８２A及び８２Bで構成されている。
電流駆動回路８１AはNMOSトランジスタMN6で構成され、電流駆動回路６１BはNMOSトランジスタMN7で構成される。NMOSトランジスタMN6及びMN7は、いずれも飽和領域で動作する。電流駆動回路８１A及び８１Bを構成するトランジスタをNMOSトランジスタで構成することで、出力信号のLowレベルをグランドに近いレベルまで下げることができる。
終端抵抗回路８２Aは、抵抗R5と、スイッチとしてのNMOSトランジスタMN8及びPMOSトランジスタMP6とで構成され、終端抵抗回路８２Bは、抵抗R6と、スイッチとしてのNMOSトランジスタMN9及びPMOSトランジスタMP7とで構成される。NMOSトランジスタMN8及びNM９並びにPMOSトランジスタMP6及びMP7は、いずれも線形領域で動作する。
NMOSトランジスタMN7、PMOSトランジスタMP6、および、NMOSトランジスタNM９の各ゲートには制御信号VINが供給される。NMOSトランジスタMN6、PMOSトランジスタMP7、および、NMOSトランジスタMN8の各ゲートには制御信号VINBが供給される。
終端抵抗回路８２Aは、NMOSトランジスタMN8またはPMOSトランジスタMP6がオン状態のとき、抵抗R5と合わせて送信側の終端抵抗を構成する。同様に、終端抵抗回路８２Bは、NMOSトランジスタMN9またはPMOSトランジスタMP7がオン状態のとき、抵抗R6と合わせて送信側の終端抵抗を構成する。NMOSトランジスタMN8およびPMOSトランジスタMP6と、NMOSトランジスタMN9およびPMOSトランジスタMP7との接続点は終端電位VLに接続されており、この終端電位VLは、出力信号のLowレベルの電位と等しい。
以上の構成を有するドライバ回路７１においても、第１実施の形態のドライバ回路５１と同様に、駆動電流の全てを差動伝送路１２に流すことができるとともに、差動伝送路１２における反射などに起因するノイズを抑えるための送信側終端機能を持たせることができる。
＜５．ドライバ回路の第３実施の形態＞
図６は、本技術を適用したドライバ回路の第３実施の形態の構成例を示している。
図６のドライバ回路１０１は、本技術の信号レベル終端抵抗機能を備える電流駆動と、電圧駆動とを組み合わせ、伝送路損失を補償するエンファシス機能を持たせた回路である。
図７は、図６のドライバ回路１０１の動作を示すタイミングチャートである。
ドライバ回路１０１は、信号遷移がなく、Hiの場合には振幅VH1の信号を出力し、Lowの場合には振幅VL1の信号を出力する。一方、信号遷移がある場合、即ち、信号レベルが前の状態から変化して、Hiを送信する場合、ドライバ回路１０１は、振幅VH1よりも大きい振幅VH2（エンファシスHi）の信号を出力し、信号レベルが前の状態から変化して、Lowを送信する場合、振幅VL1よりも小さい振幅VL2（エンファシスLow）の信号を出力する。
図７は、ドライバ回路１０１が伝送路１２Aを介して送信する送信データとして “0,0,1,1,0,0,1,0,1”を送信する場合の、ドライバ回路１０１の各トランジスタに供給される制御信号と出力レベルVOUTを示している。
図６に戻り、ドライバ回路１０１は、出力Hi側の電流駆動回路１１１、出力Low側の電流駆動回路１１２、及び、電流駆動時の終端回路と電圧駆動回路を兼用する電圧駆動兼終端回路１１３で構成される。
出力Hi側の電流駆動回路１１１は、差動対を構成するPMOSトランジスタMPN1及びMPP1を有し、電源電圧VDDに接続されている。PMOSトランジスタMPN1のゲートには制御信号PENが供給され、PMOSトランジスタMPP1のゲートには制御信号PEPが供給される。
出力Low側の電流駆動回路１１２は、差動対を構成するNMOSトランジスタMNN1及びMNP1を有し、グランドに接続されている。NMOSトランジスタMNN1のゲートには制御信号NENが供給され、NMOSトランジスタMNP1のゲートには制御信号NEPが供給される。
電圧駆動兼終端回路１１３は、伝送路１２A側の終端抵抗となるPMOSトランジスタMPP2、NMOSトランジスタMNP2、および、抵抗RP1と、伝送路１２B側の終端抵抗となるPMOSトランジスタMPN2、NMOSトランジスタMNN2、および、抵抗RN1とで構成される。PMOSトランジスタMPP2とNMOSトランジスタMNP2は差動対を構成し、PMOSトランジスタMPN2とNMOSトランジスタMNN2は差動対を構成する。
PMOSトランジスタMPP2およびNMOSトランジスタMNP2のゲートには制御信号ABが供給され、PMOSトランジスタMPN2とNMOSトランジスタMNN2のゲートには制御信号Aが供給される。
PMOSトランジスタMPP2およびMPN2のソースには、終端レベル生成回路１２１の電圧レギュレータ１２２によって生成された電位VH2が供給される。NMOSトランジスタMNP2およびMNN2のソースには、終端レベル生成回路１２１の電圧レギュレータ１２３によって生成された電位VL2が供給される。
電圧駆動兼終端回路１１３は、信号遷移がない定常状態においては、電圧駆動回路として動作し、振幅VH1及びVL1（VL1＜VH1）の出力信号を生成して、差動伝送路１２に出力する。
また、信号遷移時には、電流駆動回路１１１及び１１２が、振幅VH1及びVL1よりも大きい振幅VH1及びVL1（VH1＜VH2，VL2＜VL1）の出力信号を生成して、差動伝送路１２に出力する。このとき、電圧駆動兼終端回路１１３は、オンしたままとし、終端回路として機能する。PMOSトランジスタMPN2はPMOSトランジスタMPN1の、PMOSトランジスタMPP2はPMOSトランジスタMPP1の、NMOSトランジスタMNN2はNMOSトランジスタMNN1の、NMOSトランジスタMNP1はNMOSトランジスタMNP2の、それぞれ、終端抵抗回路のスイッチの役割を持つ。
＜６．ドライバ回路の第４実施の形態＞
図８は、本技術を適用したドライバ回路の第４実施の形態の構成例を示している。
第４実施の形態は、本技術をシングルエンド出力のドライバ回路に適用した例を示している。
図８のドライバ回路１３１は、電流ソース回路であるPMOSトランジスタMP11と、直列に接続されたPMOSトランジスタMP12および抵抗RVHとを有する。スイッチとしてのPMOSトランジスタMP12がオンされたとき、直列に接続されたPMOSトランジスタMP12および抵抗RVHは、送信側の終端抵抗として機能する。PMOSトランジスタMP11およびMP12のゲートには、制御信号VIPが供給され、PMOSトランジスタMP11のソースは電源電圧VDDに、PMOSトランジスタMP12のソースは終端電位VHに、それぞれ、接続されている。直列に接続されたPMOSトランジスタMP12および抵抗RVHは、PMOSトランジスタMP11と並列に接続されている。
また、ドライバ回路１３１は、電流シンク回路であるNMOSトランジスタMN11と、直列に接続されたNMOSトランジスタMN12および抵抗RVHLとを有する。スイッチとしてのNMOSトランジスタMN12がオンされたとき、直列に接続されたNMOSトランジスタMN12および抵抗RVHLは、送信側の終端抵抗として機能する。NMOSトランジスタMN11およびMN12のゲートには、制御信号VINが供給され、NMOSトランジスタMN11のソースはグランドに、NMOSトランジスタMN12のソースは終端電位VLに、それぞれ、接続されている。直列に接続されたNMOSトランジスタMN12と抵抗RVHLは、NMOSトランジスタMN11と並列に接続されている。
以上のように構成されるドライバ回路１３１の出力は、１本の伝送路１２Aを介して受信側終端回路１３と接続されている。このドライバ回路１３１を差動伝送路１２である２本の伝送路１２Aと１２Bに合わせて２つ設け、２つのドライバ回路１３１が差動で動作するようにしたものが、図５のドライバ回路７１に相当する。
＜７．ドライバ回路の第５実施の形態＞
図９は、本技術を適用したドライバ回路の第５実施の形態の構成例を示している。
図９のドライバ回路１４１は、図８と同様のシングルエンド出力のドライバ回路であり、図８のドライバ回路１３１と同一構成のシングルエンド回路１５１をｎ個用意し、そのｎ個のシングルエンド回路１５１1乃至１５１nを並列に接続した構成を有する。
制御部１５２は、ｎ個のシングルエンド回路１５１1乃至１５１nのどれを使用するかを決定し、シングルエンド回路１５１1乃至１５１nに供給する制御信号VIP1乃至VIPnと、制御信号VIN1乃至VINnを制御する。ｎ個のシングルエンド回路１５１1乃至１５１nの終端電位VL1乃至VLnおよび終端電位VH1乃至VHnを、例えば、VL1＜VL2＜VL3＜・・・＜VLn、VH1＜VH2＜VH3＜・・・＜VHnのように異なる電位に設定し、シングルエンド回路１５１1乃至１５１nの１つを適宜選択することで、エンファシス機能を実現することができる。
＜８．ドライバ回路の第６実施の形態＞
図１０は、本技術を適用したドライバ回路の第６実施の形態の構成例を示している。
第６実施の形態は、本技術を３線コンプリメンタリ出力のドライバ回路に適用した例を示している。ここで、３線コンプリメンタリ出力とは、３線の出力信号の和が一定（例えば、ゼロ）となる出力をいう。
図１０のドライバ回路１７１は、３個のシングルエンド回路１６１a乃至１６１ｃと、それらを制御する制御部１６２とで構成される。
シングルエンド回路１６１aは、図８のドライバ回路１３１と同様の、電流ソース回路であるPMOSトランジスタMP11と、直列に接続されたPMOSトランジスタMP12および抵抗RVHとを有する。PMOSトランジスタMP11およびMP12のゲートには、制御信号VINHaが供給され、PMOSトランジスタMP11のソースは電源電圧VDDに、PMOSトランジスタMP12のソースは終端電位VHに、それぞれ、接続されている。
また、シングルエンド回路１６１aは、図８のドライバ回路１３１と同様の、電流シンク回路であるNMOSトランジスタMN11と、直列に接続されたNMOSトランジスタMN12および抵抗RVHLとを有する。NMOSトランジスタMN11およびMN12のゲートには、制御信号VINLaが供給され、NMOSトランジスタMN11のソースはグランドに、NMOSトランジスタMN12のソースは終端電位VLに、それぞれ、接続されている。
さらに、シングルエンド回路１６１aは、スイッチとしてのPMOSトランジスタMP13およびNMOSトランジスタMN13と、それらと直列に接続された抵抗RVHMとを有する。NMOSトランジスタMN13のゲートには、制御信号VINMaが供給され、PMOSトランジスタMP13のゲートには、インバータIVTによって反転された制御信号VINMaの反転信号が供給される。抵抗RVHMのPMOSトランジスタMP13およびNMOSトランジスタMN13と接続された一端と異なる他端は、PMOSトランジスタMP11およびNMOSトランジスタMN11の各ドレインと接続されている。
シングルエンド回路１６１aは、制御部１６２の制御にしたがい、終端電位VH（第１レベル）、VM（第２レベル）、またはVL（第３レベル）(VL＜VM＜VH)のいずれかと等しい出力電位VOUTの信号を伝送路１２Aに出力する。
シングルエンド回路１６１ｂは、シングルエンド回路１６１aにおける制御信号VINHa、VINMaおよびVINLaが、それぞれ、制御信号VINHb、VINMbおよびVINLbに置き換えられる点を除いて、シングルエンド回路１６１aと同様に構成されている。シングルエンド回路１６１ｂは、制御部１６２の制御にしたがい、終端電位VH、VMまたはVLのいずれかと等しい出力電位VOUTの信号を伝送路１２Bに出力する。
シングルエンド回路１６１ｃは、シングルエンド回路１６１aにおける制御信号VINHa、VINMaおよびVINLaが、それぞれ、制御信号VINHc、VINMcおよびVINLcに置き換えられる点を除いて、シングルエンド回路１６１aと同様に構成されている。シングルエンド回路１６１ｃは、制御部１６２の制御にしたがい、終端電位VH、VMまたはVLのいずれかと等しい出力電位VOUTの信号を伝送路１２Cに出力する。
シングルエンド回路１６１a乃至１６１ｃはコンプリメンタリ回路を構成し、制御部１６２は、シングルエンド回路１６１aの出力信号、シングルエンド回路１６１ｂの出力信号、シングルエンド回路１６１ｃの出力信号それぞれが他の出力信号と同電位とならないように（排他的であり）、かつ、それらの和が一定（例えば、ゼロ）となるように、制御信号VINHa乃至VINHc、VINMa乃至VINMc、およびVINLa乃至VINLaの信号レベルを制御する。
以上のように構成される、３線コンプリメンタリ出力のドライバ回路１７１は、例えば、モバイル機器のカメラやディスプレイとのインターフェイス規格であるMIPI(Mobile industry processor Interface) C-PHYに準拠した伝送に適用することができる。
図１１は、MIPI C-PHYの概要を説明する図である。
MIPI C-PHYでは、ドライバ１９１とレシーバ１９２とが３線で接続される。ドライバ１９１は、３線に対して、H、M、またはL（L<M<H）の電位の信号を排他的に出力する。レシーバ１９２は、３線で受信されたH、M、またはLの電位の信号から、A-B,B-C,C-Aの差動信号を生成し、生成された差動信号に基づいて送信されたデータを認識する。差動信号の電圧は、「強い１（Strong1）」、「弱い１（Weak1）」、「弱い０（Weak0）」、「強い０（Strong0）」の４つのレベルのいずれかを取る。
このように規定されるMIPI C-PHYの伝送に対して、低消費電力で大振幅の信号出力が可能な図１０のドライバ回路１７１を用いることで、MIPI C-PHYに準拠した伝送を中長距離伝送にも適用することができる。
なお、図１０及び図１１は、３線コンプリメンタリ出力の例について示したが、本技術は、４線以上の各出力信号の和が一定（例えば、ゼロ）となる４線以上のコンプリメンタリ出力にも勿論適用可能である。
＜９．送受信全体図＞
図１２は、上述したドライバ回路５１を含む送受信全体の回路図を示している。
送受信システム２００は、差動信号を送信する送信装置２０１と、送信装置２０１から送信された差動信号を差動伝送路１２（伝送路１２A及び１２B）を介して受信する受信装置（レシーバ）２０２とを含む。
送信装置２０１は、ドライバ回路５１、終端レベル生成回路２１１、および、レベルシフト回路２１２を備える。
終端レベル生成回路２１１は、ドライバ回路５１の終端抵抗回路６２A及び６２Bに終端電位VTを供給する。
レベルシフト回路２１２は、終端抵抗回路６２A及び６２BのNMOSトランジスタMN1及びMN2のゲートに、ドライバ回路５１内の電源電圧VDDよりも高い電源電圧VDDH（VDD＜VDDH）を供給する。出力信号のレベルが高くなると、終端抵抗回路６２A及び６２BのスイッチであるNMOSトランジスタMN1及びMN2がオンしづらくなるため、レベルシフト回路２１２によって、電源電圧VDDよりも高い電源電圧VDDHでNMOSトランジスタMN1及びMN2をオンオフさせる。
送信装置２０１は、１つのチップまたはモジュールで構成することができる。あるいはまた、終端レベル生成回路２１１を除くドライバ回路５１とレベルシフト回路２１２を１つのチップまたはモジュールで構成してもよい。
図１２は、本技術を適用したドライバ回路の一例としてドライバ回路５１を採用した送信装置２０１について示したが、ドライバ回路５１の他、上述したドライバ回路７１、１０１、１３１、１４１、および、１７１についても同様に構成することができる。
＜１０．効果＞
図１３を参照して、本技術による消費電流削減効果を説明する。
図１３は、シングルエンド信号の振幅に対する消費電流を、図１のCML回路１１と図３のドライバ回路５１とで比較したグラフである。
図１３から明らかなように、本技術を用いたドライバ回路５１によれば、CML回路１１と比較して消費電流効果が高く、振幅が大きいときほど、その効果がより顕著となる。
＜１１．まとめ＞
以上説明したように、本技術を適用した第１実施の形態乃至第６実施の形態のドライバ回路によれば、電流ソース側の駆動回路としてPMOSトランジスタを用いることにより、信号振幅を電源電圧レベルまで上げることができる。また、終端抵抗回路の終端電位を出力電位に合わせることで、オープンドレインのように駆動電流の全てを伝送路に流すことができる。また、終端抵抗回路により、伝送路とのインピーダンスマッチも確保できる。従って、長距離伝送に必要な大振幅の信号出力を低消費電力で実現することができる。
また、第１実施の形態乃至第６実施の形態のドライバ回路はCMOS回路で実現することができるため、低電源電圧での動作に適している。
本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
例えば、上述した複数の実施の形態の全てまたは一部を組み合わせた形態を採用することができる。
なお、本明細書に記載された効果はあくまで例示であって限定されるものではなく、本明細書に記載されたもの以外の効果があってもよい。
本明細書において、システムとは、複数の構成要素（装置、モジュール（部品）等）の集合を意味し、すべての構成要素が同一筐体中にあるか否かは問わない。したがって、別個の筐体に収納され、ネットワークを介して接続されている複数の装置、及び、１つの筐体の中に複数のモジュールが収納されている１つの装置は、いずれも、システムである。
なお、本技術は以下のような構成も取ることができる。
（１）
所定の電流を出力する電流駆動回路と、
前記電流駆動回路と並列に接続された終端抵抗回路と
を備え、
前記終端抵抗回路は、前記電流駆動回路が電流を出力しているときには終端抵抗を伝送路に接続し、前記電流駆動回路が電流を出力していないときには前記終端抵抗を前記伝送路から切り離す
ドライバ回路。
（２）
前記終端抵抗回路の終端電位は、前記電流駆動回路が電流を出力しているときの前記伝送路への出力電位と同じである
前記（１）に記載のドライバ回路。
（３）
前記終端抵抗は、前記伝送路の特性インピーダンスと等しい
前記（１）または（２）に記載のドライバ回路。
（４）
前記電流駆動回路と前記終端抵抗回路とからなる回路を複数個備え、
複数個の前記回路は、差動で動作する
前記（１）乃至（３）のいずれかに記載のドライバ回路。
（５）
前記終端抵抗回路は、電圧駆動回路を兼用し、
前記終端抵抗回路は、信号遷移がない定常状態においては前記電圧駆動回路として機能し、信号遷移時には終端抵抗として機能する
前記（１）乃至（４）のいずれかに記載のドライバ回路。
（６）
前記電流駆動回路と前記終端抵抗回路とからなる回路を複数個並列に備える
前記（１）乃至（３）のいずれかに記載のドライバ回路。
（７）
複数個の前記回路それぞれでは、前記終端抵抗回路の終端電位が異なる
前記（６）に記載のドライバ回路。
（８）
前記電流駆動回路と前記終端抵抗回路とからなる回路を３以上備え、
３以上の前記回路の出力信号の和は一定である
前記（１）乃至（３）のいずれかに記載のドライバ回路。
（９）
３個の前記回路を備え、
３個の前記回路それぞれは、前記出力信号として、第１レベル、第２レベル、第３レベル（第１レベル＞第２レベル＞第３レベル）の電位の信号を排他的に出力する
前記（８）に記載のドライバ回路。
（１０）
前記電流駆動回路は、トランジスタで構成され、
前記終端抵抗回路は、トランジスタと抵抗で構成される
前記（１）乃至（９）のいずれかに記載のドライバ回路。
（１１）
所定の電流を出力する電流駆動回路と、前記電流駆動回路と並列に接続された終端抵抗回路とを備えるドライバ回路の
前記終端抵抗回路が、前記電流駆動回路が電流を出力しているときには終端抵抗を伝送路に接続し、前記電流駆動回路が電流を出力していないときには前記終端抵抗を前記伝送路から切り離す
ドライバ回路の制御方法。
（１２）
送信装置と受信装置とからなり、
前記送信装置は、
所定の電流を出力する電流駆動回路と、
前記電流駆動回路と並列に接続された終端抵抗回路と
を備え、
前記終端抵抗回路は、前記電流駆動回路が電流を出力しているときには終端抵抗を伝送路に接続し、前記電流駆動回路が電流を出力していないときには前記終端抵抗を前記伝送路から切り離す
送受信システム。
５１ ドライバ回路， ６１A,６１B 電流駆動回路， ６２A,６２B 終端抵抗回路， ７１ ドライバ回路， ８１A,８１B 電流駆動回路， ８２A,８２B 終端抵抗回路， １０１ ドライバ回路， １１１,１１２ 電流駆動回路， １１３ 電圧駆動兼終端回路， １２１ 終端レベル生成回路， １３１,１４１ ドライバ回路， １５１1乃至１５１n,１６１a乃至１６１ｃ シングルエンド回路， １６２ 制御部， １７１ ドライバ回路， ２００ 送受信システム， ２０１ 送信装置， ２０２ 受信装置

Claims (12)

  1. 所定の電流を出力する電流駆動回路と、
    前記電流駆動回路と並列に接続された終端抵抗回路と
    を備え、
    前記終端抵抗回路は、前記電流駆動回路が電流を出力しているときには終端抵抗を伝送路に接続し、前記電流駆動回路が電流を出力していないときには前記終端抵抗を前記伝送路から切り離す
    ドライバ回路。
  2. 前記終端抵抗回路の終端電位は、前記電流駆動回路が電流を出力しているときの前記伝送路への出力電位と同じである
    請求項１に記載のドライバ回路。
  3. 前記終端抵抗は、前記伝送路の特性インピーダンスと等しい
    請求項１に記載のドライバ回路。
  4. 前記電流駆動回路と前記終端抵抗回路とからなる回路を複数個備え、
    複数個の前記回路は、差動で動作する
    請求項１に記載のドライバ回路。
  5. 前記終端抵抗回路は、電圧駆動回路を兼用し、
    前記終端抵抗回路は、信号遷移がない定常状態においては前記電圧駆動回路として機能し、信号遷移時には終端抵抗として機能する
    請求項１に記載のドライバ回路。
  6. 前記電流駆動回路と前記終端抵抗回路とからなる回路を複数個並列に備える
    請求項１に記載のドライバ回路。
  7. 複数個の前記回路それぞれでは、前記終端抵抗回路の終端電位が異なる
    請求項６に記載のドライバ回路。
  8. 前記電流駆動回路と前記終端抵抗回路とからなる回路を３以上備え、
    ３以上の前記回路の出力信号の和は一定である
    請求項１に記載のドライバ回路。
  9. ３個の前記回路を備え、
    ３個の前記回路それぞれは、前記出力信号として、第１レベル、第２レベル、第３レベル（第１レベル＞第２レベル＞第３レベル）の電位の信号を排他的に出力する
    請求項８に記載のドライバ回路。
  10. 前記電流駆動回路は、トランジスタで構成され、
    前記終端抵抗回路は、トランジスタと抵抗で構成される
    請求項１に記載のドライバ回路。
  11. 所定の電流を出力する電流駆動回路と、前記電流駆動回路と並列に接続された終端抵抗回路とを備えるドライバ回路の
    前記終端抵抗回路が、前記電流駆動回路が電流を出力しているときには終端抵抗を伝送路に接続し、前記電流駆動回路が電流を出力していないときには前記終端抵抗を前記伝送路から切り離す
    ドライバ回路の制御方法。
  12. 送信装置と受信装置とからなり、
    前記送信装置は、
    所定の電流を出力する電流駆動回路と、
    前記電流駆動回路と並列に接続された終端抵抗回路と
    を備え、
    前記終端抵抗回路は、前記電流駆動回路が電流を出力しているときには終端抵抗を伝送路に接続し、前記電流駆動回路が電流を出力していないときには前記終端抵抗を前記伝送路から切り離す
    送受信システム。
JP2018544745A 2016-10-12 2017-09-28 ドライバ回路およびその制御方法、並びに、送受信システム Active JP7051694B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2016200644 2016-10-12
JP2016200644 2016-10-12
PCT/JP2017/035192 WO2018070261A1 (ja) 2016-10-12 2017-09-28 ドライバ回路およびその制御方法、並びに、送受信システム

Publications (2)

Publication Number Publication Date
JPWO2018070261A1 true JPWO2018070261A1 (ja) 2019-08-08
JP7051694B2 JP7051694B2 (ja) 2022-04-11

Family

ID=61905464

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018544745A Active JP7051694B2 (ja) 2016-10-12 2017-09-28 ドライバ回路およびその制御方法、並びに、送受信システム

Country Status (4)

Country Link
US (1) US11005477B2 (ja)
JP (1) JP7051694B2 (ja)
CN (1) CN109644165B (ja)
WO (1) WO2018070261A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110187732B (zh) * 2019-05-22 2020-12-08 清华大学 一种混合电压模和电流模pam-4高速驱动电路
WO2022249287A1 (ja) * 2021-05-25 2022-12-01 株式会社ソシオネクスト ドライバ回路、送信機および通信システム

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6407609B1 (en) * 2000-10-06 2002-06-18 Agere Systems Guardian Corp. Distortion precompensator and method of compensating for distortion in a transmission medium
US6566891B1 (en) * 2000-10-06 2003-05-20 Agere Systems Inc. Measurement system and method of determining characteristics associated with a waveform having distortion associated therewith
US20050258870A1 (en) * 2004-05-20 2005-11-24 International Business Machines Corporation Precompensated driver with constant impedance

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06104936A (ja) * 1992-09-18 1994-04-15 Hitachi Ltd 信号伝送方法と信号伝送回路
JP2000022516A (ja) * 1998-06-30 2000-01-21 Nec Corp ドライバ回路装置
JP3573701B2 (ja) * 2000-09-14 2004-10-06 Ｎｅｃエレクトロニクス株式会社 出力バッファ回路
US6437610B1 (en) * 2001-02-15 2002-08-20 Infineon Technologies Ag High-speed output driver
US7030663B2 (en) * 2001-09-04 2006-04-18 Freescale Semiconductor Method and apparatus for generating narrow pulse width monocycles
JP2003309461A (ja) * 2002-04-15 2003-10-31 Nec Electronics Corp 出力バッファ回路
KR100518574B1 (ko) * 2003-05-22 2005-10-04 삼성전자주식회사 게이트 전압을 이용하여 출력전류를 조절하는 전류모드출력드라이버 및 이에 대한 출력전류 조절방법
JP2005051496A (ja) * 2003-07-28 2005-02-24 Kanji Otsuka 信号伝送システム及び信号伝送線路
TWI299616B (en) * 2005-12-16 2008-08-01 Via Tech Inc Transmitter and transmission circuit
JP4937609B2 (ja) * 2006-03-15 2012-05-23 株式会社日立製作所 出力バッファ回路と差動出力バッファ回路並びに伝送方法
JP5233531B2 (ja) * 2007-11-30 2013-07-10 ソニー株式会社 差動駆動回路および通信装置
US7999595B2 (en) * 2009-09-16 2011-08-16 Advanced Micro Devices, Inc. Rectifying and level shifting circuit
JP2013197675A (ja) * 2012-03-16 2013-09-30 Fujitsu Ltd 送信回路

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6407609B1 (en) * 2000-10-06 2002-06-18 Agere Systems Guardian Corp. Distortion precompensator and method of compensating for distortion in a transmission medium
US6566891B1 (en) * 2000-10-06 2003-05-20 Agere Systems Inc. Measurement system and method of determining characteristics associated with a waveform having distortion associated therewith
US20050258870A1 (en) * 2004-05-20 2005-11-24 International Business Machines Corporation Precompensated driver with constant impedance

Also Published As

Publication number Publication date
WO2018070261A1 (ja) 2018-04-19
US20190214994A1 (en) 2019-07-11
CN109644165A (zh) 2019-04-16
JP7051694B2 (ja) 2022-04-11
CN109644165B (zh) 2022-04-26
US11005477B2 (en) 2021-05-11

Similar Documents

Publication Publication Date Title
JP4578316B2 (ja) 送信装置
JP4960833B2 (ja) シングルエンド伝送及び差動伝送の切替えが可能なインタフェース回路
US5959472A (en) Driver circuit device
KR101290080B1 (ko) 프리엠퍼시스 회로 및 이를 구비한 차동 전류 신호전송 시스템
US20080116943A1 (en) True-differential DVI/HDMI line driver
US7411421B1 (en) Apparatus and method for generating differential signal using single-ended drivers
US7400170B2 (en) Differential current-mode driver with high common-mode range and controlled edge rates
JP5543402B2 (ja) リンギング抑制回路
US20070124518A1 (en) Transmitter driver circuit in high-speed serial communications system
US9312846B2 (en) Driver circuit for signal transmission and control method of driver circuit
US20040246613A1 (en) Voltage mode current-assisted pre-emphasis driver
EP1861973A1 (en) Current mode interface for off-chip high speed communication
JP2010283453A (ja) プリエンファシス機能を含む出力回路
JPH07235952A (ja) 信号伝送回路およびその回路を用いた信号伝送装置
US20150155875A1 (en) Lvds driver
JP7051694B2 (ja) ドライバ回路およびその制御方法、並びに、送受信システム
CN104716948B (zh) 高速串行数据发送端tmds信号驱动器电路
JP2007329898A (ja) 信号変換回路
CN116961644A (zh) 驱动器电路和电子设备
JP2007068169A (ja) 信号伝送装置及び信号伝送方法
JP2004112424A (ja) レシーバ回路
JP2015019160A (ja) ドライバ回路、それを用いた差動トランスミッタ、電子機器、産業機器
US9847777B2 (en) Signal potential converter
KR100780881B1 (ko) 전류원 스위칭에 의한 저전력 듀얼 레벨 차동신호 전송회로
CN107766278B (zh) 一种兼容直流/交流耦合的高速串行接口接收机前端电路

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200716

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210811

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210928

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20211005

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220301

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220330

R150 Certificate of patent or registration of utility model

Ref document number: 7051694

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150