JP2013197675A - 送信回路 - Google Patents

Abstract

【課題】伝送路との境界で反射が起きない送信回路を提供する。
【解決手段】送信回路（１）は、第１入力信号の値に応じて、電流駆動可能なオン状態、又はハイ・インピーダンス状態になるオフ状態の何れかの状態に切り替えられる第１駆動部（１１０）と、第１駆動部と直列接続され、第１駆動部の状態に応じて抵抗値が切り替えられる第１終端抵抗部（１３、１４）とを有する。
【選択図】図４

Description

本発明は送信回路に関し、特に高速インターフェース回路を形成する電流駆動型送信回路に関する。

サーバ、又はパーソナルコンピュータなどの電子計算機では、処理する情報量が増大し且つ処理速度が高速化している。このため、電子計算機内部の演算処理装置、制御装置及び記憶装置を形成する半導体装置の間をそれぞれ接続する伝送路における信号伝送速度を高速化することが要求されている。半導体装置の間で信号を送信する送信回路として、差動伝送方式の電流駆動型送信回路を使用することが知られている。

電流駆動型送信回路が高速な信号伝送速度で使用される場合、送信回路内の寄生容量等による高周波成分の損失、及び伝送路における高周波成分の損失を補償するために、電流駆動型送信回路は、エンファシス機能を備えることが知られている。エンファシス機能は、伝送信号の立ち上がり時間及び立下り時間に送信回路の駆動部に流れる電流を増加させることにより、実現できる。また、エンファシス機能は、ビットレートに応じて終端抵抗の抵抗値を制御することによっても実現できる。さらに、エンファシス機能は、伝送信号の立ち上がり及び立下り時に終端抵抗の抵抗値を大きくすることによっても実現できる。

特開第２００８−１４７９４０号公報 特開第２００７−０８１６０８号公報

しかしながら、半導体製造プロセスの微細化及び半導体装置の電源電圧の低電圧化に伴って、送信回路の駆動部のオン抵抗が低下してきている。このため、駆動部がオン状態の場合と、駆動部がオフ状態の場合との間で、送信回路の出力インピーダンスの値の差が大きくなってきている。この結果、送信回路と伝送路との境界で反射が起きてしまうという問題がある。

１つの側面では、本発明は、伝送路との境界での反射の抑制を図った送信回路を提供することを目的とする。

上記課題を解決するために、送信回路は、第１入力信号の値に応じて、電流駆動可能なオン状態、又はハイ・インピーダンス状態になるオフ状態の何れかの状態に切り替えられる第１駆動部と、第１駆動部と直列接続される第１終端抵抗部とを有する。第１終端抵抗部は、第１駆動部の状態に応じて抵抗値が切り替えられる。

１実施形態によれば、送信回路と伝送路との境界での反射を抑制することができる。

従来の送信回路の回路ブロック図である。 図１に示す送信回路の動作を示すフロー図である。 従来の送信回路の回路ブロック図である。 本発明の第１実施形態の送信回路の回路ブロック図である。 図４に示す送信回路の調整抵抗部の回路ブロック図である。 図４に示す送信回路の動作を示すフロー図である。 図４に示す送信回路の動作状態を示す回路ブロック図である。 図４に示す送信回路の他の動作状態を示す回路ブロック図である。 本発明の第２実施形態の送信回路を搭載する半導体装置の回路ブロック図である。 本発明の第２実施形態の送信回路の回路ブロック図である。 図１０に示す送信回路の可変調整抵抗部の回路ブロック図である。 図１０に示す送信回路の可変基礎抵抗部の回路ブロック図である。 図１０に示す送信回路の抵抗設定値の設定方法を示すフロー図である。 図１０に示す送信回路の可変調整抵抗部の抵抗設定値の決定方法を示すフロー図である。 図１０に示す送信回路の可変基礎抵抗部の抵抗設定値の決定方法を示すフロー図である。 本発明の第３実施形態の送信回路の抵抗値を設定する抵抗値設定システムの回路ブロック図である。 図１６に示す送信回路の可変調整抵抗部の回路ブロック図である。 図１６に示す送信回路の可変基礎抵抗部の回路ブロック図である。 図１６に示す送信回路の抵抗測定用抵抗部の回路ブロック図である。 図１６に示す送信回路の抵抗測定用抵抗部の回路ブロック図である。 図１６に示す送信回路の抵抗設定値の設定方法を示すフロー図である。 図１６に示す送信回路の可変調整抵抗部の抵抗設定値の設定方法を示すフロー図である。 図１６に示す送信回路の可変基礎抵抗部の抵抗設定値の設定方法を示すフロー図である。 本発明の第４実施形態の送信回路の回路ブロック図である。 本発明の第５実施形態の送信回路の回路ブロック図である。 本発明の第６実施形態の送信回路の回路ブロック図である。 本発明の第７実施形態の送信回路の回路ブロック図である。 本発明の第８実施形態の送信回路の回路ブロック図である。

まず、本発明に係る送信回路について説明する前に、図１〜３を参照して、従来の電流駆動型送信回路について簡単に説明する。

図１は、従来のＣＭＬ(Current Mode Logic、カレントモードロジック)型送信回路を示す図である。

ＣＭＬ型送信回路７０１は、第１電流源７０と、第１及び第２トランジスタ７１及び８１と、第１及び第２終端抵抗部７３及び８３と、第１及び第２バッファ７４及び８４とを有する。

第１電流源７０は、ＭＯＳトランジスタを有し、ＭＯＳトランジスタに適当なバイアスを印加することにより定電流源として機能する。第１電流源７０の一端は、ＶＳＳに接続され、他端は、第１及び第２トランジスタ７１及び８１のソースにそれぞれ接続される。

第１及び第２トランジスタ７１及び８１は、ｎ型ＭＯＳトランジスタをそれぞれ有し、スイッチとして機能する。第１トランジスタ７１のゲートは、第１バッファ７４の出力端子に接続され、ソースは第１電流源７０に接続される。第１トランジスタ７１のドレインは、伝送路９１及び第１終端抵抗部７３に一端に接続される第１出力端子Ｐ−ｏｕｔを形成する。第１トランジスタ７１のゲートにＬｏｗ信号が印加されると、第１トランジスタ７１はオフ状態となり、伝送路９１から見てハイ・インピーダンスになる。すなわち、第１トランジスタ７１のゲートにＬｏｗ信号が印加されると、第１トランジスタ７１は、ハイ・インピーダンス状態になる。第１トランジスタ７１のゲートにＨｉｇｈ信号が印加されると、第１トランジスタ７１はオン状態となり、第１電流源７０からの電流を第１出力端子Ｐ−ｏｕｔに流す。第１トランジスタ７１は、第１電流源７０とともに第１駆動部７１０を形成する。

第２トランジスタ８１のゲートはバッファ８４の出力端子に接続され、ソースは第１電流源７０に接続される。第２トランジスタ８１のドレインは、伝送路９２及び第２終端抵抗部８３に一端に接続される第２出力端子Ｎ−ｏｕｔを形成する。第２トランジスタ８１のゲートにＬｏｗ信号が印加されると、第２トランジスタ８１はオフ状態となり、ハイ・インピーダンス状態になる。第２トランジスタ８１のゲートにＨｉｇｈ信号が印加されると、第２トランジスタ８１はオン状態となり、第１電流源７０からの電流を第２出力端子Ｎ−ｏｕｔに流す。第２トランジスタ８１は、第１電流源７０とともに第２駆動部８１０を形成する。

第１及び第２終端抵抗部７３及び８３は、ポリ抵抗を利用して形成され、所定の抵抗値Ｒ_tを有する抵抗をそれぞれ有する。

なお、抵抗値又はインピーダンスが互いに等しいと言った場合、双方の値が全く等しい場合のみでなく、双方の値の差が、データ伝送速度に影響を与えない程度の反射が送信器と伝送路との間で生じる程度である場合も含むものである。

第１終端抵抗部７３は、一端が第１出力端子Ｐ−ｏｕｔに接続され、他端がＶＤＤに接続される。第１トランジスタ７１がオン状態になると、第１終端抵抗部７３に電流が流れ、第１出力端子Ｐ−ｏｕｔはＬｏｗレベルになる。第１トランジスタ７１がオフ状態になると、第１終端抵抗部７３に電流が流れず、第１出力端子Ｐ−ｏｕｔはＨｉｇｈレベルになる。

第２終端抵抗部８３は、一端が第２出力端子Ｎ−ｏｕｔに接続され、他端がＶＤＤに接続される。第２トランジスタ８１がオン状態になると、第２終端抵抗部８３に電流が流れ、第２出力端子Ｎ−ｏｕｔはＬｏｗレベルになる。第２トランジスタ８１がオフ状態になると、第２終端抵抗部８３に電流が流れず、第２出力端子Ｎ−ｏｕｔはＨｉｇｈレベルになる。

第１及び第２バッファ７４及び８４は、直列接続された複数のインバータをそれぞれ有し、第１及び第２入力端子Ｐ−ｉｎ及びＮ−ｉｎに入力される信号と同一レベルの信号をそれぞれ、第１及び第２トランジスタ７１及び８１のゲートに出力する。

ＣＭＬ型送信回路７０１では、第１トランジスタ７１がオン状態のときに第２トランジスタ８１をオフ状態とし、且つ第１トランジスタ７１をオフ状態のときに第２トランジスタ８１がオン状態とすることにより差動信号を提供する。すなわち、第１トランジスタ７１がオン状態のときに第２トランジスタ８１がオフ状態にすると、第１出力端子Ｐ−ｏｕｔはＬｏｗレベルとなり、第２出力端子Ｎ−ｏｕｔはＨｉｇｈレベルとなる。一方、第１トランジスタ７１がオフ状態のときに第２トランジスタ８１がオン状態にすると、第１出力端子Ｐ−ｏｕｔはＨｉｇｈレベルとなり、第２出力端子Ｎ−ｏｕｔはＬｏｗレベルとなる。

従来は、ＣＭＬ型送信回路７０１においては、伝送路９１及び９２に反射を起こさせないために、第１及び第２終端抵抗部７３及び８３の抵抗値Ｒ_tを伝送路９１及び９２の特性インピーダンスＺ_tと等しくしていた。すなわち、式（１）で示される反射係数Γをゼロにすることにより、反射を起こさないようにしていた。

第１及び第２駆動部７１０及び８１０がそれぞれオン状態のとき：

ｒｄ ＝ Ｇｍ_ｃ ・ Ｚ_c ・ Ｚ_s （３）
第１及び第２駆動部７１０及び８１０がそれぞれオフ状態のとき：
Ｚ_out ＝ Ｒ_m （４）
Γ：反射係数
Ｚ_t：伝送路９１及び９２の特性インピーダンス
Ｚ_out：第１及び第２出力端子Ｐ−ｏｕｔ及びＮ−ｏｕｔの出力インピーダンス
Ｒ_m：第１及び第２終端抵抗部７３及び８３の抵抗値
ｒｄ：第１及び第２駆動部７１０及び８１０のオン抵抗
Ｇｍ_ｃ：第１及び第２トランジスタ７１及び８１の相互コンダクタンス
Ｚ_c：第１及び第２トランジスタ７１及び８１のオン抵抗
Ｚ_s：第１及び第２電流源７０及び８０のインピーダンス

従来は、第１及び第２終端抵抗部７３及び８３の抵抗値Ｒ_mはそれぞれ例えば５０Ωであるのに対し、第１及び第２駆動部７１０及び８１０のオン抵抗はそれぞれ１０００Ω以上であった。このように、第１及び第２終端抵抗部７３及び８３の抵抗値Ｒ_mに対して第１及び第２駆動部７１０及び８１０のオン抵抗が非常に大きかったので、式（２）は、
Ｚ_out ≒ Ｒ_m （５）
と近似できていた。このため、式（１）で示される反射係数Γは、第１及び第２駆動部７１０及び８１０がオン状態であるかオフ状態であるかに関わらずゼロであるとみなすことができていた。

しかしながら、半導体製造プロセスの微細化及び半導体装置の電源電圧の低電圧化に伴って、第１又は第２駆動部７１０又は８１０のオン抵抗ｒｄが低下してきている。すなわち、半導体製造プロセスの微細化に伴って、ＭＯＳトランジスタの電圧‐電流特性が劣化するとともに、半導体装置の電源電圧の低電圧化に伴って、ソース‐ドレイン間電圧が低下することにより、オン抵抗ｒｄが低下してきている。この結果、式（２）におけるオン抵抗ｒｄの効果が無視できなくなり、出力インピーダンスＺ_outを式（５）のように近似することができなくなった。このため、第１及び第２駆動部７１０及び８１０がオン状態であるかオフ状態であるかにより、第１及び第２出力端子Ｐ−ｏｕｔ及びＮ−ｏｕｔの出力インピーダンスＺ_outが大きく異なることになってしまうという問題が顕在化してきている。

第１終端抵抗部７３の抵抗値Ｒ_mが５０Ωであり、第１駆動部７１０のオン抵抗ｒｄが２００Ωである場合の第１出力端子Ｐ−ｏｕｔの出力インピーダンスを例にこの問題を説明する。

第１駆動部７１０がオン状態のときの出力端子Ｐ−ｏｕｔの出力インピーダンスＺ_outHは、式（２）のＲ_mに５０Ωを代入し、Ｚ_outに２００Ωを代入することにより、４０Ωと演算される。第１駆動部７１０がオフ状態のときの出力端子Ｐ−ｏｕｔの出力インピーダンスＺ_outLは、式（４）より５０Ωと演算される。このように、第１終端抵抗部７３の抵抗値Ｒ_mと第１駆動部７１０のオン抵抗ｒｄとの大きさの差が従来と比較して小さくなるために、第１駆動部７１０の状態に応じて、出力インピーダンスが４０Ω又は５０Ωに変化することになる。

図２は、従来の電流駆動型送信回路のタイミングチャートを示す図である。第１及び第２入力端子Ｐ−ｉｎ及びＮ−ｉｎには入力信号として、振幅がＶＤＤとＶＳＳとの電位差であるデジタル信号が印加され、入力信号に応じて第１及び第出力端子Ｐ−ｏｕｔ及びＮ−ｏｕｔに出力される差動電圧が出力信号として出力される。

第１又は第２出力端子Ｐ−ｏｕｔ又はＮ−ｏｕｔの出力インピーダンスＺ_outは、出力信号に応じて変化する。対応する出力端子の信号レベルがＨｉｇｈレベルのとき、対応する駆動部はハイ・インピーダンス状態であるので、出力インピーダンスＺ_outは、式（４）に示すように終端抵抗の抵抗値Ｒ_mと等しくなる。一方、対応する出力端子の信号レベルがＬｏｗレベルのとき、対応する駆動部のオン抵抗値はｒｄであるので、出力インピーダンスＺ_outは、式（２）に示すように終端抵抗の抵抗値Ｒ_mよりも小さくなる。このため、従来のように終端抵抗の抵抗値Ｒ_mを伝送路の特性インピーダンスＺ_tと等しくしている場合、出力端子がＨｉｇｈレベルである場合には、式（１）の分子がゼロになり反射係数Γがゼロになるので送信回路と伝送路との間で反射は起きない。しかしながら、出力端子がＨｉｇｈレベルである場合には、出力インピーダンスＺ_outは、伝送路の特性インピーダンスＺ_tよりも小さくなり式（１）で示される反射係数Γが０にならないので、送信回路と伝送路との間で反射が起きてしまう。

図３は、他の従来の電流駆動型送信回路であるＣＧ(Common Gate，コモンゲート)型送信回路７０２を示す図である。ＣＧ型送信回路７０２は、第１電流源７０と同一のトランジスタを有する第２電流源８０を更に有し、第１及び第２電流源７０及び８０が第１及び第２トランジスタ７１及び８１をそれぞれ介してＶＳＳに接続されることがＣＭＬ型送信回路７０１と相違する。

ＣＧ型送信回路７０２では、第１トランジスタ７１がオン状態のときに第２トランジスタ８１をオフ状態とし、第１トランジスタ７１をオフ状態のときに第２トランジスタ８１がオン状態とすることにより差動信号を提供する。第１駆動部７１０は、第１電流源７０と第１トランジスタ７１とにより形成される。第２駆動部８１０は、第２電流源８０と第２トランジスタ８１とにより形成される。

ＣＧ型送信回路７０２においても、第１及び第２駆動部７１０及び８１０のオン抵抗ｒｄが、式（２）を式（５）で近似できるほど大きくない場合、第１及び第２トランジスタ７１及び８１の状態に応じて、出力インピーダンスＺ_outは変動する。このため、第１及び第２終端抵抗部７３及び８３の抵抗値Ｒ_mと伝送路９１及び９２の特性インピーダンスＺ_tと等しくした場合でも、第１及び第２トランジスタ７１及び８１がオン状態のときに反射が起きる。

図４〜８を参照して、本発明の第１実施形態を説明する。図４は、ＣＭＬの送信回路１を示す図である。

送信回路１は、第１電流源１０と、第１及び第２トランジスタ１１及び２１と、第１及び第２調整抵抗部１２及び２２と、第１及び第２基礎抵抗部１３及び２３と、第１〜第４バッファ１４、２４、１５及び２５とを有する。

第１電流源１０、第１及び第２トランジスタ１１及び２１並びに第１及び第２バッファ１４及び２４はそれぞれ、先に説明した第１電流源７０、第１及び第２トランジスタ７１及び８１並びに第１及び第２バッファ７４及び８４と同様な構成及び機能を有する。

第１トランジスタ１１は、第１電流源１０とともに第１駆動部１１０を形成する。第２トランジスタ２１は、第１電流源７０とともに第２駆動部２１０を形成する。第１調整抵抗部１２は、第１駆動部１１０と直列接続され、第２調整抵抗部２２は、第２駆動部２１０と直列接続される。第１調整抵抗部１２と第１基礎抵抗部１３とは並列接続され、第１終端抵抗部を形成する。第２調整抵抗部２２と第２基礎抵抗部２３とは並列接続され、第２終端抵抗部を形成する。

図５は、第１調整抵抗部１２の回路図である。第１調整抵抗部１２は、バッファ２００と、トランジスタ２０１と、抵抗２０２とを有する。

バッファ２００は、ＣＮＴ端子に入力される信号の非反転信号をトランジスタ２０１のゲートに出力する。トランジスタ２０１は、ｐ型ＭＯＳトランジスタを有し、ゲートがバッファ２００の出力に接続され、ソースがＲＳＩＮ端子に接続され、ドレインが抵抗２０２の一端に接続される。ＣＮＴ端子にＬｏｗ信号が入力されると、トランジスタ２０１はオン状態になり、ＣＮＴ端子にＨｉｇｈ信号が入力されると、トランジスタ２０１はオフ状態になる。抵抗２０２の一端は、トランジスタ２０１のドレインに接続され、他端はＲＳＯＵＴ端子に接続される。第１調整抵抗部１２の抵抗２０２は、ポリ抵抗を利用して形成され、第１調整抵抗部１２の抵抗２０２の抵抗値第１調整抵抗部１２のＲＳＩＮ端子とＲＳＯＵＴ端子との間の抵抗値Ｒ_aが第１駆動部１１０のオン抵抗ｒｄと等しくなるような抵抗値にされる。

第２調整抵抗部２２は、第１調整抵抗部１２と同様の構成を有する。

第１基礎抵抗部１３は、ポリ抵抗を利用して形成され、抵抗値がＲ_bである抵抗を有する。第１基礎抵抗部１３は、抵抗値Ｒ_bが第１基礎抵抗部１３が第１調整抵抗部１２と並列接続された場合の合成抵抗値が伝送路９１の特性インピーダンスＺ_tに等しくなるように形成される。また、第１調整抵抗部１２の抵抗値Ｒ_aと、第１駆動部１１０のオン抵抗ｒｄとは等しいので、第１基礎抵抗部１３が第１駆動部１１０と並列接続された場合の合成抵抗値は、伝送路９１の特性インピーダンスＺ_tに等しくなる。

第２基礎抵抗部２３は、第１基礎抵抗部１３と同様に抵抗値がＲ_bである抵抗を有する。第２基礎抵抗部２３は、抵抗値Ｒ_bが第２基礎抵抗部２３が第２調整抵抗部２２と並列接続された場合の合成抵抗値が伝送路９２の特性インピーダンスＺ_tに等しくなるように設定される。また、第２調整抵抗部２２の抵抗値Ｒ_aと、第２駆動部２１０のオン抵抗ｒｄとは等しいので、第２基礎抵抗部２３が第２駆動部２１０と並列接続された場合の合成抵抗値は、伝送路９２の特性インピーダンスＺ_tに等しくなる。

第３バッファ１５は、直列接続された複数のインバータを有し、第１入力端子Ｐ−ｉｎに入力される信号と同相の信号を、第１調整抵抗部１２のＣＮＴ端子に第１制御信号Ｒｓ１＿ｉｎとして出力する。

第４バッファ２５は、直列接続された複数のインバータを有し、第２入力端子Ｎ−ｉｎに入力される信号と同相の信号を、第２調整抵抗部２２のＣＮＴ端子に第２制御信号Ｒｓ２＿ｉｎとして出力する。

図６は、送信回路１の動作に対応するタイミングチャートを示す図である。

第１入力端子Ｐ−ｉｎにＨｉｇｈ信号が入力されるとき、第２入力端子Ｎ−ｉｎにＬｏｗ信号が入力される。一方、第１入力端子Ｐ−ｉｎにＬｏｗ信号が入力されるとき、第２入力端子Ｎ−ｉｎにＨｉｇｈ信号が入力される。

第１調整抵抗部１２のＣＮＴ端子に入力される第１制御信号Ｒｓ１＿ｉｎは、第１入力端子Ｐ−ｉｎに入力される信号に応じて変化する。第１入力端子Ｐ−ｉｎにＨｉｇｈ信号が入力されると、第１制御信号Ｒｓ１＿ｉｎは、Ｈｉｇｈ信号になり、第１入力端子Ｐ−ｉｎにＬｏｗ信号が入力されると、第１制御信号Ｒｓ１＿ｉｎは、Ｌｏｗ信号になる。

第２調整抵抗部２２のＣＮＴ端子に入力される第１制御信号Ｒｓ２＿ｉｎは、第２入力端子Ｎ−ｉｎに入力される信号に応じて変化する。第２入力端子Ｎ−ｉｎにＨｉｇｈ信号が入力されると、第２制御信号Ｒｓ２＿ｉｎは、Ｈｉｇｈ信号になり、第２入力端子Ｐ−ｉｎにＬｏｗ信号が入力されると、第２制御信号Ｒｓ２＿ｉｎは、Ｌｏｗ信号になる。

図７は、第１入力端子Ｐ−ｉｎにＨｉｇｈ信号が入力され、第２入力端子Ｎ−ｉｎにＬｏｗ信号が入力される状態の送信回路１を示す図である。

送信回路１の第１入力端子Ｐ−ｉｎにＨｉｇｈ信号が入力されているので、第１トランジスタ１１はオン状態となり、第１出力端子Ｐ−ｏｕｔから見た第１駆動部１１０の抵抗値は、オン抵抗ｒｄになる。また、第１制御信号Ｒｓ１＿ｉｎはＨｉｇｈ信号になるので、第１調整抵抗部１２のトランジスタ２０１はオフ状態となる。このため、第１出力端子Ｐ−ｏｕｔから見た第１調整抵抗部１２の抵抗値は、ハイ・インピーダンスになる。すなわち、第１入力端子Ｐ−ｉｎにＨｉｇｈ信号が入力されると、第１調整抵抗部１２は、ハイ・インピーダンス状態になる。これから、第１出力端子Ｐ−ｏｕｔの出力インピーダンスＺ_outPは、第１駆動部１１０のオン抵抗ｒｄと第１基礎抵抗部１３の抵抗値Ｒ_bとを並列接続した場合の合成抵抗値になる。上述のように、第１駆動部１１０のオン抵抗ｒｄと第１基礎抵抗部１３の抵抗値Ｒ_bとを並列接続した場合の合成抵抗値は、伝送路の特性インピーダンスＺ_tと等しいので、インピーダンスＺ_outPは、伝送路９１の特性インピーダンスＺ_tと等しくなる。

また、送信回路１の第２入力端子Ｎ−ｉｎにＬｏｗ信号が入力されているので、第２トランジスタ２１はオフ状態となり、第２トランジスタ２１は、ハイ・インピーダンス状態になる。また、第２制御信号Ｒｓ２＿ｉｎはＬｏｗレベルになるので、第２調整抵抗部２２のトランジスタ２０１はオン状態となる。このため、第２出力端子Ｎ−ｏｕｔから見た第２調整抵抗部２２の抵抗値はＲ_aになる。これから、第２出力端子Ｎ−ｏｕｔの出力インピーダンスＺ_outNは、第２調整抵抗部２２の抵抗値Ｒ_aと第２基礎抵抗部２３の抵抗値Ｒ_bとを並列接続した場合の合成抵抗値になる。上述のように、第２調整抵抗部２２の抵抗値Ｒ_aと第２基礎抵抗部２３の抵抗値Ｒ_bとを並列接続した場合の合成抵抗値は、伝送路の特性インピーダンスＺ_tと等しいので、出力インピーダンスＺ_outNは、伝送路９２の特性インピーダンスＺ_tと等しくなる。

図７に示す状態では、第１及び第２出力端子Ｐ−ｏｕｔ及びＮ−ｏｕｔの出力インピーダンスＺ_outP及びＺ_outNは何れも、伝送路９１及び９２の特性インピーダンスＺ_tとそれぞれ等しくなる。したがって、第１入力端子Ｐ−ｉｎにＨｉｇｈ信号が入力され、第２入力端子Ｎ−ｉｎにＬｏｗ信号が入力される状態では、送信回路１と伝送路９１及び９２との境界で反射は起きない。

図８は、第１入力端子Ｐ−ｉｎにＬｏｗ信号が入力され、第２入力端子Ｎ−ｉｎにＨｉｇｈ信号が入力される状態の送信回路１を示す図である。

送信回路１の第１入力端子Ｐ−ｉｎにＬｏｗ信号が入力されているので、第１トランジスタ１１はオフ状態となり、第１トランジスタ１１は、ハイ・インピーダンス状態になる。また、第１制御信号Ｒｓ１＿ｉｎはＬｏｗレベルになるので、第１調整抵抗部１２のトランジスタ２０１はオン状態となる。このため、第１出力端子Ｐ−ｏｕｔから見た第１調整抵抗部１２の抵抗値はＲ_aになる。これから、第１出力端子Ｐ−ｏｕｔの出力インピーダンスＺ_outPは、第１調整抵抗部１２の抵抗値Ｒ_aと第１基礎抵抗部１３の抵抗値Ｒ_bとを並列接続した場合の合成抵抗値になる。上述のように、第１調整抵抗部１２の抵抗値Ｒ_aと第１基礎抵抗部１３の抵抗値Ｒ_bとを並列接続した場合の合成抵抗値は、伝送路の特性インピーダンスＺ_tと等しいので、インピーダンスＺ_outPは、伝送路９１の特性インピーダンスＺ_tと等しくなる。

また、送信回路１の第２入力端子Ｎ−ｉｎにＨｉｇｈ信号が入力されているので、第２トランジスタ２１はオン状態となり、第２出力端子Ｎ−ｏｕｔから見た第２駆動部２１０の抵抗値は、オン抵抗ｒｄになる。また、第２制御信号Ｒｓ２＿ｉｎはＨｉｇｈ信号になるので、第２調整抵抗部２２のトランジスタ２０１はオフ状態となる。このため、第２調整抵抗部２２は、ハイ・インピーダンス状態になる。これから、第２出力端子Ｎ−ｏｕｔの出力インピーダンスＺ_outNは、第２駆動部２１０のオン抵抗ｒｄと第２基礎抵抗部２３の抵抗値Ｒ_bとを並列接続した場合の合成抵抗値になる。上述のように、第２駆動部２１０のオン抵抗ｒｄと第２基礎抵抗部２３の抵抗値Ｒ_bとを並列接続した場合の合成抵抗値は、伝送路の特性インピーダンスＺ_tと等しいので、インピーダンスＺ_outPは、伝送路９２の特性インピーダンスＺ_tと等しくなる。

図８に示す状態では、第１及び第２出力端子Ｐ−ｏｕｔ及びＮ−ｏｕｔの出力インピーダンスＺ_outP2及びＺ_outN2は何れも、伝送路９１及び９２の特性インピーダンスＺ_tと等しくなる。したがって、第１入力端子Ｐ−ｉｎにＬｏｗ信号が入力され、第２入力端子Ｎ−ｉｎにＨｉｇｈ信号が入力される状態では、送信回路１と伝送路９１及び９２との境界で反射は起きない。

以上、送信回路１について説明してきた。送信回路１は、第１及び第２調整抵抗部１２及び２２の抵抗値がそれぞれ、第１及び第２駆動部１１０及び２１０の状態に応じて切り替えられるので、送信回路１の出力インピーダンスを伝送路の特性インピーダンスと等しくできる。このため、送信回路１では、送信回路１と伝送路９１及び９２との境界で反射が起きない。

次に、図９〜１５を参照して、本発明の第２実施形態を説明する。

図９は、半導体装置１００の回路ブロック図である。半導体装置１００は、複数の送信回路２と、可変抵抗設定部１２０とを有する。

図１０は、送信回路２を示す図である。送信回路２は、第１電流源１０と、第１及び第２トランジスタ１１及び２１と、第１及び第２可変調整抵抗部１６及び２６と、第１及び第２可変基礎抵抗部１７及び２７と、第１〜第４バッファ１４、２４、１５及び２５とを有する。送信回路２は、第１及び第２可変調整抵抗部１６及び２６、並びに第１及び第２可変基礎抵抗部１７及び２７の抵抗値がそれぞれ可変であることが、先に説明した送信回路１と相違する。

図１１（ａ）は、第１可変調整抵抗部１６の内部回路図である。図１１（ｂ）は、調整抵抗ユニット２１１の内部回路図である。

第１可変調整抵抗部１６は、複数の調整抵抗ユニット２１１〜２４８を有する。複数の調整抵抗ユニット２１１〜２４８は、ＶＤＤｉｎ端子、ＳＣＩＮ端子及びＳＣＯＵＴ端子がそれぞれ共通接続される。調整抵抗ユニット２１１のＣＮＴ端子には、制御第１ビット信号ＣＮＴ１［０］がＣＮＴ１端子を介して入力される。調整抵抗ユニット２２１及び２２２のＣＮＴ端子にはそれぞれ、制御第２ビット信号ＣＮＴ１［１］がＣＮＴ２端子を介して入力される。調整抵抗ユニット２３１〜２３４のＣＮＴ端子にはそれぞれ、制御第３ビット信号ＣＮＴ１［２］がＣＮＴ３端子を介して入力される。調整抵抗ユニット２４１〜２４８のＣＮＴ端子にはそれぞれ、制御第４ビット信号ＣＮＴ１［３］がＣＮＴ４端子を介して入力される。

調整抵抗ユニット２１１は、バッファ２０３と、第１及び第２インバータ２０４及び２０５と、トランスファゲート２０６と、第１及び第２トランジスタ２０７及び２０８と、ポリ抵抗を利用して形成される抵抗２０９とを有する。バッファ２０３は、ＳＣＩＮ端子に入力された信号の非反転信号をトランスファゲート２０６に出力する。第１及び第２インバータ２０４及び２０５は、ＣＮＴ端子に入力された信号及びＣＮＴ端子に入力された信号の反転信号をそれぞれ出力して、トランスファゲート２０６及び第１トランジスタを制御する。ＣＮＴ端子にＬｏｗ信号が入力されると、トランスファゲート２０６はバッファ２０３の出力信号を通過させず、第１トランジスタ２０７はオン状態になる。また、ＣＮＴ端子にＨｉｇｈ信号が入力されると、トランスファゲート２０６はバッファ２０３の出力信号を通過させ、第１トランジスタ２０７はオフ状態になる。第２トランジスタ２０８のゲートには、トランスファゲート２０６の出力端及び第１トランジスタ２０７のドレインが接続され、第２トランジスタ２０８は、ＣＮＴ端子及びＳＣＩＮ端子にそれぞれ入力される信号により制御される。ＣＮＴ端子にＬｏｗ信号が入力されると、ＳＣＩＮ端子に入力される信号に関わらず、第２トランジスタ２０８は、オフ状態になる。ＣＮＴ端子にＨｉｇｈ信号が入力されると、ＳＣＩＮ端子に入力される信号に応じて、第２トランジスタ２０８の状態が決定される。ＣＮＴ端子にＨｉｇｈ信号が入力され、ＳＣＩＮ端子にＬｏｗ信号が入力されると、第２トランジスタ２０８はオン状態になる。ＣＮＴ端子にＨｉｇｈ信号が入力され、ＳＣＩＮ端子にＨｉｇｈ信号が入力されると、第２トランジスタ２０８はオフ状態になる。

他の調整抵抗ユニット２２１〜２４８はそれぞれ、調整抵抗ユニット２１１と同一の構成及び機能を有する。抵抗２０９の抵抗値は、調整抵抗ユニット２１１〜２４８の全てにおいて同一となるように形成される。

第１可変調整抵抗部１６は、ＣＮＴ１［３：０]信号の値を設定することにより、所望の抵抗値に調整することができる。例えば、ＣＮＴ１［３：０]信号を［１００１]と設定することにより、調整抵抗ユニット２１１と、８つの調整抵抗ユニット２４１〜２４８とが選択され、第１可変調整抵抗部１６の抵抗値を抵抗２０９の抵抗値の１／９の値に調整できる。ＣＮＴ１［３：０]信号を［１０１０]と設定することにより、２つの調整抵抗ユニット２２１及び２２２と、８つの調整抵抗ユニット２４１〜２４８とが選択され、第１可変調整抵抗部１６の抵抗値を抵抗２０９の抵抗値の１／１０の値に調整できる。さらに、ＣＮＴ１［３：０]信号を［１０１１]と設定することにより、調整抵抗ユニット２１１と、調整抵抗ユニット２２１及び２２２と、調整抵抗ユニット２４１〜２４８とが選択される。この場合、第１可変調整抵抗部１６の抵抗値を抵抗２０９の抵抗値の１／１１の値に調整できる。

図１２（ａ）は、第１可変基礎抵抗部１７の内部回路図である。図１２（ｂ）は、基礎抵抗ユニット３１１の内部回路図である。

第１可変基礎抵抗部１７は、複数の基礎抵抗ユニット３１１〜３４８を有する。複数の基礎抵抗ユニット３１１〜３４８は、ＶＤＤｉｎ端子、ＳＣＩＮ端子及びＳＣＯＵＴ端子がそれぞれ共通接続される。基礎抵抗ユニット３１１のＣＮＴ端子には、制御第１ビット信号ＣＮＴ２［０］がＣＮＴ１端子を介して入力される。基礎抵抗ユニット３２１及び３２２のＣＮＴ端子にはそれぞれ、制御第２ビット信号ＣＮＴ２［１］がＣＮＴ２端子を介して入力される。基礎抵抗ユニット３３１〜３３４のＣＮＴ端子にはそれぞれ、制御第３ビット信号ＣＮＴ２［２］がＣＮＴ３端子を介して入力される。基礎抵抗ユニット３４１〜３４８のＣＮＴ端子にはそれぞれ、制御第４ビット信号ＣＮＴ２［３］がＣＮＴ４端子を介して入力される。

基礎抵抗ユニット３１１は、インバータ３０１と、トランジスタ３０２と、ポリ抵抗を利用して形成される抵抗３０３とを有する。インバータ３０１は、ＣＮＴ端子に入力された信号の反転信号をトランジスタ３０２のゲートに入力する。ＣＮＴ端子にＨｉｇｈ信号が入力されると、トランジスタ３０２は、オン状態になり、ＣＮＴ端子にＬｏｗ信号が入力されると、トランジスタ３０２は、オフ状態になる。

他の基礎抵抗ユニット３２１〜３４８はそれぞれ、基礎抵抗ユニット３１１と同一の構成及び機能を有する。抵抗３０３の抵抗値は、基礎抵抗ユニット３１１〜３４８の全てにおいて同一となるように形成される。

第２可変調整抵抗部２６は、第１可変調整抵抗部１６と同一の構成及び機能を有する。第２可変基礎抵抗部２７は、第１可変基礎抵抗部１７と同一の構成及び機能を有する。

可変抵抗設定部１２０は、可変抵抗設定制御部１０１と、第１及び第２コンパレータ１０４及び１０７と、第１及び第２抵抗１０５及び１０６と、第１〜第３電流源１０８及び１０９ａ及び１０９ｂと、トランジスタ１１１とを有する。可変抵抗設定部１２０は、調整抵抗設定用抵抗部１１６と、基礎抵抗設定用抵抗部１１７と、基礎抵抗設定用調整抵抗部１２６とを更に有する。可変抵抗設定部１２０は、半導体装置１００が初期化されたことを検知して、複数の送信回路２の第１及び第２可変調整抵抗部１６及び２６並びに第１及び第２可変基礎抵抗部１７及び２７の抵抗値を設定するように機能する。

可変抵抗設定制御部１０１は、演算部１０２と、記憶部１０３とを有する。

演算部１０２は、論理回路を形成する論理素子を有し、半導体装置１００が初期化されたときに、調整抵抗設定用抵抗部１１６と、基礎抵抗設定用抵抗部１１７と、基礎抵抗設定用調整抵抗部１２６に所定の制御信号を送信する。そして、演算部１０２は、第１又は第２コンパレータ１０４又は１０７からＨｉｇｈ信号を受信したときに、調整抵抗設定用抵抗部１１６及び基礎抵抗設定用抵抗部１１７それぞれの設定値を決定して、送信回路２に送信する。

記憶部１０３は、演算部１０２が決定した調整抵抗設定用抵抗部１１６及び基礎抵抗設定用抵抗部１１７それぞれの抵抗設定値、及び演算部１０２が使用する種々のデータを記憶する。

第１及び第２コンパレータ１０４及び１０７はそれぞれ、「＋」で示される第１入力端子と、「−」で示される第２入力端子と有する。第１及び第２コンパレータ１０４及び１０７はそれぞれ、第１入力端子の入力電圧が第２入力端子の入力電圧よりも低い場合に、Ｌｏｗ信号を出力し、第１入力端子の入力電圧が第２入力端子の入力電圧よりも高い場合に、Ｈｉｇｈ信号を出力するように形成される。

第１コンパレータ１０４の第１入力端子は、調整抵抗設定用抵抗部１１６と、直列接続されるトランジスタ１１１及び第１電流源１０８との間に接続される。調整抵抗設定用抵抗部１１６は、送信回路２の第１及び第２可変調整抵抗部１６及び２６と同一の構成を有する。

第１電流源１０８は、送信回路２の第１電流源１０と同一の構成を有する。トランジスタ１１１は、送信回路２の第１及び第２トランジスタ１１及び２２と同一の構成を有し、ゲートがＶＤＤに接続される。このため、第１電流源１０８とトランジスタ１１１とにより形成される回路の抵抗値は、第１及び第２駆動部１１０及び２１０のオン抵抗と同一となる。

第１コンパレータ１０４の第２入力端子は、第１抵抗１０５と、第２抵抗１０６との間に接続される。第１抵抗１０５と第２抵抗１０６とは同一の抵抗値を有する。このため、第２入力端子は、１／２ＶＤＤの電圧が印加される。

調整抵抗設定用抵抗部１１６の抵抗値が第１及び第２駆動部１１０及び２１０のオン抵抗よりも大きいとき、第１コンパレータ１０４の第１入力端子の入力電圧は、１／２ＶＤＤよりも低くなる。一方、調整抵抗設定用抵抗部１１６の抵抗値が第１及び第２駆動部１１０及び２１０のオン抵抗よりも小さいとき、第１コンパレータ１０４の第１入力端子の入力電圧は、１／２ＶＤＤよりも高くなる。したがって、第１コンパレータ１０４の第１入力端子の入力電圧と、第２入力端子の入力電圧とを比較することにより、調整抵抗設定用抵抗部１１６の抵抗値が第１及び第２駆動部１１０及び２１０のオン抵抗よりも大きいか否かが判定される。

第２コンパレータ１０７の第１入力端子は、並列接続された基礎抵抗設定用抵抗部１１７及び基礎抵抗設定用調整抵抗部１２６と、第２電流源１０９ａとの間に接続される。基礎抵抗設定用抵抗部１１７は、送信回路２の第１及び第２可変基礎抵抗部１７及び２７と同一の構成を有する。基礎抵抗設定用調整抵抗部１２６は、送信回路２の第１及び第２可変調整抵抗部１６及び２６と同一の構成を有する。第２電流源１０９ａは、所定の電流を発生するように形成される。

第２コンパレータ１０７の第２入力端子は、一端がＶＤＤに接続された外部基準抵抗１２１と、第３電流源１０９ｂとの間に接続される。外部基準抵抗１２１は、伝送路９１及び９２の特性インピーダンスＺ_tと同一の抵抗値を有する。第３電流源１０９ｂは、第２電流源１０９ａと同一の電流値を有する電流を生成するように形成される。

基礎抵抗設定用抵抗部１１７と基礎抵抗設定用調整抵抗部１２６との合成抵抗値が外部基準抵抗１２１の抵抗値よりも大きいとき、第１コンパレータ１０４の第１入力端子の入力電圧は、第２入力端子の入力電圧よりも低くなる。一方、基礎抵抗設定用抵抗部１１７と基礎抵抗設定用調整抵抗部１２６との合成抵抗値が外部基準抵抗１２１の抵抗値よりも小さいとき、第１コンパレータ１０４の第１入力端子の入力電圧は、第２入力端子の入力電圧よりも高くなる。したがって、第２コンパレータ１０７の第１入力端子の入力電圧と第２入力端子の入力電圧とを比較することにより、基礎抵抗設定用抵抗部１１７と基礎抵抗設定用調整抵抗部１２６との合成抵抗値が外部基準抵抗１２１の抵抗値よりも大きいか否かが判定される。

図１３は、可変抵抗設定制御部１０１が調整抵抗設定用抵抗部１１６及び基礎抵抗設定用抵抗部１１７それぞれの設定値を決定するフローを示す図である。

まず、ステップＳ１０１において、可変抵抗設定制御部１０１は、調整抵抗設定用抵抗部１１６の抵抗設定値を決定する。図１４を参照して、ステップＳ１０１の処理を詳細に説明する。

図１４は、調整抵抗設定用抵抗部１１６の抵抗設定値を決定するフローを示す図である。

まず、ステップＳ２０１において、可変抵抗設定制御部１０１は、半導体装置１００が初期化されたことを検知して、調整抵抗設定用抵抗部１１６のＳＣＩＮ端子にＨｉｇｈ信号を送信して調整抵抗設定用抵抗部１１６をオン状態にする。

次いで、ステップＳ２０２において、可変抵抗設定制御部１０１は、調整抵抗設定用抵抗部１１６のＣＮＴ１〜４端子に制御信号として［００００]を送信する。可変抵抗設定制御部１０１は、送信した［００００]を記憶部１０３に調整抵抗制御信号として記憶する。調整抵抗設定用抵抗部１１６は、制御信号として［００００]を受信するとハイ・インピーダンス状態になるので、第１コンパレータ１０４の第１入力端子の入力電圧は、ＶＳＳになる。

次いで、ステップＳ２０３において、可変抵抗設定制御部１０１は、第１コンパレータ１０４から送信された信号に基づいて、第１コンパレータ１０４の第１入力端子の電圧が第２入力端子の電圧よりも高いか否かを判定する。可変抵抗設定制御部１０１が調整抵抗設定用抵抗部１１６に制御信号として［００００]を送信しているとき、第１コンパレータ１０４の第１入力端子の電圧はＶＳＳである。一方、第１コンパレータ１０４の第１入力端子の電圧は１／２ＶＤＤである。このため、第１コンパレータ１０４は、第１入力端子の入力電圧が第２入力端子の入力電圧よりも低いので、可変抵抗設定制御部１０１にＬｏｗ信号を送信する。Ｌｏｗ信号を第１コンパレータ１０４から受信した可変抵抗設定制御部１０１は、第１コンパレータ１０４の第１入力端子の電圧が第２入力端子の電圧よりも低いと判定して、処理はステップＳ２０４に進む。

次いで、ステップＳ２０４において、可変抵抗設定制御部１０１は、記憶部１０３に記憶される調整抵抗制御信号に１を加算する。ここでは、記憶部１０３には調整抵抗制御信号として［００００]が記憶されているので、ステップＳ２０３の処理により調整抵抗制御信号は、［０００１]として記憶部１０３に新たに記憶される。

次いで、ステップＳ２０５において、可変抵抗設定制御部１０１は、調整抵抗設定用抵抗部１１６に制御信号として［０００１]を送信する。調整抵抗設定用抵抗部１１６が制御信号として［０００１]を受信すると、調整抵抗設定用抵抗部１１６の調整抵抗ユニット２１１のみが選択されるので、調整抵抗設定用抵抗部１１６の抵抗値は、抵抗２０９の抵抗値と同一の値となる。処理はステップＳ２０３に戻る。

次いで、ステップＳ２０３において、可変抵抗設定制御部１０１は、第１コンパレータ１０４から送信された信号に基づいて、第１コンパレータ１０４の第１入力端子の電圧が第２入力端子の電圧よりも高いか否かを判定する。

可変抵抗設定制御部１０１が第１コンパレータ１０４の第１入力端子の電圧が第２入力端子の電圧よりも大きいと判定するまで、ステップＳ２０３〜Ｓ２０５の処理が順次実行される。

そして、ステップＳ２０３において、可変抵抗設定制御部１０１が第１コンパレータ１０４からＨｉｇｈ信号が送信されたとき、処理はステップＳ２０６に進む。

そして、ステップＳ２０６において、可変抵抗設定制御部１０１は、調整抵抗制御信号として記憶部１０３に記憶される信号を調整抵抗設定値として記憶する。

次いで、ステップＳ１０２において、可変抵抗設定制御部１０１は、基礎抵抗設定用抵抗部１１７の抵抗設定値を決定する。図１５を参照して、ステップＳ１０２の処理を詳細に説明する。

図１５は、基礎抵抗設定用抵抗部１１７の抵抗設定値を決定するフローを示す図である。

まず、ステップＳ３０１において、可変抵抗設定制御部１０１は、基礎抵抗設定用調整抵抗部１２６のＳＣＩＮ端子にＨｉｇｈ信号を送信して基礎抵抗設定用調整抵抗部１２６をオン状態にする。

次いで、ステップＳ３０２において、可変抵抗設定制御部１０１は、基礎抵抗設定用調整抵抗部１２６のＣＮＴ１〜４端子に制御信号としてステップＳ１０１で決定された調整抵抗設定値を送信する。これにより、基礎抵抗設定用調整抵抗部１２６の抵抗値は、ステップＳ１０１において設定された調整抵抗設定用抵抗部１１６の抵抗値と同一になる。

次いで、ステップＳ３０３において、可変抵抗設定制御部１０１は、基礎抵抗設定用抵抗部１１７のＣＮＴ１〜４端子に制御信号として［００００]を送信する。可変抵抗設定制御部１０１は、送信した［００００]を記憶部１０３に基礎抵抗制御信号として記憶する。基礎抵抗設定用抵抗部１１７は、制御信号として［００００]を受信するとハイ・インピーダンス状態になる。

次いで、ステップＳ３０４において、可変抵抗設定制御部１０１は、第２コンパレータ１０７から送信された信号に基づいて、第２コンパレータ１０７の第１入力端子の電圧が第２入力端子の電圧よりも大きいか否かを判定する。第２コンパレータ１０７の第２入力端子の電圧はＶＤＤから外部基準抵抗１２１の抵抗値に相当する電圧だけ降下した電圧である。一方、可変抵抗設定制御部１０１が基礎抵抗設定用抵抗部１１７に制御信号として［００００]を送信しているとき、第２コンパレータ１０７の第１入力端子の電圧はＶＤＤから基礎抵抗設定用調整抵抗部１２６の抵抗値に相当する電圧だけ降下した電圧である。このため、第２コンパレータ１０７は、第１入力端子の入力電圧が第２入力端子の入力電圧よりも低いので、可変抵抗設定制御部１０１にＬｏｗ信号を送信する。Ｌｏｗ信号を第２コンパレータ１０７から受信した可変抵抗設定制御部１０１は、第２コンパレータ１０７の第１入力端子の電圧が第２入力端子の電圧よりも大きくないと判定して、処理はステップＳ３０５に進む。

次いで、ステップＳ３０５において、可変抵抗設定制御部１０１は、記憶部１０３に記憶される調整抵抗制御信号に１を加算する。ここでは、記憶部１０３には基礎抵抗制御信号として［００００]が記憶されているので、ステップＳ３０４の処理により基礎抵抗制御信号は、［０００１]として記憶部１０３に新たに記憶される。

次いで、ステップＳ３０６において、可変抵抗設定制御部１０１は、基礎抵抗設定用抵抗部１１７に制御信号として［０００１]を送信する。処理はステップＳ３０４に戻る。

次いで、ステップＳ３０４において、可変抵抗設定制御部１０１は、第２コンパレータ１０７から送信された信号に基づいて、第２コンパレータ１０７の第１入力端子の電圧が第２入力端子の電圧よりも大きいか否かを判定する。

可変抵抗設定制御部１０１が第２コンパレータ１０７の第１入力端子の電圧が第２入力端子の電圧よりも大きいと判定するまで、ステップＳ３０４〜Ｓ３０６の処理が順次実行される。

そして、ステップＳ３０４において、可変抵抗設定制御部１０１が第２コンパレータ１０７からＨｉｇｈ信号が送信されたとき、処理はステップＳ３０７に進む。

そして、ステップＳ３０７において、可変抵抗設定制御部１０１は、基礎抵抗制御信号として記憶部１０３に記憶される信号を基礎抵抗設定値として記憶する。

次いで、ステップＳ１０３において、可変抵抗設定制御部１０１は、記憶部１０３に記憶される調整抵抗設定値及び調整抵抗設定値を全ての送信回路２に送信する。調整抵抗設定値は、送信回路２の第１及び第２可変調整抵抗部１６及び２７にＣＮＴ１[３：０]として送信される。基礎抵抗設定値は、送信回路２の第１及び第２可変基礎抵抗部１７及び２７にＣＮＴ２[３：０]として送信される。

これにより、送信回路２の第１及び第２可変調整抵抗部１６及び２７の抵抗値は、第１及び第２駆動部１１０及び２１０のオン抵抗と等しくなる。また、送信回路２の第１可変調整抵抗部１６と第１駆動部１１０との合成抵抗値である送信回路２の出力インピーダンスは、外部基準抵抗１２１の抵抗値、すなわち伝送路９１及び９２の特性インピーダンスと等しくなる。

以上、送信回路２と、送信回路２の可変抵抗の抵抗値を設定する可変抵抗設定部１２０と複数の送信回路２とを搭載する半導体装置１００について説明してきた。送信回路２の第１及び第２可変調整抵抗部１６及び２６の抵抗値は、半導体装置１００が初期化されたときに可変抵抗設定部１２０により、第１及び第２駆動部１１０及び２１０のオン抵抗と等しくなるように調整される。このため、半導体装置１００の製造プロセス条件、動作温度条件等の動作条件に関わらず、出力インピーダンスが一定値になるように調整できる。

さらに、送信回路２の第１及び第２可変基礎抵抗部１７及び２７の抵抗値は、可変抵抗設定部１２０により、第１及び第２可変調整抵抗部１６及び２６との合成抵抗値が、伝送路９１及び９２の特性インピーダンスと等しくなるように調整される。このため、送信回路２では、送信回路２と伝送路９１及び９２との境界で反射が起きないように出力インピーダンスを調整できる。

次に、図１６〜２３を参照して、本発明の第３実施形態を説明する。

図１６は、抵抗値設定システム３００の回路ブロック図である。抵抗値設定システム３００は、半導体装置１３０と、半導体試験装置（不図示）に搭載される抵抗値設定器１４０とを有する。

半導体装置１３０は、複数の送信回路３と、調整抵抗測定用抵抗部１３１と、駆動部抵抗測定用抵抗部１３２と、基礎抵抗測定用抵抗部１３３とを有する。

送信回路３は、第１電流源１０と、第１及び第２トランジスタ１１及び２１と、第３及び第４可変調整抵抗部１８及び２８と、第３及び第４可変基礎抵抗部１９及び２９と、第１〜第４バッファ１４、２４、１５及び２５とを有する。送信回路２は、第３及び第４可変調整抵抗部１８及び２８、並びに第３及び第４可変基礎抵抗部１９及び２９の抵抗値が抵抗値設定器１４０により設定可能であることが、先に説明した送信回路１と相違する。抵抗値設定器１４０は、半導体装置１３０のテスト時に、送信回路３の第３及び第４可変調整抵抗部１８及び２８並びに第３及び第４可変基礎抵抗部１９及び２９の抵抗値を設定する。

図１７（ａ）は、第３可変調整抵抗部１８の内部回路図である。図１７（ｂ）は、調整抵抗設定ユニット４１１の内部回路図である。

第３可変調整抵抗部１８は、複数の調整抵抗設定ユニット４１１〜４４８を有する。複数の調整抵抗設定ユニット４１１〜４４８は、ＶＤＤｉｎ端子、ＳＣＩＮ端子及びＳＣＯＵＴ端子がそれぞれ共通接続される。調整抵抗設定ユニット４１１のＣＮＴ端子には、制御第１ビット信号ＣＮＴ３［０］がＣＮＴ１端子を介して入力される。調整抵抗設定ユニット４２１及び４２２のＣＮＴ端子にはそれぞれ、制御第２ビット信号ＣＮＴ３［１］がＣＮＴ２端子を介して入力される。調整抵抗設定ユニット４３１〜４３４のＣＮＴ端子にはそれぞれ、制御第３ビット信号ＣＮＴ３［２］がＣＮＴ３端子を介して入力される。調整抵抗設定ユニット４４１〜４４８のＣＮＴ端子にはそれぞれ、制御第４ビット信号ＣＮＴ３［３］がＣＮＴ４端子を介して入力される。

調整抵抗設定ユニット４１１は、Ｆｕｓｅセル４０１と、トランジスタ４０２と、ポリ抵抗を利用して形成される抵抗４０３とを有する。Ｆｕｓｅセル４０１は、Ｆｕｓｅ素子を有し、Ｆｕｓｅ素子が溶断されていないときは、ＳＣＩＮ端子に入力された信号の非反転信号をｆｕｓｅ＿ｏｕｔ信号として出力する。また、Ｆｕｓｅセル４０１は、内部のＦｕｓｅ素子が溶断されているときは、Ｈｉｇｈ信号をｆｕｓｅ＿ｏｕｔ信号として出力する。Ｆｕｓｅセル４０１のＦｕｓｅ素子は、所定時間以上の間、ＣＮＴ端子にＬｏｗ信号が印加されると溶断される。

トランジスタ４０２のゲートには、ｆｕｓｅ＿ｏｕｔ信号が入力される。トランジスタ４０２は、内部のＦｕｓｅ素子が溶断されていないときは、ＳＣＩＮ端子に入力される信号により制御される。内部のＦｕｓｅ素子が溶断されていないときに、ＳＣＩＮ端子にＨｉｇｈ信号が入力されると、トランジスタ４０２は、オフ状態となる。一方、内部のＦｕｓｅ素子が溶断されていないときに、ＳＣＩＮ端子にＬｏｗ信号が入力されると、トランジスタ４０２は、オン状態となる。トランジスタ４０２は、内部のＦｕｓｅ素子が溶断されているときは、ゲートにＨｉｇｈ信号が入力されるので、ＳＣＩＮ端子に入力される信号に関わらず、オフ状態となる。

他の調整抵抗設定ユニット４２１〜４４８はそれぞれ、調整抵抗設定ユニット４１１と同一の構成及び機能を有する。抵抗４０３の抵抗値は、調整抵抗設定ユニット４１１〜４４８の全てにおいて同一となるように形成される。

図１８（ａ）は、第３可変基礎抵抗部１９の内部回路図である。図１８（ｂ）は、基礎抵抗設定ユニット５１１の内部回路図である。

第３可変基礎抵抗部１９は、複数の基礎抵抗設定ユニット５１１〜５４８を有する。複数の基礎抵抗設定ユニット５１１〜５４８は、ＶＤＤｉｎ端子、ＳＣＩＮ端子及びＳＣＯＵＴ端子がそれぞれ共通接続される。基礎抵抗設定ユニット５１１のＣＮＴ端子には、制御第１ビット信号ＣＮＴ４［０］がＣＮＴ１端子を介して入力される。基礎抵抗設定ユニット５２１及び５２２のＣＮＴ端子にはそれぞれ、制御第２ビット信号ＣＮＴ４［１］がＣＮＴ２端子を介して入力される。基礎抵抗設定ユニット５３１〜５３４のＣＮＴ端子にはそれぞれ、制御第３ビット信号ＣＮＴ４［２］がＣＮＴ３端子を介して入力される。基礎抵抗設定ユニット５４１〜５４８のＣＮＴ端子にはそれぞれ、制御第４ビット信号ＣＮＴ４［３］がＣＮＴ４端子を介して入力される。

基礎抵抗設定ユニット５１１は、Ｆｕｓｅセル５０１と、トランジスタ５０２と、ポリ抵抗を利用して形成される抵抗５０３とを有する。Ｆｕｓｅセル５０１は、入力端子がＶＳＳに接続されたＦｕｓｅ素子を有する。Ｆｕｓｅセル５０１は、内部のＦｕｓｅ素子が溶断されていないときは、Ｌｏｗ信号をｆｕｓｅ＿ｏｕｔ信号として出力し、内部のＦｕｓｅ素子が溶断されているときは、Ｈｉｇｈ信号をｆｕｓｅ＿ｏｕｔ信号として出力する。Ｆｕｓｅセル５０１のＦｕｓｅ素子は、所定時間以上の間、ＣＮＴ端子にＬｏｗ信号が印加されると溶断される。

トランジスタ５０２のゲートには、ｆｕｓｅ＿ｏｕｔ信号が入力される。トランジスタ５０２は、内部のＦｕｓｅ素子が溶断されていないときは、オン状態となる。トランジスタ５０２は、内部のＦｕｓｅ素子が溶断されているときは、オフ状態となる。

他の基礎抵抗設定ユニット５２１〜５４８はそれぞれ、基礎抵抗設定ユニット５１１と同一の構成及び機能を有する。抵抗５０３の抵抗値は、基礎抵抗設定ユニット５１１〜５４８の全てにおいて同一となるように形成される。

第４可変調整抵抗部２８は、第３可変調整抵抗部１８と同一の構成及び機能を有する。第４可変基礎抵抗部２９は、第３可変基礎抵抗部１９と同一の構成及び機能を有する。

図１９（ａ）は、調整抵抗測定用抵抗部１３１の内部回路図である。図１９（ｂ）は、駆動部抵抗測定用抵抗部１３２の内部回路図である。図２０は、基礎抵抗測定用抵抗部１３３の内部回路図である。

調整抵抗測定用抵抗部１３１は、複数の調整抵抗設定ユニット４１１〜４４８を有し、第３及び第４可変調整抵抗部１８及び２８の内部抵抗の抵抗値を設定するために使用される。調整抵抗設定ユニット４１１〜４４８のＣＮＴ端子にそれぞれ接続されるＣＮＴ１〜ＣＮＴ４端子及びＳＣＩＮ端子はＶＳＳに接続される。調整抵抗設定ユニット４１１のＳＣＯＵＴ端子は、外部接続端子であるＲ１ＯＵＴ端子に接続される。調整抵抗設定ユニット４２１及び４２２のＳＣＯＵＴ端子はそれぞれ、外部接続端子であるＲ２ＯＵＴ端子に接続される。調整抵抗設定ユニット４３１〜４３４のＳＣＯＵＴ端子はそれぞれ、外部接続端子であるＲ３ＯＵＴ端子に接続される。調整抵抗設定ユニット４４１〜４４８のＳＣＯＵＴ端子はそれぞれ、外部接続端子であるＲ４ＯＵＴ端子に接続される。

駆動部抵抗測定用抵抗部１３２は、電流源４０４と、トランジスタ４０５とを有する。電流源４０４は、送信回路３の第１電流源１０と同一の構成を有する。電流源４０４は、トランジスタ４０５のソースに一端が接続され、他端がＶＳＳに接続される。トランジスタ４０５は、送信回路３の第１及び第２トランジスタ１１及び２２と同一の構成を有し、ゲートがＶＤＤに接続され、ドレインが外部接続端子であるＲＲＯＵＴ端子に接続される。このため、電流源４０４とトランジスタ４０５とにより形成される回路の抵抗値は、第１及び第２駆動部１１０及び２１０のオン抵抗と同一となる。

基礎抵抗測定用抵抗部１３３は、複数の基礎抵抗設定ユニット５１１〜５４８を有し、第３及び第４可変基礎抵抗部１９及び２９の内部抵抗の抵抗値を設定するために使用される。基礎抵抗設定ユニット５１１〜５４８のＣＮＴ端子にそれぞれ接続されるＣＮＴ１〜ＣＮＴ４端子はＶＳＳに接続される。基礎抵抗設定ユニット５１１のＳＣＯＵＴ端子は、外部接続端子であるＲ５ＯＵＴ端子に接続される。基礎抵抗設定ユニット５２１及び５２２のＳＣＯＵＴ端子はそれぞれ、外部接続端子であるＲ６ＯＵＴ端子に接続される。基礎抵抗設定ユニット５３１〜５３４のＳＣＯＵＴ端子はそれぞれ、外部接続端子であるＲ７ＯＵＴ端子に接続される。基礎抵抗設定ユニット５４１〜５４８のＳＣＯＵＴ端子はそれぞれ、外部接続端子であるＲ８ＯＵＴ端子に接続される。

抵抗値設定器１４０は、抵抗値測定部１４１と、抵抗設定値決定部１４２と、抵抗設定値設定部１４３とを有する。

抵抗値測定部１４１は、調整抵抗測定用抵抗部１３１、駆動部抵抗測定用抵抗部１３２及び基礎抵抗測定用抵抗部１３３にそれぞれ配置される回路の抵抗値を測定する。

抵抗値測定部１４１が調整抵抗測定用抵抗部１３１に配置される回路の抵抗値を測定するとき、抵抗値測定部１４１は、Ｒ１ＯＵＴ端子、Ｒ２ＯＵＴ端子、Ｒ３ＯＵＴ端子及びＲ４ＯＵＴ端子の電圧レベルをＶＳＳにする。次いで、抵抗値測定部１４１は、調整抵抗測定用抵抗部１３１との間に流れる電流の電流値を測定する。そして、抵抗値測定部１４１は、調整抵抗設定ユニット４１１の抵抗値、調整抵抗設定ユニット４２１及び４２２の合成抵抗値、調整抵抗設定ユニット４３１〜４３４の合成抵抗値、及び調整抵抗設定ユニット４４１〜４４８の合成抵抗値をそれぞれ演算する。

抵抗値測定部１４１が駆動部抵抗測定用抵抗部１３２に配置される回路の抵抗値を測定するとき、抵抗値測定部１４１は、ＲＲＯＵＴ端子の電圧レベルをＶＤＤにする。そして、抵抗値測定部１４１は、駆動部抵抗測定用抵抗部１３２との間に流れる電流の電流値から電流源４０４及びトランジスタ４０５の合成抵抗値を演算する。

抵抗値測定部１４１が基礎抵抗測定用抵抗部１３３に配置される回路の抵抗値を測定するとき、抵抗値測定部１４１は、Ｒ５ＯＵＴ端子、Ｒ６ＯＵＴ端子、Ｒ７ＯＵＴ端子及びＲ８ＯＵＴ端子の電圧レベルをＶＳＳにする。そして、抵抗値測定部１４１は、基礎抵抗測定用抵抗部１３３との間に流れる電流の電流値する。そして、抵抗値測定部１４１は、基礎抵抗設定ユニット５１１の抵抗値、基礎抵抗設定ユニット５２１及び５２２の合成抵抗値、基礎抵抗設定ユニット５３１〜５３４の合成抵抗値、及び基礎抵抗設定ユニット５４１〜５４８の合成抵抗値をそれぞれ演算する。

抵抗設定値決定部１４２は、第３及び第４可変調整抵抗部１８及び２８並びに第３及び第４可変基礎抵抗部１９及び２９の抵抗設定値を決定する。抵抗設定値決定部１４２は、抵抗値測定部１４１が測定した調整抵抗測定用抵抗部１３１、駆動部抵抗測定用抵抗部１３２及び基礎抵抗測定用抵抗部１３３のそれぞれの回路の抵抗値を使用して、抵抗設定値を決定する。

抵抗設定値設定部１４３は、第３及び第４可変調整抵抗部１８及び２８並びに第３及び第４可変基礎抵抗部１９及び２９の抵抗設定値を抵抗設定値決定部１４２が決定した抵抗設定値に設定するようなＣＮＴ３[３：０]及びＣＮＴ４[３：０]を出力する。ＣＮＴ３[３：０]及びＣＮＴ４[３：０]において、Ｌｏｗ信号が入力されたビットに対応するＦｕｓｅセル４０１及び５０１のＦｕｓｅ素子はそれぞれ溶断される。また、Ｈｉｇｈ信号が入力されたビットに対応するＦｕｓｅセル４０１及び５０１のＦｕｓｅ素子は溶断されず、ＳＣＩＮ端子に入力される信号に基づいて、オン状態とオフ状態とが切り替えられる。

図２１は、抵抗値設定器１４０により送信回路３の第３及び第４可変調整抵抗部１８及び２８並びに第３及び第４可変基礎抵抗部１９及び２９それぞれの抵抗値を設定するフローを示す図である。

まず、ステップＳ４０１において、抵抗値設定器１４０は、第３及び第４可変調整抵抗部１８及び２８の抵抗設定値を設定する。図２２を参照して、ステップＳ４０１の処理を詳細に説明する。

図２２は、第３及び第４可変調整抵抗部１８及び２８の抵抗設定値を設定するフローを示す図である。

まず、ステップＳ５０１において、抵抗値測定部１４１は、調整抵抗測定用抵抗部１３１に配置される回路の抵抗値を測定する。測定された抵抗値は、抵抗設定値決定部１４２内部の記憶部に記憶される。

次いで、ステップＳ５０２において、抵抗値測定部１４１は、駆動部抵抗測定用抵抗部１３２に配置される回路の抵抗値を測定する。測定された抵抗値は、抵抗設定値決定部１４２内部の記憶部に記憶される。

次いで、ステップＳ５０３において、抵抗設定値決定部１４２は、ステップＳ５０１及びＳ５０２でそれぞれ測定された抵抗値に基づいて、第３及び第４可変調整抵抗部１８及び２８の抵抗設定値を決定する。抵抗設定値決定部１４２は、第３及び第４可変調整抵抗部１８及び２８の抵抗値が、第１及び第２駆動部１１０及び２１０のオン抵抗と等しくなるように抵抗設定値を決定する。

そして、ステップＳ５０４において、抵抗設定値設定部１４３は、ステップＳ５０３で決定された抵抗設定値を第３及び第４可変調整抵抗部１８及び２８に制御信号ＣＮＴ３[３：０]として送信する。制御信号ＣＮＴ３[３：０]において、Ｌｏｗ信号が入力されたビットに対応するＦｕｓｅセル４０１のＦｕｓｅ素子が溶断されることにより、第３及び第４可変調整抵抗部１８及び２８の抵抗値が設定される。

次いで、ステップＳ４０２において、抵抗値設定器１４０は、第３及び第４可変基礎抵抗部１９及び２９の抵抗設定値を設定する。図２３を参照して、ステップＳ４０２の処理を詳細に説明する。

図２３は、第３及び第４可変基礎抵抗部１９及び２９の抵抗設定値を設定するフローを示す図である。

まず、ステップＳ６０１において、抵抗値測定部１４１は、基礎抵抗測定用抵抗部１３３に配置される回路の抵抗値を測定する。測定された抵抗値は、抵抗設定値決定部１４２内部の記憶部に記憶される。

次いで、ステップＳ６０２において、抵抗設定値決定部１４２は、第３及び第４可変基礎抵抗部１９及び２９の抵抗設定値を決定する。第３及び第４可変基礎抵抗部１９及び２９の抵抗設定値は、ステップＳ５０３で決定された第３及び第４可変調整抵抗部１８及び２８の抵抗設定値と、ステップＳ６０１で測定された抵抗値とに基づいて、決定される。抵抗設定値決定部１４２は、第３及び第４可変調整抵抗部１８及び２８と第３及び第４可変基礎抵抗部１９及び２９との合成抵抗値が、所望の抵抗値となるように抵抗設定値を決定する。例えば、伝送路９１及び９２の特性インピーダンスが５０Ωであると想定される場合は、抵抗設定値は、第３及び第４可変調整抵抗部１８及び２８と第３及び第４可変基礎抵抗部１９及び２９との合成抵抗値が５０Ωとなるように決定される。

そして、ステップＳ６０３において、抵抗設定値設定部１４３は、ステップＳ６０２で決定された抵抗設定値を第３及び第４可変基礎抵抗部１９及び２９に制御信号ＣＮＴ４[３：０]として送信する。制御信号ＣＮＴ４[３：０]において、Ｌｏｗ信号が入力されたビットに対応するＦｕｓｅセル５０１のＦｕｓｅ素子が溶断されることにより、第３及び第４可変基礎抵抗部１９及び２９の抵抗値が設定される。

以上、送信回路３と、送信回路３の可変抵抗の抵抗値を設定する抵抗値設定システム３００について説明してきた。送信回路３の第３及び第４可変調整抵抗部１８及び２８の抵抗値は、抵抗値設定器１４０により、第１及び第２駆動部１１０及び２１０のオン抵抗と等しくなるように設定される。さらに、送信回路３の第３及び第４可変基礎抵抗部１９及び２９の抵抗値は、抵抗値設定器１４０により、第３及び第４可変調整抵抗部１８及び２８との合成抵抗値が、所望の抵抗値に設定される。このため、送信回路３では、伝送路９１及び９２の特性インピーダンスが所望の抵抗値である場合、半導体装置１３０の製造プロセス条件に関わらず、送信回路３と伝送路９１及び９２との境界で反射が起きないように抵抗値を設定できる。

図２４を参照して、本発明の第４実施形態を説明する。図２４は、送信回路４を示す図である。

送信回路４は、第１電流源１０と、第１トランジスタ１１と、第１調整抵抗部１２と、第１基礎抵抗部１３と、第１及び第３バッファ１４及び１５とを有する。

送信回路４は、差動伝送回路ではなく、シングルエンド伝送回路であることが、先に説明した送信回路１と相違する。第１調整抵抗部１２の抵抗値は、第１駆動部１１０のオン抵抗と等しい。また、第１調整抵抗部１２と第１基礎抵抗部１３とを並列接続したときの合成抵抗値は、伝送路９１の特性インピーダンスに等しい。

図２５を参照して、本発明の第５実施形態を説明する。図２５は、送信回路５を示す図である。

送信回路５は、第１及び第２電流源１０及び２０と、第１及び第２トランジスタ１１及び２１と、第１及び第２調整抵抗部１２及び２２と、第１及び第２基礎抵抗部１３及び２３と、第１〜第４バッファ１４、２４、１５及び２５とを有する。

送信回路５は、ＣＭＬ型送信回路ではなく、ＣＧ型送信回路であることが、先に説明した送信回路１と相違する。第１調整抵抗部１２の抵抗値は、第１駆動部１１０のオン抵抗と等しい。また、第１調整抵抗部１２と第１基礎抵抗部１３とを並列接続したときの合成抵抗値は、伝送路９１の特性インピーダンスに等しい。第２調整抵抗部２２の抵抗値は、第２駆動部２１０のオン抵抗と等しい。また、第２調整抵抗部２２と第２基礎抵抗部２３とを並列接続したときの合成抵抗値は、伝送路９２の特性インピーダンスに等しい。Ｎ−ｉｎ端子には、Ｐ−ｉｎ端子に印加される信号の反転信号が印加される。

図２６を参照して、本発明の第６実施形態を説明する。図２６は、送信回路６を示す図である。

送信回路６は、第３電流源３０と、第３及び第４トランジスタ３１及び４１と、第３及び第４調整抵抗部３２及び４２と、第３及び第４基礎抵抗部３３及び４３と、第１〜第４バッファ１４、２４、１５及び２５とを有する。

送信回路６は、第３及び第４駆動部３１０及び４１０のスイッチとして機能する第３及び第４トランジスタ３１及び４１がｎ型トランジスタではなく、ｐ型トランジスタであることが、先に説明した送信回路１と相違する。第３調整抵抗部３２の抵抗値は、第３駆動部３１０のオン抵抗と等しい。また、第３調整抵抗部３２と第３基礎抵抗３３とを並列接続したときの合成抵抗値は、伝送路９１の特性インピーダンスに等しい。第４調整抵抗部４２の抵抗値は、第４駆動部４１０のオン抵抗と等しい。また、第４調整抵抗部４２と第４基礎抵抗４３とを並列接続したときの合成抵抗値は、伝送路９２の特性インピーダンスに等しい。Ｎ−ｉｎ端子には、Ｐ−ｉｎ端子に印加される信号の反転信号が印加される。

図２７を参照して、本発明の第７実施形態を説明する。図２７は、送信回路７を示す図である。

送信回路７は、第３及び第４電流源３０及び４０と、第３及び第４トランジスタ３１及び４１と、第３及び第４調整抵抗部３２及び４２と、第３及び第４基礎抵抗部３３及び４３と、第１〜第４バッファ１４、２４、１５及び２５とを有する。

送信回路７は、ＣＭＬ型送信回路ではなく、ＣＧ型送信回路であることが、先に説明した送信回路１と相違する。さらに、送信回路７は、第３及び第４駆動部３１０及び４１０のスイッチとして機能する第３及び第４トランジスタ３１及び４１がｎ型トランジスタではなく、ｐ型トランジスタであることが、先に説明した送信回路１と相違する。

第３調整抵抗部３２の抵抗値は、第３駆動部３１０のオン抵抗と等しい。また、第３調整抵抗部３２と第３基礎抵抗３３とを並列接続したときの合成抵抗値は、伝送路９１の特性インピーダンスに等しい。第４調整抵抗部４２の抵抗値は、第４駆動部４１０のオン抵抗と等しい。また、第４調整抵抗部４２と第４基礎抵抗４３とを並列接続したときの合成抵抗値は、伝送路９２の特性インピーダンスに等しい。Ｎ−ｉｎ端子には、Ｐ−ｉｎ端子に印加される信号の反転信号が印加される。

図２８を参照して、本発明の第８実施形態を説明する。図２８は、送信回路８を示す図である。

送信回路８は、第１電流源１０と、第１及び第２トランジスタ１１及び２１と、第１及び第２調整抵抗部１２及び２２と、第１及び第２基礎抵抗部１３及び２３と、第１及び第３バッファ１４及び１５と、第１及び第２インバータ３５及び４５とを有する。

送信回路８は、第１調整抵抗部１２に入力されるＲＳ１＿ｉｎ信号がＰ−ｉｎ端子に入力される信号の非反転信号でなく、Ｎ−ｉｎ端子に入力される信号の反転信号であることが、先に説明した送信回路１と相違する。さらに、送信回路８は、第２調整抵抗部２２に入力されるＲＳ２＿ｉｎ信号がＮ−ｉｎ端子に入力される信号の非反転信号でなく、Ｐ−ｉｎ端子に入力される信号の反転信号あることが、先に説明した送信回路１と相違する。

第１調整抵抗部１２の抵抗値は、第１駆動部１１０のオン抵抗と等しい。また、第１調整抵抗部１２と第１基礎抵抗部１３とを並列接続したときの合成抵抗値は、伝送路９１の特性インピーダンスに等しい。第２調整抵抗部２２の抵抗値は、第２駆動部２１０のオン抵抗と等しい。また、第２調整抵抗部２２と第２基礎抵抗部２３とを並列接続したときの合成抵抗値は、伝送路９２の特性インピーダンスに等しい。Ｎ−ｉｎ端子には、Ｐ−ｉｎ端子に印加される信号の反転信号が印加される。

以下、他の実施形態のついて説明する。

送信回路１では、第１及び第２調整抵抗部１２及び２２と第１及び第２基礎抵抗部１３及び２３とが並列に接続されることにより第１及び第２終端抵抗部を形成する。そして、送信回路１では、第１及び第２駆動部１１０及び２１０の状態に応じて、第１及び第２調整抵抗部１２及び２２をオン状態又はオフ状態として出力インピーダンスが一定になるように制御される。しかしながら、第１及び第２駆動部１１０及び２１０の状態に応じて、第１及び第２終端抵抗部の抵抗値を切り替えるような他の構成を採用してもよい。例えば、定抵抗部と可変抵抗部とを直列接続することにより終端抵抗部を形成してもよい。また、並列接続された抵抗値が異なる２つの定抵抗部を第１及び第２駆動部１１０及び２１０の状態に応じて切り替えるような構成を採用してもよい。

送信回路２では、第１及び第２可変調整抵抗部１６及び２６の抵抗値と、第１及び第２可変基礎抵抗部１７及び２７の抵抗値とがそれぞれ、調整可能であるが、何れか一方のみを調整可能としてもよい。また、第１及び第２可変調整抵抗部１６及び２６並びに第１及び第２可変基礎抵抗部１７及び２７の抵抗値はそれぞれ、４ビットの制御信号で調整されるが、調整の精度に応じて４ビット未満又は５ビット以上の制御信号で調整するように形成してもよい。

送信回路３では、第３及び第４可変調整抵抗部１８及び２８の抵抗値と、第３及び第４可変基礎抵抗部１９及び２９の抵抗値とがそれぞれ、設定可能であるが、何れか一方のみを設定可能としてもよい。また、第３及び第４可変調整抵抗部１８及び２８並びに第３及び第４可変基礎抵抗部１９及び２９の抵抗値はそれぞれ、４ビットの制御信号で設定されるが、設定の精度に応じて４ビット未満又は５ビット以上の制御信号で設定するように形成してもよい。

送信回路４〜８の調整抵抗部及び基礎抵抗部はそれぞれ、定抵抗であるが、これらの抵抗は、送信回路２のように可変抵抗としてもよい。また、送信回路４〜８の調整抵抗部及び基礎抵抗部は、送信回路３のように、送信回路４〜８が搭載される半導体装置のテスト時に設定可能な構成としてもよい。

以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。

１、２、３、４、５、６、７、８ 送信回路
１０ 第１電流源
１１ 第１トランジスタ
１２ 第１調整抵抗部
１３ 第１基礎抵抗部
１４ 第１バッファ
１５ 第３バッファ
１６ 第１可変調整抵抗部
１７ 第１可変基礎抵抗部
１８ 第３可変調整抵抗部
１９ 第３可変基礎抵抗部
２０ 第２電流源
２１ 第２トランジスタ
２２ 第２調整抵抗部
２３ 第２基礎抵抗部
２４ 第２バッファ
２５ 第４バッファ
２６ 第２可変調整抵抗部
２７ 第２可変基礎抵抗部
２８ 第４可変調整抵抗部
２９ 第４可変基礎抵抗部

Claims (7)

1. 第１入力信号の値に応じて、電流駆動可能なオン状態、又はハイ・インピーダンス状態になるオフ状態の何れかの状態に切り替えられる第１駆動部と、
   前記第１駆動部と直列接続され、前記第１駆動部の状態に応じて抵抗値が切り替えられる第１終端抵抗部と、
   を有することを特徴とする送信回路。
2. 第２入力信号の値に応じて、電流駆動可能なオン状態、又はハイ・インピーダンス状態になるオフ状態の何れかの状態に切り替えられる第２駆動部であって、前記第１駆動部がオン状態のときオフ状態になり、前記第１駆動部がオフ状態のときオン状態になる第２駆動部と、
   前記第２駆動部と直列接続され、前記第２駆動部の状態に応じて抵抗値が切り替えられる第２終端抵抗部と、
   を更に有する請求項１に記載の送信回路。
3. 前記第１終端抵抗部は、第１基礎抵抗部と、前記第１基礎抵抗部と並列接続され、前記第１駆動部の状態に応じて抵抗値が切り替えられる第１調整抵抗部とを有し、
   前記第２終端抵抗部は、第２基礎抵抗部と、前記第２基礎抵抗部と並列接続され、前記第２駆動部の状態に応じて抵抗値が切り替えられる第２調整抵抗部とを有する請求項２に記載の送信回路。
4. 前記第１調整抵抗部は、前記第１駆動部がオン状態のとき、ハイ・インピーダンス状態になり、
   前記第２調整抵抗部は、前記第２駆動部がオン状態のとき、ハイ・インピーダンス状態になる請求項３に記載の送信回路。
5. 前記第１調整抵抗部は、前記第１駆動部がオフ状態のときオン状態となり、オン状態のときの前記第１調整抵抗部の抵抗値は、前記第１駆動部のオン抵抗と等しく、
   前記第２調整抵抗部は、前記第２駆動部がオフ状態のときオン状態となり、オン状態のときの前記第２調整抵抗部の抵抗値は、前記第２駆動部のオン抵抗と等しい請求項４に記載の送信回路。
6. 前記第１調整抵抗部の抵抗値は変更可能であり、前記第１調整抵抗部の抵抗値は、前記第１駆動部のオン抵抗と等しくなるように調整可能であり、
   前記第２調整抵抗部の抵抗値は変更可能であり、前記第２調整抵抗部の抵抗値は、前記第２駆動部のオン抵抗と等しくなるように調整可能である請求項４に記載の送信回路。
7. 前記第１基礎抵抗部の抵抗値は変更可能であり、前記第１基礎抵抗部の抵抗値は、前記第１調整抵抗部と並列接続されたときの合成抵抗値が伝送路の特性インピーダンスと等しくなるように調整可能であり、
   前記第２基礎抵抗部の抵抗値は変更可能であり、前記第２基礎抵抗部の抵抗値は、前記第２調整抵抗部と並列接続されたときの合成抵抗値が伝送路の特性インピーダンスと等しくなるように調整可能である請求項６に記載の送信回路。

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