TWI644545B - 驅動器電路 - Google Patents

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TWI644545B
TWI644545B TW106108239A TW106108239A TWI644545B TW I644545 B TWI644545 B TW I644545B TW 106108239 A TW106108239 A TW 106108239A TW 106108239 A TW106108239 A TW 106108239A TW I644545 B TWI644545 B TW I644545B
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Abstract

一種驅動器電路，包括：具有一第一控制端和一第一輸出端的一第一電晶體；具有一第二控制端和一第二輸出端的一第二電晶體；具有耦接於該第一輸出端的一第三輸出端的一第三電晶體；具有耦接於該第二輸出端的一第四輸出端的一第四電晶體；連接到該第一控制端的一第一驅動級，該第一驅動級包括具有一第一速度的一第一驅動器和具有比該第一速度慢的一第二速度的一第二驅動器；以及連接到該第二控制端的一第二驅動級，該第二驅動級包括具有一第三速度的一第三驅動器和具有比該第三速度慢的一第四速度的一第四驅動器。

Description

驅動器電路
本發明涉及一種驅動器方案，更特別地，涉及一種用於驅動傳輸線的驅動器電路。
線驅動器(line driver)在電子電路中廣泛使用，以通過傳輸線(transmission line)來傳輸信號。線驅動器的類型包括電壓模式驅動器和電流模式驅動器。
目前，線驅動器中使用的電晶體趨向於小型化，以便於在傳輸線上提供高資料速率的傳輸。然而，隨著電晶體尺寸的減小，電晶體所能承受的電壓應力也減小，從而給線驅動器的設計提出了挑戰。因此，需要提出一種新穎的驅動器電路來提高線驅動器的設計靈活性。
鑒於此，本發明的目的之一在於提供一種驅動器電路，以解決上述問題。
根據本發明的一些實施例，提供了一種驅動器電路，該驅動器電路包括：具有一第一控制端和一第一輸出端的一第一電晶體；具有一第二控制端和一第二輸出端的一第二電晶體；具有一第三輸出端的一第三電晶體，該第三輸出端耦接於該第一輸出端；具有一第四輸出端的一第四電晶體，該第四輸出端耦接於該第二輸出端；連接到該第一控制端的一第一驅動級，該第一驅動級 包括具有一第一速度的一第一驅動器和具有比該第一速度慢的一第二速度的一第二驅動器；以及連接到該第二控制端的一第二驅動級，該第二驅動級包括具有一第三速度的一第三驅動器和具有比該第三速度慢的一第四速度的一第四驅動器。
根據本發明的一些實施例，還提供了一種驅動器電路，該驅動器電路包括：具有一控制端和一第一輸出端的一第一電晶體；具有一第二輸出端的一第二電晶體，該第二輸出端耦接於該第一輸出端；以及連接到該控制端的一驅動級，該驅動級包括具有一第一速度的一第一驅動器和具有比該第一速度慢的一第二速度的一第二驅動器。
上述技術方案提供了一種新穎的驅動器電路的架構，該驅動器電路包括驅動級，其中，驅動級中包括具有較快速度的驅動器和較慢速度的驅動器，從而，可以根據實際需求提高驅動器電路的設計靈活性。
所屬技術領域具有通常知識者在閱讀圖式所示優選實施例的下述詳細描述之後，可以毫無疑義地理解本發明的這些目的及其它目的。
200‧‧‧線驅動器
M1、M2、M3、M4、400、450、M51、M52、M53、M54、M55、M56‧‧‧電晶體
ROUT、R1、R2、R3、R4‧‧‧電阻
D1、D2、D1’、D2’、D3、D4、D51、D52、LD1、LD2，...，LDN-1‧‧‧驅動器
C1、C2‧‧‧電容
VHH、VH、VLL、VL‧‧‧供給電壓
VOUTP、VOUTP‧‧‧輸出端
VINP、VINN‧‧‧輸入信號
VA、VB、VC‧‧‧信號
A、B、C‧‧‧節點
210‧‧‧慢控制路徑
211‧‧‧快控制路徑
t‧‧‧時間
402、452‧‧‧閘極電介質
404、454‧‧‧源極摻雜阱
406、456‧‧‧漏極摻雜阱
412、462‧‧‧閘極端子
414、464‧‧‧源極端子
416、466‧‧‧漏極端子
TD、TD’‧‧‧厚度
500‧‧‧鎖存電路
600‧‧‧數位至類比轉換器
b1、b2，...，bN-1‧‧‧位元
第1圖示出了一種線驅動器的電路示意圖；第2圖是根據一些實施例示出的一種線驅動器的電路示意圖；第3A圖是根據一些實施例示出的一種示例性的輸入信號的圖；第3B圖是根據一些實施例示出的在第2圖的線驅動器的節點A上所提供的電壓的一種示例性波形圖；第3C圖是根據一些實施例示出的在第2圖的線驅動器的節點B上所提供的電壓的一種示例性波形圖； 第3D圖是根據一些實施例示出的在第2圖的線驅動器的節點C上所提供的電壓的一種示例性波形圖；第4A圖和第4B圖是根據一些實施例示出的具有不同的閘極電介質厚度的示例性電晶體的示意圖；第5圖是根據一些實施例示出的一種示例性的鎖存電路的電路圖；第6圖是根據一些實施例示出的一種示例性的數位至類比轉換器(digital-to-analog converter，DAC)的方框圖。
以下描述為本發明實施的較佳實施例，其僅用來例舉闡釋本發明的技術特徵，而並非用來限制本發明的範疇。在通篇說明書及申請專利範圍書當中使用了某些詞彙來指稱特定的元件，所屬領域技術人員應當理解，製造商可能會使用不同的名稱來稱呼同樣的元件。因此，本說明書及申請專利範圍書並不以名稱的差異作為區別元件的方式，而是以元件在功能上的差異作為區別的基準。本發明中使用的術語“元件”、“系統”和“裝置”可以是與電腦相關的實體，其中，該電腦可以是硬體、軟體、或硬體和軟體的結合。在以下描述和申請專利範圍書當中所提及的術語“包含”和“包括”為開放式用語，故應解釋成“包含，但不限定於...”的意思。此外，術語“耦接”意指間接或直接的電氣連接。因此，若文中描述一個裝置耦接於另一裝置，則代表該裝置可直接電氣連接於該另一裝置，或者透過其它裝置或連接手段間接地電氣連接至該另一裝置。
其中，除非另有指示，各圖式的不同圖式中對應的數字和符號通常涉及相應的部分。所繪製的圖式清楚地說明了實施例的相關部分且並不一定是按比例繪製。
電壓模式驅動器相較於一些其它類型的線驅動器具有功率消耗更少 的優點。因此，電壓模式驅動用於在各種應用中驅動傳輸線。然而，隨著集成電晶體的尺寸的減小(例如，在較小的電晶體製造“節點”上)，對電壓模式驅動器的設計提出了挑戰。特別地，較小的電晶體很難承受用以驅動傳輸線上所要求的電壓所需要的電壓應力。若將大於電晶體被設計的所能夠承受的一電壓施加到該電晶體，則會存在損壞該電晶體和/或導致不可接受的高漏電流的風險。 然而，較小的製造節點提供了在較高資料速率上驅動電子電路的機會。因此，隨著對頻寬需求的增加，電子電路的設計更趨向於使用較小的製造節點。
本發明提供一種新穎的驅動器電路，用於驅動傳輸線，如電纜或印刷電路板上的金屬跡線。該驅動器電路可以提高設計靈活性，不會受限於電晶體的尺寸大小所帶來的限制。例如，該驅動器電路可被配置為利用比電晶體對於給定的製造節點所能承受的最大電壓要大的電壓來驅動傳輸線，從而，可根據實際需求滿足利用小製造節點製造出的電晶體的要求，為高資料速率的傳輸提供便利。該驅動器電路可被配置為接收大於製造商所規定的供給電壓。該驅動器電路利用快控制路徑和慢控制路徑，由快控制路徑和慢控制路徑提供的信號被組合，以將輸入信號調整到不會引起過大電壓應力到電晶體的電平，換言之，即使供給電壓大於製造商所規定的最大電壓，但施加到電晶體的電平仍然可以處於電晶體能夠承受的電平範圍內。由於本發明提供的驅動器電路不受電晶體的限制，因此，可以實現高資料速率的傳輸。此外，該驅動器電路可用來提供數位至類比轉換。
第1圖示出了一種線驅動器100的示例，在該示例中，線驅動器100為電壓模式驅動器。電壓模式驅動器100包括電晶體M1、M2、M3和M4，以及四個電阻R。電阻ROUT表示被電壓模式驅動器100驅動的傳輸線的阻抗。用來驅動通過傳輸線的信號的電壓通常是由標準規定的。根據標準所規定的傳輸線電壓電平在此處將被稱為“線電平(line level)”。作為一種示例，標準可規定峰間值 (peak-to-peak)為1V(1Vpp)的線電平。為了供給1Vpp的線電平，電壓模式驅動器100需要具有在電阻ROUT兩端產生1V電壓的能力。這樣，電壓模式驅動器100的供給電壓需要為1V以上。然而，製造節點在尺寸上越來越小，小到電晶體不能承受1V的供給電壓的地步。作為一種示例，製造商可規定能夠被供給到利用16納米(nm)製造節點製造出的電晶體的最大電壓為1.05V。作為另一種示例，製造商可規定能夠被供給到利用7納米製造節點製造出的電晶體的最大電壓為0.75V。而提供高於製造商所規定的該最大電壓的一電壓到該電晶體(例如，跨接在金屬氧化物半導體場效應電晶體(Metal-Oxide -Semiconductor Field Effect Transistor，MOSFET)的閘極和源極之間)存在導致損壞電晶體和/或高漏電流的風險。由於降低電壓模式驅動器100的供給電壓則不能夠驅動1Vpp的信號，因此，降低供給電壓不是可接受的解決方案。
第1圖示出了將0.75V的供給電壓施加到電壓模式驅動器100的示例。在此示例中，電阻R的電阻值可為50Ω，以及，ROUT可具有100Ω的阻抗。 電晶體M1和M2是PMOS電晶體，以及，電晶體M3和M4是NMOS電晶體。每個電晶體的漏極(drain terminal)通過電阻R耦接於ROUT的一端，如第1圖所示，電晶體M1和M3的漏極通過不同的電阻R耦接於ROUT的其中一端，而電晶體M2和M4的漏極通過不同的電阻R耦接於ROUT的另一端。電晶體M1和M2的源極耦接於0.75V的供給電壓，其中，該供給電壓等於製造商所規定的最大供給電壓，以及，電晶體M3和M4的源極接地。若電晶體M1和M3的閘極被零電壓驅動，以及，電晶體M2及M4的閘極被0.75V的電壓驅動，則出現在ROUT的兩個端子上的電壓分別等於0.5625V和0.1875V。在這種情形中，ROUT的兩個端子上的電壓差為0.5625V-0.1875V=0.375V。在驅動相反極性的信號的情形中，跨接在ROUT的兩個端子間的電壓分別等於0.1875V和0.5625V。在這種情形中，ROUT的兩個端子上的電壓差為0.1875V-0.5625V=-0.375V。可見，ROUT兩端的電壓差在-0.375V 和0.375V之間切換，從而，ROUT兩端表現出0.75Vpp，即峰間值為0.75V。
本發明公開一種電路及相關的技術，該電路及相關的技術能夠供給期望的線電平且將(多個)電晶體的電壓保持在該(多個)電晶體的電壓極限(voltage limit)內。在一些實施例中，供給電壓可以超過該(多個)電晶體的電壓極限。為了允許該(多個)電晶體承受該供給電壓，通過並行控制路徑(例如，快控制路徑和慢控制路徑)將控制信號施加到電晶體的控制端，其中，該控制信號是該並行控制路徑以不同的速度回應輸入信號得到的。並行控制路徑中允許電晶體承受的該供給電壓的方式將參照第2圖進行說明。
第2圖是根據一些實施例示出的具有不同的速度的並行控制路徑的線驅動器200的方框圖。線驅動器200可包括電晶體M1、M2、M3和M4，電阻R1、R2、R3和R4，驅動器D1、D2、D1’、D2’，D3和D4，以及，電容C1和C2。驅動器D1’作為慢控制路徑210，以及，驅動器D1和電容C1作為快控制路徑211。在一些實施例中，電晶體M1和M2是P溝道金屬氧化物半導體(P-channel Metal Oxide Semiconductor，PMOS)電晶體，M3和M4是N溝道金屬氧化半導體(N-channel metal oxide semiconductor，NMOS)電晶體。然而，本發明並不限於金屬氧化物半導體(Metal Oxide Semiconductor，MOS)電晶體，以及，可以使用任何其它合適類型的電晶體，包括雙極型接面電晶體(bipolar junction transistor，BJT)、異質結雙極型電晶體(heterojunction bipolar transistor，HBT)、接面場效應電晶體(junction field effect transistor，JFET)等。在本發明實施例中，線驅動器200的電晶體可以是利用任何合適大小的製造節點製造出來的，如該製造節點可小於或等於45納米、小於或等於32納米、小於或等於22納米、小於或等於16納米、小於或等於14納米、小於或等於10納米、小於或等於7納米，或者，小於或等於5納米等，具體地，本發明不做任何限制。
電晶體M3和M4耦接於供給電壓VLL，例如，通過各自的源極端子耦 接於供給電壓VLL；而電晶體M1和M2耦接於供給電壓VHH，例如，通過各自的源極端子耦接於供給電壓VHH。在一些實施例中，電晶體M1的漏極通過電阻R1耦接於輸出端VOUTP，以及，電晶體M3的漏極通過電阻R3耦接於輸出端VOUTP。在一些實施例中，電晶體M2的漏極通過電阻R2耦接於VOUTN輸出端VOUTN，以及，電晶體M4的漏極通過電阻R4耦接於輸出端VOUTN。輸出端VOUTP和VOUTN耦接於傳輸線的各自的導體(conductor)，例如，輸出端VOUTP耦接於傳輸線的第一輸入端，以及，輸出端VOUTN耦接於傳輸線的第二輸入端。被線驅動器200驅動的傳輸線的示例可以包括，但不限於，雙軸線纜(twinax cable)的電線，或設置在印刷電路板上的一對金屬跡線(metal trace)。在一些實施例中，傳輸線可以表現出等於50Ω、75Ω、80Ω或100Ω的阻抗。然而，表現出任何其它合適的電阻值的傳輸線也可以耦接於線驅動器200，具體地，本發明實施例對此不做任何限制。應當說明的是，本發明提供的線驅動器可應用於單端電路，具體地，本發明實施例不做任何限制，但為方便說明，本發明實施例以雙端的差分電路為例進行描述。
每個驅動器可接收輸入信號，並且作為回應，可以將相應的電晶體設置為接通(on)狀態或斷開(off)狀態。“接通狀態”在此處是指NMOS電晶體具有大於或等於閾值電壓的閘源電壓(gate-source voltage)VGS，或者，PMOS電晶體具有大於或等於該閾值電壓的絕對值的源閘電壓(source-gate voltage)VSG。反之，“斷開狀態”在此處是指NMOS電晶體具有小於該閾值電壓的閘源電壓VGS，或者，PMOS電晶體具有小於該閾值電壓的絕對值的源閘電壓VSG。
電晶體M1的閘極耦接於驅動器D1’的輸出端，以及，通過電容C1耦接於驅動器D1的輸出端；電晶體M2的閘極耦接於驅動器D2’的輸出端，以及，通過電容C2耦接於驅動器D2的輸出端。電晶體M3的閘極耦接於驅動器D3的輸出端，以及，電晶體M4的閘極耦接於驅動器D4的輸出端。驅動器D1、D1’和D3 可以被配置為接收輸入信號VINN，以及，驅動器D2、D2’和D4可被配置為接收輸入信號VINP。輸入信號VINP和VINN可在VLL和VH之間切換。在一些實施例中，輸入信號VINP和VINN可表示差分信號。驅動器D1和D2，和/或，D3和D4可被配置為接收供給電壓VH和低於供給電壓VH的供給電壓VLL，而驅動器D1’和D2’可以被配置為接收供給電壓VHH和低於供給電壓VHH的供給電壓VL。其中，供給電壓VHH高於供給電壓VH，以及，供給電壓VL高於供給電壓VLL。
在一些實施例中，快控制路徑211可具有第一速度，以及，慢控制路徑210可具有小於第一速度的第二速度。例如，快控制路徑211可被配置為跟蹤在高達60GHz頻率上變化的信號，以及，慢控制路徑210可被配置為跟蹤在高達1GHz頻率上變化的信號。
在一些實施例中，線驅動器200可被配置為接收比最大電壓更大的供給電壓，該最大電壓對應於特定的製造節點所規定的能夠承受的最大電壓。作為一種示例，線驅動器200中的電晶體可以是利用只能夠承受不大於0.75V的電壓的製造節點製造出來的，換言之，線驅動器200中的電晶體最大只能承受0.75V的電壓。儘管如此，本發明實施例提供的線驅動器200仍可接收一個1V的供給電壓，並且可以驅動具有1Vpp的傳輸線。如將在下面進一步描述的，使用快控制路徑和慢控制路徑來驅動信號，以允許線驅動器承受過量的電壓。
通過示例而非限制的方式，如第3A圖所示，第3A圖示出了輸入信號VINN的一種示例，VINN可以表現為一系列的邏輯0(由電壓VLL表示)和邏輯1(由電壓VH表示)。驅動器D1回應於接收到的VINN，可以在節點A上輸出信號VA，如第3B圖所示。驅動器D1可以被配置為輸出用於跟蹤VINN的信號。因此，信號VA可以表現為與VINN一致的一系列的邏輯0(由電壓VLL表示)和邏輯1(由電壓VH表示)。具有較慢速度的驅動器D1’跟蹤VINN不夠快，以及，可以在節點B上輸出信號VB，信號VB相對於VA以較慢的速率變化，如第3C圖所示， 第3C圖示出了信號VB的一種非限制性示例。
在一些實施例中，驅動器D1’為了提供較慢的速度，可以包括(多個)電晶體，所述(多個)電晶體具有比驅動器D1中所使用的(多個)電晶體的閘極介電層更厚的閘極介電層。具有較厚的閘極電介質，驅動器D1’的(多個)電晶體可以被配置為承受比VH-VLL更大的電壓。第4A圖和第4B圖示出了具有不同的閘極電介質厚度的兩個MOSFET電晶體。第4A圖所示的電晶體可在驅動器D1內使用，而第4B圖所示的電晶體450可在驅動器D1’內使用。
電晶體400可包括襯底(substrate)401、源極摻雜阱(source doped well)404、漏極摻雜阱(drain doped well)406、閘極電介質(gate dielectric)402、源極端子(source terminal)414、閘極端子(gate terminal)412和漏極端子(drain terminal)416。襯底401可以是由與電晶體400同類型的多個電晶體共用的公共襯底。源極端子414可被設置在相應的源極摻雜阱404上，以及，漏極端子416可被設置在相應的漏極摻雜阱406上。閘極電介質402可被設置在閘極端子412和襯底401之間。在一些實施例中，閘極電介質402可以包括氧化矽(silicon oxide)。閘極電介質402可具有厚度TD，在一些實施例中，厚度TD可介於1納米至50納米之間。
電晶體450可包括襯底451、源極摻雜阱454、漏極摻雜阱456、閘極電介質452、源極端子464、閘極端子462和漏極端子466。襯底451可以是由與電晶體450同類型的多個電晶體共用的公共襯底。源極端子464可被設置在相應的源極摻雜阱454上，以及，漏極端子466可被設置在相應的漏極摻雜阱456上。閘極電介質452可被設置在閘極端子462和襯底451之間。在一些實施例中，閘極電介質452可以包括氧化矽。閘極電介質452可具有厚度TD’，在一些實施例中，厚度TD’可介於1納米至50納米之間。
在一些實施例中，電晶體400可以在驅動器D1內使用，以及，電晶體 450可以在驅動器D1’內使用。在這樣的實施例中，閘極電介質402的厚度TD可小於閘極電介質452的厚度TD’。舉例來說，厚度TD’可以是厚度TD的至少兩倍、至少三倍、至少五倍、至少十倍，或者至少二十倍等等，具體地，可根據實際需求進行設置，本發明實施例對此不作限制。
回顧參考第2圖，電容C1可用來保持由驅動器D1’提供的電荷，同時給信號VA提供路徑。電容C1還會阻塞信號VA的直流(direct current，DC)成分。 因此，信號VC可具有驅動器D1’所提供的直流成分和驅動器D1所提供的時變頻率成分。
通過組合快速變化的信號VA(信號VA在VLL和VH之間切換)以及緩慢變化的信號VB，所得到的信號VC可跟蹤VA，同時在VL和VHH之間切換。 第3D圖示出了回應於VINN的信號VC的一種非限制性示例。如圖所示，與驅動器D1和D1’結合使用的電容C1可以有效地操作為電平轉換器(level shifter)，用以接收VLL和VH作為輸入，並提供VL和VHH作為輸出。
當VC等於VL時，電晶體M1的源閘電壓等於VHH-VC=VHH-VL。 由於VHH-VL位於電晶體的額定範圍內，因此，電晶體M1操作時不用承受過大的電壓應力，該過大的電壓應力會導致電晶體容易損壞。換言之，由於VHH-VL位於電晶體的額定範圍內，因此，電晶體M1的源閘電壓不會超過製造商所規定的最大電壓，電晶體M1可正常操作，而不會因為無法承受過大的電壓所造成的應力而被損壞。
通過示例而非限制的方式，VLL=0，VL=0.25V，VH=0.75V，以及，VHH=1V，以及，VINP和VINN可在VLL(表示邏輯0)和VH(表示邏輯1)之間切換。根據該示例，線驅動器200的電晶體M1-M4可以被配置為在閘極和源極之間承受具有絕對值等於或小於0.75V的電壓。當VINN等於0時，VA等於0，以及，VC等於0.25V。因此，電晶體M1的源閘電壓等於1V-0.25V=0.75V。在這 種情形中，電晶體M1的源閘電壓處於該電晶體的額定範圍內，以及，電晶體M1操作時不用承受過大的電壓應力。快控制路徑和慢控制路徑起電平轉換器的作用，將邏輯0從0V轉換為0.25V，從而將電晶體M1的源閘電壓保持在0.75V以下。
當VINN等於0.75V時，VA等於0.75V，以及，VC等於1V。因此，電晶體M1的源閘電壓等於1V-1V=0。在這種情形中，電晶體M1的源閘電壓導致電晶體M1處於斷開狀態而不經歷漏電流。快控制路徑和慢控制路徑起電平轉換器的作用，將邏輯1從0.75V轉換為1V，從而將電晶體M1的源閘電壓保持為0，以避免電晶體在斷開狀態中流過漏電流。
驅動器D2及D2’可以接收信號VINP，以及，驅動器D2、D2’以及電容C2可以被配置為與驅動器D1、D1’以及電容C1所描述的相同方式來操作。為簡潔起見，對於類似的描述此處不再贅述。
線驅動器200可表現為兩種可能狀態中的其中一種。當VINN等於邏輯0，以及VINP等於邏輯1時，出現第一狀態。在這樣的情況下，電晶體M1的閘極接收到等於VL的電壓，從而電晶體M1被設置為接通狀態。電晶體M2的閘極接收到等於VHH的電壓，從而電晶體M2被設置為斷開狀態。電晶體M3的閘極接收到等於VLL的電壓，從而電晶體M3被設置為斷開狀態。電晶體M4的閘極接收到等於VH的電壓，從而電晶體M4被設置為接通狀態。由於電晶體M1和M4處於接通狀態，因此，電流流過電晶體M1、電阻R1、電阻ROUT、電阻R4和電晶體M4。在一些實施例中，電阻R1和R4可以表現出相等的電阻值，以及，此電阻值可等於關於電阻ROUT的電阻值的一半。在這樣的實施例中，輸出電壓VOUTP-VOUTN等於(VHH-VLL)/2。回顧參考上面提供的非限制性示例，VOUTP-VOUTN=(1V-0V)/2=0.5V。
當VINN等於邏輯1，以及，VINP等於邏輯0時，出現第二狀態。在這樣的情況下，電晶體M1的閘極接收到等於VHH的電壓，從而電晶體M1被設 置為斷開狀態。電晶體M2的閘極接收到等於VL的電壓，從而電晶體M2被設置為接通狀態。電晶體M3的閘極接收到等於VH的電壓，從而電晶體M3被設置為接通狀態。電晶體M4的閘極接收到等於VLL的電壓，從而電晶體M4被設置為斷開狀態。由於電晶體M2和M3處於接通狀態，因此，電流可以流過電晶體M2、電阻R2、電阻ROUT、電阻R3和電晶體M3。在一些實施例中，電阻R2和R3可以表現出相等的電阻值，以及，此電阻值可以等於與關於電阻ROUT的電阻值(如傳輸線的等效電阻值)的一半。在這樣的實施例中，輸出電壓VOUTP-VOUTN可以等於-(VHH-VLL)/2。回顧參考上面提供的非限制性示例，VOUTP-VOUTN=-(0.75V-0.25V)=-0.5V，從而根據需要提供1Vpp的電壓。
在一些情況下，不採用具有不同的閘極電介質厚度的電晶體來實現驅動器D1’和D2’也是可取的。例如，一些製造工藝只能夠提供僅具有一種類型的電晶體的工藝設計套件(process design kit，PDK)，使得所有電晶體具有相同的閘極電介質厚度。
在一些實施例中，驅動器D1’(和/或D2’)可以利用鎖存電路(latch circuit)來實現。第5圖根據一些實施例示出了一種示例性的鎖存電路。鎖存電路500可包括電晶體M51、M52、M53、M54、M55和M56。在一些實施例中，這些電晶體可以是PMOS電晶體。然而，也可以使用其它類型的電晶體，本發明實施例對此不作任何限制。電晶體M51和M52的漏極端子耦接於供給電壓VLL，如接地端。電晶體M51和M52的源極端子分別耦接於電晶體M53和M54的漏極端子。電晶體M53和M54的源極端子耦接於供給電壓VHH。電晶體M53和M54的閘極端子分別耦接於電晶體M52和M51的源極端子。在一些實施例中，電晶體M53的漏極端子耦接於電晶體M55的漏極端子，以及，電晶體M54的漏極端子可耦接於電晶體M56的漏極端子。電晶體M55和M56的閘極端子耦接在一起。電晶體M55和M56的源極端子耦接於供給電壓VHH。
電晶體M51的閘極端子可以通過驅動器D51由信號VINN驅動。電晶體M52的閘極端子可以通過逆變驅動器(inverter driver)D52由信號VINN的反相版本來驅動。當VINN從邏輯0切換到邏輯1時，電晶體M51切換到斷開狀態，以及，電晶體M52可以切換到接通狀態。由於電流流過電晶體M52和M54，因此，電晶體M52的漏極端子上的電壓可以給與電晶體M53的閘極端子相關聯的電容充電。因此，電壓VB會慢慢增大。相反地，當VINN從邏輯1切換到邏輯0時，電晶體M51切換到接通狀態，以及，電晶體M52切換到斷開狀態。由於電流流過電晶體M51和M53，因此，電晶體M51的漏極端子上的電壓可以給與電晶體M54的閘極端子相關聯的電容充電。同時，與電晶體M53的閘極端子相關聯的電容放電。因此，電壓VB會緩慢衰減。在一些實施例中，鎖存電路500可以被配置為提供電壓VB，例如，電壓VB等於信號VINN的移動平均數(moving average)。
在一些實施例中，此處描述的線驅動器可以應用在數位至類比轉換器(DAC)中。該數位至類比轉換器(DAC)可以包括多個單元。例如，對於將被轉換的數位字的每個位元來說，數位至類比轉換器(DAC)可以包括一個單元。第6圖根據一些實施例示出了一種示例性的數位至類比轉換器(DAC)的方框圖。數位至類比轉換器(DAC)600可以包括多個線驅動器LD1、LD2，...，LDN-1。一個或多個這樣的線驅動器可利用線驅動器200來實現。每個線驅動器可被配置為接收相應的數位信號，這些數位信號可以通過一系列的位元b1、b2，...，bN-1來表示。每個線驅動器可以被配置為驅動電阻ROUT，電阻ROUT可表示傳輸線的電阻。在一些實施例中，電阻性梯型(resistive ladder)網路可用於執行數位至類比轉換。例如，對於每個線驅動器，電阻R1、R2、R3和R4可被配置為提供具有期望權重的輸出。可替代地，或附加地，可以使用電晶體梯型網路。例如，對於每個線驅動器，電晶體M1、M2、M3和M4的尺寸(諸如漏極和/或源極的寬度和/或長度)可以被配置為提供加權的輸出。
本文描述的實施例可利用大於電晶體對於給定的製造節點所能承受的最大電壓的峰間值電壓來驅動傳輸線。由於這樣的線驅動器，電子電路的設計者可以自由地選擇能夠提供足以用於特定應用的資料速率的製造節點。例如，本文描述的實施例可以用來驅動資料速率超過20Gbit/s、25Gbit/s、30Gbit/s、35Gbit/s、40Gbit/s、45Gbit/s、50Gbit/s、55Gbit/s或60Gbit/s的傳輸線。
本文中描述的不同實施例以及不同實施例的特徵可以被單獨使用或被組合使用，而不限於以上描述的特定實施例。此外，在申請專利範圍中元件的序數詞的使用(諸如“第一”、“第二”、“第三”等)本身並不意味著任何的優先順序、優先，或者一個元件在另一個元件之上，或者所執行的方法的動作的時間順序，但只用作標記，以將具有特定名稱的一元件與具有相同名稱的另一元件(但使用序數詞)區分開來，從而區分申請專利範圍中的元件。以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

Claims (22)

  1. 一種驅動器電路，包括：具有一第一控制端和一第一輸出端的一第一電晶體；具有一第二控制端和一第二輸出端的一第二電晶體；具有一第三輸出端的一第三電晶體，該第三輸出端耦接於該第一輸出端；具有一第四輸出端的一第四電晶體，該第四輸出端耦接於該第二輸出端；連接該第一控制端的一第一驅動級，該第一驅動級包括具有一第一速度的一第一驅動器和具有比該第一速度慢的一第二速度的一第二驅動器；以及連接該第二控制端的一第二驅動級，該第二驅動級包括具有一第三速度的一第三驅動器和具有比該第三速度慢的一第四速度的一第四驅動器。
  2. 如申請專利範圍第1項所述的驅動器電路，其中，該第一驅動器包括至少一個具有一第一閘極電介質(gate dielectric)的一第五電晶體，該第一閘極電介質具有一第一厚度；以及，該第二驅動器包括至少一個具有一第二閘極電介質的一第六電晶體，該第二閘極電介質具有比該第一厚度厚的一第二厚度。
  3. 如申請專利範圍第1項所述的驅動器電路，其中，該第一驅動器通過一第一電容連接到該第一控制端，以及，該第三驅動器通過一第二電容連接到該第二控制端。
  4. 如申請專利範圍第1項所述的驅動器電路，其中，該第一電晶體和該第二電晶體是一P型金屬氧化物半導體場效電晶體(PMOS)，以及，該第三電晶體和該第四電晶體是一N型金屬氧化物半導體場效電晶體(NMOS)。
  5. 如申請專利範圍第1項所述的驅動器電路，其中，該驅動器電路用於驅動一傳輸線，該第一輸出端耦接於該傳輸線的一第一輸入端，以及，該第二輸出端耦接於該傳輸線的一第二輸入端。
  6. 如申請專利範圍第5項所述的驅動器電路，其中，該第一輸出端和該第二輸出端提供一差分信號至該傳輸線。
  7. 如申請專利範圍第1項所述的驅動器電路，其中，該驅動器電路還包括：耦接於該第三電晶體的一第五驅動器；以及耦接於該第四電晶體的一第六驅動器。
  8. 如申請專利範圍第1項所述的驅動器電路，其中，該驅動器電路用於驅動一傳輸線，以及，該驅動器電路另包括：一第一電阻、一第二電阻、一第三電阻和一第四電阻；其中，該第一電晶體的該第一輸出端通過該第一電阻耦接於該傳輸線的一第一輸入端；該第二電晶體的該第二輸出端通過該第二電阻耦接於該傳輸線的一第二輸入端；該第三電晶體的該第三輸出端通過該第三電阻耦接於該傳輸線的該第一輸入端，以及，該第四電晶體的該第四輸出端通過該第四電阻耦接於該傳輸線的該第二輸入端。
  9. 如申請專利範圍第8項所述的驅動器電路，其中，該第一電阻、該第二電阻、該第三電阻和該第四電阻具有相同的電阻值，且該電阻值等於該傳輸線的等效電阻值的一半。
  10. 如申請專利範圍第1項所述的驅動器電路，其中，該第一驅動器接收一第一供給電壓和低於該第一供給電壓的一第二供給電壓；以及，該第二驅動器接收一第三供給電壓和低於該第三供給電壓的一第四供給電壓；且/或，該第三驅動器被配置為接收該第一供給電壓和低於該第一供給電壓的第二供給電壓；以及，該第四驅動器被配置為接收該第三供給電壓和低於該第三供給電壓的第四供給電壓；其中，該第三供給電壓高於該第一供給電壓，以及，該第四供給電壓高於該第二供給電壓。
  11. 如申請專利範圍第10項的驅動器電路，其中，該第一電晶體和該第二電晶體接收該第三供給電壓，以及，該第三電晶體和該第四電晶體接收該第二供給電壓。
  12. 如申請專利範圍第10項所述的驅動器電路，另包括：耦接於該第三電晶體的一第五驅動器和耦接於該第四電晶體的一第六驅動器，其中，該第五驅動器和該第六驅動器分別接收該第一供給電壓和該第二供給電壓。
  13. 如申請專利範圍第1項所述的驅動器電路，其中，該第一驅動級耦接於一輸入端，以及，該第二驅動級通過一反相器耦接於該輸入端。
  14. 如申請專利範圍第1項所述的驅動器電路，其中，該第二驅動器包括一鎖存電路(latch circuit)。
  15. 一種驅動器電路，包括：具有一控制端和一第一輸出端的一第一電晶體；具有一第二輸出端的一第二電晶體，該第二輸出端耦接於該第一輸出端；以及連接該控制端的一驅動級，該驅動級包括具有一第一速度的一第一驅動器和具有比該第一速度慢的一第二速度的一第二驅動器。
  16. 如申請專利範圍第15項所述的驅動器電路，其中，該第一驅動器和該第二驅動器接收相同的輸入信號。
  17. 如申請專利範圍第15項所述的驅動器電路，其中，該第一驅動器包括至少一個具有一第一閘極電介質(gate dielectric)的一第五電晶體，該第一閘極電介質具有一第一厚度；以及，該第二驅動器包括至少一個具有一第二閘極電介質的一第六電晶體，該第二閘極電介質具有比該第一厚度厚的一第二厚度。
  18. 如申請專利範圍第15項所述的驅動器電路，其中，該第一驅動器通過一電容連接到該控制端。
  19. 如申請專利範圍第15項所述的驅動器電路，其中，該第一電晶體是一P型金屬氧化物半導體場效電晶體(PMOS)，以及，該第二電晶體是一N型金屬氧化物半導體場效電晶體(NMOS)。
  20. 如申請專利範圍第15項所述的驅動器電路，其中，該第一驅動器接 收一第一供給電壓和低於該第一供給電壓的一第二供給電壓；以及，該第二驅動器接收一第三供給電壓和低於該第三供給電壓的一第四供給電壓；其中，該第三供給電壓高於該第一供給電壓，以及，該第四供給電壓高於該第二供給電壓。
  21. 如申請專利範圍第19項所述的驅動器電路，其中，該第一電晶體接收該第三供給電壓，以及，該第二電晶體接收該第二供給電壓。
  22. 如申請專利範圍第19項所述的驅動器電路，另包括：耦接於該第二電晶體的一第三驅動器；其中，該第三驅動器接收該第一供給電壓和該第二供給電壓。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5773999A (en) * 1995-09-28 1998-06-30 Lg Semicon Co., Ltd. Output buffer for memory circuit
US6281715B1 (en) * 1998-04-29 2001-08-28 National Semiconductor Corporation Low voltage differential signaling driver with pre-emphasis circuit
US20030218557A1 (en) * 2002-05-24 2003-11-27 Jan Mulder Analog to digital converter with interpolation of reference ladder
US7253655B2 (en) * 2005-09-01 2007-08-07 Micron Technology, Inc. Output driver robust to data dependent noise
US8674747B2 (en) * 2011-08-26 2014-03-18 Renesas Electronics Corporation Semiconductor device

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10125023A1 (de) * 2001-05-22 2002-12-12 Infineon Technologies Ag Transmitter zur Übertragung digitaler Daten über eine Übertragungsleitung
JP2004254155A (ja) * 2003-02-21 2004-09-09 Kanji Otsuka 信号伝送装置および配線構造
CN103780246A (zh) * 2013-11-27 2014-05-07 苏州贝克微电子有限公司 一种传输时间控制的线驱动器

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5773999A (en) * 1995-09-28 1998-06-30 Lg Semicon Co., Ltd. Output buffer for memory circuit
US6281715B1 (en) * 1998-04-29 2001-08-28 National Semiconductor Corporation Low voltage differential signaling driver with pre-emphasis circuit
US20030218557A1 (en) * 2002-05-24 2003-11-27 Jan Mulder Analog to digital converter with interpolation of reference ladder
US7253655B2 (en) * 2005-09-01 2007-08-07 Micron Technology, Inc. Output driver robust to data dependent noise
US8674747B2 (en) * 2011-08-26 2014-03-18 Renesas Electronics Corporation Semiconductor device

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