KR100874700B1 - 바이폴라 트랜지스터의 제조 방법 및 이를 이용한 고속저전압 차동 신호 구동기 - Google Patents

바이폴라 트랜지스터의 제조 방법 및 이를 이용한 고속저전압 차동 신호 구동기 Download PDF

Info

Publication number
KR100874700B1
KR100874700B1 KR1020070057137A KR20070057137A KR100874700B1 KR 100874700 B1 KR100874700 B1 KR 100874700B1 KR 1020070057137 A KR1020070057137 A KR 1020070057137A KR 20070057137 A KR20070057137 A KR 20070057137A KR 100874700 B1 KR100874700 B1 KR 100874700B1
Authority
KR
South Korea
Prior art keywords
differential signal
common mode
current
transistor
well region
Prior art date
Application number
KR1020070057137A
Other languages
English (en)
Other versions
KR20080052236A (ko
Inventor
김귀동
권종기
김종대
Original Assignee
한국전자통신연구원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한국전자통신연구원 filed Critical 한국전자통신연구원
Priority to US11/933,025 priority Critical patent/US20080136464A1/en
Publication of KR20080052236A publication Critical patent/KR20080052236A/ko
Application granted granted Critical
Publication of KR100874700B1 publication Critical patent/KR100874700B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers

Abstract

본 발명은 차동 신호 구동기에 관한 것으로, 특히 낮은 전압(1.8V)에서 고속으로 동작하는 차동 신호 구동기를 제공하는 데 있다.
이를 위하여 본 발명에 따른 고속 저전압 차동 신호 구동기는 입력된 차동 신호를 스위칭하여 제 1 출력 노드와 제 2 출력 노드를 통하여 공통 모드 전압을 출력하는 차동 신호 구동 회로; 및 상기 공통 모드 전압에 따라 상기 차동 신호 구동 회로에 소정의 전류를 제공하거나 상기 차동 신호 구동 회로로부터 소정의 전류를 수신하는 공통 모드 귀환 회로를 포함하되, 상기 차동 신호 구동 회로는, 상기 제 1출력 노드와 상기 제 2 출력 노드를 연결하며, 상기 차동 신호 구동 회로의 공통 모드 전압을 출력하는 공통 모드 전압 출력부를 포함하고, 상기 차동 신호는 두 개의 바이폴라 트랜지스터를 통하여 각각 입력된다.
상술한 바와 같이 본 발명은 낮은 전압(1.8V)에서 고속으로 동작하는 차동 신호 구동기를 구현할 수 있는 이점이 있다.
차동 신호 구동기, 바이폴라 트랜지스터

Description

바이폴라 트랜지스터의 제조 방법 및 이를 이용한 고속 저전압 차동 신호 구동기{THE METHOD FOR MANUFACTURING BIPOLAR TRANSISTOR AND HIGH SPEED LVDS DRIVER USING BIPOLAR TRANSISTOR}
도 1은 일반적인 차동 신호 구동기 회로와 수신기 회로를 포함하는 차동 신호 구동기의 블록 구성도,
도 2는 도 1에 도시된 구동기 블록을 좀 더 상세히 설명하기 위한 도면,
도 3은 본 발명의 일실시 예에 따른 고속 저전압 차동 신호 구동기를 나타내는 도면,
도 4는 본 발명의 일실시 예에 따른 고속 저전압 차동 신호 구동기를 좀 더 상세히 나타내는 도면,
도 5는 본 발명의 일실시 예에 따른 차동 신호 구동 회로의 출력 신호 레벨을 나타내는 도면,
도 6은 본 발명의 일실시 예에 따라 제작된 바이폴라 트랜지스터를 나타내는 도면.
본 발명은 차동 신호 구동기에 관한 것으로, 특히 낮은 전압을 사용하는 차동 신호 구동기 및 이에 사용되는 바이폴라 트랜지스터에 관한 것이다.
종래 사용되는 데이터 전송 방식에는 두 신호 라인들 간의 전압 레벨의 차이가 전송 신호를 형성하는 차동 데이터 전송 방식이 있다. 일반적으로 저전압 차동 신호 구동기는 고용량 정보 저장 기기, 고성능 컴퓨터 기기, 정보 통신 가전 기기, 고속 유선 정보 통신 기기 등의 분야에서 전자 장치들 간의 정보 데이터를 고속으로 정합하는 데 사용된다.
도 1은 일반적인 차동 신호 구동기 회로와 수신기 회로를 포함하는 차동 신호 구동기의 블록 구성도이다.
도면에서 도시한 바와 같이, 구동기 블록(100)과 수신기 블록(110) 사이는 전기적 특성이 동일한 임피던스 50Ω의 전송 선로(104, 105)로 연결되어 있으며, 이른바 평형 전송로를 형성하고 있어 2개의 전송로를 통해 1개의 신호를 전송하게 된다. 송, 수신기 칩은 전원 전압(103, 113)으로 접속되며 수신기 칩(111)의 종단저항 RT는 100Ω이다. 구동기 블록(100)과 수신기 블록(110)은 각각 구동기 칩(101)과 수신기 칩(111)을 가지며, 입력 단자(102)와 출력 단자(112)를 통하여 신호를 입출력한다.
상기된 바와 같은 구성에 있어서 구동기 칩(101)은 입력단자(102)로부터 입 력 신호에 기초하여, 두 전송 선로(104, 105)로 사이의 전위차를 생성하고 이로써 차동 신호를 생성한다. 이후, 수신기 칩(111)은 전송 선로(104, 105) 상에서 생성된 차동 신호를 CMOS(Complementary Metal Oxide Semiconductor) 레벨로 변환하여 이를 출력 단자(112)로 출력한다.
LVDS I/O 인터페이스의 동작 원리는 다음과 같다. 구동기 칩(101)에서 4mA의 전류 신호가 전류원에서 출력되면 차동 신호 수신단(110)의 종단 저항 RT에서 400mV의 전압신호로 변환되고, 차동 신호 수신단(110)에서는 전압 신호의 극성 및 크기를 감지한다. 또한 반대 값의 데이터의 입력 시에는 송신단(100)의 스위칭으로 인하여 반대 극성의 전류가 전송 선로(104, 105)로 흐르게 되고, 결국 신호 전류(IS)가 흐르는 방향을 전환함으로써 신호의 레벨이 감지된다.
상기된 그림과 같은 구성에 의하면, 구동기 칩(101)에 흐르는 전류는 정 전류로서 일정하게 유지되어야 하며, 두 전송 선로(104, 105)에 흐르는 전류(IS) 크기 또한 동일해야 하며 변동이 없어야 한다.
도 2는 도 1에 도시된 구동기 블록(100)을 좀 더 상세히 설명하기 위한 도면이다. 정 전류는 IREF단자에 연결된 정 전류 회로(미도시)로부터 출력되어 트랜지스터(221,222,223)를 통하여 차동 신호 구동 단(210)과 공통 모드 귀환부(CMFB : Common Mode Feedback)(200)에 각각 공급된다. 차동 신호 구동 단(210)의 전류의 방향을 변경하기 위한 스위칭 소자로서 트랜지스터(211, 212, 213, 214)는 구동 단(210)의 입력 신호 IN, INB의 극성 변화에 따라 각각 턴-온(turn-on), 턴-오 프(turn-off) 되어 동작함으로써 종단 저항 RT에 흐르는 전류의 방향이 결정되고 종단 저항 RT에 흐르는 전류의 방향이 변경됨에 따라 두 전송 선로(104, 105) 상의 전위차가 형성되고 이로써 차동 신호가 출력된다.
또한 1.25V크기를 갖는 기준 전압은 VREF 단자에 연결된 기준 전압 회로(미도시)로부터 출력되고, 이는 LVDS 구동 단(210)의 피드백 저항(215, 216)을 통한 전압과 비교되어 트랜지스터(230)의 게이트에 인가되어 공통 모드 귀환부(200)를 구성하여, 출력 신호의 일정한 공통 모드 전압을 얻을 수 있다.
일반적으로 구동단의 스위칭 소자로서 트랜지스터(211, 212, 213, 214)의 소비전력을 최소화하기 위해 보통 CMOS 공정을 사용하는데, 이는 MOS의 정격 전류 용량은 소자의 사이즈(W/L)로 결정되는 단점이 있다. 즉 차동 신호는 차동 신호 구동 단(200)에 흐르는 정 전류에 의해 신호의 레벨이 결정되며, 일반적인 응용 분야일 경우 3.5mA의 정 전류와 100Ω의 종단 저항이 사용된다. 하지만 이는 규격화된 LVDS 전기적 신호 레벨(250mV~400mV)을 유지하기 위한 일반적인 응용분야일 경우 일뿐, 점차 발전해지고 다양해지는 I/O 인터페이스 환경을 고려해볼 때, 7mA 이상의 정 전류를 사용하는 다양한 I/O 응용분야에 응용이 제한된다. 물론 소자의 사이즈(W/L)를 크게 설계하여 소자 정격 전류 허용량을 늘리는 방법도 있지만 이는 신호의 딜레이(delay) 및 기생 저항 성분에 의한 전압 손실을 가져와 신호의 레벨 스윙이 제한되거나, 전원전압의 상승을 초래한다. 또한 낮은 전원 전압과 전기 규격에 맞게 설계하기 위해서 전계 효과 트랜지스터(MOSFET : Metal Oxide Semiconductor Field Effect Transistor)의 사이즈(W/L)를 상대적으로 크게 설계하여 정 전류에 의해 발생하는 기생 저항성분에 걸리는 전압을 최소화할 수 있도록 설계해야 한다. 하지만 이도 마찬가지로 레이아웃 시 소자의 면적이 매우 커지게 되어 기생 커패시턴스(Capacitance)가 증가하기 때문에 출력의 지연이 발생하며, 나아가 칩 상의 면적이 커지게 되는 문제점이 발생한다.
따라서, 본 발명의 목적은, 낮은 전압(1.8V)에서 고속으로 동작하는 차동 신호 구동 회로를 제공하는 데 있다.
또한, 본 발명의 목적은, 차동 신호 구동 회로의 스위칭 소자를 전계 효과 트랜지스터에서 바이폴라 트랜지스터(Bipolar Transistor)로 대체함으로써, 고속으로 동작 가능한 차동 신호 구동 회로를 제공하는 데 있다.
또한, 본 발명의 목적은, CMOS 공정상에서 별도의 마스크 없이 제조되는 바이폴라 트랜지스터를 이용한 차동 신호 구동 회로를 제공하는 데 있다.
이를 위하여 본 발명에 따른 바이폴라 트랜지스터의 제조 방법은 하나의 기판 상에 전계 효과 트랜지스터 및 바이폴라 트랜지스터를 제조하는 방법에 있어서, 상기 바이폴라 트랜지스터의 제 1 전도형의 제 1 웰 영역은 상기 전계 효과 트랜지스터의 제 1 전도형의 제 3 웰 영역 및 제 2 전도형의 제 4 웰 영역보다 깊이를 깊 게 형성하며, 상기 제 1 웰 영역의 내부에 형성된 제 2 전도형의 제 2 웰 영역은 상기 제 3 웰 영역 및 제 4 웰 영역보다 깊이를 낮게 형성하여 상기 바이폴라 트랜지스터와 상기 전계 효과 트랜지스터가 서로 다른 포텐셜을 갖도록 한다.
또한, 이를 위하여 본 발명에 따른 고속 저전압 차동 신호 구동기는 입력된 차동 신호를 스위칭하여 제 1 출력 노드와 제 2 출력 노드를 통하여 공통 모드 전압을 출력하는 차동 신호 구동 회로; 및 상기 공통 모드 전압에 따라 상기 차동 신호 구동 회로에 소정의 전류를 제공하거나 상기 차동 신호 구동 회로로부터 소정의 전류를 수신하는 공통 모드 귀환 회로를 포함하되, 상기 차동 신호 구동 회로는, 상기 제 1출력 노드와 상기 제 2 출력 노드를 연결하며, 상기 차동 신호 구동 회로의 공통 모드 전압을 출력하는 공통 모드 전압 출력부를 포함하고, 상기 차동 신호는 두 개의 바이폴라 트랜지스터를 통하여 각각 입력된다.
이하, 본 발명의 바람직한 실시 예들을 첨부한 도면을 참조하여 상세히 설명한다. 또한, 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능 및 구성에 대한 상세한 설명을 생략한다.
도 3은 본 발명의 일실시 예에 따른 고속 저전압 차동 신호(LVDS : Low Voltage Differential Signaling) 구동기를 나타내는 도면이다.
도 3을 참조하면, 기존의 CMOS 공정의 차동 신호 구동 회로(300)에 전류를 공급하는 전류원 회로(310)를 DCS(Double Current Sources)로 대체하고, 차동 신호 구동 회로(300)의 전계 효과 트랜지스터를 바이폴라 트랜지스터(301, 302)로 대체하였다.
이로 인하여 차동 신호 구동 회로(300)에 포함되는 소자 크기에 무관하게 기생 저항성분을 최소화할 수 있으며, 또한 소형화된 차동 신호 구동 회로(300)의 설계가 가능하다.
또한, 기존의 전원 전압과 접지 단자 사이의 소자의 수를 줄임으로써 보다 낮은 전원 전압(1.8V)으로 동작이 가능하다.
도 4는 본 발명의 일실시 예에 따른 고속 저전압 차동 신호 구동기를 좀 더 상세히 나타내는 도면이다. 도 4를 참조하면, 본 발명의 일실시 예에 따른 고속 저전압 차동 신호 구동기는 전류원 회로(400), 공통 모드 귀환부(410) 및 차동 신호 구동 회로(420)를 포함한다.
전류원 회로(400)는 제 1 내지 제 4 피모스(PMOS : P-channel Metal Oxide Semiconductor) 트랜지스터(401, 402, 403, 404)가 전류 미러(mirror)를 형성하여, 제 2 피모스 트랜지스터(402)를 통하여 공통 모드 귀환부(410)로 전류를 공급하고, 제 3 피모스 트랜지스터(430) 및 제 4 피모스 트랜지스터(404)를 통하여 DCS 형태로 차동 신호 구동 회로(420)로 전류를 공급한다.
공통 모드 귀환부(410)는 공통 모드 전압(VOC)과 기준 전압(VREF)을 비교하여 소정의 전류(IPUSH)를 전류 노드(N2)로 제공하거나 전류 노드(N2)로부터 전류(IPULL)를 수신한다.
공통 모드 귀환부(410)는, 제 2 피모스 트랜지스터(402)의 제 2 단에 제 1 단이 연결되며 기준 전압(VREF)을 수신하는 제 5 피모스 트랜지스터(411), 제 2 피모스 트랜지스터(402)의 제 2 단에 제 1단이 연결되며 공통 모드 전압(VOC)을 수신하는 제 6 피모스 트랜지스터(412) 및 전류 미러부(415)를 포함한다.
전류 미러부(415)는, 제 5 피모스 트랜지스터(411)의 제 2 단에 제 1 단이 연결되고 접지 단자에 제 2단이 연결된 제 1 엔모스(N-channel Metal Oxide Semiconductor) 트랜지스터(416) 및 제 6 피모스 트랜지스터(412)의 제 2 단에 제 1 단과 게이트가 공통으로 연결되고 제 2 단이 접지 단자에 연결된 제 2 엔모스 트랜지스터(417)를 포함한다.
차동 신호 구동 회로(420)는 차동 입력 신호(IN, INB)를 입력받아 종단 저항(RT)을 통하여 차동 입력 신호(IN, INB)의 차이를 스위칭하여 차동 출력 신호로써 출력한다.
차동 신호 구동 회로(420)는 차동 입력 신호(IN)를 수신하고 제 3 피모스 트랜지스터(403)로부터 전류를 제공받는 제 1 바이폴라 트랜지스터(421) 및 차동 입력 신호(INB)를 수신하고 제 4 피모스 트랜지스터(404)로부터 전류를 제공받는 제 2 바이폴라 트랜지스터(422)를 포함한다.
종래 차동 신호 구동 회로의 스위칭 소자로써 전계 효과 트랜지스터를 본 발명의 일실시 예에 따라 제 1 바이폴라 트랜지스터(421) 및 제 2 바이폴라 트랜지스 터(422)로 대체하는 이유 및 그로 인한 효과를 설명하면 다음과 같다.
일반적으로 전계 효과 트랜지스터는 정격 전류 허용량이 소자의 사이즈(W/L : Width/Length)에 비례하여 증가하는 반면, 바이폴라 트랜지스터의 컬렉터 전류는 일반적으로 베이스-이미터 간의 전압에 지수 함수적으로 증가하기 때문에, 소자의 크기를 크게 고려하지 않아도 된다.
또한, 전계 효과 트랜지스터는 게이트에서 입력 저항이 실질적으로 무한대이기 때문에, 매우 높은 입력 저항과 거의 0 mA의 입력 바이어스 전류로 인한 낮은 소비 전력 특성을 갖는다. 반면, 바이폴라 트랜지스터는 동일한 직류 전류에서 전계 효과 트랜지스터보다 더 높은 트랜스 컨덕턴스(trans-conductance)를 갖기 때문에 전류 구동 특성이 우수하다.
따라서, 차동 신호 구동 회로의 설계에 있어서 전계 효과 트랜지스터를 사용하는 경우, 사용 분야에 따라 흐르는 정 전류(3.5mA ~ 12mA)의 양이 다르고 차동 신호 구동 회로의 전계 효과 트랜지스터에 걸리는 전압을 최소화하기 위해 상대적으로 매우 큰 사이즈(W/L)가 요구된다.
그러므로, 차동 신호 구동 회로의 스위칭 소자로서 기존의 전계 효과 트랜지스터를 바이폴라 트랜지스터로 대체하면 높은 전류 구동 특성을 갖고, 전류량에 상관없이 칩면적이 최소화되며, 회로의 동작 속도가 향상되는 장점이 있다.
다시 도 4를 참조하여 설명하면, 차동 신호 구동 회로(420)는 제 1 바이폴라 트랜지스터(421) 및 제 2 바이폴라 트랜지스터(422)에 전류 노드(N2)를 통하여 연결 되며, 전류 노드(N2)와 접지 단자 사이에 연결되고 게이트로 바이어스 전압을 수신하는 제 3 엔모스 트랜지스터(430)를 포함한다.
또한, 차동 신호 구동 회로(420)는 제 1 출력 노드(VO1)와 공통 노드(N1)를 연결하는 제 1 저항(441)과 제 2 출력 노드(VO2)와 공통 노드(N1)를 연결하는 제 2 저항(442)을 구비하고 공통 노드(N1)로 공통 모드 전압(VOC)(1.2V)을 출력하는 저항 디바이더(440)를 포함한다.
저항 디바이더(440)의 저항 값은 송신단과 전송 선로의 임피던스 정합에 영향을 끼치지 않도록, 또한 전류가 흐르지 않도록 하기 위하여 가급적 큰 저항 값을 사용한다. 또한, 입사파 전송을 하기 위하여 스위칭 동작을 하는 트랜지스터의 출력 저항을 전송 선로의 특성 임피던스 100Ω과 같게 하여 임피던스 정합을 한다.
또한, 차동 신호 구동 회로(420)는 제 3 엔모스 트랜지스터(431)의 제 1단과 게이트가 R, C 결합을 통하여 연결되는 밀러 보상 회로(430)를 포함한다. 이러한 밀러 보상 회로(430)를 이용한 낮은 주파수 대역 폴(pole)은 공통 모드 귀환부(410)의 동작을 안정화시킨다. 또한, 공통 모드 전압(VOC)도 100Ω의 종단 저항(RT)을 기준으로 할 때 단일 출력 파형(도 5의 81, 82)과 ±400mV 의 낮은 전압 스윙(도 5의 80)을 얻을 수 있다.
이하, 본 발명에 따른 차동 신호 구동기의 동작을 설명하면 다음과 같다.
차동 신호 구동 회로(420)가 안정적으로 동작하는 조건, 즉 차동 출력 회로(420)가 공통 모드 전압(VOC)을 적절히 유지하기 위한 조건은 제 3 피모스 트랜지스터(403)와 제 4 피모스 트랜지스터(404)를 흐르는 전류의 합이 제 1 바이폴라 트랜지스터(421)와 제 2 바이폴라 트랜지스터(422)를 흐르는 전류의 합과 같아야 하는 것이다.
만약, 제 3 피모스 트랜지스터(403)와 제 4 피모스 트랜지스터(404)를 흐르는 전류의 합이 제 3 엔모스 트랜지스터(431)의 전류보다 큰 경우에는 공통 모드 귀환부(410)의 제 1 엔모스 트랜지스터(416)가 그 차이만큼의 제 2 추가 전류(IPULL)를 전류 노드(N2)로부터 빼내어 오게 된다. 그러면, 차동 신호 구동 회로(420)의 출력 노드(VO1, VO2)에서 볼 때, 제 3 피모스 트랜지스터(403) 및 제 4 피모스 트랜지스터(404)로부터 흘러오는 전류의 합과 제 1 바이폴라 트랜지스터(421) 및 제 2 바이폴라 트랜지스터(422)에서 흡수하는 전류의 합이 서로 같아지게 되어 출력 노드(VO1, VO2)의 동상 전압이 VDD와 접지 단자 사이에 안정적으로 유지될 수 있다.
반대로, 제 3 피모스 트랜지스터(403)와 제 4 피모스 트랜지스터(404)의 전류 합이 제 1 바이폴라 트랜지스터(421) 및 제 2 바이폴라 트랜지스터(422)를 흐르는 전류의 합보다 작은 경우에는 전류 노드(N2)를 통하여 제 1 추가 전류(IPUSH)가 제 5 피모스 트랜지스터(411)로부터 공급되어 제 3 피모스 트랜지스터(403)와 제 4 피모스 트랜지스터(404)의 전류 합과 제 1 바이폴라 트랜지스터(421)와 제 2 바이 폴라 트랜지스터(422)의 전류의 합이 동일하게 유지된다.
공통 모드 귀환부(410)는 공통 모드 전압(VOC)이 기준 전압(VREF)에 일치할 때 제 5 피모스 트랜지스터(411) 및 제 6 피모스 트랜지스터(412)를 흐르는 전류가 동일하고 또한 이와 연결된 전류 미러부(415)의 제 1 엔모스 트랜지스터(416)의 전류와 제 2 엔모스 트랜지스터(417)의 전류도 동일하다.
전류 미러부(415)의 제 1 엔모스 트랜지스터(416) 및 제 2 엔모스 트랜지스터(417)의 전류는 항상 같아야 하기 때문에, 공통 모드 전압(VOC)이 기준 전압(VREF)보다 낮아서 제 5 피모스 트랜지스터(411)의 전류가 제 6 피모스 트랜지스터(412)의 전류보다 많으면 여분의 전류는 제 1 추가 전류(IPUSH)로서 차동 신호 구동 회로(410)의 전류 노드(N2)로 흐르게 된다.
반대로 공통 모드 전압(VOC)이 기준 전압(VREF)보다 높아서 제 5 피모스 트랜지스터(411)의 전류가 제 6 피모스 트랜지스터(412)의 전류보다 적으면 그 만큼의 전류 노드(N2)로부터 제 2 추가 전류(IPULL)로써 제 1 엔모스 트랜지스터(416)로 제공되어 제 1 엔모스 트랜지스터(416)의 전류와 제 2 엔모스 트랜지스터(417)의 전류를 같도록 한다.
도 6은 본 발명의 일실시 예에 따라 제작된 바이폴라 트랜지스터를 나타내는 도면이다.
본 발명의 일실시 예에 따른 바이폴라 트랜지스터(621)는 전계 효과 트랜지스터(620)의 기판(624)과 같은 포텐셜(potential)을 가지 않게 하기 위해 기판(624) 위에 Dnwell(623)을 형성한 후, Pwell(622)을 형성한다. 이로서 추가적인 격리 과정 없이 기판(624)의 포텐셜과는 무관하게 독립적인 바이폴라 트랜지스터(621)의 구동이 가능하다. 따라서, 이렇게 설계된 바이폴라 트랜지스터(621)는 같은 기판(624) 상의 전계 효과 트랜지스터(620)의 전기적 특성에 영향을 주지 않으며, 공정상의 추가적인 비용 없이 소자의 제작이 가능하다. 이로써, CMOS 공정상에서 별도의 마스크(mask) 없이 전계 효과 트랜지스터와 동일한 마스크를 사용함으로써 BiCMOS(Bipolar CMOS) 공정 또한 가능하다.
상술한 본 발명의 설명에서는 구체적인 실시 예에 관해 설명하였으나, 여러 가지 변형이 본 발명의 범위에서 벗어나지 않고 실시될 수 있다. 따라서, 본 발명의 범위는 설명된 실시 예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위의 균등한 것에 의해 정해져야 한다.
상술한 바와 같이 본 발명은 낮은 전압(1.8V)에서 고속으로 동작하는 차동 신호 구동 회로를 구현할 수 있는 이점이 있다.
또한, 본 발명은, 차동 신호 구동 회로의 스위칭 소자를 전계 효과 트랜지스터에서 바이폴라 트랜지스터(Bipolar Transistor)로 대체함으로써, 고속으로 동작 가능한 차동 신호 구동 회로를 구현할 수 있는 이점이 있다.
또한, 본 발명은, CMOS 공정상에 있어서 별도의 마스크 없이 제조되는 바이폴라 트랜지스터를 이용한 차동 신호 구동 회로를 제공하는 데 있다.

Claims (9)

  1. 전계 효과 트랜지스터 및 바이폴라 트랜지스터를 하나의 기판 상에 제조하는 방법에 있어서,
    상기 바이폴라 트랜지스터의 제 1 전도형의 제 1 웰 영역을 상기 전계 효과 트랜지스터의 제 1 전도형의 제 3 웰 영역 및 제 2 전도형의 제 4 웰 영역보다 깊이를 깊게 형성하는 단계와,
    상기 제 1 웰 영역의 내부에 형성된 제 2 전도형의 제 2 웰 영역을 상기 제 3 웰 영역 및 제 4 웰 영역보다 얕게 형성하는 단계를 포함하여
    상기 바이폴라 트랜지스터와 상기 전계 효과 트랜지스터가 서로 다른 포텐셜을 갖도록 하는
    바이폴라 트랜지스터의 제조 방법.
  2. 입력된 차동 신호를 스위칭하여 제 1 출력 노드와 제 2 출력 노드를 통하여 공통 모드 전압을 출력하는 차동 신호 구동 회로; 및
    상기 공통 모드 전압에 따라 상기 차동 신호 구동 회로에 소정의 전류를 제공하거나 상기 차동 신호 구동 회로로부터 소정의 전류를 수신하는 공통 모드 귀환 회로
    를 포함하되, 상기 차동 신호 구동 회로는,
    상기 제 1출력 노드와 상기 제 2 출력 노드를 연결하며, 상기 차동 신호 구동 회로의 공통 모드 전압을 출력하는 공통 모드 전압 출력부를 포함하고,
    상기 차동 신호는 두 개의 바이폴라 트랜지스터를 통하여 각각 입력되는
    고속 저전압 차동 신호 구동기.
  3. 제 2항에 있어서, 상기 공통 모드 전압 출력부는,
    상기 제 1 출력 노드와 상기 제 2 출력 노드 사이에 제 1 저항 및 제 2 저항을 포함하고, 상기 제 1 저항 및 상기 제 2 저항을 연결하는 중간 노드를 통하여 상기 공통 모드 전압을 출력하는
    고속 저전압 차동 신호 구동기.
  4. 제 2항에 있어서, 상기 차동 신호 구동 회로는,
    제 1 단이 상기 제 1 출력 노드에 연결되고 베이스를 통하여 제 1 차동 입력 신호를 수신하며 제 2 단이 전류 노드에 연결되는 제 1 바이폴라 트랜지스터;
    제 1 단이 상기 제 2 출력 노드에 연결되고 베이스를 통하여 제 2 차동 입력 신호를 수신하며 제 2 단이 상기 전류 노드에 연결되는 제 2 바이폴라 트랜지스터; 및
    제 1 단이 상기 전류 노드에 연결되고 게이트는 상기 공통 모드 귀환 회로에 연결되고 제 2 단이 접지 단자에 연결되는 제 3 엔모스 트랜지스터
    를 포함하는 고속 저전압 차동 신호 구동기.
  5. 제 4항에 있어서, 상기 공통 모드 귀환 회로는,
    제 1 단을 통하여 전류를 공급받고 게이트를 통하여 기준 전압을 수신하며 제 2 단이 상기 전류 노드에 연결되는 제 5 피모스 트랜지스터; 및
    제 1 단을 통하여 전류를 공급받고 게이트가 상기 제1 출력노드와 상기 제2 출력노드를 연결하는 중간 노드에 연결되며 제 2 단이 전류 미러부에 연결되는 제 6 피모스 트랜지스터
    를 포함하되, 상기 전류 미러부는,
    제 1 단이 상기 전류 노드에 연결되고 게이트는 상기 제 6 피모스 트랜지스터의 제 2 단에 연결되고 제 2 단이 접지 단자에 연결되는 제 1 엔모스 트랜지스터; 및
    제 1 단 및 게이트가 상기 제 6 피모스 트랜지스터의 제 2 단에 연결되고 제 2 단이 접지 단자에 연결되는 제 2 엔모스 트랜지스터
    를 포함하는 고속 저전압 차동 신호 구동기.
  6. 제 5항에 있어서, 상기 공통 모드 귀환 회로는,
    상기 공통 모드 전압이 상기 기준 전압보다 낮으면 상기 차동 신호 구동 회로의 전류 노드로 소정의 전류를 공급하는
    고속 저전압 차동 신호 구동기.
  7. 제 5항에 있어서, 상기 공통 모드 귀환 회로는,
    상기 공통 모드 전압이 상기 기준 전압보다 높으면 상기 차동 신호 구동 회로의 전류 노드로부터 소정의 전류를 공급받는
    고속 저전압 차동 신호 구동기.
  8. 제 4항에 있어서, 상기 공통 모드 귀환 회로는,
    상기 전류 노드와 상기 제 3 엔모스 트랜지스터의 게이트를 연결하는 제 3 저항 및 캐패시터를 포함하는 밀러 보상 회로
    를 포함하는 고속 저전압 차동 신호 구동기.
  9. 제 2 항에 있어서, 상기 바이폴라 트랜지스터는,
    전계 효과 트랜지스터와 동일한 기판 상에 형성되며,
    상기 바이폴라 트랜지스터의 제 1 전도형의 제 1 웰 영역은 상기 전계 효과 트랜지스터의 제 1 전도형의 제 3 웰 영역 및 제 2 전도형의 제 4 웰 영역보다 깊 이가 깊게 형성되며, 상기 제 1 웰 영역의 내부에 형성된 제 2 전도형의 제 2 웰 영역은 상기 제 3 웰 영역 및 제 4 웰 영역보다 깊이가 낮게 형성되어 상기 전계 효과 트랜지스터와 다른 포텐셜을 갖는
    고속 저전압 차동 신호 구동기.
KR1020070057137A 2006-12-06 2007-06-12 바이폴라 트랜지스터의 제조 방법 및 이를 이용한 고속저전압 차동 신호 구동기 KR100874700B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US11/933,025 US20080136464A1 (en) 2006-12-06 2007-10-31 Method of fabricating bipolar transistors and high-speed lvds driver with the bipolar transistors

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR20060122932 2006-12-06
KR1020060122932 2006-12-06

Publications (2)

Publication Number Publication Date
KR20080052236A KR20080052236A (ko) 2008-06-11
KR100874700B1 true KR100874700B1 (ko) 2008-12-18

Family

ID=39807082

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070057137A KR100874700B1 (ko) 2006-12-06 2007-06-12 바이폴라 트랜지스터의 제조 방법 및 이를 이용한 고속저전압 차동 신호 구동기

Country Status (1)

Country Link
KR (1) KR100874700B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115454190A (zh) * 2022-09-30 2022-12-09 湖北三江航天万峰科技发展有限公司 一种lvds驱动电路

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6791377B2 (en) 2002-06-07 2004-09-14 Alcatel LVDS driver in bipolar and MOS technology
KR100616233B1 (ko) 2005-07-28 2006-08-25 한국과학기술원 깊은 엔웰을 갖는 3중웰 씨모스 공정으로 구현된 수직형바이폴라 접합 트랜지스터 제조방법 및 수신기.

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6791377B2 (en) 2002-06-07 2004-09-14 Alcatel LVDS driver in bipolar and MOS technology
KR100616233B1 (ko) 2005-07-28 2006-08-25 한국과학기술원 깊은 엔웰을 갖는 3중웰 씨모스 공정으로 구현된 수직형바이폴라 접합 트랜지스터 제조방법 및 수신기.

Also Published As

Publication number Publication date
KR20080052236A (ko) 2008-06-11

Similar Documents

Publication Publication Date Title
US6867618B2 (en) Voltage mode differential driver and method
US7271639B2 (en) Voltage level converter circuit and semiconductor integrated circuit device
US7514968B1 (en) H-tree driver circuitry
US7982538B2 (en) Differential output circuit and communication device
US7400170B2 (en) Differential current-mode driver with high common-mode range and controlled edge rates
EP0231062A1 (en) Level conversion circuit
CN101411149A (zh) 具有匹配输出阻抗的低电压和低功耗差分驱动器
US7330056B1 (en) Low power CMOS LVDS driver
US5214317A (en) CMOS to ECL translator with incorporated latch
US5900745A (en) Semiconductor device including input buffer circuit capable of amplifying input signal with low amplitude in high speed and under low current consumption
US7956641B1 (en) Low voltage interface circuit
US20080136464A1 (en) Method of fabricating bipolar transistors and high-speed lvds driver with the bipolar transistors
US8441281B2 (en) Current-mode logic buffer with enhanced output swing
CN104348473A (zh) 具有振幅伺服环的高速电平移位器
US7893726B1 (en) Leakage compensation and improved setup/hold time in a dynamic flip-flop
JP3764158B2 (ja) データ出力回路
KR100874700B1 (ko) 바이폴라 트랜지스터의 제조 방법 및 이를 이용한 고속저전압 차동 신호 구동기
US20080136465A1 (en) Semiconductor integrated circuit
US20090167369A1 (en) Lvds output driver
JP2004112453A (ja) 信号伝送装置
US20080150584A1 (en) Cml circuit
US7652524B2 (en) Voltage source for gate oxide protection
US7746146B2 (en) Junction field effect transistor input buffer level shifting circuit
US20040174201A1 (en) Buffer circuit with programmable switching thresholds
TWI644545B (zh) 驅動器電路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee