KR100616233B1 - 깊은 엔웰을 갖는 3중웰 씨모스 공정으로 구현된 수직형바이폴라 접합 트랜지스터 제조방법 및 수신기. - Google Patents

깊은 엔웰을 갖는 3중웰 씨모스 공정으로 구현된 수직형바이폴라 접합 트랜지스터 제조방법 및 수신기. Download PDF

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Abstract

본 발명은 통신 시스템에 관한 것으로서, 본 발명은 DC 오프셋, I/Q회로 간 정합 특성, 및 잡음 특성이 개선된 수신 감도가 우수한 직접 변환 수신기에 관한 것이다.
본 발명에 따른 깊은 엔웰을 갖는 3중웰 씨모스 공정으로 구현된 수직형 바이폴라 접합 트랜지스터 제조방법은 수직형 바이폴라 접합 트랜지스터를 포함하는 바이-씨모스(BiCMOS) 트랜지스터 제조방법에 있어서, 깊은 N웰을 갖는 3중웰 CMOS 공정에서 구현되며, 에미터는 CMOS 공정의 N+ 소스-드레인 확산영역에 의하여 형성되고, 베이스는 CMOS 공정의 P웰 및 P+ 소스-드레인 확산영역에 의하여 형성되며, 콜렉터는 CMOS 공정의 깊은 N웰, N웰 및 N+ 콘텍트에 의하여 형성되며, 수직형 바이폴라 접합 트랜지스터의 P웰은 쉘로우(shallow) p-베이스 임플란트(p-base implant) 공정에 의하여 P웰의 두께가 감소되는 것을 특징으로 이루어진다.
수직형 바이폴라 접합 트랜지스터, 표준 CMOS 공정, 수신기, 믹서, 증폭기

Description

깊은 엔웰을 갖는 3중웰 씨모스 공정으로 구현된 수직형 바이폴라 접합 트랜지스터 제조방법 및 수신기.{MANUFACTURING METHOD OF VERTICAL BIPOLAR JUNCTION TRANSISTOR WHICH HAS DEEP N-WELL IN TRIPPLE-WELL COMPLEMENTARY METAL OXIDE SEMICONDUCTOR TECHNOLOGY AND ITS RECEIVER}
도 1a는 CMOS 공정을 사용한 종래의 벡터 RF 직접 변환 수신기를 도시한 블록도이다.
도 1b는 CMOS 공정을 사용한 종래의 벡터 IF 직접 변환 수신기를 도시한 블록 도이다.
도 2는 도 1a 및 도 1b에 도시된 수신기에 있어서, CMOS 길버트 셀(Gilbert cell)을 이용하여 구현한 전형적인 믹서의 회로도이다.
도 3은 도 1a 및 도 1b에 도시된 수신기에 있어서, 전형적인 증폭 회로도이다.
도 4는 본 발명에 따른 깊은 N웰을 갖는 3중웰 CMOS 공정에서 구현하되 수직형 NPN 바이폴라 접합 트랜지스터의 베이스 영역은 NMOS 트랜지스터의 P웰을 형성하는 공정을 공유하지 않고 쉘로우 P-베이스 임플란트 공정을 추가하여 PMOS 트랜지스터, NMOS 트랜지스터 및 깊은 수직형 NPN 바이폴라 접합 트랜지스터를 형성한 단면도이다.
도 5는 본 발명에 따른 깊은 N웰을 갖는 3중웰 CMOS 공정에서 구현하되, 수직형 NPN 바이폴라 접합 트랜지스터의 콜렉터 영역은 NMOS 트랜지스터의 깊은 N웰을 형성하는 공정을 공유하지 않고, 수직형 NPN 바이폴라 접합 트랜지스터의 깊은 N웰 임플란트시 임플란트 에너지를 작게 하여 깊은 N웰의 두께를 변경하여 P웰의 두께를 줄이는 공정을 추가하여 PMOS 트랜지스터, NMOS 트랜지스터 및 수직형 NPN 바이폴라 접합 트랜지스터를 형성한 단면도이다.
도 6은 도 4 및 도 5에 도시된 깊은 N웰을 갖는 3중웰 CMOS 공정으로 성능이 우수한 수직형 NPN 바이폴라 접합 트랜지스터를 이용한 CMOS 길버트 셀을 이용하여 구현한 믹서의 회로도이다.
도 7은 도 4 및 도 5에 도시된 깊은 N웰을 갖는 3중웰 CMOS 공정으로 성능이 우수한 수직형 NPN 바이폴라 접합 트랜지스터를 이용한 증폭 회로도이다.
도 8a는 도 6 및 도 7에 도시된 수직형 바이폴라 접합 트랜지스터를 이용하여 구현한 본 발명의 일실시예에 따른 스칼라 RF 직접 변환 수신기를 도시한 블록도이다.
도 8b는 도 6 및 도 7에 도시된 수직형 바이폴라 접합 트랜지스터를 이용하여 구현한 본 발명의 일실시예의 변형실시예로 벡터 RF 직접 변환 수신기를 도시한 블록도이다.
도 9a은 도 6 또는 도 7에 도시된 수직형 바이폴라 접합 트랜지스터를 이용하여 구현한 본 발명의 다른 실시예에 따른 스칼라 IF 직접 변환 수신기를 도시한 블록도이다.
도 9b는 도 6 또는 도 7에 도시된 수직형 바이폴라 접합 트랜지스터를 이용하여 구현한 본 발명의 다른 실시예에 따른 벡터 RF 직접 변환 수신기를 도시한 블록도이다.
도 10은 도 6 또는 도 7에 도시된 수직형 바이폴라 접합 트랜지스터를 이용하여 구현한 본 발명의 또 다른 실시예에 따른 벡터 RF 수신기를 도시한 블록도이다.
본 발명은 통신 시스템에 관한 것으로서, 본 발명은 DC 오프셋, I/Q회로 간 정합 특성, 및 잡음 특성이 개선된 수신 감도가 우수한 직접 변환 수신기에 관한 것이다.
현재 단일 칩을 구현하기 위한 수신기 구조 중의 하나로 직접 변환 수신기가 매우 활발히 연구되고 있다.
직접 변환 수신기는 필터 등 외부 소자를 줄일 수 있고, 디지털 신호 처리 부담을 줄일 수 있으므로 특히 디지털 회로 구현이 쉬운 CMOS 공정을 이용한 단일 칩 제작에 가장 적합한 구조이다.
직접 변환 수신기에는 RF(Radio Frequency) 신호를 기저대역으로 변환하는 RF 직접 변환 수신기와 RF 신호를 특정 IF(Intermediate Frequency) 신호로 변환한 후 다시 이 IF 신호를 기저대역으로 변환하는 IF 직접 변환 수신기가 있다.
도 1a는 CMOS 공정을 사용한 종래의 벡터 RF 직접 변환 수신기를 도시한 블록도이다.
도시된 바와 같이, 벡터 RF 직접 변환 수신기는 밴드 패스 필터(Band Pass Filter; 101), 저잡음 증폭기(Low Noise Amplifier; 102), 제1 및 제2 믹서(Mixer; 103a, 103b), 및 기저 대역 아날로그 회로(Base-band analog circuits; 104)로 구성되며, 저잡음 증폭기(102), 제1 및 제2 믹서(103a, 103b), 및 기저 대역 아날로그 회로(104)는 모두 CMOS 공정으로 구현된다.
또한, 직접 변환 수신기는 무선 주파수 신호를 동 위상 국부 발진 신호 및 직교 위상 국부 발진 신호와 각각 혼합함으로써 두 개의 벡터 기저 대역 신호 I, Q를 각각 출력한다.
도 1b는 CMOS 공정을 사용한 종래의 벡터 IF 직접 변환 수신기를 도시한 블록 도이다.
도시된 바와 같이, 벡터 IF 직접 변환 수신기는 밴드 패스 필터(201), 저잡음 증폭기(202), 제1 믹서(203), 제2 및 제3 믹서(204a, 204b), 및 기저 대역 아날로그 회로(205)로 구성되며, 저잡음 증폭기(202), 제1, 제2 및 제3 믹서(203, 204a, 204b), 및 기저 대역 아날로그 회로(205)는 모두 CMOS 공정으로 구현된다.
또한, IF 직접 변환 수신기는 제1 믹서(203)에 의하여 무선 주파수 신호를 중간 주파수 신호로 변환하고, 이를 다시 제2 및 제3 믹서(204a, 204b)에 의하여 두 개의 벡터 기저 대역 신호 I, Q로 각각 변환하여 출력한다.
도 2는 도 1a 및 도 1b에 도시된 수신기에 있어서, CMOS 길버트 셀(Gilbert cell)을 이용하여 구현한 전형적인 믹서의 회로도이다.
도시된 바와 같이, 믹서는 증폭부(미도시) 및 혼합부(미도시)로 구성된다.
증폭부(미도시)는 제1 증폭 소자(MN11)를 포함하며 입력 신호(VRF)를 증폭시킨다.
혼합부(미도시)는 제2 스위칭 소자(MN12a) 및 제3 스위칭 소자(MN12b)를 구성되며 입력 신호(VRF)와 국부 발진 신호(VLO+, VLO-)를 혼합하여 두 신호의 주파수의 차에 해당하는 기저 대역 신호(VOUT+, VOUT-)를 출력한다.
도 3은 도 1a 및 도 1b에 도시된 수신기에 있어서, 전형적인 증폭 회로도이다.
도시된 바와 같이, 증폭 회로는 입력부(미도시) 및 출력부(미도시)로 구성된다.
입력부(미도시)는 degeneration 임피던스(Z21) 및 제1 증폭 소자(MN21)를 포함하며 입력 신호(VIN)를 증폭시킨다.
출력부(미도시)는 출력로드(Z22) 및 제2 증폭 소자(MN22)를 포함하며 입력부(미도시)와 출력부(미도시)를 분리하여 입력신호(VIN)를 증폭하여 출력한다.
종래의 CMOS 직접 변환 수신기에 있어서, 믹서에 사용된 제1 증폭 소자(MN11) 및 제2 증폭 소자(MN12a) 및 제3 증폭 소자(MN12b)와 증폭기에 사용된 제1 증폭 소자(MN21) 및 제2 증폭 소자(MN22)는 모두 MOS 소자로 구현되었다.
종래의 직접 변환 수신기는 국부 발진기 누설(local oscillator leakage)에 의한 DC 오프셋 문제 및 I/Q 회로간의 부정합 등의 문제로 집적 회로로의 구현상에 어려움이 많다.
특히, 도 1a에 도시된 바와 같이, CMOS 공정만을 사용하여 직접 변 환 수신기를 구현한 경우 다음과 같은 이유로 더욱 심각하다.
첫 번째, MOS 소자간 부정합과 소자 자체 내에서의 1/f 잡음으로 인하여 생긴 추가적인 DC 오프셋 문제 및 시스템의 잡음 특성(Noise Figure) 열화 문제가 있다.
특히, 저주파 기저대역 신호를 출력하는 도 2에 도시된 제2 스위칭 소자(MN12a) 및 제3 스위칭 소자(MN12b), 및 도 1a에 도시된 기저 대역 아날로그 회로(104)에서 사용되는 MOS 소자는 이러한 문제를 발생시키는 주요인이다.
이러한 문제의 근본적인 해결은 불가능하며, 대역폭이 넓은 광대역 무선 시스템의 경우 하이패스 필터(High Pass Filter) 등을 이용하여 이 문제를 다소 줄일 수는 있다.
그러나, 일반적으로 신호 대역폭이 1/f잡음 코너 주파수(corner frequency)보다 작은 협대역 시스템의 경우, 신호가 1/f 잡음에 묻히게 되면, 신호대잡음 비(S/N)의 심각한 열화를 가져옴은 물론 시스템 전체 다이내믹 레인지를 크게 줄이며 심할 경우 소위 포화현상을 일으켜 회로가 완전히 동작 불능 상태에 이르게 할 수도 있다.
두 번째, MOS 소자의 부정합에 의하여 I, Q 신호 경로간의 부정합이 생기며 이는 심각한 신호대잡음 열화를 가져온다.
이러한 MOS 소자에 비하여 바이폴라 접합 트랜지스터(Bipolar Junction Transistor; BJT)는 소자간의 정합 특성이 우수하며, 소자 자체의 1/f 잡음이 MOS 소자에 비해 수백 배 이상 작아 DC 오프셋 문제와 1/f 잡음에 따른 시스템 잡음 특성 열화 문제를 상당 부분 해결할 수 있다.
따라서, CMOS 소자와 바이폴라 접합 트랜지스터 소자를 같이 집적한 BiCMOS 공정을 이용한 직접 변환 수신기가 개발되었다.
BiCMOS 공정을 이용한 직접 변환 수신기는 MOS 공정을 이용한 것에 비하여 DC 오프셋 및 1/f 잡음 특성이 현저하게 개선되었으나, CMOS 공정에 비하여 제조 가격이 높고, 개발 기간이 길며, 디지털 회로 성능이 순수한 CMOS에 비해 현격히 떨어져 단일 칩 구현에는 매우 불리하다는 단점이 있었다.
한편, CMOS 만의 공정에서 얻을 수 있는 측면 BJT 혹은 수직형 기생 바이폴라 접합 트랜지스터를 이용하여, 상술한 MOS 소자 특성이 갖는 문제점을 극복하기 위한 연구가 진행되었다.
그러나, 이러한 바이폴라 접합 트랜지스터 소자들은 동작 주파수 성능이 MOS에 비해 매우 나빠, 밴드갭 레퍼런스(band-gap reference) 등 DC 회로에만 국한되어 사용되어 왔으며, 특히 측면 바이폴라 접합 트랜지스터의 경우 소자간 정합 특성이 수직형 바이폴라 접합 트랜지스터에 비해 나쁘다는 단점이 있었다.
상술한 문제점을 해결하기 위한 본 발명의 목적은, DC 오프셋, I/Q 신호간 정합 특성, 및 1/f 잡음 특성이 개선된 직접 변환 수신기를 제공하기 위한 것이다.
본 발명의 다른 목적은, 송수신 대역폭이 좁은 애플리케이션에서도 사용 가능한 직접 변환 수신기를 제공하기 위한 것이다.
상술한 과제를 해결하기 위한 본 발명에 따른 깊은 엔웰을 갖는 3중웰 씨모스 공정으로 구현된 수직형 바이폴라 접합 트랜지스터 제조방법은 수직형 바이폴라 접합 트랜지스터를 포함하는 바이-씨모스(BiCMOS) 트랜지스터 제조방법에 있어서, 깊은 N웰을 갖는 3중웰 CMOS 공정에서 구현되며, 에미터는 상기 CMOS 공정의 N+소스-드레인 확산영역에 의하여 형성되고, 베이스는 상기 CMOS 공정의 P웰 및 P+소스-드레인 확산영역에 의하여 형성되며, 콜렉터는 상기 CMOS 공정의 깊은 N웰, N웰 및 N+콘텍트에 의하여 형성되며, 상기 수직형 바이폴라 접합 트랜지스터의 P웰은 쉘로우(shallow) P-베이스 임플란트(p-base implant) 공정에 의하여 P웰의 두께가 감소되는 것을 특징으로 한다.
또한, 본 발명에 따른 깊은 엔웰을 갖는 3중웰 씨모스 공정으로 구현된 수직형 바이폴라 접합 트랜지스터 제조방법은 수직형 바이폴라 접합 트랜지스터를 포함하는 바이-씨모스 트랜지스터 제조방법에 있어서, 깊은 N웰을 갖는 3중웰 CMOS 공정에서 구현되며, 에미터는 상기 CMOS 공정의 N+소스-드레인 확산영역에 의하여 형성되고, 베이스는 상기 CMOS 공정의 P웰 및 P+소스-드레인 확산영역에 의하여 형성되며, 콜렉터는 상기 CMOS 공정의 깊은 N웰 임플란트 공정 시 임플란트 에너지를 CMOS 공정의 깊은 N웰 임플란트 에너지보다 작게 하여 상기 수직형 바이폴라 접합 트랜지스터의 P웰의 두께가 감소되는 것을 특징으로 한다.
또한, 본 발명에 따른 깊은 엔웰을 갖는 3중웰 씨모스 공정으로 구현된 수직형 바이폴라 접합 트랜지스터는 수직형 바이폴라 접합 트랜지스터를 포함하는 바이-씨모스 트랜지스터에 있어서, 깊은 N웰을 갖는 3중웰 CMOS 공정에서 구현되며, 에미터는 상기 CMOS 공정의 N+소스-드레인 확산영역에 의하여 형성되고, 베이스는 상기 CMOS 공정의 P웰 및 P+소스-드레인 확산영역에 의하여 형성되며, 콜렉터는 상기 CMOS 공정의 깊은 N웰, N웰 및 N+콘텍트에 의하여 형성되며, 상기 수직형 바이폴라 접합 트랜지스터의 P웰은 쉘로우 P-베이스 임플란트 공정에 의하여 P웰의 두께가 감소되는 것을 특징으로 한다.
또한, 본 발명에 따른 깊은 엔웰을 갖는 3중웰 씨모스 공정으로 구현된 수직형 바이폴라 접합 트랜지스터는 수직형 바이폴라 접합 트랜지스터를 포함하는 바이 -씨모스 트랜지스터에 있어서, 깊은 N웰을 갖는 3중웰 CMOS 공정에서 구현되며, 에미터는 상기 CMOS 공정의 N+소스-드레인 확산영역에 의하여 형성되고, 베이스는 상기 CMOS 공정의 P웰 및 P+소스-드레인 확산영역에 의하여 형성되며, 콜렉터는 상기 CMOS 공정의 깊은 N웰 임플란트 공정 시 임플란트 에너지를 CMOS 공정의 깊은 N웰 임플란트 에너지보다 작게 하여 상기 수직형 바이폴라 접합 트랜지스터의 P웰의 두께가 감소되는 것을 특징으로 한다.
또한, 본 발명에 따른 깊은 N웰을 갖는 3중 웰 씨모스 공정으로 구현된 수직형 바이폴라 접합 트랜지스터를 사용한 수신기는 밴드 패스 필터, 저잡음 증폭기, 믹서, 및 기저 대역 아날로그 회로를 포함하는 수신기에 있어서, 상기 저잡음 증폭기, 믹서 또는 기저 대역 아날로그 회로 중 적어도 어느 하나는 깊은 N웰을 갖는 3중웰 CMOS 공정에서 구현되며, 에미터는 상기 CMOS 공정의 N+소스-드레인 확산영역에 의하여 형성되고, 베이스는 상기 CMOS 공정의 P웰 및 P+소스-드레인 확산영역에 의하여 형성되며, 콜렉터는 상기 CMOS 공정의 깊은 N웰, N웰 및 N+콘텍트에 의하여 형성되며, 상기 수직형 바이폴라 접합 트랜지스터의 P웰은 쉘로우 P-베이스 임플란트 공정에 의하여 P웰의 두께가 감소된 수직형 바이폴라 접합 트랜지스터를 포함하는 것을 특징으로 한다.
또한, 본 발명에 따른 깊은 N웰을 갖는 3중 웰 씨모스 공정으로 구현된 수직형 바이폴라 접합 트랜지스터를 사용한 수신기는 밴드 패스 필터, 저잡음 증폭기, 믹서, 및 기저 대역 아날로그 회로를 포함하는 수신기에 있어서, 상기 저잡음 증폭기, 믹서 또는 기저 대역 아날로그 회로 중 적어도 어느 하나는 깊은 N웰을 갖는 3 중웰 CMOS 공정에서 구현되며, 에미터는 상기 CMOS 공정의 N+소스-드레인 확산영역에 의하여 형성되고, 베이스는 상기 CMOS 공정의 P웰 및 P+소스-드레인 확산영역에 의하여 형성되며, 콜렉터는 상기 CMOS 공정의 깊은 N웰 임플란트 공정 시 임플란트 에너지를 CMOS 공정의 깊은 N웰 임플란트 에너지보다 작게 하여 상기 수직형 바이폴라 접합 트랜지스터의 P웰의 두께가 감소된 수직형 바이폴라 접합 트랜지스터를 포함하는 것을 특징으로 한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술 되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 4는 본 발명에 따른 깊은 N웰을 갖는 3중웰 CMOS 공정에서 구현하되 수직형 NPN 바이폴라 접합 트랜지스터의 베이스 영역은 NMOS 트랜지스터의 P웰을 형성 하는 공정을 공유하지 않고 쉘로우 P-베이스 임플란트 공정을 추가하여 PMOS 트랜지스터, NMOS 트랜지스터 및 수직형 NPN 바이폴라 접합 트랜지스터를 형성한 단면도이다.
도시된 바와 같이, 깊은 N웰을 갖는 3중웰 CMOS 공정으로 성능이 우수한 수직형 바이폴라 접합 트랜지스터를 구현할 수 있다.
동일한 P형 Si기판 상에 수직 NPN 바이폴라 접합 트랜지스터(V-NPN)와 N형 MOS 트랜지스터(NMOS) 및 P형 MOS 트랜지스터(PMOS)가 형성되어 있는 상태를 나타내고 있다.
<NMOS>
NMOS 트랜지스터는 동일한 P형 Si기판으로 깊은 N웰 영역 및 N웰 영역을 형성하고, N웰 영역 내에 P웰 영역을 형성하고, P웰 영역 내에 2개의 N＋확산영역을 형성한다.
여기서, N＋확산영역을 NMOS 트랜지스터의 소오스 및 드레인으로 형성한다.
또한, 각각의 N＋확산영역의 중간에 있는 P웰 영역의 표면에 산화막 및 폴리 Si층을 게이트로 형성한다.
<PMOS>
PMOS 트랜지스터는 동일한 P형 Si기판으로 N웰 영역을 형성하고, N웰 영역내에 2개의 P＋확산영역을 소오스 및 드레인으로 형성한다.
또한, 각각의 P＋확산영역의 중간에 있는 N웰 영역의 표면에 산화막 및 폴리 Si층을 게이트로 형성한다.
여기서, N＋확산영역은 N형 Si반도체로 N형 불순물의 확산 농도가 특히 높은 부분을 나타내며, P＋확산영역은 P형 Si반도체로 P형 불순물의 확산 농도가 특히 높은 부분을 나타낸다.
<V-NPN>
수직형 바이폴라 접합 트랜지스터는 깊은 엔웰(401)를 갖는 3중웰 씨모스 공정에 의해 CMOS 공정의 n+ 소스-드레인 확산 영역(source-drain diffusion; 404a, 404b)은 에미터를 형성하고, P-베이스(402) 및 P+콘택트(contact; 403)는 베이스를 형성하며, 깊은 N웰(401), N웰(406a, 406b) 및 N+소스-드레인 확산 영역(405a, 405b)은 콜렉터를 형성한다.
즉, P-베이스(402)는 N+소스-드레인 확산영역(404a, 404b)를 포위하는 상태로 형성되며, P-베이스(402) 및 P+콘택트(contact; 403)는 베이스를 형성한다.
또한, N웰(406a, 406b)은 P-베이스(402)의 외주를 포위하는 상태로 형성되며, N+소스-드레인 확산 영역(405a, 405b)는 콜렉터를 형성한다.
또한, CMOS 공정의 N+소스-드레인 확산영역(404a, 404b)은 에미터를 형성한다.
여기서, 주파수 특성을 좋게 하기 위하여 수직형 NPN 바이폴라 접합 트랜지스터의 P-베이스(402)의 두께를 줄여야 하므로, P-베이스(402) 형성시 NMOS의 P웰을 형성할 때의 공정을 공유하지 않고 쉘로우(shallow) P-베이스 임플란트(implant) 공정을 추가하여 형성한다.
깊은 N웰 CMOS 공정을 이용하여 구현된 수직형 바이폴라 접합 트랜지스터는 수 GHz 회로에 사용이 충분할 정도의 높은 고주파 성능이 있을뿐더러, 소자간의 격리도 되어 있어 고속 집적 회로에의 적용이 가능하다.
또한, 바이폴라 접합 트랜지스터 본연의 특성으로 인하여 1/f 잡음이 MOS 트랜지스터에 비하여 매우 적고, 소자간 정합 특성도 좋아 각종 아날로그 신호 처리 회로에 유용하다.
깊은 N웰(401)의 농도가 높을수록, P-베이스(402)의 깊이(A1)가 얕을수록, CMOS의 설계 규칙(design rule)이 작아질수록 그 성능이 우수해진다.
즉, 주파수 특성을 좋게 하기 위하여 수직형 NPN 바이폴라 접합 트랜지스터의 P-베이스(402) 두께를 줄여야 하므로 P-베이스(402) 영역 형성은 NMOS의 P웰을 형성할 때의 공정을 공유하지 않고 쉘로우 P-베이스 임플란트 공정을 추가하여 형성한다.
결국, 쉘로우 P-베이스 임플란트 공정을 추가하여 수직형 NPN 바이폴라 접합 트랜지스터의 P-베이스(402) 형성을 NMOS의 P웰과 상관없이 최적화시킬 수 있어 주파수 특성을 향상시킬 수 있다.
결국 이러한 구조에 의해 베이스 저항(기생 저항) 및 콜렉터 저항(기생 저항)을 저하시킬 수 있다.
도 5는 본 발명에 따른 깊은 N웰을 갖는 3중웰 CMOS 공정에서 구현하되, 수직형 NPN 바이폴라 접합 트랜지스터의 콜렉터 영역은 NMOS 트랜지스터의 깊은 N웰을 형성하는 공정을 공유하지 않고, 수직형 NPN 바이폴라 접합 트랜지스터의 깊은 N웰 임플란트시 임플란트 에너지를 작게 하여 깊은 N웰의 두께를 변경하여 P웰의 두께를 줄이는 공정을 추가하여 PMOS 트랜지스터, NMOS 트랜지스터 및 수직형 NPN 바이폴라 접합 트랜지스터를 형성한 단면도이다.
도시된 바와 같이, 깊은 N웰(501)을 갖는 3중웰 CMOS 공정으로 성능이 우수한 수직형 바이폴라 접합 트랜지스터를 구현할 수 있다.
동일한 P형 Si기판 상에 수직 NPN 바이폴라 접합 트랜지스터(V-NPN)와 N형 MOS 트랜지스터(NMOS) 및 P형 MOS 트랜지스터(PMOS)가 형성되어 있는 상태를 나타내고 있다.
<NMOS>
NMOS 트랜지스터는 동일한 P형 Si기판으로 깊은 N웰 영역 및 N웰 영역을 형성하고, N웰 영역 내에 P웰 영역을 형성하고, P웰 영역 내에 2개의 N＋확산영역을 형성한다.
여기서, N＋확산영역을 NMOS 트랜지스터의 소오스 및 드레인으로 형성한다.
또한, 각각의 N＋확산영역의 중간에 있는 P웰 영역의 표면에 산화막 및 폴리 Si층을 게이트로 형성한다.
<PMOS>
PMOS 트랜지스터는 동일한 P형 Si기판으로 N웰 영역을 형성하고, N웰 영역내에 2개의 P＋확산영역을 소오스 및 드레인으로 형성한다.
또한, 각각의 P＋확산영역의 중간에 있는 N웰 영역의 표면에 산화막 및 폴리 Si층을 게이트로 형성한다.
여기서, N＋확산영역은 N형 Si반도체로 N형 불순물의 확산 농도가 특히 높은 부분을 나타내며, P＋확산영역은 P형 Si반도체로 P형 불순물의 확산 농도가 특히 높은 부분을 나타낸다.
<V-NPN>
수직형 바이폴라 접합 트랜지스터는 깊은 N웰(501)를 갖는 3중웰 씨모스 공정에 의해 CMOS 공정의 n+ 소스-드레인 확산 영역(504a, 504b)은 에미터를 형성하고, P웰(502) 및 P+콘택트(503)는 베이스를 형성하며, 깊은 N웰(501), N웰(506a, 506b) 및 N+소스-드레인 확산 영역(505a, 505b)은 콜렉터를 형성한다.
즉, P웰(502)은 N+소스-드레인 확산영역(504a, 504b)를 포위하는 상태로 형성되며, P웰(502) 및 P+콘택트(503)는 베이스를 형성한다.
또한, N웰(506a, 506b)은 P웰(502)의 외주를 포위하는 상태로 형성되며, N+소스-드레인 확산 영역(505a, 505b)는 콜렉터를 형성한다.
또한, CMOS 공정의 N+소스-드레인 확산영역(504a, 504b)은 에미터를 형성한다.
깊은 N웰 CMOS 공정을 이용하여 구현된 수직형 바이폴라 접합 트랜지스터는 수 GHz 회로에 사용이 충분할 정도의 높은 고주파 성능이 있을뿐더러, 소자간의 격리도 되어 있어 고속 집적 회로에의 적용이 가능하다.
또한, 바이폴라 접합 트랜지스터 본연의 특성으로 인하여 1/f 잡음이 MOS 트랜지스터에 비하여 매우 적고, 소자간 정합 특성도 좋아 각종 아날로그 신호 처리 회로에 유용하다.
깊은 N웰(501)의 농도가 높을수록, P웰(502)의 두께(B2)가 얕을수록 CMOS의 설계 규칙이 작아질수록 그 성능이 우수해진다.
즉, 깊은 N웰(501) 임플란트 에너지가 작을수록 P웰의 두께(B2)가 작아진다.
즉, 주파수 특성을 좋게 하기 위하여 수직형 NPN 바이폴라 접합 트랜지스터의 P웰(502) 두께를 줄여야 하므로 콜렉터 영역 형성은 NMOS의 깊은 N웰을 형성할 때의 공정을 공유하지 않고 바이폴라 접합 트랜지스터의 깊은 N웰 임플란트시 임플란트 에너지를 작게 하여 P웰(502) 두께를 줄이는 공정을 추가하여 형성한다.
결국, 깊은 N웰 임플란트시 임플란트 에너지를 작게 하여 P웰(502) 두께를 줄이는 공정을 추가하여 수직형 NPN 바이폴라 접합 트랜지스터의 P웰(502) 형성을 NMOS의 P웰과 상관없이 최적화시킬 수 있어 주파수 특성을 향상시킬 수 있다.
결국 이러한 구조에 의해 베이스 저항(기생 저항) 및 콜렉터 저항(기생 저항)을 저하시킬 수 있다.
도 6은 도 4 및 도 5에 도시된 깊은 N웰을 갖는 3중웰 CMOS 공정으로 성능이 우수한 수직형 NPN 바이폴라 접합 트랜지스터를 이용한 CMOS 길버트 셀을 이용하여 구현한 믹서의 회로도이다.
도시된 바와 같이, 증폭부(미도시) 및 혼합부(미고시)를 포함한다.
증폭부(미도시)는 제1 증폭 소자(MN31)를 포함하고, 입력 신호(VRF)를 출력 전류 신호로 증폭시킨다.
혼합부(미도시)는 제2 및 제3 스위칭 소자(MS32a, MS32b)를 포함하고, 입력 신호(VRF)와 국부 발진 신호(VLO+, VLO-)를 혼합하여 두 신호의 주파수의 차에 해당하는 기저 대역 신호(VOUT+, VOUT-)를 출력한다.
본 발명의 일실시예에 따른 믹서에 있어서, 증폭부(미도시)의 제1 증폭 소자(MN31)는 고주파 성능이 우수한 MOS 트랜지스터로 구현된다.
즉, 전술한 바와 같이, CMOS 공정에서는 NMOS 트랜지스터의 성능이 제일 우수하므로, 증폭부의 제1 증폭 소자(MN31)는 도시된 바와 같이, NMOS 트랜지스터를 이용하는 것이 바람직하다.
그러나, NMOS로 국한되지 않고 PMOS 또는 수직형 바이폴라 접합 트랜지스터를 사용할 수 있다.
한편, 1/f 잡음 및 DC 오프셋이 문제되는 제2 및 제3 스위칭소자(MS32a, MS32b)는 1/f 잡음 및 소자간 정합 특성이 우수한 수직형 BJT로 구현된다.
이와 같이 믹서를 구성함으로써, 전체 시스템의 고주파 특성에 큰 영향을 미치지 않고 잡음 특성이 개선된 무선 주파수 수신 장치를 구현할 수 있다.
다만, 믹서에 따라서는 증폭부(미도시)가 구비되지 않을 수도 있으며, 이러한 믹서에 있어서도 본 발명의 개념은 적용된다.
도 7은 도 4 및 도 5에 도시된 깊은 N웰을 갖는 3중웰 CMOS 공정으로 성능이 우수한 수직형 NPN 바이폴라 접합 트랜지스터를 이용한 증폭 회로도이다.
도시된 바와 같이, 증폭 회로는 입력부(미도시) 및 출력부(미도시)로 구성된다.
입력부(미도시)는 degeneration 임피던스 (Z41) 및 제1 증폭 소자(MS41)를 포함하며 입력 신호(VIN)를 증폭시킨다.
출력부(미도시)는 출력로드(Z42) 및 제2 증폭 소자(MN42)를 포함하며 입력부(미도시)와 출력부(미도시)를 분리하여 입력신호(VIN)를 증폭하여 출력한다.
본 발명의 일실시예에 따른 증폭 회로에 있어서, 출력부(미도시)의 제2 증폭 소자(MN42)는 고주파 성능이 우수한 MOS 트랜지스터로 구현된다.
또한, MN42는 수직형 바이폴라 접합 트랜지스터로 구현될 수도 있다.
즉, 전술한 바와 같이, CMOS 공정에서는 NMOS 트랜지스터의 성능이 제일 우수하므로, 증폭부의 제2 증폭 소자(MN21)는 NMOS 트랜지스터를 이용하는 것이 바람직하다.
한편, 1/f 잡음 및 DC 오프셋이 문제되는 제1 증폭소자(MS41)는 1/f 잡음 및 소자간 정합 특성이 우수한 수직형 바이폴라 접합 트랜지스터로 구현된다.
이와 같이 증폭회로를 구성함으로써, 전체 시스템의 고주파 특성에 큰 영향을 미치지 않고 잡음 특성이 개선된 무선 주파수 수신 장치를 구현할 수 있다.
도 8a는 도 6 또는 도 7에 도시된 수직형 바이폴라 접합 트랜지스터를 이용하여 구현한 본 발명의 일실시예에 따른 스칼라 Zero-IF 수신기를 도시한 블록도이 다.
도시된 바와 같이, 스칼라 Zero-IF 수신기는 무선 주파수 신호를 국부 발진 신호 LO와 혼합함으로써, 하나의 스칼라 기저 대역 신호를 얻을 수 있도록 밴드 패스 필터(301), 저잡음 증폭기(302), 믹서(303a) 및 기저 대역 아날로그 회로(304a)를 포함한다.
밴드 패스 필터(301)는 수신 신호의 특정 대역을 여과시킨다.
저잡음 증폭기(302)는 밴드 패스 필터(301)에서 여과된 신호를 증폭시키며, CMOS 공정으로 구현된다.
CMOS 공정에서는 NMOS 트랜지스터의 성능이 제일 우수하고, 그 다음 PMOS 트랜지스터 그리고 NPN 바이폴라 접합 트랜지스터 순으로 성능이 좋기 때문에, 저잡음 증폭기는 NMOS 트랜지스터를 이용하여 구현하는 것이 바람직하다.
그러나 본 발명의 정신은, 저잡음 증폭기(302)가 NMOS 트랜지스터로 구현된 경우에 한정되지 않으며, 경우에 따라서는 PMOS 트랜지스터, 수직형 바이폴라 접합 트랜지스터로도 구현될 수 있다.
믹서(303a)는 수신된 무선 주파수 신호를 기저 대역 신호로 변환한다.
즉, 저잡음 증폭기(302)에서 증폭된 신호를 국부 발진기(미도시)에서 생성된 국부 발진 신호(LO)와 혼합하여 두 신호의 주파수 차에 해당하는 주파수를 갖는 기저 대역 스칼라 신호를 출력한다.
믹서(303a)는 수직형 바이폴라 접합 트랜지스터를 이용하여 구현된다.
기저 대역 아날로그 회로(304a)는 로우 패스 필터 및 증폭기를 포함하여, 믹 서(303a)에서 출력된 기저 대역 신호를 여과, 증폭시킨다.
기저 대역 아날로그 회로(304a)는 수직형 NPN 바이폴라 접합 트랜지스터를 이용하거나, MOS 트랜지스터를 이용하여 구현할 수 있으며, 실시예에 따라서는 이들의 조합을 이용하여 구현할 수도 있다.
도 8b는 도 6 또는 도 7에 도시된 수직형 바이폴라 접합 트랜지스터를 이용하여 구현한 본 발명의 일실시예의 변형실시예로 벡터 Zero-IF 수신기를 도시한 블록도이다.
도시된 바와 같이, 벡터 Zero-IF 수신기는 제1 및 제2 믹서(303b1, 303b2)를 더 포함한 벡터 수신기로 구성되었다는 점에서 도 8a에 도시된 스칼라 RF 수신기와 차이점을 갖는다.
이하, 본 발명의 일실시예의 변형실시예로 벡터 Zero-IF 수신기의 구성 및 동작을 설명한다.
여기서, 밴드 패스 필터(301) 및 저잡음 증폭기(302)에 대해서는 도 8a에 도시된 본 발명의 일실시예에 따른 스칼라 Zero-IF 수신기와 동일하므로 여기서는 설명을 생략한다.
동 위상 국부 발진 신호 및 직교 위상 국부 발진 신호를 제1 및 제2 믹서(303b1, 303b2)에 인가한다.
제1 및 제2 믹서(303b1, 303b2)는 저잡음 증폭기(302)에서 증폭된 신호를 동 위상 국부 발진 신호 및 직교 위상 국부 발진 신호와 각각 혼합하여 동 위상 기저 대역 벡터 신호(I) 및 직교 위상 기저 대역 벡터 신호(Q)로 출력한다.
제1 및 제2 믹서(303b1, 303b2)는 도 6에 도시된 바와 같이 깊은 N웰 CMOS 공정에서 구현된 수직형 바이폴라 접합 트랜지스터를 사용하여 구현된다.
기저 대역 아날로그 회로(304b)는 수직형 BJT를 이용하거나, MOS 트랜지스터를 이용하여 구현할 수 있으며, 실시예에 따라서는 이들의 조합을 이용하여 구현할 수 있다.
즉, 기저 대역 아날로그 회로(304a)는 로우 패스 필터 및 증폭기를 포함하여, 제1 및 제2 믹서(303b1, 303b2)에서 출력된 기저 대역 신호를 여과, 증폭시킨다.
앞서 설명한 바와 같이, 바이폴라 접합 트랜지스터는 소자간 정합 특성이 우수하고, 소자 자체의 1/f 잡음이 MOS 트랜지스터에 비하여 매우 작기 때문에, 도시된 바와 같이, 벡터 수신기에서 사용되는 제1 및 제2 믹서(303b1, 303b2)의 스위칭 소자를 깊은 N웰 CMOS 공정에서 구현된 수직형 바이폴라 접합 트랜지스터를 사용하여 구현할 경우, 수신 신호와 국부 발진 신호의 믹싱 과정에서 발생하는 잡음 및 I/Q 부정합 문제를 해결할 수 있다.
도 9a은 도 6 또는 도 7에 도시된 수직형 바이폴라 접합 트랜지스터를 이용하여 구현한 본 발명의 다른 실시예에 따른 스칼라 RF 수신기를 도시한 블록도이다.
도시된 바와 같이, 스칼라 RF 수신기는 CMOS로 구현된 IF 변환용 제1 믹서 (404) 및 기저대역 변환용 수직형 바이폴라 접합 트랜지스터로 구현된 제2 믹서(405a)를 포함하고, 제1 및 제2 믹서(404, 405a)에는 각각 제1 및 제2 국부 발진 신호 LO1, LO2가 인가된다는 점에서 도 8a에 도시된 스칼라 RF 수신기와 차이점을 갖는다.
제1 믹서(404)는 저잡음 증폭기(402)에서 증폭된 무선 주파수 신호를 제1 국부 발진 신호 LO1와 혼합하여 중간 주파수 신호로 변환하고, 제2 믹서(405a)는 중간 주파수 신호를 제2 국부 발진 신호 LO2와 혼합하여 기저 대역 스칼라 신호로 변환한다.
바람직하게는, 저잡음 증폭기(402)와 제1 믹서(404) 사이에 영상 성분을 제거하기 위한 이미지 제거 필터(403)를 더 포함할 수 있다.
도 9b는 도 6 또는 도 7에 도시된 수직형 바이폴라 접합 트랜지스터를 이용하여 구현한 본 발명의 다른 실시예에 따른 벡터 RF 수신기를 도시한 블록도이다.
도시된 바와 같이, 벡터 RF 수신기는 제2 및 제3 믹서(405b1, 405b2)를 더 포함하는 벡터 수신기라는 점에서 도 9a에 도시된 스칼라 RF 수신기와 차이점을 갖는다.
밴드 패스 필터(401) 및 저잡음 증폭기(402)는 도 9a에서 설명한 바와 같으므로 여기서는 설명을 생략하기로 한다.
동 위상 국부 발진 신호 및 직교 위상 국부 발진 신호를 제2 및 제3 믹서(405b1, 405b2)에 인가된다.
제2 및 제3 믹서(405b1, 405b2)는 저잡음 증폭기(402)에서 증폭된 신호를 동 위상 기저 대역 벡터 신호 I 및 직교 위상 기저 대역 벡터 신호 Q로 출력한다.
기저 대역 아날로그 회로(406b)는 로우 패스 필터, 증폭기 등을 포함하며, 제2 및 제3 믹서(405b1, 405b2)에서 출력된 기저 대역 동 위상 벡터 신호 I 및 기저 대역 직교 위상 벡터 신호 Q를 여과, 증폭시킨다.
기저 대역 아날로그 회로(406b)는 수직형 바이폴라 접합 트랜지스터를 이용하여 구현하거나 MOS 트랜지스터를 이용하여 구현할 수 있으며 실시예에 따라서는 이들의 조합을 이용해서 구현할 수 있다.
바람직하게는, 저잡음 증폭기(402)와 제1 믹서(404) 사이에 영상 성분을 제거하기 위한 이미지 제거 필터(403)를 더 포함할 수 있다.
도 10은 도 6 또는 도 7에 도시된 수직형 바이폴라 접합 트랜지스터를 이용하여 구현한 본 발명의 또 다른 실시예에 따른 벡터 RF 수신기를 도시한 블록도이다.
도시된 바와 같이, 벡터 RF 수신기는 밴드 패스 필터(501), 저잡음 증폭기(502), 제1 및 제2 믹서(503a, 503b), 제3, 제4, 제5 및 제6 믹서(504a, 504b, 504c, 504d) 및 기저 대역 아날로그 회로(505)를 포함한다.
밴드 패스 필터(501)는 수신 신호의 특정 대역을 여과시킨다.
저잡음 증폭기(502)는 밴드 패스 필터(501)에서 여과된 신호를 증폭시키며, CMOS 공정으로 구현된다.
CMOS 공정에서는 NMOS 트랜지스터의 성능이 제일 우수하고, 그 다음 PMOS 트랜지스터 그리고 NPN 바이폴라 접합 트랜지스터 순으로 성능이 좋기 때문에, 저잡음 증폭기는 NMOS 트랜지스터를 이용하여 구현하는 것이 바람직하다.
그러나 본 발명의 정신은, 저잡음 증폭기(502)가 NMOS 트랜지스터로 구현된 경우에 한정되지 않으며, 경우에 따라서는 PMOS 트랜지스터, 수직형 바이폴라 접합 트랜지스터로도 구현될 수 있다.
제1 믹서(503a)는 수신된 무선 주파수 신호를 중간 주파수 대역 신호의 (I)채널로 변환하고, 제2 믹서(503b)는 수신된 무선 주파수 신호를 중간 주파수 대역 신호의 (Q)채널로 변환한다.
즉, 저잡음 증폭기(502)에서 증폭된 신호를 국부 발진기(미도시)에서 생성된 국부 발진 신호(LO1-I, LO1-Q)와 혼합하여 두 신호의 주파수 차에 해당하는 주파수를 갖는 중간 주파수 대역 신호를 출력한다.
제3 믹서(504a)는 중간 주파수 대역 신호의 (I)채널을 기저대역 신호의 (I)채널로 변환하고, 제4 믹서(504b)는 중간 주파수 대역 신호의 (I)채널을 기저대역 신호의 (Q)채널로 변환하고, 제5 믹서(504c)는 중간 주파수 대역 신호의 (Q)채널을 기저대역 신호의 (Q)채널로 변환하고, 제6 믹서(504d)는 중간 주파수 대역 신호의 (Q)채널을 기저대역 신호의 (I)채널로 변환한다.
여기서, 제3 내지 제6 믹서(504a, 504b, 504c, 504d)는 수직형 바이폴라 접합 트랜지스터를 이용하여 구현된다.
기저 대역 아날로그 회로(505)는 로우 패스 필터 및 증폭기를 포함하여, 제3 내지 제6 믹서(504a, 504b, 504c, 504d)에서 출력된 기저 대역 신호를 여과, 증폭시킨다.
기저 대역 아날로그 회로(505)는 수직형 NPN 바이폴라 접합 트랜지스터를 이용하거나, MOS 트랜지스터를 이용하여 구현할 수 있으며, 실시예에 따라서는 이들의 조합을 이용하여 구현할 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 하고, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
상술한 본 발명의 구성에 따르면, DC 오프셋, I/Q 신호간의 정합 특성 및 1/f 잡음 특성을 현저하게 개선시켜 직접 변환 수신기의 수신 감도를 향상할 수 있다.
또한, 믹서 및 기저 대역 아날로그 회로에서 발생하는 1/f 잡음을 최소화함으로써, 직접 변환 수신기가 송수신 대역폭이 좁은 애플리케이션에서도 사용될 수 있도록 한다.

Claims (6)

  1. 수직형 바이폴라 접합 트랜지스터를 포함하는 바이-씨모스(BiCMOS) 트랜지스터 제조방법에 있어서,
    깊은 N웰을 갖는 3중웰 CMOS 공정에서 구현되며, 에미터는 상기 CMOS 공정의 N+소스-드레인 확산영역에 의하여 형성되고, 베이스는 상기 CMOS 공정의 P웰 및 P+소스-드레인 확산영역에 의하여 형성되며, 콜렉터는 상기 CMOS 공정의 깊은 N웰, N웰 및 N+콘텍트에 의하여 형성되며, 상기 수직형 바이폴라 접합 트랜지스터의 P웰은 쉘로우(shallow) P-베이스 임플란트(P-base implant) 공정에 의하여 P웰의 두께가 감소되는, 깊은 엔웰을 갖는 3중웰 씨모스 공정으로 구현된 수직형 바이폴라 접합 트랜지스터 제조방법.
  2. 수직형 바이폴라 접합 트랜지스터를 포함하는 바이-씨모스 트랜지스터 제조방법에 있어서,
    깊은 N웰을 갖는 3중웰 CMOS 공정에서 구현되며, 에미터는 상기 CMOS 공정의 N+소스-드레인 확산영역에 의하여 형성되고, 베이스는 상기 CMOS 공정의 P웰 및 P+소스-드레인 확산영역에 의하여 형성되며, 콜렉터는 상기 CMOS 공정의 깊은 N웰 임플란트 공정 시 임플란트 에너지를 CMOS 공정의 깊은 N웰 임플란트 에너지보다 작게 하여 상기 수직형 바이폴라 접합 트랜지스터의 P웰의 두께가 감소되는, 깊은 엔웰을 갖는 3중웰 씨모스 공정으로 구현된 수직형 바이폴라 접합 트랜지스터 제조방 법.
  3. 수직형 바이폴라 접합 트랜지스터를 포함하는 바이-씨모스 트랜지스터에 있어서,
    깊은 N웰을 갖는 3중웰 CMOS 공정에서 구현되며, 에미터는 상기 CMOS 공정의 N+소스-드레인 확산영역에 의하여 형성되고, 베이스는 상기 CMOS 공정의 P웰 및 P+소스-드레인 확산영역에 의하여 형성되며, 콜렉터는 상기 CMOS 공정의 깊은 N웰, N웰 및 N+ 콘텍트에 의하여 형성되며, 상기 수직형 바이폴라 접합 트랜지스터의 P웰은 쉘로우 P-베이스 임플란트 공정에 의하여 P웰의 두께가 감소되는, 깊은 엔웰을 갖는 3중웰 씨모스 공정으로 구현된 수직형 바이폴라 접합 트랜지스터.
  4. 수직형 바이폴라 접합 트랜지스터를 포함하는 바이-씨모스 트랜지스터에 있어서,
    깊은 N웰을 갖는 3중웰 CMOS 공정에서 구현되며, 에미터는 상기 CMOS 공정의 N+소스-드레인 확산영역에 의하여 형성되고, 베이스는 상기 CMOS 공정의 P웰 및 P+소스-드레인 확산영역에 의하여 형성되며, 콜렉터는 상기 CMOS 공정의 깊은 N웰 임플란트 공정 시 임플란트 에너지를 CMOS 공정의 깊은 N웰 임플란트 에너지보다 작게 하여 상기 수직형 바이폴라 접합 트랜지스터의 P웰의 두께가 감소되는, 깊은 엔웰을 갖는 3중웰 씨모스 공정으로 구현된 수직형 바이폴라 접합 트랜지스터.
  5. 밴드 패스 필터, 저잡음 증폭기, 믹서, 및 기저 대역 아날로그 회로를 포함하는 수신기에 있어서,
    상기 저잡음 증폭기, 믹서 또는 기저 대역 아날로그 회로 중 적어도 어느 하나는 깊은 N웰을 갖는 3중웰 CMOS 공정에서 구현되며, 에미터는 상기 CMOS 공정의 N+소스-드레인 확산영역에 의하여 형성되고, 베이스는 상기 CMOS 공정의 P웰 및 P+소스-드레인 확산영역에 의하여 형성되며, 콜렉터는 상기 CMOS 공정의 깊은 N웰, N웰 및 N+ 콘텍트에 의하여 형성되며, 상기 수직형 바이폴라 접합 트랜지스터의 P웰은 쉘로우 P-베이스 임플란트 공정에 의하여 P웰의 두께가 감소된 수직형 바이폴라 접합 트랜지스터를 포함하는, 깊은 N웰을 갖는 3중 웰 씨모스 공정으로 구현된 수직형 바이폴라 접합 트랜지스터를 사용한 수신기.
  6. 밴드 패스 필터, 저잡음 증폭기, 믹서, 및 기저 대역 아날로그 회로를 포함하는 수신기에 있어서,
    상기 저잡음 증폭기, 믹서 또는 기저 대역 아날로그 회로 중 적어도 어느 하나는 깊은 N웰을 갖는 3중웰 CMOS 공정에서 구현되며, 에미터는 상기 CMOS 공정의 N+소스-드레인 확산영역에 의하여 형성되고, 베이스는 상기 CMOS 공정의 P웰 및 P+소스-드레인 확산영역에 의하여 형성되며, 콜렉터는 상기 CMOS 공정의 깊은 N웰 임플란트 공정 시 임플란트 에너지를 CMOS 공정의 깊은 N웰 임플란트 에너지보다 작게 하여 상기 수직형 바이폴라 접합 트랜지스터의 P웰의 두께가 감소된 수직형 바이폴라 접합 트랜지스터를 포함하는, 깊은 N웰을 갖는 3중 웰 씨모스 공정으로 구 현된 수직형 바이폴라 접합 트랜지스터를 사용한 수신기.
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KR100874700B1 (ko) 2006-12-06 2008-12-18 한국전자통신연구원 바이폴라 트랜지스터의 제조 방법 및 이를 이용한 고속저전압 차동 신호 구동기
KR20200129368A (ko) * 2019-05-08 2020-11-18 주식회사 디비하이텍 바이폴라 접합 트랜지스터, 이를 포함하는 BiCMOS 소자 및 BiCMOS 소자 제조방법

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* Cited by examiner, † Cited by third party
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100874700B1 (ko) 2006-12-06 2008-12-18 한국전자통신연구원 바이폴라 트랜지스터의 제조 방법 및 이를 이용한 고속저전압 차동 신호 구동기
KR20200129368A (ko) * 2019-05-08 2020-11-18 주식회사 디비하이텍 바이폴라 접합 트랜지스터, 이를 포함하는 BiCMOS 소자 및 BiCMOS 소자 제조방법
KR102599397B1 (ko) 2019-05-08 2023-11-06 주식회사 디비하이텍 바이폴라 접합 트랜지스터, 이를 포함하는 BiCMOS 소자 및 BiCMOS 소자 제조방법

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