CN111384984B - 接收器和低噪声放大器 - Google Patents

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Abstract

本申请实施例公开了一种接收机和低噪声放大器，一种接收机可包括主信号通路和辅助信号通路、合路电路和中频放大电路；主信号通路包括栅极串联电感、第一共源放大电路和混频电路，主信号通路输入端通过栅极串联电感与第一共源放大电路输入端连接，第一共源放大电路输出端与混频电路输入端连接，混频电路输出端与合路电路第一输入端连接，合路电路的输出端与中频放大电路输入端连接；辅助信号通路包括第二共源放大电路和混频移相电路；辅信号通路输入端与第二共源放大电路输入端连接，第二共源放大电路输出端与混频移相电路输入端连接，混频移相电路输出端与合路电路第二输入端连接。本申请方案有利于提升系统集成度和实现更低噪声系数。

Description

接收器和低噪声放大器
技术领域
本申请涉及通信和电子技术领域，尤其涉及了接收器和低噪声放大器。
背景技术
当前，对于绝大多数无线通信接收系统而言，低噪声系数(NF，Noise Figure)意味着可以实现更高的灵敏度。一般来说，对于两个灵敏度不同的通信系统而言，为了满足同样大小的信噪比(SNR，Signal to Noise Ratio)要求，灵敏度高的系统较灵敏度低的系统，可实现更广的覆盖范围；同时，在相同距离上，灵敏度高的系统较灵敏度低的系统，可实现更高的信噪比，从而实现更快的数据率。因此，对于一个接收机(Receiver)而言，更小的噪声系数几乎等价于更好的通信质量，实现更低的噪声系数也一直是接收机的研究热点。
其中，5-6 GHz是WLAN通信系统的重要频带之一，5-6 GHz也将被应用于第五代“新无线电(New Radio)”系统。它具有频带宽的优点，相较于低频，它可提供更高的数据率。根据弗里斯传输公式(Friis Transmission Equation)，频率越高的无线电波，在空间传输中就会有更多的衰减，因此，5GHz WLAN信号在同样的传输距离上，比2.4GHz WLAN信号的衰减要来得多。以5.5GHz和2.4GHz信号为例，传输同样距离，5.5GHz信号比2.4GHz信号多7.2dB的衰减，对于接收端的SNR，前者亦比后者小7.2dB，因此为满足一定的误码率，5.5GHz的传输范围较2.4GHz更小。
传统的采用互补金属氧化物半导体(CMOS，Complementary Metal-Oxide-Semiconductor)工艺的5GHz WLAN接收机，可实现的噪声系数在3-6dB左右。为了在较高频率上实现较低的噪声系数，传统接收机一般需要消耗大的功耗，同时需要较多的片外电感，降低了系统集成度和面积使用率。
发明内容
本申请实施例提供接收器和低噪声放大器。
第一方面，本申请实施例提供一种接收机，所述接收机可以包括：主信号通路和辅助信号通路、合路电路和中频放大电路；
主信号通路包括栅极串联电感L1、第一共源放大电路和混频电路，所述主信号通路的输入端通过所述栅极串联电感与所述第一共源放大电路的输入端连接，所述第一共源放大电路的输出端与所述混频电路的输入端连接，所述混频电路的输出端与所述合路电路的第一输入端连接，所述合路电路的输出端与所述中频放大电路的输入端连接。
其在，所述栅极串联电感L1例如为片上电感。
辅助信号通路包括第二共源放大电路和混频移相电路；所述辅助信号通路的输入端与所述第二共源放大电路的输入端连接，所述第二共源放大电路的输出端与所述混频移相电路的输入端连接，所述混频移相电路的输出端与所述合路电路的第二输入端连接。
可以看出，上述架构的接收机中通过巧妙的引入了栅极串联电感L1，栅极串联电感L1为片上电感，有利于实现在较低功耗下的较低的噪声系数，并且由于使用片上电感，有利于提升系统集成度和面积使用率。
在一些可能的实施方式中，所述第一共源放大电路包括：
第一PMOS管Q1、第二NMOS管Q2，第一电阻R1和第一电容C1；
其中，所述第一PMOS管Q1的源极与供电端连接，所述第一PMOS管Q1的栅极与所述第二NMOS管Q2的栅极连接，所述第一PMOS管Q1的栅极还通过第一电阻R1与所述第一PMOS管Q1的漏极连接；所述第一PMOS管Q1的漏极与所述第二NMOS管Q2的漏极连接；所述第一PMOS管Q1的漏极还通过第一电容C1与所述第一共源放大电路的输出端连接；所述第一PMOS管Q1的栅极为所述第一共源放大电路的输入端；
所述第二NMOS管Q2的源极接地，所述第二NMOS管Q2的栅极通过第一电阻R1与所述第二NMOS管Q2的漏极连接。
在一些可能的实施方式中，所述接收机还包括第七电容C7；
其中，所述第二共源放大电路包括：
第三PMOS管Q3、第四NMOS管Q4，第二电阻R2和第二电容C2；
其中，所述第三PMOS管Q3的源极与供电端连接，所述第三PMOS管Q3的栅极与所述第四NMOS管Q4的栅极连接，而所述第三PMOS管Q3的栅极还通过第二电阻R2与所述第三PMOS管Q3的漏极连接；所述第三PMOS管Q3的漏极与所述第四NMOS管Q4的漏极连接；所述第三PMOS管Q3的漏极还通过第二电容C2与所述第二共源放大电路的输出端连接；所述第三PMOS管Q3的栅极为所述第二共源放大电路的输入端；
所述第四NMOS管Q4的源极接地，所述第四NMOS管Q4的栅极通过第二电阻R2与所述第四NMOS管Q4的漏极连接；
所述第四NMOS管Q4的栅极还通过第一电感L1与所述第一PMOS管Q1的栅极连接；
所述第四NMOS管Q4的栅极还通过所述第七电容C7与所述接收机的输入端连接。
在一些可能的实施方式中，所述混频电路包括：第五NMOS管Q5、第六NMOS管Q6、第七NMOS管Q7和第八NMOS管Q8；
所述中频放大电路包括：第一中频放大器IF-AMP1、第二中频放大器IF-AMP2、第三可变电阻R3、第三可变电容C3、第四可变电阻R4、第四可变电容C4、第五可变电阻R5、第五可变电容C5、第六可变电阻R6和第六可变电容C6；
其中，所述第五NMOS管Q5的栅极与第一本振信号Lo1的输出端连接；
所述第五NMOS管Q5的漏极与第一共源放大电路的输出端连接；所述第五NMOS管Q5的源极与所述第一中频放大器IF-AMP1的正输入端连接；所述第五NMOS管Q5的漏极，还分别与第六NMOS管Q6的漏极连接、第七NMOS管Q7的漏极连接和第八NMOS管Q8的漏极连接；
其中，所述第六NMOS管Q6的栅极与第二本振信号Lo3的输出端连接；
所述第六NMOS管Q6的源极与所述第一中频放大器IF-AMP1的负输入端连接；
其中，所述第七NMOS管Q7的栅极与第三本振信号Lo2的输出端连接；
所述第七NMOS管Q7的源极与所述第二中频放大器IF-AMP2的正输入端连接；
其中，所述第八NMOS管Q8的栅极与第四本振信号Lo4的输出端连接；
所述第八NMOS管Q8的源极与所述第二中频放大器IF-AMP2的负输入端连接；
其中，所述第三可变电阻R3与第三可变电容C3并联；
所述第一中频放大器IF-AMP1的正输入端，通过所述第三可变电容C3与所述第一中频放大器IF-AMP1的负输出端连接；
其中，所述第四可变电阻R4与第四可变电容C4并联；
所述第一中频放大器IF-AMP1的负输入端，通过所述第四可变电容C4与所述第一中频放大器IF-AMP1的正输出端连接；
其中，所述第五可变电阻R5与第五可变电容C5并联；
所述第二中频放大器IF-AMP2的正输入端，通过所述第五可变电容C5与所述第二中频放大器IF-AMP2的负输出端连接；
其中，所述第六可变电阻R6与第六可变电容C6并联；
所述第二中频放大器IF-AMP2的负输入端，通过所述第四可变电容C6与所述第二中频放大器IF-AMP2的正输出端连接。
在一些可能的实施方式中，所述混频移相电路包括：
第九NMOS管Q9、第十NMOS管Q10、第十一NMOS管Q11和第十二NMOS管Q12；
其中，所述第九NMOS管Q9的栅极与所述第一本振信号Lo1的输出端连接；
所述第九NMOS管Q9的漏极与第二共源放大电路的输出端连接；所述第九NMOS管Q9的源极与所述第二中频放大器IF-AMP2的正输入端连接；所述第九NMOS管Q9的漏极，还分别与第十NMOS管Q10的漏极、第十一NMOS管Q11的漏极和第十二NMOS管Q12的漏极连接；
其中，所述第十NMOS管Q10的栅极与所述第二本振信号Lo3的输出端连接；
所述第十NMOS管Q10的源极与所述第二中频放大器IF-AMP2的负输入端连接；
其中，所述第十一NMOS管Q11的栅极与第三本振信号Lo2的输出端连接；
所述第十一NMOS管Q11的源极与所述第一中频放大器IF-AMP1的负输入端连接；
其中，所述第十二NMOS管Q12的栅极与第四本振信号Lo4的输出端连接；
所述第十二NMOS管Q12的源极与所述第一中频放大器IF-AMP1的正输入端连接。
第二方面，本申请实施例提供一种低噪声放大器，所述低噪声放大器包括：互补共源输入级、级间匹配耦合网络和共栅输出级，其中，所述互补共源输入级和所述共栅输出级通过所述级间匹配耦合网络耦合。例如所述互补共源输入级、级间匹配耦合网络和共栅输出级均使用全集成的片上元件。
可以看出，低噪声放大器采用三级架构，且互补共源输入级、级间匹配耦合网络和共栅输出级均使用全集成的片上元件，进而有利于实现在较低功耗下的较低的噪声系数，并且由于使用片上元件，有利于提升系统集成度和面积使用率。
在一些可能的实施方式中，所述互补共源输入级包括：
第一电阻RF1、第二电阻RF2、第三PMOS管Q3、第四PMOS管Q4、第五NMOS管Q5和第六NMOS管Q6；
其中，所述级间匹配耦合网络包括：第二电容C2、第三电容C3、第四电容C4、第五电容C5和第二电感L2；
其中，所述共栅输出级包括：第一电感L1、第一电容C1、所述第一NMOS管Q1和所述第二NMOS管Q2；
其中，所述第五NMOS管Q5的栅极与所述互补共源输入级的正输入端连接，所述第五NMOS管Q5的漏极通过第一电阻RF1与所述互补共源输入级的正输入端连接，所述第五NMOS管Q5的源极接地，所述第五NMOS管Q5的漏极还与第三PMOS管Q3的漏极连接；
其中，所述第六NMOS管Q6的栅极与所述互补共源输入级的负输入端连接，所述第六NMOS管Q6的漏极通过第二电阻RF2与所述互补共源输入级的负输入端连接，所述第六NMOS管Q6的源极接地，所述第六NMOS管Q6的漏极还与第四PMOS管Q4的漏极连接；
其中，所述第三PMOS管Q3的栅极与所述互补共源输入级的正输入端连接，所述第三PMOS管Q3的源极与所述所述第四PMOS管Q4的源极连接；
其中，所述第四PMOS管Q4的栅极与所述互补共源输入级的负输入端连接；
其中，所述第二电感L2的中心抽头与所述第三PMOS管Q3的源极和所述第四PMOS管Q4的源极连接，所述第二电感L2的中心抽头还通过第五电容C5接地；
所述第二电感L2与所述第二电容C2并联；
其中，所述第一NMOS管Q1的源极，通过所述第二电容C2与所述第二NMOS管Q2的源极连接；其中，所述第一NMOS管Q1的源极，还通过所述第三电容C3与所述第三PMOS管Q3的漏极连接；所述第二NMOS管Q2的源极，还通过所述第四电容C4与所述第四PMOS管Q4的漏极连接；
所述第一NMOS管Q1的漏极通过第一电容C1与所述第二NMOS管Q2的漏极连接；
所述第一电容C1与所述第一电感L1并联；
所述第一电感L1的中心抽头与供电端连接；
所述第一NMOS管Q1的栅极和所述第二NMOS管Q2的栅极与所述供电端连接；
所述第一NMOS管Q1的漏极为共栅输出级的正输出端；
所述第二NMOS管Q2的漏极为共栅输出级的负输出端。
在一些可能的实施方式中，所述互补共源输入级包括：第一电阻RF1、第三PMOS管Q3、第五NMOS管Q5；
所述级间匹配耦合网络包括：第二电容C2、第三电容C3、第五电容C5和第二电感L2；
其中，所述共栅输出级包括：第一电感L1、第一电容C1和所述第一NMOS管Q1；
其中，所述第五NMOS管Q5的栅极与所述互补共源输入级的输入端连接，所述第五NMOS管Q5的漏极通过第一电阻RF1与所述互补共源输入级的输入端连接，所述第五NMOS管Q5的源极接地，所述第五NMOS管Q5的漏极还与第三PMOS管Q3的漏极连接；
其中，所述第三PMOS管Q3的栅极与所述互补共源输入级的输入端连接，所述第三PMOS管Q3的源极，通过第二电感L2与所述第一NMOS管Q1的源极连接；所述第三PMOS管Q3的源极，还通过第五电容C5接地；
其中，所述第一NMOS管Q1的源极，通过所述第二电容C2接地；所述第一NMOS管Q1的源极，还通过所述第三电容C3与所述第三PMOS管Q3的漏极连接；
所述第一NMOS管Q1的漏极通过第一电容C1与所述共栅输出级的输出端连接；
所述第一NMOS管Q1的漏极通过所述第一电感L1与供电端连接；
所述第一NMOS管Q1的栅极与所述供电端连接。
在一些可能的实施方式中，所述互补共源输入级包括：
第一电阻RF1、第二电阻RF2、第三PMOS管Q3、第四PMOS管Q4、第五NMOS管Q5和第六NMOS管Q6；
其中，所述级间匹配耦合网络包括：第一电容C1、第二电容C2、第五可变电容C5和第二电感L2；
其中，所述共栅输出级包括：
第一电感L1、第三电容C3、第四电容C4，所述第一NMOS管Q1、所述第二NMOS管Q2、第三电阻R3、第四电阻R4和第六可变电容C6；
其中，所述第五NMOS管Q5的栅极与所述互补共源输入级的正输入端连接，所述第五NMOS管Q5的漏极通过第一电阻RF1与所述互补共源输入级的正输入端连接，所述第五NMOS管Q5的源极接地，所述第五NMOS管Q5的漏极还与第三PMOS管Q3的漏极连接；
其中，所述第六NMOS管Q6的栅极与所述互补共源输入级的负输入端连接，所述第六NMOS管Q6的漏极通过第二电阻RF2与所述互补共源输入级的负输入端连接，所述第六NMOS管Q6的源极接地，所述第六NMOS管Q6的漏极还与第四PMOS管Q4的漏极连接；
其中，所述第三PMOS管Q3的栅极与所述互补共源输入级的正输入端连接，所述第三PMOS管Q3的源极与供电端连接，所述第三PMOS管Q3的漏极，通过第一电容C1与第一NMOS管Q1的源极连接；
其中，所述第四PMOS管Q4的栅极与所述互补共源输入级的负输入端连接，所述第四PMOS管Q4的源极与供电端连接，所述第四PMOS管Q4的漏极，通过第二电容C2与第二NMOS管Q2的源极连接；
其中，所述第二电感L2的中心抽头接地；
所述第二电感L2与所述第五可变电容C5并联；
其中，所述第一NMOS管Q1的源极，通过所述第五可变电容C5与所述第二NMOS管Q2的源极连接；其中，所述第一NMOS管Q1的源极，还通过所述第三电容C3与所述第二NMOS管Q2的栅极连接；
所述第一NMOS管Q1的栅极，还通过所述第三电阻和第四电阻与所述第二NMOS管Q2的栅极连接；
其中，所述第一NMOS管Q1的漏极，通过所述第六可变电容C6与所述第二NMOS管Q2的漏极连接；
所述第二NMOS管Q2的源极，还通过所述第四电容C4与所述第一NMOS管Q1的栅极连接；
所述第六可变电容C6与所述第一电感L1并联；
所述第一电感L1的中心抽头与供电端连接；
所述第一NMOS管Q1的漏极为共栅输出级的正输出端；
所述第二NMOS管Q2的漏极为共栅输出级的负输出端。
在一些可能的实施方式中，所述互补共源输入级包括：第一电阻RF1、第三PMOS管Q3和第五NMOS管Q5；
其中，所述级间匹配耦合网络包括：第一电容C1、第二电容C2、第五可变电容C5和第二电感L2；
其中，所述共栅输出级包括：
第一电感L1、第三电容C3、第四电容C4，所述第一NMOS管Q1、所述第二NMOS管Q2、第三电阻R3、第四电阻R4和第六可变电容C6；
其中，所述第五NMOS管Q5的栅极与所述互补共源输入级的输入端连接，所述第五NMOS管Q5的漏极通过第一电阻RF1与所述互补共源输入级的输入端连接，所述第五NMOS管Q5的源极接地，所述第五NMOS管Q5的漏极还与第三PMOS管Q3的漏极连接；
其中，所述第三PMOS管Q3的栅极与所述互补共源输入级的输入端连接，所述第三PMOS管Q3的源极与供电端连接，所述第三PMOS管Q3的漏极，通过第一电容C1与第一NMOS管Q1的源极连接；
其中，所述第二电感L2的中心抽头接地；
所述第二电感L2与所述第五可变电容C5并联；
其中，所述第一NMOS管Q1的源极，通过所述第五可变电容C5与所述第二NMOS管Q2的源极连接；其中，所述第一NMOS管Q1的源极，还通过所述第三电容C3与所述第二NMOS管Q2的栅极连接；
所述第一NMOS管Q1的栅极，还通过所述第三电阻和第四电阻与所述第二NMOS管Q2的栅极连接；
其中，所述第一NMOS管Q1的漏极，通过所述第六可变电容C6与所述第二NMOS管Q2的漏极连接；
所述第二NMOS管Q2的源极，还通过所述第四电容C4与所述第一NMOS管Q1的栅极连接；
所述第六可变电容C6与所述第一电感L1并联；
所述第一电感L1的中心抽头与供电端连接；
所述第一NMOS管Q1的漏极为共栅输出级的正输出端；
所述第二NMOS管Q2的漏极为共栅输出级的负输出端。
在一些可能的实施方式中，所述互补共源输入级包括：
第一电阻RF1、第二电阻RF2、第三PMOS管Q3、第四PMOS管Q4、第五NMOS管Q5和第六NMOS管Q6；
其中，所述级间匹配耦合网络包括：第一电容C1、第二电容C2、第五可变电容C5和第二电感L2；
其中，所述共栅输出级包括：
第一电感L1、第三电容C3、第四电容C4，所述第一NMOS管Q1、所述第二NMOS管Q2、第三电阻R3、第四电阻R4、第六可变电容C6、所述第七NMOS管Q7和所述第八NMOS管Q8；
其中，所述第五NMOS管Q5的栅极与所述互补共源输入级的正输入端连接，所述第五NMOS管Q5的漏极通过第一电阻RF1与所述互补共源输入级的正输入端连接，所述第五NMOS管Q5的源极接地，所述第五NMOS管Q5的漏极还与第三PMOS管Q3的漏极连接；
其中，所述第六NMOS管Q6的栅极与所述互补共源输入级的负输入端连接，所述第六NMOS管Q6的漏极通过第二电阻RF2与所述互补共源输入级的负输入端连接，所述第六NMOS管Q6的源极接地，所述第六NMOS管Q6的漏极还与第四PMOS管Q4的漏极连接；
其中，所述第三PMOS管Q3的栅极与所述互补共源输入级的正输入端连接，所述第三PMOS管Q3的源极与供电端连接，所述第三PMOS管Q3的漏极，通过第一电容C1与第一NMOS管Q1的源极连接；
其中，所述第四PMOS管Q4的栅极与所述互补共源输入级的负输入端连接，所述第四PMOS管Q4的源极与供电端连接，所述第四PMOS管Q4的漏极，通过第二电容C2与第二NMOS管Q2的源极连接；
其中，所述第二电感L2的中心抽头接地；
所述第二电感L2与所述第五可变电容C5并联；
其中，所述第一NMOS管Q1的源极，通过所述第五可变电容C5与所述第二NMOS管Q2的源极连接；其中，所述第一NMOS管Q1的源极，还通过所述第三电容C3与所述第二NMOS管Q2的栅极连接；
所述第一NMOS管Q1的栅极，还通过所述第三电阻和第四电阻与所述第二NMOS管Q2的栅极连接；
其中，所述第一NMOS管Q1的漏极与所述第七NMOS管Q7的源极连接；
所述第二NMOS管Q2的源极，还通过所述第四电容C4与所述第一NMOS管Q1的栅极连接；
其中，所述第二NMOS管Q2的漏极与所述第八NMOS管Q8的源极连接；
其中，所述第七NMOS管Q7的漏极，通过所述第六可变电容C6与所述第八NMOS管Q8的漏极连接；
其中，所述第七NMOS管Q7的栅极与所述第八NMOS管Q8的栅极连接；
所述第六可变电容C6与所述第一电感L1并联；
所述第一电感L1的中心抽头与供电端连接；
所述第七NMOS管Q7的漏极为共栅输出级的正输出端；
所述第八NMOS管Q8的漏极为共栅输出级的负输出端。
在一些可能的实施方式中，所述互补共源输入级包括：
第一电阻RF1、第三PMOS管Q3和第五NMOS管Q5；
其中，所述级间匹配耦合网络包括：第一电容C1、第五可变电容C5和第二电感L2；
其中，所述共栅输出级包括：
第一电感L1、第三电容C3、第四电容C4，所述第一NMOS管Q1、所述第二NMOS管Q2、第三电阻R3、第四电阻R4、第六可变电容C6、所述第七NMOS管Q7和所述第八NMOS管Q8；
其中，所述第五NMOS管Q5的栅极与所述互补共源输入级的正输入端连接，所述第五NMOS管Q5的漏极通过第一电阻RF1与所述互补共源输入级的正输入端连接，所述第五NMOS管Q5的源极接地，所述第五NMOS管Q5的漏极还与第三PMOS管Q3的漏极连接；
其中，所述第三PMOS管Q3的栅极与所述互补共源输入级的正输入端连接，所述第三PMOS管Q3的源极与供电端连接，所述第三PMOS管Q3的漏极，通过第一电容C1与第一NMOS管Q1的源极连接；
其中，所述第二电感L2的中心抽头接地；
所述第二电感L2与所述第五可变电容C5并联；
其中，所述第一NMOS管Q1的源极，通过所述第五可变电容C5与所述第二NMOS管Q2的源极连接；其中，所述第一NMOS管Q1的源极，还通过所述第三电容C3与所述第二NMOS管Q2的栅极连接；
所述第一NMOS管Q1的栅极，还通过所述第三电阻和第四电阻与所述第二NMOS管Q2的栅极连接；
其中，所述第一NMOS管Q1的漏极与所述第七NMOS管Q7的源极连接；
所述第二NMOS管Q2的源极，还通过所述第四电容C4与所述第一NMOS管Q1的栅极连接；
其中，所述第二NMOS管Q2的漏极与所述第八NMOS管Q8的源极连接；
其中，所述第七NMOS管Q7的漏极，通过所述第六可变电容C6与所述第八NMOS管Q8的漏极连接；
其中，所述第七NMOS管Q7的栅极与所述第八NMOS管Q8的栅极连接；
所述第六可变电容C6与所述第一电感L1并联；
所述第一电感L1的中心抽头与供电端连接；
所述第七NMOS管Q7的漏极为共栅输出级的正输出端；
所述第八NMOS管Q8的漏极为共栅输出级的负输出端。
第三方面，本申请实施例提供一种接收机，所述接收机包括本申请实施例提供的任意一种低噪声放大器。
附图说明
为了更清楚地说明本申请实施例或背景技术中的技术方案，下面将对本申请实施例或背景技术中所需要使用的附图进行说明。
图1-A是本申请实施例提供一种接收机的架构示意图。
图1-B是本申请实施例提供另一种接收机的电路结构示意图。
图1-C是本申请实施例提供一种本振信号的波形示意图。
图1-D至图1-F是本申请实施例提供的几种仿真效果的示意图。
图2是本申请实施例提供一种低噪声放大器的结构示意图。
图3-A是本申请实施例提供另一种低噪声放大器的具体电路结构示意图。
图3-B是本申请实施例提供另一种低噪声放大器的具体电路结构示意图。
图4-A和图4-B是本申请实施例提供的另几种仿真效果的示意图。
图5-A是本申请实施例提供另一种低噪声放大器的具体电路结构示意图。
图5-B是本申请实施例提供另一种低噪声放大器的具体电路结构示意图。
图6-A和图6-B是本申请实施例提供的另几种仿真效果的示意图。
图7-A是本申请实施例提供另一种低噪声放大器的具体电路结构示意图。
图7-B是本申请实施例提供另一种低噪声放大器的具体电路结构示意图。
图8-A和图8-B是本申请实施例提供的另几种仿真效果的示意图。
图9是本申请实施例提供另一种接收机的架构示意图。
具体实施方式
下面结合本申请实施例中的附图对本申请实施例进行描述。
5-6GHz频带已经广泛使用在WLAN通信系统中，未来5G-NR也将采用此频带，为使接收机系统实现更好通信质量和覆盖范围，在此频率范围上实现更低的噪声系数势在必行。传统的结构需要消耗较高的功耗和面积来实现低噪声系数，本申请提出了一种适用于较高频的接收机架构，采用了噪声消除技术，基于适中的功率消耗和一个片上电感，有利于实现较高频率的低噪声系数。
本申请实施例提出了一些采用噪声消除技术的新型接收机结构，可适用于5-6GHz的较高频率却又不仅限于此，通过巧妙引入一个片上电感和适中的功率消耗，即可实现低于2dB的低噪声系数。
此外，为了满足传统的接收机架构，本申请实施例也提供了一些低功耗低噪声系数LNA结构。
本申请实施例提出了一种新型适用于较高频率的低噪声系数接收机，巧妙引入一个片上电感来实现输入匹配，同时可实现低于2-dB的噪声系数，线性度较好，功率消耗适中，可以适用于5GHz WLAN的5G-NR接收机系统。
参见图1-A,本申请实施例提供一种接收机，所述接收机可以包括：主信号通路和辅助信号通路、合路电路和中频放大电路。
主信号通路包括栅极串联电感L1、第一共源放大电路111和第一混频电路112。所述主信号通路的输入端通过栅极串联电感L1与所述第一共源放大电路111的输入端连接，所述第一共源放大电路111的输出端与所述第一混频电路112的输入端连接，所述第一混频电路112的输出端与合路电路130的第一输入端连接，所述合路电路130的输出端与所述中频放大电路140的输入端连接。其在，所述栅极串联电感L1例如为片上电感。
其中，辅助信号通路可包括：第二共源放大电路121，第二混频移相电路122（混频移相电路122具有混频功能和90度移相器功能）。其中，所述辅信号通路的输入端与所述第二共源放大电路121的输入端连接。所述第二共源放大电路121的输出端与所述第二混频移相电路122的输入端连接。所述第二混频移相电路122的输出端与所述合路电路130的第二输入端连接。
本实施例方案中，主信号通路中的栅极电感噪声可通过辅助信号通路得到消除。输入匹配可由主信号通路和辅助信号通路共同完成。主信号通路由栅极串联电感，共源放大电路和混频电路等构成；辅助信号通路由共源放大电路，混频移相电路（混频和90度移相器）等等构成，主信号通路混频电路的输出信号和经过90度移相的辅助信号通路混频的输出信号加和起来，共同经过中频放大电路（如基带放大器）的放大输出。其中，主信号通路中噪声贡献最大的仍然是栅极电感，而整个接收机的结构配置就是为了在输出端消除掉栅极电感的噪声贡献。
为简化分析考虑，不考虑共源输入级的栅极和漏极之间的寄生电容。同样的，对于有用信号来说，在主信号通路的输入端相位是0度，经下变频以后在主信号通路的输出端有用信号相位是90度；在辅助信号通路的输入端相位亦是0度，经下变频以后在辅助信号通路的输出端有用信号相位是180度。对于主信号通路中的栅极电感来说，其在主信号通路的输入端相位是0度，经下变频以后在主信号通路的输出端相位是-90度；其在辅助信号通路的输入端相位亦是0度，经下变频以后在辅助信号通路的输出端相位是180度；若将辅助信号通路中下变频后的通路经过一个-90度的移相器，则经移相后辅助信号通路中的有用信号相位变为90度，与主信号通路中下变频后的有用信号相位相同；经移相后辅助信号通路中的噪声信号相位变为90度，与主信号通路中下变频后的噪声信号相位相反。因此，通过一个-90度的移相器将主信号通路和辅助信号通路中下变频后的信号加在一起，有用信号相互增强，来自主信号通路中栅极电感的噪声贡献则相互减弱，从而达到噪声消除的作用，有利于实现sub-2-dB的低噪声系数。
与传统技术相比，本实施例方案结构相对比较简单，主信号通路和辅助信号通路结构几乎相同，通过巧妙引入一个片上电感L1，节省了面积提高了系统集成度；同时，功耗相较与传统技术相比降低不少，得益于主信号通路中的共源放大电路可提供更大等效跨导，无需消耗太大的电流即可实现较小的噪声系数。
下面对接收机的一些具体电路进行举例介绍。
参见图1-B，图1-B是本申请实施例举例提供的接收机的一种可能的更具体电路结构的示意图。如图1-B举例所示，其中，所述第一共源放大电路111可包括：第一PMOS管Q1、第二NMOS管Q2，第一电阻R1和第一电容C1。
其中，所述第一PMOS管Q1的源极与供电端连接，所述第一PMOS管Q1的栅极与所述第二NMOS管Q2的栅极连接，所述第一PMOS管Q1的栅极还通过第一电阻R1与所述第一PMOS管Q1的漏极连接；所述第一PMOS管Q1的漏极与所述第二NMOS管Q2的漏极连接；所述第一PMOS管Q1的漏极还通过第一电容C1与所述第一共源放大电路的输出端连接；所述第一PMOS管Q1的栅极为所述第一共源放大电路的输入端。
所述第二NMOS管Q2的源极接地，所述第二NMOS管Q2的栅极通过第一电阻R1与所述第二NMOS管Q2的漏极连接。
在一些可能实施方式中，如图1-B举例所示，所述接收机还可包括第七电容C7。所述第二共源放大电路121可包括：第三PMOS管Q3、第四NMOS管Q4，第二电阻R2和第二电容C2。
其中，所述第三PMOS管Q3的源极与供电端连接，所述第三PMOS管Q3的栅极与所述第四NMOS管Q4的栅极连接，所述第三PMOS管Q3的栅极还通过第二电阻R2与所述第三PMOS管Q3的漏极连接；所述第三PMOS管Q3的漏极与所述第四NMOS管Q4的漏极连接；所述第三PMOS管Q3的漏极还通过第二电容C2与所述第二共源放大电路的输出端连接；所述第三PMOS管Q3的栅极为所述第二共源放大电路的输入端。
所述第四NMOS管Q4的源极接地，所述第四NMOS管Q4的栅极通过第二电阻R2与所述第四NMOS管Q4的漏极连接。
所述第四NMOS管Q4的栅极还通过第一电感L1与所述第一PMOS管Q1的栅极连接。
所述第四NMOS管Q4的栅极还通过所述第七电容C7与所述接收机的输入端连接。
在一些可能实施方式中，如图1-B举例所示，混频电路112可包括：第五NMOS管Q5、第六NMOS管Q6、第七NMOS管Q7和第八NMOS管Q8。
中频放大电路140可包括：第一中频放大器IF-AMP1、第二中频放大器IF-AMP2、第三可变电阻R3、第三可变电容C3、第四可变电阻R4、第四可变电容C4、第五可变电阻R5、第五可变电容C5、第六可变电阻R6和第六可变电容C6。
其中，所述第五NMOS管Q5的栅极与第一本振信号Lo1的输出端连接。
所述第五NMOS管Q5的漏极与第一共源放大电路的输出端连接；所述第五NMOS管Q5的源极与所述第一中频放大器IF-AMP1的正输入端连接；所述第五NMOS管Q5的漏极，还分别与第六NMOS管Q6的漏极连接、第七NMOS管Q7的漏极连接和第八NMOS管Q8的漏极连接。
其中，所述第六NMOS管Q6的栅极与第二本振信号Lo3的输出端连接。
所述第六NMOS管Q6的源极与所述第一中频放大器IF-AMP1的负输入端连接。
其中，所述第七NMOS管Q7的栅极与第三本振信号Lo2的输出端连接。
所述第七NMOS管Q7的源极与所述第二中频放大器IF-AMP2的正输入端连接。
其中，所述第八NMOS管Q8的栅极与第四本振信号Lo4的输出端连接。
所述第八NMOS管Q8的源极与所述第二中频放大器IF-AMP2的负输入端连接。
其中，所述第三可变电阻R3与第三可变电容C3并联。
所述第一中频放大器IF-AMP1的正输入端，通过所述第三可变电容C3与所述第一中频放大器IF-AMP1的负输出端连接。
其中，所述第四可变电阻R4与第四可变电容C4并联。
所述第一中频放大器IF-AMP1的负输入端，通过所述第四可变电容C4与所述第一中频放大器IF-AMP1的正输出端连接。
其中，所述第五可变电阻R5与第五可变电容C5并联。
所述第二中频放大器IF-AMP2的正输入端，通过所述第五可变电容C5与所述第二中频放大器IF-AMP2的负输出端连接。
其中，所述第六可变电阻R6与第六可变电容C6并联。
所述第二中频放大器IF-AMP2的负输入端，通过所述第六可变电容C6与所述第二中频放大器IF-AMP2的正输出端连接。
在一些可能的实施方式中，如图1-B举例所示，混频移相电路122例如可以包括第九NMOS管Q9、第十NMOS管Q10、第十一NMOS管Q11和第十二NMOS管Q12。
其中，所述第九NMOS管Q9的栅极与所述第一本振信号Lo1的输出端连接。
所述第九NMOS管Q9的漏极与第二共源放大电路的输出端连接；所述第九NMOS管Q9的源极与所述第二中频放大器IF-AMP2的正输入端连接；所述第九NMOS管Q9的漏极，还分别与第十NMOS管Q10的漏极、第十一NMOS管Q11的漏极和第十二NMOS管Q12的漏极连接。
其中，所述第十NMOS管Q10的栅极与所述第二本振信号Lo3的输出端连接。
所述第十NMOS管Q10的源极与所述第二中频放大器IF-AMP2的负输入端连接。
其中，所述第十一NMOS管Q11的栅极与第三本振信号Lo2的输出端连接；
所述第十一NMOS管Q11的源极与所述第一中频放大器IF-AMP1的负输入端连接；
其中，所述第十二NMOS管Q12的栅极与第四本振信号Lo4的输出端连接；
所述第十二NMOS管Q12的源极与所述第一中频放大器IF-AMP1的正输入端连接。
参见图1-C，图1-C举例示出第一本振信号Lo1、第二本振信号Lo2、第三本振信号Lo3和第四本振信号Lo4的波形图，Lo1、Lo2、Lo3和Lo4均为矩形波，且Lo1、Lo2、Lo3和Lo4的高电平段互补重叠。
可以看出，图1-B举例所示结构的接收机中，主信号通路包括栅极串联电感、共源放大电路和无源混频电路等，辅助信号通路包括共源放大电路和无源混频电路等。其中，两个通路中的共源放大电路都是互补型，复用直流偏置电流，可实现较大的等效跨导；因为此两个共源放大电路后接无源混频电路，此共源放大电路亦可称为跨导放大器。两个共源放大电路都采用自偏置来提供DC偏置电压，共源放大电路的输出交流耦合到下一级混频电路，中间的隔直电容起到隔离射频端DC偏置和中频端DC偏置的作用。
其中，两个通路的无源混频电路都是四路，由4路互不重叠25%占空比的载波驱动，混频电路可以同时起到阻抗搬移的作用，可以把后级TIA的输入阻抗经过上变频搬移到高频，使得混频电路的输入阻抗等比例于TIA的输入阻抗；由于TIA的输入阻抗较小，经过混频电路的阻抗搬移作用，使得混频电路的输入阻抗，也就是共源放大电路的负载阻抗也比较小，共源放大电路的功能类似于一个跨导，把输入电压转化为电流，流入后级无源混频电路，所以此处共源放大电路亦可称为跨导放大器；整个接收机系统工作在电流模式，使得接收机同时拥有较好的线性度。
其中，为了消除主信号通路中输入栅极电感的噪声贡献，由图1-A可知需要把辅助信号通路中经过下变频的信号经过90度的相移和主信号通路中经过下变频的信号加和在一起，共同经过中频放大器的放大。观察图1-B可知，90度移相的功能通过IQ正交下变频来实现，在辅助信号通路的混频电路的正交四路输出中，选择相应的一路直接和主信号通路混频电路的正交四路输出中的其中一路相连，等效为把辅助信号通路混频电路的输出经过90度移相后和主信号通路混频电路的输出加和在一起。同样的，4路载波亦可以推广至8路12.5%占空比的载波或更高。
其中，栅极电感噪声在其两端（两端也就是主信号通路和辅助信号通路的栅极）的噪声贡献可刚好差90度（因为电感左方阻抗为电阻，右方阻抗为容性，故而差90度），通过后级混频电路再相移90度则相差180度，然后通过信号相加得到消除。
总的来说，上述举例的新型接收机电路架构，通过巧妙设计一个电感，即可以实现较高频率（Multi-GHz）上的输入匹配，结构简单，除此电感以外，主信号通路和辅助信号通路结构基本相同。采用噪声消除技术，通过辅助通路可以消除输入串联电感的热噪声，从而使电路拥有非常好的噪声性能；并且，第一级为互补型跨导放大器，共用DC偏置电流，使得整体功耗不大；并且，接收机可工作于电流模式，具有较高的线性度。
与传统技术相比，有利于可实现更低的噪声系数；且结构更简单，有利于减小面积提高了系统集成度。
参见图1-D至图1-F所示的仿真效果图。
其中，图1-D举例给出了图1-B所示电路的输入匹配仿真结果，其中，这里的目标工作频率是5GHz，适用于WLAN通信标准。观察可知，在5-5.8 GHz以内S11都小于-10dB，实现了良好的输入匹配。
图1-E举例给出了图1-B所示电路的增益和噪声系数仿真结果。观察可知，其最大增益可达35.8 dB，在100MHz处增益仅下降0.5 dB。接收机的双边带噪声系数为1.58 dB，转折频率为30KHz，证明了本实施例电路的噪声消除功能的有效性。
图1-E举例给出了图1-B所示电路的输入三阶交调点(IIP3)的仿真结果。接收机在最大增益时可实现-11.8 dBm的IIP3，表现了不错的线性度。
本申请实施例还提供一些低噪声放大器。
参见图2，本申请实施例还提供一种低噪声放大器，所述低噪声放大器包括：
互补共源(Complementray Common-Source)输入级330、级间匹配耦合网络320和共栅输出级310，其中，所述互补共源输入级330和所述共栅（Common-Gate）输出级310通过所述级间匹配耦合网络320耦合。
其中，在接收机前端可采用LNA来实现。图2举例的是本申请提出的适用于接收机架构的高线性度的低噪声放大器的系统架构。此低噪声放大器主要包括三部分：互补共源输入级、级间匹配耦合网络和共栅输出级。
其中，互补共源输入级基于NMOS管（N沟道场效应管）和PMOS管（P沟道场效应管）来构建，它们共用直流偏置电流，同样电流消耗下增加了输入级的等效跨导，同时二阶非线性得到了部分消除，三阶非线性也得到了提高；级间匹配网络谐振在工作频率，提供合理的交流和直流信号通路，不同的实现结构对应不同的耦合匹配网络；共栅输出级用来增加输出端和输入端的隔离，增加了电路的稳定性，同时，有利于降低输出匹配网络对输入匹配的负载作用，从而简化了输入匹配网络的设计。其中，互补共源输入级和共栅级既可以共用直流电流偏置，也可以分别偏置；整个电路即可工作在窄带模式，也可配置为宽带模式，由具体的输入输出匹配网络和级间耦合网络共同决定。
除此三部分以外，放大器还可包括输入匹配网络和输出匹配网络等，图中标出输入匹配网络和输出匹配网络。
参见图3-A，图3-A是本申请实施例举例提供的低噪声放大器的一种可能的更具体电路结构的示意图。如图3-A举例所示，互补共源输入级包括第一电阻RF1、第二电阻RF2、第三PMOS管Q3、第四PMOS管Q4、第五NMOS管Q5、第六NMOS管Q6。
其中，所述级间匹配耦合网络包括：第二电容C2、第三电容C3、第四电容C4、第五电容C5和第二电感L2。
其中，所述共栅输出级包括：第一电感L1、第一电容C1、所述第一NMOS管Q1和所述第二NMOS管Q2。
其中，所述第五NMOS管Q5的栅极与所述互补共源输入级的正输入端连接，所述第五NMOS管Q5的漏极通过第一电阻RF1与所述互补共源输入级的正输入端连接，所述第五NMOS管Q5的源极接地，所述第五NMOS管Q5的漏极还与第三PMOS管Q3的漏极连接。
其中，所述第六NMOS管Q6的栅极与所述互补共源输入级的负输入端连接，所述第六NMOS管Q6的漏极通过第二电阻RF2与所述互补共源输入级的负输入端连接，所述第六NMOS管Q6的源极接地，所述第六NMOS管Q6的漏极还与第四PMOS管Q4的漏极连接。
其中，所述第三PMOS管Q3的栅极与所述互补共源输入级的正输入端连接，所述第三PMOS管Q3的源极与所述所述第四PMOS管Q4的源极连接。
其中，所述第四PMOS管Q4的栅极与所述互补共源输入级的负输入端连接。
其中，所述第二电感L2的中心抽头与所述第三PMOS管Q3的源极和所述第四PMOS管Q4的源极连接，所述第二电感L2的中心抽头还通过第五电容C5接地。
所述第二电感L2与所述第二电容C2并联。
其中，所述第一NMOS管Q1的源极，通过所述第二电容C2与所述第二NMOS管Q2的源极连接；其中，所述第一NMOS管Q1的源极，还通过所述第三电容C3与所述第三PMOS管Q3的漏极连接；所述第二NMOS管Q2的源极，还通过所述第四电容C4与所述第四PMOS管Q4的漏极连接。
所述第一NMOS管Q1的漏极通过第一电容C1与所述第二NMOS管Q2的漏极连接。
所述第一电容C1与所述第一电感L1并联。
所述第一电感L1的中心抽头与供电端连接。
所述第一NMOS管Q1的栅极和所述第二NMOS管Q2的栅极与所述供电端连接。
所述第一NMOS管Q1的漏极为共栅输出级的正输出端。
所述第二NMOS管Q2的漏极为共栅输出级的负输出端。
图3-A所示架构的放大器是全差分形式，互补共源输入级由NMOS和PMOS构建，可由一个阻值很大的反馈电阻（例如100K）提供栅极偏置，使所有MOS管都工作在饱和区；两个差分通路中的PMOS管源极连接在一起，通过下一级的无源耦合网络提供直流电流，同时，有一个交流电容连接在此节点，将它交流短路到地；交流信号从漏极节点输出，并通过电容C3/C4耦合到无源耦合网络，也是共栅输入级NMOS管的源极。级间无源匹配网络由一个LC谐振网络和耦合电容C3/C4构成，谐振网络中的电感为差分电感，其中心抽头和互补共源输入级中PMOS管的源极相连，共用直流电流；谐振网络起到交流隔离作用，使得交流信号大多流入共栅输入级的源极，并最终在共栅管的漏极得到放大。
同样地，漏极负载由LC谐振网络构成，谐振在信号工作频率，提供一定增益，同时将信号最大程度的耦合到下一级混频器中。本电路可以工作在窄带模式，可以配置输入输出匹配网络，输入输出匹配网络未在图中画出。
其中，互补共源输入级可部分消除二阶非线性同时提高三阶非线性，通过调控PMOS管和NMOS管的尺寸比，可达到最好的二阶非线性消除效果；共源级和共栅级共用直流电流，部分三阶非线性交调项因为直流复用的影响直接出现在共栅级的输出端，同时还会经过共源放大器输出到共栅级从而在共栅输出端放大，这两路的三阶非线性交调项相互抵消，从而整个电路可以实现非常好的IIP3。
值得注意的是，此放大器是全差分结构，亦可工作于单端模式，单端结构的实现由图4-A给出，每个部分的功能保持不变，工作原理亦和图3-A中的差分形式类似。
参见图3-B，图3-B是本申请实施例举例提供的低噪声放大器的另一种可能的更具体电路结构的示意图。如图3-B举例所示，所述互补共源输入级包括：
所述互补共源输入级包括：第一电阻RF1、第三PMOS管Q3、第五NMOS管Q5；
其中，所述级间匹配耦合网络包括：第二电容C2、第三电容C3、第五电容C5和第二电感L2；
其中，所述共栅输出级包括：第一电感L1、第一电容C1和所述第一NMOS管Q1；
其中，所述第五NMOS管Q5的栅极与所述互补共源输入级的输入端连接，所述第五NMOS管Q5的漏极通过第一电阻RF1与所述互补共源输入级的输入端连接，所述第五NMOS管Q5的源极接地，所述第五NMOS管Q5的漏极还与第三PMOS管Q3的漏极连接；
其中，所述第三PMOS管Q3的栅极与所述互补共源输入级的输入端连接，所述第三PMOS管Q3的源极，通过第二电感L2与所述第一NMOS管Q1的源极连接；所述第三PMOS管Q3的源极，还通过第五电容C5接地；
其中，所述第一NMOS管Q1的源极，通过所述第二电容C2接地；所述第一NMOS管Q1的源极，还通过所述第三电容C3与所述第三PMOS管Q3的漏极连接；
所述第一NMOS管Q1的漏极通过第一电容C1与所述共栅输出级的输出端连接；
所述第一NMOS管Q1的漏极通过所述第一电感L1与供电端连接；
所述第一NMOS管Q1的栅极与所述供电端连接。
可以看出，图3-A和图3-B举例的一种新型低噪声放大器，通过共用互补共源输入级和共栅级的直流偏置电流，可以实现非常好的IIP3。并且采用互补共源输入级，因其较高的等效输入跨导，从而使电路拥有非常好的噪声性能同时由于共用电流使得整体功耗适中。低噪声放大器既可工作在差分模式，亦可工作在单端模式；工作频率相对较高，所有器件都片上实现，减小了面积提高了系统集成度，同时提供了更高的IIP3和更小的NF。
参见图4-A和图4-B，其中，图4-A给出了图3-A和图3-B所示放大器的的S参数和NF仿真结果，这里的目标工作频率是5-6 GHz，适用于WLAN通信标准。观察可知，在4.8-6.2GHz以内，S11都小于-10dB，实现了良好的输入匹配；电路负载谐振在5.5 GHz，在此频率具有最大增益，最大增益为11.6 dB；本放大器的噪声系数为1.76 dB，展现了不错的噪声性能。
图4-B给出了图3-A和图3-B所示放大器的输入三阶交调点IIP3的仿真结果。观察可知本接收机在谐振频率处可提供18.8 dBm的IIP3，表现出卓越的线性度。其中，此电路工作于4.8-6.2 GHz频率范围内，却又不限于此频率，亦可调谐到其他频率。
参见图5-A，图5-A是本申请实施例举例提供的低噪声放大器的另一种可能的更具体电路结构的示意图。如图5-A举例所示，互补共源输入级包括：第一电阻RF1、第二电阻RF2、第三PMOS管Q3、第四PMOS管Q4、第五NMOS管Q5、第六NMOS管Q6；
其中，所述级间匹配耦合网络包括：第一电容C1、第二电容C2、第五可变电容C5和第二电感L2；
其中，所述共栅输出级包括：第一电感L1、第三电容C3、第四电容C4，所述第一NMOS管Q1、所述第二NMOS管Q2、第三电阻R3、第四电阻R4和第六可变电容C6；
其中，所述第五NMOS管Q5的栅极与所述互补共源输入级的正输入端连接，所述第五NMOS管Q5的漏极通过第一电阻RF1与所述互补共源输入级的正输入端连接，所述第五NMOS管Q5的源极接地，所述第五NMOS管Q5的漏极还与第三PMOS管Q3的漏极连接；
其中，所述第六NMOS管Q6的栅极与所述互补共源输入级的负输入端连接，所述第六NMOS管Q6的漏极通过第二电阻RF2与所述互补共源输入级的负输入端连接，所述第六NMOS管Q6的源极接地，所述第六NMOS管Q6的漏极还与第四PMOS管Q4的漏极连接；
其中，所述第三PMOS管Q3的栅极与所述互补共源输入级的正输入端连接，所述第三PMOS管Q3的源极与供电端连接，所述第三PMOS管Q3的漏极，通过第一电容C1与第一NMOS管Q1的源极连接；
其中，所述第四PMOS管Q4的栅极与所述互补共源输入级的负输入端连接，所述第四PMOS管Q4的源极与供电端连接，所述第四PMOS管Q4的漏极，通过第二电容C2与第二NMOS管Q2的源极连接；
其中，所述第二电感L2的中心抽头接地；
所述第二电感L2与所述第五可变电容C5并联；
其中，所述第一NMOS管Q1的源极，通过所述第五可变电容C5与所述第二NMOS管Q2的源极连接；其中，所述第一NMOS管Q1的源极，还通过所述第三电容C3与所述第二NMOS管Q2的栅极连接；
所述第一NMOS管Q1的栅极，还通过所述第三电阻和第四电阻与所述第二NMOS管Q2的栅极连接；
其中，所述第一NMOS管Q1的漏极，通过所述第六可变电容C6与所述第二NMOS管Q2的漏极连接；
其中，所述第二NMOS管Q2的源极，还通过所述第四电容C4与所述第一NMOS管Q1的栅极连接；
所述第六可变电容C6与所述第一电感L1并联；
所述第一电感L1的中心抽头与供电端连接；
所述第一NMOS管Q1的漏极为共栅输出级的正输出端；
所述第二NMOS管Q2的漏极为共栅输出级的负输出端。
参见图5-B，图5-B是本申请实施例举例提供的低噪声放大器的另一种可能的更具体电路结构的示意图。如图5-B举例所示，互补共源输入级包括：第一电阻RF1、第三PMOS管Q3和第五NMOS管Q5；
其中，所述级间匹配耦合网络包括：第一电容C1、第五可变电容C5和第二电感L2；
其中，所述共栅输出级包括：第一电感L1、第三电容C3、第四电容C4，所述第一NMOS管Q1、所述第二NMOS管Q2、第三电阻R3、第四电阻R4和第六可变电容C6；
其中，所述第五NMOS管Q5的栅极与所述互补共源输入级的输入端连接，所述第五NMOS管Q5的漏极通过第一电阻RF1与所述互补共源输入级的输入端连接，所述第五NMOS管Q5的源极接地，所述第五NMOS管Q5的漏极还与第三PMOS管Q3的漏极连接；
其中，所述第三PMOS管Q3的栅极与所述互补共源输入级的输入端连接，所述第三PMOS管Q3的源极与供电端连接，所述第三PMOS管Q3的漏极，通过第一电容C1与第一NMOS管Q1的源极连接；
其中，所述第二电感L2的中心抽头接地；
所述第二电感L2与所述第五可变电容C5并联；
其中，所述第一NMOS管Q1的源极，通过所述第五可变电容C5与所述第二NMOS管Q2的源极连接；其中，所述第一NMOS管Q1的源极，还通过所述第三电容C3与所述第二NMOS管Q2的栅极连接；
所述第一NMOS管Q1的栅极，还通过所述第三电阻和第四电阻与所述第二NMOS管Q2的栅极连接；
其中，所述第一NMOS管Q1的漏极，通过所述第六可变电容C6与所述第二NMOS管Q2的漏极连接；
其中，所述第二NMOS管Q2的源极，还通过所述第四电容C4与所述第一NMOS管Q1的栅极连接；
所述第六可变电容C6与所述第一电感L1并联；
所述第一电感L1的中心抽头与供电端连接；
所述第一NMOS管Q1的漏极为共栅输出级的正输出端；
所述第二NMOS管Q2的漏极为共栅输出级的负输出端。
图5-A是全差分形式；图5-B是单端输入差分输出形式，同时具有巴伦的功能，互补共源输入级由NMOS和PMOS等构成，可由一个阻值很大的反馈电阻提供栅极偏置，使所有MOS管都工作在饱和区；两个差分通路中的PMOS管源极连接到VDD；交流信号从漏极节点输出，并通过电容C3/C4耦合到下一级无源耦合网络，也是共栅输入级NMOS管的源极；其中，共栅级采用电容交叉耦合输入方式，同样电流偏置下可以增加共栅管的等效跨导，从而提升了增益并降低了共栅管的噪声贡献。级间无源匹配网络由一个LC谐振网络和耦合电容C3/C4构成，谐振网络中的电感为差分电感，其中心抽头连接到地；谐振网络起到交流隔离作用，使得交流信号大多流入共栅输入级的源极，并最终在共栅管的漏极得到放大；同样地，漏极负载由LC谐振网络构成，谐振在信号工作频率，提供一定增益，同时将信号最大程度的耦合到下一级混频器中。本电路工作在窄带模式，需要额外的输入输出匹配网络，匹配网络未在图中画出。
由前文分析可知，互补共源输入级可以部分消除二阶非线性同时提高三阶非线性，通过调控PMOS管和NMOS管的尺寸比，可以达到最好的二阶非线性消除效果同时降低电路的三阶非线性，从而整个电路可以实现比较好的IIP3。
可以看出，图5-A和图5-B举例的新型低噪声放大器，可实现非常好的IIP3；采用互补共源输入级，因其较高的等效输入跨导，从而使电路拥有非常好的噪声性能同时由于共用电流使得整体功耗适中；这个低噪声放大器既可工作在差分模式，亦可工作在单端模式；可无需调谐，可实现更高的IIP3和更好噪声性能；且工作频率更高，所有器件都片上实现，减小了面积提高了系统集成度，同时提供了更高的IIP3和更小的NF。
参见图6-A和图6-B,图6-A给出了图5-A所示放大器的S参数和NF仿真结果，这里的目标工作频率是5-6 GHz，适用于WLAN通信标准。观察可知，在4.8-6.2 GHz以内，S11都小于-10dB，实现了良好的输入匹配；电路负载谐振在5.5 GHz，在此频率具有最大增益，最大增益为16.3 dB，比实施例1多出5 dB；本放大器的噪声系数为1.22 dB，展现了卓越的噪声性能。
图6-B给出了图5-A所示放大器的输入三阶交调点IIP3的仿真结果。观察可知，本接收机在谐振频率处可提供11.2 dBm的IIP3，表现出卓越的线性度，验证了本发明的功能。此电路工作于4.9-6.1 GHz频率范围内，却又不限于此频率，亦可调谐到其他频率。
其中，图5-A中共栅级可以改为双共栅级形式，可以进一步增加输入端和输出端的隔离并进一步降低LO到输入端的泄漏，具体电路如图7-A和图7-B所示。此外，其他模块功能保持不变，工作原理和图5-A类似。
参见图7-A，图7-A是本申请实施例举例提供的低噪声放大器的另一种可能的更具体电路结构的示意图。如图7-A举例所示，互补共源输入级包括：第一电阻RF1、第二电阻RF2、第三PMOS管Q3、第四PMOS管Q4、第五NMOS管Q5、第六NMOS管Q6；
其中，所述级间匹配耦合网络包括：第一电容C1、第二电容C2、第五可变电容C5和第二电感L2；
其中，所述共栅输出级包括：第一电感L1、第三电容C3、第四电容C4，所述第一NMOS管Q1、所述第二NMOS管Q2、第三电阻R3、第四电阻R4、第六可变电容C6、所述第七NMOS管Q7和所述第八NMOS管Q8；
其中，所述第五NMOS管Q5的栅极与所述互补共源输入级的正输入端连接，所述第五NMOS管Q5的漏极通过第一电阻RF1与所述互补共源输入级的正输入端连接，所述第五NMOS管Q5的源极接地，所述第五NMOS管Q5的漏极还与第三PMOS管Q3的漏极连接；
其中，所述第六NMOS管Q6的栅极与所述互补共源输入级的负输入端连接，所述第六NMOS管Q6的漏极通过第二电阻RF2与所述互补共源输入级的负输入端连接，所述第六NMOS管Q6的源极接地，所述第六NMOS管Q6的漏极还与第四PMOS管Q4的漏极连接；
其中，所述第三PMOS管Q3的栅极与所述互补共源输入级的正输入端连接，所述第三PMOS管Q3的源极与供电端连接，所述第三PMOS管Q3的漏极，通过第一电容C1与第一NMOS管Q1的源极连接；
其中，所述第四PMOS管Q4的栅极与所述互补共源输入级的负输入端连接，所述第四PMOS管Q4的源极与供电端连接，所述第四PMOS管Q4的漏极，通过第二电容C2与第二NMOS管Q2的源极连接；
其中，所述第二电感L2的中心抽头接地；
所述第二电感L2与所述第五可变电容C5并联；
其中，所述第一NMOS管Q1的源极，通过所述第五可变电容C5与所述第二NMOS管Q2的源极连接；其中，所述第一NMOS管Q1的源极，还通过所述第三电容C3与所述第二NMOS管Q2的栅极连接；
所述第一NMOS管Q1的栅极，还通过所述第三电阻和第四电阻与所述第二NMOS管Q2的栅极连接；
其中，所述第一NMOS管Q1的漏极与所述第七NMOS管Q7的源极连接；
其中，所述第二NMOS管Q2的源极，还通过所述第四电容C4与所述第一NMOS管Q1的栅极连接；
其中，所述第二NMOS管Q2的漏极与所述第八NMOS管Q8的源极连接；
其中，所述第七NMOS管Q7的漏极，通过所述第六可变电容C6与所述第八NMOS管Q8的漏极连接；
其中，所述第七NMOS管Q7的栅极与所述第八NMOS管Q8的栅极连接；
所述第六可变电容C6与所述第一电感L1并联；
所述第一电感L1的中心抽头与供电端连接；
所述第七NMOS管Q7的漏极为共栅输出级的正输出端；
所述第八NMOS管Q8的漏极为共栅输出级的负输出端。
参见图7-B，图7-B是本申请实施例举例提供的低噪声放大器的另一种可能的更具体电路结构的示意图。如图7-B举例所示，所述互补共源输入级包括：第一电阻RF1、第三PMOS管Q3和第五NMOS管Q5；
其中，所述级间匹配耦合网络包括：第一电容C1、第三电容C3、第四电容C4、第五可变电容C5和第二电感L2；
其中，所述共栅输出级具体可以包括：第一电感L1、所述第一NMOS管Q1、所述第二NMOS管Q2、第三电阻R3、第四电阻R4、第六可变电容C6、所述第七NMOS管Q7和所述第八NMOS管Q8；
其中，所述第五NMOS管Q5的栅极与所述互补共源输入级的输入端连接，所述第五NMOS管Q5的漏极通过第一电阻RF1与所述互补共源输入级的输入端连接，所述第五NMOS管Q5的源极接地，所述第五NMOS管Q5的漏极还与第三PMOS管Q3的漏极连接；
其中，所述第三PMOS管Q3的栅极与所述互补共源输入级的输入端连接，所述第三PMOS管Q3的源极与供电端连接，所述第三PMOS管Q3的漏极，通过第一电容C1与第一NMOS管Q1的源极连接；
其中，所述第二电感L2的中心抽头接地；
所述第二电感L2与所述第五可变电容C5并联；
其中，所述第一NMOS管Q1的源极，通过所述第五可变电容C5与所述第二NMOS管Q2的源极连接；其中，所述第一NMOS管Q1的源极，还通过所述第三电容C3与所述第二NMOS管Q2的栅极连接；
所述第一NMOS管Q1的栅极，还通过所述第三电阻和第四电阻与所述第二NMOS管Q2的栅极连接；
其中，所述第一NMOS管Q1的漏极与所述第七NMOS管Q7的源极连接；
其中，所述第二NMOS管Q2的源极，还通过所述第四电容C4与所述第一NMOS管Q1的栅极连接；
其中，所述第二NMOS管Q2的漏极与所述第八NMOS管Q8的源极连接；
其中，所述第七NMOS管Q7的漏极，通过所述第六可变电容C6与所述第八NMOS管Q8的漏极连接；
其中，所述第七NMOS管Q7的栅极与所述第八NMOS管Q8的栅极连接；
所述第六可变电容C6与所述第一电感L1并联；
所述第一电感L1的中心抽头与供电端连接；
所述第七NMOS管Q7的漏极为共栅输出级的正输出端；
所述第八NMOS管Q8的漏极为共栅输出级的负输出端。
图5-B和图7-B举例所示的是巴伦(Balanced to Unbalanced)型低噪声放大器，互补共源输入级是单端形式，级间匹配网络和共栅输出级是差分形式。互补共源输入级由NMOS管和PMOS管等构成，其中，可由一个阻值很大的反馈电阻提供栅极偏置，使所有MOS管都工作在饱和区；交流信号从漏极节点输出，并通过一电容C3/C4耦合到下一级无源耦合网络，也是共栅输入级NMOS管的源极；共栅级采用电容交叉耦合输入方式，同样电流偏置下可以增加共栅管的等效跨导，从而提升了增益并降低了共栅管的噪声贡献。
级间无源匹配网络由一个LC谐振网络和耦合电容C3/C4构成，谐振网络中的电感为差分电感，其中心抽头连接到地；谐振网络起到交流隔离作用，使得交流信号大多流入共栅输入级的源极，并最终在共栅管的漏极得到放大；级间无源匹配网络和电容交叉耦合共栅级还起到巴伦的作用，将单端的共源级输入信号转化为差分信号输出；同样地，漏极负载由LC谐振网络构成，谐振在信号工作频率，提供一定增益，同时将信号最大程度的耦合到下一级混频器中。本电路工作在窄带模式，需要额外的输入输出匹配网络，匹配网络未在图中画出。与图5-A和图5-B中电路相比，图7-A和图8-A皆为双共栅级形式，可以进一步增加输入端和输出端的隔离并进一步降低LO到输入端的泄漏。
与图3-A和5-A不同的是，互补共源输入级的二阶非线性虽然得到部分消除，但其三阶非线性却被后级巴伦功能模块转换为差分信号输出到输出端，未得到很好的抑制，因此此电路的IIP3没有前两者好；但其噪声性能依然良好，因为互补共源输入级有很高的等效跨导。
可以看出，图7-A和图7-B举例了新型低噪声放大器可以实现非常好的噪声性能；其包含巴伦的功能，单端输入差分输出，无需片外巴伦，降低了成本并提高了集成度；并且共栅级是双极共栅结构。在保持低噪声性能的基础上可以实现巴伦的功能，可避免了片外巴伦的使用，节省了成本提高了集成度。
参见图8-A和图8-B，图8-A给出了图7-A举例的电路的S参数和NF仿真结果，这里的目标工作频率是5-6 GHz，适用于WLAN通信标准。观察可知，在5.0-6.1 GHz以内，S11都小于-10dB，实现了良好输入匹配；电路负载谐振在5.5 GHz，在此频率具有最大增益，最大增益为16.8 dB，比图1-B多出5 dB；本放大器的噪声系数为1.34 dB，展现了卓越的噪声性能。
图8-B给出了图7-A举例的电路的输入三阶交调点IIP3的仿真结果。观察可知，本接收机在谐振频率处可提供-7.0 dBm的IIP3。此电路工作于5.0-6.1 GHz频率范围内，却又不限于此频率，亦可调谐到其他频率。
相比于图3-A和图5-A所示电路，图7-A所示电路有最少的功率消耗，因为只需要一个单端的输入共源级。
本申请实施例还提供一种接收机，接收机可包括如上述实施例举例的任意一种低噪声放大器。这个接收机的具体结构例如可如图9举例所示。具体来说，接收机可以包括：第一带通滤波器BPF、低噪声放大器、第二带通滤波器BPF、混频器、低通滤波器和模数转换器ADC等等。
其中，第一带通滤波器的输入端与天线连接，第一带通滤波器的输出端与低噪声放大器的输入端连接，低噪声放大器的输出端与第二带通滤波器的输入端连接，第二带通滤波器的输出端与混频器的输入端连接，fc表示混频信号。其中，混频器的输出端与低通滤波器的输入端连接；低通滤波器的输出端与模数转换器的输入端连接；模数转换器的输出端输出的数字信号供基带处理。
总的来说，本申请实施例提出的一些新型接收机架构，巧妙引入一个电感即可实现较高频率（Multi-GHz）上的输入匹配，结构简单，除此电感以外，主信号通路和辅助信号通路结构相同；第一级为互补型跨导放大器，共用DC偏置电流，使得整体功耗不大；可以工作于电流模式，具有较高的线性度。本申请提出的接收机系统采用了噪声消除技术，通过辅助通路可以消除输入串联电感的热噪声，从而使电路拥有非常好的噪声性能。
本申请提出的新型低噪声放大器系统，主要由三部分构成：互补共源输入级、级间匹配耦合网络和共栅输出级；所有器件皆在片实现，可配置为多种结构；并且，其既可工作在窄带模式，也可配置为宽带模式，由具体的输入输出匹配网络和级间耦合网络共同决定。
测试发现，本申请提出的接收机系统在保持高线性度和低噪声的基础上，同时降低了Lo信号到天线端的泄露，其中，本申请提出的低噪声放大器系统和接收机系统，不仅适合于低频（<3GHz），还适合于较高频 (>3 GHz)。
本申请提出的低噪声放大器系统，低噪声性能尤其突出。在低噪声放大器系统的某些实例中，在具有低噪声系数的基础上，还可实现高IIP3。
其中，低噪声放大器系统的某些实例中的某些实例可以实现内部集成巴伦的功能。本接收机和低噪声放大器适合5GHz WLAN和5G-NR，却不限于这些频段和标准，亦适合于其它频段和标准。
在上述实施例中，对各个实施例的描述可能各有侧重，因此，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
在本申请所提供的几个实施例中，应该理解到，所揭露的装置，也可能通过其它的方式实现。例如以上所描述的装置实施例仅仅是示意性的，例如有些单元的划分，可能仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可结合或者可以集成到另一个系统，或一些特征可以忽略或不执行。另一点，所显示或讨论的相互之间的间接耦合或者直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接可以是电性或其它的形式。
上述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可位于一个地方，或者也可分布到多个设备。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例的方案的目的。

Claims (5)

1.一种接收机，其特征在于，所述接收机包括：主信号通路和辅助信号通路、合路电路和中频放大电路；
主信号通路包括栅极串联电感L1、第一共源放大电路和混频电路，所述主信号通路的输入端通过所述栅极串联电感与所述第一共源放大电路的输入端连接，所述第一共源放大电路的输出端与所述混频电路的输入端连接，所述混频电路的输出端与所述合路电路的第一输入端连接，所述合路电路的输出端与所述中频放大电路的输入端连接，其中，所述栅极串联电感L1为片上电感；
辅助信号通路包括第二共源放大电路和混频移相电路；所述辅助信号通路的输入端与所述第二共源放大电路的输入端连接，所述第二共源放大电路的输出端与所述混频移相电路的输入端连接，所述混频移相电路的输出端与所述合路电路的第二输入端连接；
其中，所述第一共源放大电路与所述第二共源放大电路为互补共源型，并复用自直流偏置电流提供DC偏置电压，所述第一共源放大电路的输出交流通过隔直电容耦合至所述混频电路，所述第二共源放大电路的输出交流通过隔直电容耦合至所述混频移相电路，以隔离所述接收机的射频输入端的DC偏置和所述中频放大电路中的DC偏置。
2.根据权利要求1所述的接收机，其特征在于，
所述第一共源放大电路包括：
第一PMOS管Q1、第二NMOS管Q2，第一电阻R1和第一电容C1；
其中，所述第一PMOS管Q1的源极与供电端连接，所述第一PMOS管Q1的栅极与所述第二NMOS管Q2的栅极连接，所述第一PMOS管Q1的栅极还通过第一电阻R1与所述第一PMOS管Q1的漏极连接；所述第一PMOS管Q1的漏极与所述第二NMOS管Q2的漏极连接；所述第一PMOS管Q1的漏极还通过第一电容C1与所述第一共源放大电路的输出端连接；所述第一PMOS管Q1的栅极为所述第一共源放大电路的输入端；
所述第二NMOS管Q2的源极接地，所述第二NMOS管Q2的栅极通过第一电阻R1与所述第二NMOS管Q2的漏极连接。
3.根据权利要求2所述的接收机，其特征在于，所述接收机还包括第七电容C7；
其中，所述第二共源放大电路包括：
第三PMOS管Q3、第四NMOS管Q4，第二电阻R2和第二电容C2；
其中，所述第三PMOS管Q3的源极与供电端连接，所述第三PMOS管Q3的栅极与所述第四NMOS管Q4的栅极连接，所述第三PMOS管Q3的栅极还通过第二电阻R2与所述第三PMOS管Q3的漏极连接；所述第三PMOS管Q3的漏极与所述第四NMOS管Q4的漏极连接；所述第三PMOS管Q3的漏极还通过第二电容C2与所述第二共源放大电路的输出端连接；所述第三PMOS管Q3的栅极为所述第二共源放大电路的输入端；
所述第四NMOS管Q4的源极接地，所述第四NMOS管Q4的栅极通过第二电阻R2与所述第四NMOS管Q4的漏极连接；
所述第四NMOS管Q4的栅极还通过第一电感L1与所述第一PMOS管Q1的栅极连接；
所述第四NMOS管Q4的栅极还通过所述第七电容C7与所述接收机的射频输入端连接。
4.根据权利要求1至3任意一项所述的接收机，其特征在于，所述混频电路包括：第五NMOS管Q5、第六NMOS管Q6、第七NMOS管Q7和第八NMOS管Q8；
所述中频放大电路包括：第一中频放大器IF-AMP1、第二中频放大器IF-AMP2、第三可变电阻R3、第三可变电容C3、第四可变电阻R4、第四可变电容C4、第五可变电阻R5、第五可变电容C5、第六可变电阻R6和第六可变电容C6；
其中，所述第五NMOS管Q5的栅极与第一本振信号Lo1的输出端连接；
所述第五NMOS管Q5的漏极与第一共源放大电路的输出端连接；所述第五NMOS管Q5的源极与所述第一中频放大器IF-AMP1的正输入端连接；所述第五NMOS管Q5的漏极，还分别与第六NMOS管Q6的漏极连接、第七NMOS管Q7的漏极连接和第八NMOS管Q8的漏极连接；
其中，所述第六NMOS管Q6的栅极与第二本振信号Lo3的输出端连接；
所述第六NMOS管Q6的源极与所述第一中频放大器IF-AMP1的负输入端连接；
其中，所述第七NMOS管Q7的栅极与第三本振信号Lo2的输出端连接；
所述第七NMOS管Q7的源极与所述第二中频放大器IF-AMP2的正输入端连接；
其中，所述第八NMOS管Q8的栅极与第四本振信号Lo4的输出端连接；
所述第八NMOS管Q8的源极与所述第二中频放大器IF-AMP2的负输入端连接；
其中，所述第三可变电阻R3与第三可变电容C3并联；
所述第一中频放大器IF-AMP1的正输入端，通过所述第三可变电容C3与所述第一中频放大器IF-AMP1的负输出端连接；
其中，所述第四可变电阻R4与第四可变电容C4并联；
所述第一中频放大器IF-AMP1的负输入端，通过所述第四可变电容C4与所述第一中频放大器IF-AMP1的正输出端连接；
其中，所述第五可变电阻R5与第五可变电容C5并联；
所述第二中频放大器IF-AMP2的正输入端，通过所述第五可变电容C5与所述第二中频放大器IF-AMP2的负输出端连接；
其中，所述第六可变电阻R6与第六可变电容C6并联；
所述第二中频放大器IF-AMP2的负输入端，通过所述第六可变电容C6与所述第二中频放大器IF-AMP2的正输出端连接。
5.根据权利要求4所述的接收机，其特征在于，所述混频移相电路包括：
第九NMOS管Q9、第十NMOS管Q10、第十一NMOS管Q11和第十二NMOS管Q12；
其中，所述第九NMOS管Q9的栅极与所述第一本振信号Lo1的输出端连接；
所述第九NMOS管Q9的漏极与第二共源放大电路的输出端连接；所述第九NMOS管Q9的源极与所述第二中频放大器IF-AMP2的正输入端连接；所述第九NMOS管Q9的漏极，还分别与第十NMOS管Q10的漏极、第十一NMOS管Q11的漏极和第十二NMOS管Q12的漏极连接；
其中，所述第十NMOS管Q10的栅极与所述第二本振信号Lo3的输出端连接；
所述第十NMOS管Q10的源极与所述第二中频放大器IF-AMP2的负输入端连接；
其中，所述第十一NMOS管Q11的栅极与所述第三本振信号Lo2的输出端连接；
所述第十一NMOS管Q11的源极与所述第一中频放大器IF-AMP1的负输入端连接；
其中，所述第十二NMOS管Q12的栅极与所述第四本振信号Lo4的输出端连接；
所述第十二NMOS管Q12的源极与所述第一中频放大器IF-AMP1的正输入端连接。
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