KR100956000B1 - 선형성을 개선하기 위한 차동증폭회로 및 주파수 혼합기 - Google Patents

선형성을 개선하기 위한 차동증폭회로 및 주파수 혼합기 Download PDF

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Abstract

본 발명은 선형성이 개선된 차동증폭회로 및 주파수 혼합기에 관한 것이다. 본 발명에 따른 차동증폭회로는 제1 부하 및 제2 부하와; 상기 제1 부하에 대한 제1 출력단과; 상기 제2 부하에 대한 제2 출력단과; 제1 입력단 및 제2 입력단 간의 전압차를 증폭하는 차동단과, 상기 차동단을 바이어싱하는 바이어싱 전류 소스가 마련된 차동증폭부와; 상기 제1 출력단과 상기 제2 출력단을 연결하는 제1 트랜지스터를 갖는 제1 크로스 회로부와, 상기 제1 출력단과 상기 제2 출력단을 연결하는 제2 트랜지스터를 갖는 제2 크로스 회로부가 마련되어 상기 차동증폭부에서 발생하는 비선형성 신호를 제거하는 비선형성 제거회로부를 포함하는 것을 특징으로 한다. 이에 따라, 차동증폭회로의 능동소자에서 발생하는 비선형 전류성분을 부하 측에서 상쇄하여 선형 전류 성분만을 출력하여 기존의 선형성 개선을 위한 차동증폭회로에 비해 선형성이 개선될 수 있다.

Description

선형성을 개선하기 위한 차동증폭회로 및 주파수 혼합기{DIFFERENTIAL AMPLIFIER CIRCUIT AND FREQUENCY MIXER FOR IMPROVING LINEARITY}
본 발명은 선형성을 개선하기 위한 차동증폭회로 및 주파수 혼합기에 관한 것으로서, 보다 상세하게는 차동증폭회로의 능동소자에서 발생하는 비선형 전류성분을 부하 측에서 상쇄하여 선형 전류 성분만을 출력하여 선형성을 개선한 차동증폭회로 및 주파수 혼합기에 관한 것이다.
휴대용 무선 송수신기 등에서는 제한된 전력 소모 조건에서 상호변조에 의한 수신기 감도의 저하를 막기 위해 초단에 높은 선형성을 갖는 증폭기 및 주파수 혼합기가 사용된다.
이와 같은 증폭기 및 주파수 혼합기의 선형성을 개선하는 방법으로 피드백, 전치왜곡 등의 방법이 제안되었으나, 이와 같은 방법은 발진가능성, 구현의 복잡도, 잡음열화 등의 문제로 인해 휴대용 단말기에는 사용하기 어려운 현실적인 문제점이 있었다.
이와 같은 문제점, 즉 선형성을 높이기 위해 다양한 형태의 차동증폭회로가 제안되고 있다. 도 1은 통상적인 차동증폭회로의 구성을 도시한 도면이다. 도면에 도시된 바와 같이, 종래의 차동증폭회로는 2개의 부하 저항(R1,R2), 2개의 NMOS 트랜지스터(T1,T2), 바이어싱 전류 소스(IBias)를 포함한다. 2개의 부하 저항(R1,R2)은 동일한 저항값을 가지며, 2개의 NMOS 트랜지스터(T1,T2)는 동일한 채널 특성을 갖도록 설정된다. 그리고 2개의 NMOS 트랜지스터(T1,T2) 각각의 게이트에는 2개의 입력신호(vin+,vin-)가 인가되는데, 차동증폭회로는 이와 같은 2개의 입력신호(vin+,vin-)의 차를 증폭하여 출력하게 된다.
또한, 선형성을 개선하기 위한 차동증폭회로와 관련하여, 한국공개특허 제10-2006-0011742호(차동증폭회로 및 이를 포함한 믹서회로)에서는, 도 2에 도시된 바와 같이, 보조 차동증폭부(32)를 갖는 차동증폭회로를 개시하고 있다.
상기 한국공개특허에서는 차동쌍을 이루는 한 쌍의 NMOS 트랜지스터(MN1,MN2)로 구성된 메인 차동증폭부(31)와, 차동쌍을 이루는 한 쌍의 다른 NMOS 트랜지스터(MN3,MN4)로 구성된 보조 차동증폭부(32)를 병렬로 연결하여, 선형성에 영향을 미치는 전체 트랜스컨덕턴스의 2차 미분 계수 값을 음의 값을 갖도록 하고 있다.
본 발명은 상기 한국공개특허에서 제안하고 있는 선형성 개선 방안과 다른 새로운 회로 구조를 제안하고, 이를 통해 차동증폭회로의 능동소자에서 발생하는 비선형 전류성분을 부하 측에서 상쇄하여 선형 전류 성분만을 출력하여 기존의 선형성 개선을 위한 차동증폭회로에 비해 선형성이 개선된 차동증폭회로를 제안하는데 그 목적이 있다.
또한 본 발명은 상기의 차동증폭회로를 주파수 혼합기에 적용하여 선형성이 개선된 주파수 혼합기를 제공하는데 다른 목적이 있다.
상기 목적은 본 발명에 따라, 선형성이 개선된 차동증폭회로에 있어서, 제1 부하 및 제2 부하와; 상기 제1 부하에 대한 제1 출력단과; 상기 제2 부하에 대한 제2 출력단과; 제1 입력단 및 제2 입력단 간의 전압차를 증폭하는 차동단과, 상기 차동단을 바이어싱하는 바이어싱 전류 소스가 마련된 차동증폭부와; 상기 제1 출력단과 상기 제2 출력단을 연결하는 제1 트랜지스터를 갖는 제1 크로스 회로부와, 상기 제1 출력단과 상기 제2 출력단을 연결하는 제2 트랜지스터를 갖는 제2 크로스 회로부가 마련되어 상기 차동증폭부에서 발생하는 비선형성 신호를 제거하는 비선형성 제거회로부를 포함하는 것을 특징으로 하는 차동증폭회로에 의해서 달성된다.
여기서, 상기 제1 트랜지스터의 드레인 단자는 상기 제2 출력단과 연결되고, 게이트 단자는 상기 제1 출력단과 연결되고, 소스 단자는 접지되고; 상기 제1 크로스 회로부는 상기 제1 트랜지스터의 상기 게이트 단자에 제1 바이어스 전압을 인가하는 제1 바이어스 전원부를 포함하고; 상기 제2 트랜지스터의 드레인 단자는 상기 제1 출력단에 연결되고, 게이트 단자는 상기 제2 출력단에 연결되고, 소스 단자는 접지되며; 상기 제2 크로스 회로부는 상기 제2 트랜지스터의 상기 게이트 단자에 제2 바이어스 전압을 인가하는 제2 바이어스 전원부를 포함할 수 있다.
그리고, 상기 제1 바이어스 전원부는 상기 제1 트랜지스터의 상기 게이트 단자와 상기 제1 출력단 사이에 연결되는 제1 커패시터와, 상기 제1 커패시터와 상기 제1 트랜지스터의 상기 게이트 단자 사이에서 분기된 제1 바이어스 전압 소스를 포함하며; 상기 제2 바이어스 전원부는 상기 제2 트랜지스터의 상기 게이트 단자와 상기 제2 출력단 사이에 연결되는 제2 커패시터와, 상기 제2 커패시터와 상기 제2 트랜지스터의 상기 게이트 단자 사이에서 분기된 제2 바이어스 전압 소스를 포함할 수 있다.
여기서, 상기 차동단은 차동쌍을 이루는 제3 트랜지스터 및 제4 트랜지스터를 포함할 수 있다.
그리고, 상기 차동단은 상기 제3 트랜지스터에 캐스코드 연결되는 제3 캐스코드 트랜지스터와 상기 제4 트랜지스터에 캐스코드 연결되는 제4 캐스코드 트랜지스터를 더 포함하며; 상기 제3 캐스코드 트랜지스터 및 상기 제4 캐스코드 트랜지스터는 차동쌍을 이룰 수 있다.
또한, 상기 제1 크로스 회로부는 상기 제1 트랜지스터와 캐스코드 연결된 제 1 캐스코드 트랜지스터를 더 포함하며; 상기 제2 크로스 회로부는 상기 제2 트랜지시터와 캐스코드 연결된 제2 캐스코드 트랜지스터를 더 포함할 수 있다.
한편, 상기 목적은 본 발명의 다른 실시 형태에 따라, 선형성이 개선된 주파수 혼합기에 있어서, 제1 부하 및 제2 부하와; 상기 제1 부하에 대한 제1 출력단과; 상기 제2 부하에 대한 제2 출력단과; 제1 입력단 및 제2 입력단 간의 전압차를 증폭하는 차동단과, 상기 차동단을 바이어싱하는 바이어싱 전류 소스가 마련된 차동증폭부와; 국부발진신호에 따라 상기 차동증폭부에 의해 증폭된 신호의 주파수를 변환하여 상기 제1 출력단 및 상기 제2 출력단 측으로 출력하는 주파수 혼합부와; 상기 주파수 혼합부의 제1 혼합부 입력단과 제2 혼합부 입력단을 연결하는 제1 트랜지스터를 갖는 제1 크로스 회로부와, 상기 제1 혼합부 입력단과 상기 제2 혼합부 입력단을 연결하는 제2 트랜지스터를 갖는 제2 크로스 회로부가 마련되어 상기 차동증폭부에서 발생하는 비선형성 신호를 제거하는 비선형성 제거회로부와; 국부발진신호에 따라 상기 차동증폭부에 의해 증폭된 신호의 주파수를 변환하여 상기 제1 출력단 및 상기 제2 출력단 측으로 출력하는 주파수 혼합부를 포함하는 것을 특징으로 하는 주파수 혼합기에 의해서 달성될 수 있다.
여기서, 상기 제1 트랜지스터의 드레인 단자는 상기 제2 혼합부 입력단과 연결되고, 게이트 단자는 상기 제1 혼합부 입력단과 연결되고, 소스 단자는 접지되고; 상기 제1 크로스 회로부는 상기 제1 트랜지스터의 상기 게이트 단자에 제1 바이어스 전압을 인가하는 제1 바이어스 전원부를 포함하고; 상기 제2 트랜지스터의 드레인 단자는 상기 제1 혼합부 입력단에 연결되고, 게이트 단자는 상기 제2 혼합 부 입력단에 연결되고, 소스 단자는 접지되며; 상기 제2 크로스 회로부는 상기 제2 트랜지스터의 상기 게이트 단자에 제2 바이어스 전압을 인가하는 제2 바이어스 전원부를 포함할 수 있다.
그리고, 상기 제1 바이어스 전원부는 상기 제1 트랜지스터의 상기 게이트 단자와 상기 제1 혼합부 입력단 사이에 연결되는 제1 커패시터와, 상기 제1 커패시터와 상기 제1 트랜지스터의 상기 게이트 단자 사이에서 분기된 제1 바이어스 전압 소스를 포함하며; 상기 제2 바이어스 전원부는 상기 제2 트랜지스터의 상기 게이트 단자와 상기 제2 혼합부 입력단 사이에 연결되는 제2 커패시터와, 상기 제2 커패시터와 상기 제2 트랜지스터의 상기 게이트 단자 사이에서 분기된 제2 바이어스 전압 소스 포함할 수 있다.
상기와 같은 구성을 통해, 차동증폭회로의 능동소자에서 발생하는 비선형 전류성분을 부하 측에서 상쇄하여 선형 전류 성분만을 출력하여 기존의 선형성 개선을 위한 차동증폭회로에 비해 선형성이 개선된 차동증폭회로 및 주파수 혼합기가 제공된다.
이하에서는 첨부된 도면들을 참조하여 본 발명의 실시예들을 보다 상세하게 설명한다.
도 3은 본 발명의 제1 실시예에 따른 차동증폭회로의 구성을 도시한 도면이다. 도면에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 차동증폭회로는 제1 부하(10), 제2 부하(11), 제1 출력단(vout+), 제2 출력단(vout-), 차동증폭부(20) 및 비선형성 제거회로부(30)를 포함한다.
차동증폭부(20)는 제1 입력단(41) 및 제2 입력단(42) 간의 전압차를 증폭하는 차동단과, 차동단을 바이어싱하는 바이어싱 전류 소스(IBias)를 포함한다. 차동단은 차동쌍을 이루는 한 쌍의 트랜지스터(T3,T4)로 구성되는데, 이하에서는 차동단을 구성하는 트랜지스터(T3,T4)를 각각 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)로 정의하여 설명한다. 여기서, 차동단을 구성하는 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)는 NMOS 트랜지스터가 사용되는 것을 일 예로 한다.
제3 트랜지스터(T3)는 제1 부하(10)와 직렬로 연결되고, 제4 트랜지스터(T4)는 제2 부하(11)와 직렬로 연결된다. 그리고 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)는 각각 제1 부하(10) 및 제2 부하(11)에 의해 내부 공급 전압(VDD)에 연결된다.
또한, 제3 트랜지스터(T3)의 게이트 단자에는 제1 입력단(41)에 연결되어 제1 입력전압(vin+)이 입력되고, 제4 트랜지스터(T4)의 게이트 단자에는 제2 입력단(42)이 연결되어 제2 입력전압(vin-)이 입력된다. 이 때 차동단은 제1 입력전압(vin+)과 제2 입력전압(vin-) 간의 차이에 해당하는 전압을 출력한다.
여기서, 제1 입력단(41)과 제3 트랜지스터(T3)의 게이트 단자 사이, 그리고 제2 입력단(42)과 제4 트랜지스터(T4)의 게이트 단자 사이에는 각각 커패시터(C3,C4)와 저항(R3,R4)이 병렬로 연결되어 있다.
그리고 바이어싱 전류 소스(IBias)는 차동단을 바이어싱하는데, 차동단이 차동 모드로 동작 가능하도록 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)의 소스 단자와 기준전위 사이에 연결된다.
한편, 비선형성 제거회로부(30)는 제1 크로스 회로부(31)와 제2 크로스 회로부(32)를 포함한다. 제1 크로스 회로부(31)는 제1 트랜지스터(T1)를 포함하고, 제2 크로스 회로부(32)는 제2 트랜지스터(T2)를 포함한다. 여기서, 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)는, 도 3에 도시된 바와 같이 NMOS 트랜지스터로 마련되는 것을 일 예로 한다.
본 발명의 제1 실시예에 따른 제1 크로스 회로부(31)의 제1 트랜지스터(T1)는 제1 출력단(vout+)과 제2 출력단(vout-)을 연결하는데, 제1 트랜지스터(T1)의 드레인 단자는 제2 출력단(vout-)과 연결되고, 제1 트랜지스터(T1)의 게이트 단자는 제1 출력단(vout+)과 연결되고, 제1 트랜지스터(T1)의 소스 단자는 접지된다.
그리고 제1 크로스 회로부(31)는 제1 트랜지스터(T1)의 게이트 단자에 바이어스 전압(이하, '제1 바이어스 전압'이라 함)을 인가하는 제1 바이어스 전원부를 포함한다. 여기서, 본 발명의 제1 실시예에 따른 제1 바이어스 전원부는 제1 트랜 지스터(T1)의 게이트 단자와 제1 출력단(vout+) 사이에 연결되는 제1 커패시터(C1)와, 제1 커패시터(C1)와 제1 트랜지스터(T1)의 게이트 단자 사이로 분기된 제1 바이어스 전압 소스(VCCPDC1)를 포함할 수 있다. 그리고 제1 바이어스 전압 소스(VCCPDC1)에는 저항(R1)이 직렬로 연결된다. 이와 같은 구성을 통해 제1 트랜지스터(T1)의 게이트 단자로 제1 바이어스 전압이 인가된다.
또한, 본 발명의 제1 실시예에 따른 제2 크로스 회로부(32)의 제2 트랜지스터(T2)는, 제1 트랜지스터(T1)의 구성에 대응하여, 제1 출력단(vout+)과 제2 출력단(vout-)을 연결하는데, 제2 트랜지스터(T2)의 드레인 단자는 제1 출력단(vout+)과 연결되고, 제2 트랜지스터(T2)의 게이트 단자는 제2 출력단(vout-)과 연결되고, 제2 트랜지스터(T2)의 소스 단자는 접지된다.
그리고 제2 크로스 회로부(32)는 제2 트랜지스터(T2)의 게이트 단자에 바이어스 전압(이하, '제2 바이어스 전압'이라 함)을 인가하는 제2 바이어스 전원부를 포함한다. 여기서, 본 발명의 제1 실시예에 따른 제2 바이어스 전원부는 제2 트랜지스터(T2)의 게이트 단자와 제2 출력단(vout-) 사이에 연결되는 제2 커패시터(C2)와, 제2 커패시터(C2)와 제2 트랜지스터(T2)의 게이트 단자 사이로 분기된 제2 바이어스 전압 소스(VCCPDC2)를 포함할 수 있다. 그리고 제2 바이어스 전압 소스(VCCPDC2)에는 저항(R2)이 직렬로 연결된다. 이와 같은 구성을 통해 제2 트랜지스 터(T2)의 게이트 단자로 제2 바이어스 전압이 인가된다.
상기와 같은 구성을 통해 본 발명의 제1 실시예에 따른 차동증폭회로의 동작에 대해 상세히 설명한다.
일반적으로 MOS 트랜지스터의 드레인 전류를 게이트-소스 전압에 대해 파워-시리즈(Power-series)로 표현하면 [수학식 1]과 같이 나타낼 수 있다.
[수학식 1]
Figure 112008015031057-pat00001
여기서, id는 드레인 전류이고, vgs는 게이트-소스 전압이고, gi는 DC 전압전달특성의 I번째 도함수 있다.
비선형 혼변조 왜곡 신호는 주로 트랜스컨덕턴스의 이계도함수, 즉 2차 미분계수인 g3에 의해 발생된다. g3에 의해 발생되는 혼변조 신호를 상쇄시켜 선형성을 개선하는 본 발명의 제1 실시예에 따른 차동증폭회로에 상기 [수학식 1]을 적용하면 다음과 같이 정리된다.
[수학식 2]
Figure 112008015031057-pat00002
여기서, A는 제3 트랜지스터(T3), B는 제4 트랜지스터(T4), C는 제2 트랜지스터(T2)를 구분하는 구분자이다.
제3 트랜지스터(T3) 및 제4 트랜지스터(T4)가 차동쌍을 이루므로, 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)의 게이트-소스 전압은 [수학식 3]과 같이 나타낼 수 있다.
[수학식 3]
Figure 112008015031057-pat00003
여기서, vin은 입력전압이다.
그리고 제3 트랜지스터(T3)와 제4 트랜지스터(T4)에 의해 형성된 차동쌍에서 부정합(Mismatch)이 발생하지 않는다고 가정하면, 즉 gi,A = gi,B가 성립한다고 가정하면, [수학식 2]는 [수학식 4]와 같이 나타낼 수 있다.
[수학식 4]
Figure 112008015031057-pat00004
그리고 차동증폭회로의 부하 값을 Z라 하면 제2 트랜지스터(T2)의 게이트-소스 전압은 [수학식 5]와 같이 나타낼 수 있다.
[수학식 5]
Figure 112008015031057-pat00005
여기서, [수학식 4]와 [수학식 5]를 이용하여 제2 트랜지스터(T2)의 드레인 전류를 입력전압 vin에 대해 나타내면 [수학식 6]과 같다.
[수학식 6]
Figure 112008015031057-pat00006
[수학식 6]에서 3차 이상의 항을 무시하면, [수학식 7]과 같이 나타낼 수 있 다.
[수학식 7]
Figure 112008015031057-pat00007
이 때, 출력전류 iout+는 KCL에 의해 제2 트랜지스터(T2)와 제3 트랜지스터(T3)의 드레인 전류의 합으로 나타낼 수 있으며, [수학식 8]과 같다.
[수학식 8]
Figure 112008015031057-pat00008
[수학식 8]에서 3차 항만을 다시 나타내면 [수학식 9] 및 [수학식 10]과 같이 나타낼 수 있다.
[수학식 9]
Figure 112008015031057-pat00009
[수학식 10]
Figure 112008015031057-pat00010
여기서, 차동증폭회로에서 충분한 이득과 잡음 특성을 갖기 위해, 도 3에서 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)에 인가되는 바이어스 전압 VDIFF는 g3의 부호가 음의 부호를 갖는 스트롱-인버전(Strong-inversion) 영역에서 동작하게 된다. 이 때, [수학식 9] 및 [수학식 10]의 g3,out1, g3,out2, g3,out3은 음의 부호를 갖게 된다.
따라서, 본 발명에 따른 차동증폭회로의 제2 크로스 회로부(32)에서는 제2 트랜지스터(T2)에 인가되는 제2 바이어스 전압을 g3,out4가 양의 부호를 갖는 위크-인버전(Weak-inversion) 영역에서 동작시키면 출력으로 전달되는 제3 트랜지스터(T3)의 비선형 전류가 상쇄될 수 있다. 즉, 본 발명에 따른 차동증폭회로에서는 제2 트랜지스터(T2)가 제1 크로스 회로부(31)의 트랜스컨덕턴스의 2차 미분계수가 양의 값을 갖게 하는 제1 바이어스 전압이 인가되는 위크-인버전(Weak-inversion) 영역에서 동작하도록 마련된다. 여기서, 제2 바이어스 전압의 조절은 제2 바이어스 전압 소스(VCCPDC)의 제어를 통해 조절될 수 있다.
이상 설명에서는, 제3 트랜지스터(T3)의 비선형 전류가 상쇄되는 원리를 설명하였으며, 제4 트랜지스터(T4)의 비선형 전류가 상쇄되는 원리는 제3 트랜지스터(T3)와 제1 크로스 회로부(31)의 제1 트랜지스터(T1)와의 관계에서 상술한 바와 같은 원리에 의해 이해될 수 있는 바, 그 설명은 생략한다.
도 4a는 본 발명의 제2 실시예에 따른 차동증폭회로의 구성을 도시한 도면이다. 본 발명의 제2 실시예에 따른 차동증폭회로는 상술한 제1 실시예에 따른 차동증폭회로의 변형된 실시 형태이다. 여기서, 본 발명의 제2 실시예를 설명하는데 있어서 제1 실시예에 대응하는 구성에 대하여는 동일한 참조번호를 사용하여 필요에 따라 그 설명은 생략한다.
도 4a를 참조하여 설명하면, 본 발명의 제2 실시예에 따른 차동증폭회로의 차동증폭부(20a)는 차동단과, 바이어싱 전류 소스(IBias)를 포함한다.
여기서, 본 발명의 제2 실시예에 따른 차동증폭부(20a)의 차동단은 캐스코드 연결된 제3 트랜지스터(T3) 및 제3 캐스코드 트랜지스터(T5)와, 캐스코드 연결된 제4 트랜지스터(T4) 및 제4 캐스코드 트랜지스터(T6)를 포함한다. 캐스코드 연결된 제3 트랜지스터(T3) 및 제3 캐스코드 트랜지스터(T5)와 역시 캐스코드 연결된 제4 트랜지스터(T4) 및 제4 캐스코드 트랜지스터(T6)은 각각 차동쌍을 이룬다. 그 리고 제3 캐스코드 트랜지스터(T5) 및 제4 캐스코드 트랜지스터(T6)의 게이트 단자에는 바이어스 전압(VDIFF2)이 인가된다.
이와 같이, 차동단을 구성하는 제3 트랜지스터(T3) 및 제3 캐스코드 트랜지스터(T5)와 제4 트랜지스터(T4) 및 제4 캐스코드 트랜지스터(T6)를 각각 캐스코드 연결시킴으로서, 캐스코드 연결에 따라 트랜지스터의 게이트와 드레인 간의 밀러 커패시턴스(Miller capacitance)가 감소하게 된다. 따라서, 차동증폭회로의 주파스 특성이 개선되고, 트랜지스터의 드레인에서 취하는 출력저항을 줄여 드레인에 부하를 접속하여 획득할 수 있는 이득이 증가된다.
한편, 도 4b는 본 발명의 제2 실시예에 따른 차동증폭회로의 변형된 실시형태를 도시한 도면이다. 도면에 도시된 바와 같이, 본 발명의 제2 실시예에 따른 차동증폭회로의 변형된 실시형태는 비선형성 제거회로부(30a)를 구성하는 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)에 캐스코드 트랜시지터가 각각 연결된다.
즉, 도 4b에 도시된 바와 같이, 제1 크로스 회로부(31a)는 제1 트랜지스터(T1)와, 제1 트랜지스터에 캐스코드 연결된 제1 캐스코드 트랜지스터(T1C)를 포함한다. 또한, 제2 크로스 회로부(32a)는 제2 트랜지스터(T2)와, 제2 트랜지스터(T2)에 캐스코드 연결된 제2 캐스코드 트랜지스터(T2C)를 포함한다. 여기서, 제1 캐스코드 트랜지스터(T1C) 및 제2 캐스코드 트랜지스터(T2C) 케스코드 트랜지스터의 게이트에는 바이어스 전압 소스(VCCPDC_C)가 연결되어 전압이 인가된다.
도 5는 본 발명의 제3 실시예에 따른 차동증폭회로의 구성을 도시한 도면이 다. 본 발명의 제3 실시예에 따른 차동증폭회로는 상술한 제1 실시예에 따른 차동증폭회로의 변형된 다른 실시 형태이다. 여기서, 본 발명의 제3 실시예를 설명하는데 있어서 제1 실시예에 대응하는 구성에 대하여는 동일한 참조번호를 사용하여 필요에 따라 그 설명은 생략한다.
도 5를 참조하여 설명하면, 본 발명의 제3 실시예에 따른 차동증폭회로의 차동증폭부(20b)는 차동단과, 바이어싱 전류 소스(IBias)를 포함한다.
여기서, 본 발명의 제3 실시예에 따른 차동증폭부(20b)의 차동단은 캐스코드 연결된 제3 트랜지스터(T3) 및 제3 캐스코드 트랜지스터(T5)와, 캐스코드 연결된 제4 트랜지스터(T4) 및 제4 캐스코드 트랜지스터(T6)를 포함한다. 캐스코드 연결된 제3 트랜지스터(T3) 및 제3 캐스코드 트랜지스터(T5)와 역시 캐스코드 연결된 제4 트랜지스터(T4) 및 제4 캐스코드 트랜지스터(T6)은 각각 차동쌍을 이룬다. 그리고 제3 캐스코드 트랜지스터(T5) 및 제4 캐스코드 트랜지스터(T6)의 게이트 단자 바이어스 전압(VDIFF2)이 인가된다.
여기서, 본 발명의 제3 실시예에 따른 차동증폭부(20b)는, 도 5에 도시된 바와 같이, 제2 실시예에 따른 차동증폭부(20a)와 달리, 제3 캐스코드 트랜지스터(T5) 및 제4 캐스코드 트랜지스터(T6)가 제1 크로스 회로부(31) 및 제2 크로스 회로부(32)와 제1 출력단(vout+) 및 제2 출력단(vout-) 사이에 배치된다.
이와 같이, 차동단을 구성하는 제3 트랜지스터(T3) 및 제3 캐스코드 트랜지스터(T5)와 제4 트랜지스터(T4) 및 제4 캐스코드 트랜지스터(T6)를 각각 캐스코드 연결시킴으로서, 캐스코드 연결에 따라 트랜지스터의 게이트와 드레인 간의 밀러 커패시턴스(Miller capacitance)가 감소하게 된다. 따라서, 차동증폭회로의 주파스 특성이 개선되고, 트랜지스터의 드레인에서 취하는 출력저항을 줄여 드레인에 부하를 접속하여 획득할 수 있는 이득이 증가된다.
도 6은 본 발명의 제4 실시예에 따른 차동증폭회로의 구성을 도시한 도면이다. 본 발명의 제4 실시예에 따른 차동증폭회로는 상술한 제3 실시예에 따른 차동증폭회로의 변형된 실시 형태이다. 여기서, 본 발명의 제4 실시예를 설명하는데 있어서 제3 실시예에 대응하는 구성에 대하여는 동일한 참조번호를 사용하여 필요에 따라 그 설명은 생략한다.
본 발명의 제4 실시예에 따른 차동증폭회로는 저잡음 차동증폭회로를 구현한다. 도 6을 참조하여 설명하면, 본 발명의 제4 실시예에 따른 차동증폭회로는 제1 부하(L5), 제2 부하(L6), 제1 출력단(vout+), 제2 출력단(vout-), 차동증폭부(20c) 및 비선형성 제거회로부(30)를 포함한다. 여기서, 본 발명의 제4 실시예에서는 제1 부하(L5) 및 제2 부하(L6)는 인덕터 형태로 마련된다.
차동증폭부(20b)는 제1 입력단(41a) 및 제2 입력단(42a) 간의 전압차를 증폭하는 차동단과, 차동단을 바이어싱하는 바이어싱 전류 소스(IBias)를 포함한다. 차동단은 차동쌍을 이루는 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)를 포함하며, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)는 NMOS 트랜지스터가 사용되는 것을 일 예로 한다.
또한, 차동단은 캐스코드 연결된 제3 트랜지스터(T3) 및 제3 캐스코드 트랜지스터(T5)와, 캐스코드 연결된 제4 트랜지스터(T4) 및 제4 캐스코드 트랜지스터(T6)를 포함한다. 캐스코드 연결된 제3 트랜지스터(T3) 및 제3 캐스코드 트랜지스터(T5)와 역시 캐스코드 연결된 제4 트랜지스터(T4) 및 제4 캐스코드 트랜지스터(T6)은 각각 차동쌍을 이룬다. 그리고 제3 캐스코드 트랜지스터(T5) 및 제4 캐스코드 트랜지스터(T6)의 게이트 단자 바이어스 전압(VDIFF2)이 인가된다.
한편, 제3 트랜지스터(T3)는 제1 부하(L5)와 직렬로 연결되고, 제4 트랜지스터(T4)는 제2 부하(L6)와 직렬로 연결된다. 그리고 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)는 각각 제1 부하(L5) 및 제2 부하(L6)에 의해 내부 공급 전압(VDD)에 연결된다.
또한, 제3 트랜지스터(T3)의 게이트 단자에는 제1 입력단(41b)에 연결되어 제1 입력전압(vin+)이 입력되고, 제4 트랜지스터(T4)의 게이트 단자에는 제2 입력단(42b)이 연결되어 제2 입력전압(vin-)이 입력된다. 이 때 차동단은 제1 입력전압(vin+)과 제2 입력전압(vin-) 간의 차이에 해당하는 전압을 출력한다.
여기서, 제1 입력단(41b)과 제3 트랜지스터(T3)의 게이트 단자 사이, 그리고 제2 입력단(42b)과 제4 트랜지스터(T4)의 게이트 단자 사이에는 각각 커패시터(C3,C4)와 저항(R3,R4)이 병렬로 연결되고, 제3 트랜지스터(T3)의 게이트 단자 및 제4 트랜지스터의 게이트 단자 측에는 각각 인덕터(L3, L4)가 연결된다.
그리고 바이어싱 전류 소스(IBias)는 차동단을 바이어싱하는데, 차동단이 차동 모드로 동작 가능하도록 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)의 소스 단자와 기준전위 사이에 연결된다.
여기서, 본 발명의 제4 실시예에 따른 차동증폭회로의 차동증폭부(20c)는 제3 트랜지스터(T3)의 소스 단자 및 제4 트랜지스터(T4)의 소스 단자와 바이어싱 전류 소스(IBias) 사이에 각각 인턱터(L1, L2)가 연결된다.
그리고 제1 출력단(vout+) 및 제2 출력단에는 (vout-)에는 각각 커패시터(Cout1, Cout2)가 설치된다.
도 7은 본 발명의 제4 실시예에 따른 차동증폭회로에 따라 IIP3가 개선된 결과를 도시한 그래프이다. 도 7에 도시된 바와 같이, 본 발명의 제4 실시예에 따른 차동증폭회로에서 바이어스 전압(VCCPDC)을 사용하는 경우와 사용하지 않은 경우에 IIP3이 6.6 dBm 만큼 향상됨을 알 수 있다.
한편, 도 4b에서는 도 4a에 도시된 제2 실시예에 따른 차동증폭회로를 변형하여 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)에 캐스코드 연결된 캐스코드 트랜시지터(T1C, T2C)를 갖는 비선형성 제거회로부(30a)를 일 예로 하여 설명하였다. 이와 같은 캐스코드 연결은 제1 실시예, 제3 실시예 및 제4 실시예에 따른 비선형성 제거회로부(30a)에도 적용될 수 있다.
도 8은 본 발명에 따른 주파수 혼합기의 구성을 도시한 도면이다. 본 발명에 따른 주파수 혼합기는 상술한 본 발명의 제1 실시예에 따른 차동증폭회로의 기 분 구성이 적용된 것을 일 예로 하고 있다.
도 8을 참조하여 설명하면, 본 발명에 따른 주파수 혼합기는 제1 부하(10a) 및 제2 부하(10b), 제1 출력단(IF+), 제2 출력단(IF-), 차동증폭부(20), 비선형성 제거회로부(30) 및 주파수 혼합부(50)를 포함한다.
제1 부하(10a) 및 제2 부하(11a)는 각각 커패시터(C5,C6)와 저항(R5,R6)이 병렬로 연결되어 형성된다.
주파수 혼합부(50)는 이중 평형(Double balance) 형태로 마련된다. 즉, 도 9에 도시된 바와 같이 주파수 혼합부(50)는 제5 트랜지스터(T7) 및 제6 트랜지스터(T9)가 차동쌍을 이루고, 제7 트랜지스터(T8) 및 제8 트랜지스터(T10)가 차동쌍을 이룬다. 제5 트랜지스터(T7), 제6 트랜지스터(T9), 제7 트랜지스터(T8) 및 제8 트랜지스터(T10)의 게이트 단자에는 국부발진신호(LO+,LO-)가 각각 입력되며, 제5 트랜지스터(T7) 및 제6 트랜지스터(T9)의 소스 단자 간, 그리고 제7 트랜지스터(T8) 및 제8 트랜지스터(T10의 소스 단자 간은 각각 커플되어 차동증폭부(20)와 연결된다.
여기서, 주파수 혼합부(50)는 차동증폭부(20)에 의해 증폭된 RF신호(RF+,RF-)를 국부발신진호(LO+,LO-)와 혼합함으로써, RF신호(RF+,RF-)의 주파수를 변환하고, 중간주파수 신호(IF+,IF-)를 제1 출력단(IF+) 및 제2 출력단(IF-) 측으로 출력한다.
차동증폭부(20)는 제1 입력단(41c) 및 제2 입력단(42c) 으로 입력되는 2개의 입력신호(위상이 반전된 신호 : RF+,RF-)를 증폭하는 차동단과, 차동단을 바이어싱 하는 바이어싱 전류 소스(IBias)를 포함한다. 차동단은 차동쌍을 이루는 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)를 포함하며, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)는 NMOS 트랜지스터가 사용되는 것을 일 예로 한다.
제3 트랜지스터(T3)는 제1 부하(10a)와 직렬로 연결되고, 제4 트랜지스터(T4)는 제2 부하(11a)와 직렬로 연결된다. 그리고 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)는 각각 제1 부하(10a) 및 제2 부하(11a)에 의해 내부 공급 전압(VDD)에 연결된다.
또한, 제3 트랜지스터(T3)의 게이트 단자에는 제1 입력단(41c)에 연결되고, 제4 트랜지스터(T4)의 게이트 단자에는 제2 입력단(42c)이 연결된다. 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)의 게이트 단자를 통해 입력신호인 RF 신호(RF+,RF-)가 입력된다.
여기서, 제1 입력단(41c)과 제3 트랜지스터(T3)의 게이트 단자 사이, 그리고 제2 입력단(42c)과 제4 트랜지스터(T4)의 게이트 단자 사이에는 각각 커패시터(C3,C4)와 저항(R3,R4)이 병렬로 연결되어 있다.
그리고 바이어싱 전류 소스(IBias)는 차동단을 바이어싱하는데, 차동단이 차동 모드로 동작 가능하도록 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)의 소스 단자와 기준전위 사이에 연결된다.
한편, 비선형성 제거회로부(30)의 구성 및 동작은 상술한 제1 실시예에 따른 차동증폭회로에 대응하는바 그 상세한 설명은 생략한다. 다만, 비선형성 제거회로 부(30)는 주파수 혼합부(50)의 양 입력단, 즉 제1 혼합부 입력단과 제2 혼합부 입력단을 연결하게 된다.
상기와 같은 구성을 통해, 본 발명에 따른 주파수 혼합기는 이득의 변화 없이 선형성을 개선할 수 있게 된다.
여기서, 본 발명에 따른 주파수 혼합기는 이중 평형 주파수 혼합기에 본 발명의 제1 실시예에 따른 비선형성 제거회로부(30)가 적용된 것을 일 예로 하여 설명하였으나, 폴디드 주파수 혼합기나 LC-폴디드 주파수 혼합기와 같이 다른 형태의 주파수 혼합기에도 적용 가능함은 물론이다. 또한, 주파수 혼합기에 적용되는 비선형성 제거회로부의 구성 또한 제1 실시예 내지 제4 실시예 중 어느 하나에 따른 비선형성 제거회로부가 적용 가능함은 물론이다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
도 1은 통상적인 차동증폭회로의 구성을 도시한 도면이고,
도 2는 선형성을 개선하기 위한 종래의 차동증폭회로의 구성을 도시한 도면이고,
도 3은 본 발명의 제1 실시예에 따른 차동증폭회로의 구성을 도시한 도면이고,
도 4a 및 도 4b는 본 발명의 제2 실시예에 따른 차동증폭회로의 구성을 도시한 도면이고,
도 5는 본 발명의 제3 실시예에 따른 차동증폭회로의 구성을 도시한 도면이고,
도 6은 본 발명의 제4 실시예에 따른 차동증폭회로의 구성을 도시한 도면이고,
도 7은 본 발명의 제4 실시예에 따른 차동증폭회로에 따라 IIP3이 개선된 결과를 도시한 그래프이고,
도 8은 본 발명에 따른 주파수 혼합기의 구성을 도시한 도면이다.

Claims (9)

  1. 선형성이 개선된 차동증폭회로에 있어서,
    제1 부하 및 제2 부하와; 상기 제1 부하에 대한 제1 출력단과; 상기 제2 부하에 대한 제2 출력단과; 제1 입력단 및 제2 입력단 간의 전압차를 증폭하는 차동단과, 상기 차동단을 바이어싱하는 바이어싱 전류 소스가 마련된 차동증폭부와; 상기 제1 출력단과 상기 제2 출력단을 연결하는 제1 트랜지스터를 갖는 제1 크로스 회로부와, 상기 제1 출력단과 상기 제2 출력단을 연결하는 제2 트랜지스터를 갖는 제2 크로스 회로부가 마련되어 상기 차동증폭부에서 발생하는 비선형성 신호를 제거하는 비선형성 제거회로부를 포함하며,
    상기 제1 트랜지스터의 드레인 단자는 상기 제2 출력단과 연결되고, 게이트 단자는 상기 제1 출력단과 연결되고, 소스 단자는 접지되고;
    상기 제1 크로스 회로부는 상기 제1 트랜지스터의 상기 게이트 단자에 제1 바이어스 전압을 인가하는 제1 바이어스 전원부를 포함하고;
    상기 제2 트랜지스터의 드레인 단자는 상기 제1 출력단에 연결되고, 게이트 단자는 상기 제2 출력단에 연결되고, 소스 단자는 접지되며;
    상기 제2 크로스 회로부는 상기 제2 트랜지스터의 상기 게이트 단자에 제2 바이어스 전압을 인가하는 제2 바이어스 전원부를 포함하는 것을 특징으로 하는 차동증폭회로.
  2. 삭제
  3. 제1항에 있어서,
    상기 제1 바이어스 전원부는 상기 제1 트랜지스터의 상기 게이트 단자와 상기 제1 출력단 사이에 연결되는 제1 커패시터와, 상기 제1 커패시터와 상기 제1 트랜지스터의 상기 게이트 단자 사이에서 분기된 제1 바이어스 전압 소스를 포함하며;
    상기 제2 바이어스 전원부는 상기 제2 트랜지스터의 상기 게이트 단자와 상기 제2 출력단 사이에 연결되는 제2 커패시터와, 상기 제2 커패시터와 상기 제2 트랜지스터의 상기 게이트 단자 사이에서 분기된 제2 바이어스 전압 소스를 포함하는 것을 특징으로 하는 차동증폭회로.
  4. 제1항 또는 제3항에 있어서,
    상기 차동단은 차동쌍을 이루는 제3 트랜지스터 및 제4 트랜지스터를 포함하는 것을 특징으로 하는 차동증폭회로.
  5. 제4항에 있어서,
    상기 차동단은 상기 제3 트랜지스터에 캐스코드 연결되는 제3 캐스코드 트랜 지스터와 상기 제4 트랜지스터에 캐스코드 연결되는 제4 캐스코드 트랜지스터를 더 포함하며;
    상기 제3 캐스코드 트랜지스터 및 상기 제4 캐스코드 트랜지스터는 차동쌍을 이루는 것을 특징으로 하는 차동증폭회로.
  6. 제1항 또는 제3항에 있어서,
    상기 제1 크로스 회로부는 상기 제1 트랜지스터와 캐스코드 연결된 제1 캐스코드 트랜지스터를 더 포함하며;
    상기 제2 크로스 회로부는 상기 제2 트랜지시터와 캐스코드 연결된 제2 캐스코드 트랜지스터를 더 포함하는 것을 특징으로 하는 차동증폭회로.
  7. 선형성이 개선된 주파수 혼합기에 있어서,
    제1 부하 및 제2 부하와; 상기 제1 부하에 대한 제1 출력단과; 상기 제2 부하에 대한 제2 출력단과; 제1 입력단 및 제2 입력단 간의 전압차를 증폭하는 차동단과, 상기 차동단을 바이어싱하는 바이어싱 전류 소스가 마련된 차동증폭부와; 국부발진신호에 따라 상기 차동증폭부에 의해 증폭된 신호의 주파수를 변환하여 상기 제1 출력단 및 상기 제2 출력단 측으로 출력하는 주파수 혼합부와; 상기 주파수 혼합부의 제1 혼합부 입력단과 제2 혼합부 입력단을 연결하는 제1 트랜지스터를 갖는 제1 크로스 회로부와, 상기 제1 혼합부 입력단과 상기 제2 혼합부 입력단을 연결하는 제2 트랜지스터를 갖는 제2 크로스 회로부가 마련되어 상기 차동증폭부에서 발생하는 비선형성 신호를 제거하는 비선형성 제거회로부와; 국부발진신호에 따라 상기 차동증폭부에 의해 증폭된 신호의 주파수를 변환하여 상기 제1 출력단 및 상기 제2 출력단 측으로 출력하는 주파수 혼합부를 포함하며,
    상기 제1 트랜지스터의 드레인 단자는 상기 제2 혼합부 입력단과 연결되고, 게이트 단자는 상기 제1 혼합부 입력단과 연결되고, 소스 단자는 접지되고;
    상기 제1 크로스 회로부는 상기 제1 트랜지스터의 상기 게이트 단자에 제1 바이어스 전압을 인가하는 제1 바이어스 전원부를 포함하고;
    상기 제2 트랜지스터의 드레인 단자는 상기 제1 혼합부 입력단에 연결되고, 게이트 단자는 상기 제2 혼합부 입력단에 연결되고, 소스 단자는 접지되며;
    상기 제2 크로스 회로부는 상기 제2 트랜지스터의 상기 게이트 단자에 제2 바이어스 전압을 인가하는 제2 바이어스 전원부를 포함하는 것을 특징으로 하는 주파수 혼합기.
  8. 삭제
  9. 제7항에 있어서,
    상기 제1 바이어스 전원부는 상기 제1 트랜지스터의 상기 게이트 단자와 상기 제1 혼합부 입력단 사이에 연결되는 제1 커패시터와, 상기 제1 커패시터와 상기 제1 트랜지스터의 상기 게이트 단자 사이에서 분기된 제1 바이어스 전압 소스를 포함하며;
    상기 제2 바이어스 전원부는 상기 제2 트랜지스터의 상기 게이트 단자와 상기 제2 혼합부 입력단 사이에 연결되는 제2 커패시터와, 상기 제2 커패시터와 상기 제2 트랜지스터의 상기 게이트 단자 사이에서 분기된 제2 바이어스 전압 소스 포함하는 것을 특징으로 하는 주파수 혼합기.
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