KR20070024046A - 선형성을 개선한 차동 증폭회로 - Google Patents

선형성을 개선한 차동 증폭회로 Download PDF

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Abstract

본 발명은 차동 증폭회로에 관한 것으로, 더욱 상세하게는 동작 영역을 넓힌 증폭부와 그의 선형성을 개선하기 위한 출력부를 갖는 차동 증폭회로에 관한 것이다.
본 발명에 따른 선형성을 개선한 차동 증폭회로는 소정의 임피던스 값을 갖는 제1 및 제2 부하단을 포함하는 부하부, 제1 입력전압과 제2 입력전압을 차동 증폭하여 출력하는 메인 차동 증폭부, 메인 차동 증폭부를 바이어싱하는 메인 바이어스부, 전원전압 단자와 메인 바이어스부 사이에 직렬 연결된 소정 크기의 전류구동능력을 갖는 전류원 및 제1 부하단 및 제2 부하단과 접지 사이에 각각 연결되는 제3 입력전압과 제4 입력전압의 차를 증폭시키도록 차동쌍을 이루는 서브 차동 증폭부를 포함하는 것을 특징으로 이루어진다.
메인 증폭부, 서브 증폭부, 선형성, 차동, 트랜지스터

Description

선형성을 개선한 차동 증폭회로{LINEARITY IMPROVED DIFFERENTIAL AMPLIFIER CIRCUIT}
도 1은 노키아(주)에서 제안한 차동 증폭회로를 도시한 것이다.
도 2는 본 발명의 제1 실시예에 따른 선형성을 개선한 차동 증폭회로를 도시한 회로도이다.
도 3은 본 발명의 제2 실시예에 따른 선형성을 개선한 차동 증폭회로의 선형화 특성을 그래프로 나타낸 것이다.
도 4는 본 발명에 따른 선형성을 개선한 차동 증폭회로의 선형화 특성을 그래프로 나타낸 것이다.
본 발명은 차동 증폭회로에 관한 것으로, 더욱 상세하게는 동작 영역을 넓힌 증폭부와 그의 선형성을 개선하기 위한 출력부를 갖는 차동 증폭회로에 관한 것이다.
Single ended 회로로 구성된 RF(Radio Frequency) 회로는 SoC (System on a Chip)와 같은 고집적 회로에서 signal coupling 이나 even order distortion과 같은 문제가 있다.
따라서, 이러한 문제를 해결하기 위해 일반적으로 차동회로를 이용하고 있다.
즉, 차동회로는 CMRR(Common Mode Rejection Ratio)와 IIP2(Second-Order Intermodulation)가 높아 앞에서 언급한 Single ended 회로보다 SoC 와 같은 고집적 회로에 많이 사용된다.
그러나, 일반적인 차동회로의 FDA(Fully Differential Amplifier)를 사용할 경우 FDA의 문제점인 전압-헤드룸(voltage headroom)의 문제로 동작영역이 작아지는 단점이 있다.
이러한 FDA 의 문제점을 개선하기 위하여 제안된 새로운 구조의 FDA 차동회로로서 노키아(주)에서 제안한 회로가 있다.
이는 IEEE에 2005년 2월에 논문("Cancellation of Second-Order Intermodulation Distortion and Enhancement of IIP2 in Common-Source and Common-Emitter RF Transconductors", Vol. 52, NO. 2, Feb. 2005)에 개시되어 있다.
노키아㈜에서 제안한 차동회로를 도 1을 참조하여 설명하기로 한다.
도 1에 도시된 바와 같이, 차동회로는 제1 내지 제4 트랜지스터(MN1, MN2, MNb1, MNb2b)와 전류원(ISb), 제1 및 제2 바이어스 저항(RB, RB) 및 제1 및 제2 커패시 터(C1, C2)를 포함한다.
제1 및 제2 트랜지스터(MN1, MN2)는 입력전압(Vin+, Vin-)의 차를 증폭하는 차동쌍을 이루는 증폭회로이다.
제1 및 제2 트랜지스터(MN1, MN2)는 제1 및 제2 바이어스 저항(RB, RB) 및 전류원(ISb)에 의하여 바이어싱 된다.
여기서, 제1 및 제2 바이어스 저항(RB, RB)의 크기는 같다.
제1 및 제2 커패시터(C1, C2)는 입력전압(Vin+, Vin-)의 직류 성분을 제거하는 DC-블로킹 회로로 구현되어 있으며, 바이어스 회로는 제3 및 제4 트랜지스터(MNb1, MNb2)로 구성된다.
증폭회로를 구성하는 차동쌍인 제1 및 제2 트랜지스터(MN1, MN2)는 공통 소오스 회로(common source)로 구성되어 IM2 왜곡을 감쇄시키고 IIP2를 개선시키는 역할을 한다.
여기서, 증폭회로를 차동회로로 구성함으로써, IM2 왜곡을 감쇄시키고 IIP2를 개선시키는 방법은 상술한 논문에 상세하게 나와 있으므로, 이하에서는 생략한다.
결국, 이러한 구조의 차동회로는 전압-헤드룸(voltage headroom)을 충분히 확보하게 되어, 동작 영역이 넓으면서도 선형성이 개선될 수 있는 장점을 가진다.
그러나, 노키아의 차동회로는 증폭단의 제1 및 제2 트랜지스터(MN1, MN2)에서의 선형성 향상이 전체 차동회로의 선형성 향상에 지대한 영향을 주기 때문에 선형성면에서는 기존의 FDA의 선형성을 넘을 수 없다.
상술한 문제점을 해결하기 위한 본 발명의 목적은, 전압-헤드룸(voltage headroom) 문제를 극복하며 차동회로의 장점인 CMRR 이나 IIP2를 크게 하면서도, IIP3를 개선할 수 있는 차동 증폭회로를 제공하는 데 있다.
본 발명의 다른 목적은, 차동회로의 선형성을 개선할 수 있는 차동 증폭회로를 제공하는 데 있다.
상술한 과제를 해결하기 위한 본 발명에 따른 선형성을 개선한 차동 증폭회로는 소정의 임피던스 값을 갖는 제1 및 제2 부하단을 포함하는 부하부; 제1 입력전압과 제2 입력전압을 차동 증폭하여 출력하는 메인 차동 증폭부; 상기 메인 차동 증폭부를 바이어싱하는 메인 바이어스부; 전원전압 단자와 상기 메인 바이어스부 사이에 직렬 연결된 소정 크기의 전류구동능력을 갖는 전류원; 및 상기 제1 부하단 및 제2 부하단과 접지 사이에 각각 연결되는 제3 입력전압과 제4 입력전압의 차를 증폭시키도록 차동쌍을 이루는 서브 차동 증폭부;를 포함하는 것을 특징으로 한다.
여기서, 상술한 메인 차동 증폭부는 제1, 제2 및 제3 단자가 각각 구비되는 제1 및 제2 트랜지스터를 포함하며, 상기 제1 및 제2 트랜지스터는 공통 소오스(common-source) 회로인 것이 바람직하다.
여기서, 상술한 서브 차동 증폭부는 제1, 제2 및 제3 단자가 각각 구비되는 제3 및 제4 트랜지스터를 포함하며, 상기 제3 및 제4 트랜지스터는 공통 소오스 회로인 것이 바람직하다.
여기서, 상술한 제1 트랜지스터와 제3 트랜지스터는 서로 커플 되고, 상기 제2 트랜지스터와 제4 트랜지스터는 서로 커플 되는 것이 바람직하다.
여기서, 상술한 제1 트랜지스터와 제3 트랜지스터의 트랜스컨덕턴스 특성이 상이하고, 상기 제2 트랜지스터와 제4 트랜지스터의 트랜스컨덕턴스 특성이 상이한 구조인 것이 바람직하다.
여기서, 상술한 서브 차동 증폭부는 하나 이상의 트랜지스터가 커플 되어 병렬로 구성되는 것이 바람직하다.
여기서, 상술한 바이어스부는 각각 제1, 제2 및 제3 단자가 각각 구비되는 제5 및 제6 트랜지스터를 포함하고, 상기 제5 및 제6 트랜지스터는 각각 공통 소오스 회로로 서로 커플 되는 것이 바람직하다.
여기서, 공통 소오스 구조의 제7 트랜지스터 및 전원전압 단자와 제7 트랜지스터 사이에 직렬 연결된 소정 크기의 전류구동능력을 갖는 전류원을 포함하는 서브 바이어스부;를 더 포함하여 상기 서브 차동 증폭부를 바이어싱하는 것이 바람직하다.
여기서, 상술한 제1 내지 제7 트랜지스터는 금속 산화막 반도체 전계 효과 트랜지스터(MOSFET) 또는 바이폴라 접합 트랜지스터(BJT)인 것이 바람직하다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술 되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 2는 본 발명의 제1 실시예에 따른 선형성을 개선한 차동 증폭회로를 도시한 회로도이다.
도시된 바와 같이, 본 발명의 제1 실시예에 따른 선형성을 개선한 차동 증폭회로는 메인 메인 차동 증폭부(210) 및 서브 차동 증폭부(220), 메인 바이어스부(230), 부하부(미도시) 및 전류원(ISb1)를 포함한다.
<구성>
메인 차동 증폭부(210)는 제1 트랜지스터(MN21a), 제2 트랜지스터(MN22a), 제1 커패시터(C21a), 및 제2 커패시터(C22a)를 포함한다.
부하부(미도시)는 제1 부하단(R21) 및 제2 부하단(R22)를 포함한다.
서브 차동 증폭부(220)는 제3 트랜지스터(MN21b), 제4 트랜지스터(MN22b), 제3 커패시터(C21b), 및 제4 커패시터(C22b)를 포함한다.
메인 바이어스부(230)는 제5 트랜지스터(MNb1) 및 제6 트랜지스터(MNb2), 제1 바이어스 저항(Rb1), 및 제2 바이어스 저항(Rb2)를 포함한다.
<연결>
제1 트랜지스터(MN21a)의 게이트단자는 노드 ②에 접속되고, 제1 트랜지스터(MN21a)의 드레인단자는 노드 ④에 접속되고, 제1 트랜지스터(MN21a)의 소오스단자는 접지된다.
제2 트랜지스터(MN22a)의 게이트단자는 노드 ③에 접속되고, 제2 트랜지스터(MN22a)의 드레인단자는 노드 ⑤에 접속되고, 제2 트랜지스터(MN22a)의 소오스단자는 접지된다.
제3 트랜지스터(MN21b)의 게이트단자는 제1 바이어스단과 제3 커패시터(C21b) 의 일단에 접속되고, 제3 트랜지스터(MN21b)의 드레인단자는 노드 ④에 접속되고, 제3 트랜지스터(MN21b)의 소오스단자는 접지된다.
제4 트랜지스터(MN22b)의 게이트단자는 제2 바이어스단과 제4 커패시터(C22b)의 일단에 접속되고, 제4 트랜지스터(MN22b)의 드레인단자는 노드 ⑤에 접속되고, 제4 트랜지스터(MN22b)의 소오스단자는 접지된다.
제5 트랜지스터(MNb1)의 드레인단자는 노드 ①에 접속되고, 제5 트랜지스터(MNb1)의 게이트단자는 노드 ②에 접속되고, 제5 트랜지스터(MNb1)의 소오스단자는 접지된다.
제6 트랜지스터(MNb2)의 드레인단자는 노드 ①에 접속되고, 제6 트랜지스터(MNb2)의 게이트단자는 노드 ③에 접속되고, 제6 트랜지스터(MNb2)의 소오스단자는 접지된다.
제1 바이어스 저항(Rb1)의 일단은 노드 ①에 접속되고, 제1 바이어스 저항(Rb1)의 타단은 노드 ②에 접속된다.
제2 바이어스 저항(Rb2)의 일단은 노드 ①에 접속되고, 제2 바이어스 저항(Rb2)의 타단은 노드 ③에 접속된다.
전류원(ISb1)의 출력단은 노드 ①에 접속되고, 전류원(ISb1)의 수단은 전원전 압(VDD)이 인가된다.
제1 커패시터(C21a)의 일단은 노드 ②에 접속되고, 제1 커패시터(C21a)의 타단은 제1 입력전압(Vin+)이 인가된다.
제2 커패시터(C22a)의 일단은 노드 ③에 접속되고, 제2 커패시터(C22a)의 타단은 제2 입력전압(Vin-)이 인가된다.
제1 커패시터(C21a)의 타단 및 제3 커패시터(C21b)의 타단에 제1 입력전압(Vin+)가 인가되고, 제2 커패시터(C22a)의 타단 및 제4 커패시터(C22b)의 타단에 제2 입력전압(Vin-)가 인가된다.
제1 부하단(R21)의 일단은 노드 ④에 접속되고, 제1 부하단(R21)의 타단은 전원전압(VDD)이 인가된다.
제2 부하단(R22)의 일단은 노드 ⑤에 접속되고, 제2 부하단(R22)의 타단은 전원전압(VDD)이 인가된다.
제1 출력단(Vout+)은 노드 ④에 접속되고, 제2 출력단(Vout-)은 노드 ⑤에 접속된다.
<동작>
제1 입력전압(Vin+)과 제2 입력전압(Vin-)이 인가되면, 제1 커패시터(C21a), 제2 커패시터(C22a), 제3 커패시터(C21b) 및 제4 커패시터(C22b)에 의하여 제1 및 제2 입력전압(Vin+, Vin-)의 직류성분은 차단된다.
여기서, 제1 커패시터(C21a), 제2 커패시터(C22a), 제3 커패시터(C21b) 및 제4 커패시터(C22b)의 역할은 DC-블로킹 회로의 역할을 수행한다.
제5 트랜지스터(MNb1)의 전원전압(VDD)에서 제1 바이어스 저항(Rb1)에 인가되는 전류원(ISb1)에 의하여 바이어싱 되는 것으로 제1 트랜지스터(MN21a)가 바이어싱 된다.
제6 트랜지스터(MNb2)의 전원전압(VDD)에서 제2 바이어스 저항(Rb2)에 인가되는 전류원(ISb1)에 의하여 바이어싱 되는 것으로 제2 트랜지스터(MN22a)가 바이어싱 된다.
이러한 구조에 의하여, 직류성분이 제거된 제1 입력전압(Vin+)과 제2 입력전압(Vin-)이 메인 차동 증폭부(210)에 인가되면, 메인 차동 증폭부(210)에서는 제1 입력전압(Vin+)과 제2 입력전압(Vin-)의 차이를 증폭하여 출력한다.
여기서, 메인 차동 증폭부(210)는 전류원을 포함하는 차동회로 (Fully differential amplifier; FDA)이기에 CMRR(Common Mode Rejection Ratio)와 IIP2(Input 2nd Intercept Point)가 비교적 높게 나타난다.
서브 차동 증폭부(220)에서는 메인 차동 증폭부(210)의 제1 트랜지스터(MN21a)에 제3 트랜지스터(MN21b)가 커플 되며, 제3 트랜지스터(MN21b)는 제1 바이어스(Vbias1)에 의하여 바이어싱 된다.
여기서, 서브 차동 증폭부(220)는 메인 차동 증폭부(210)의 비선형을 유사 차동회로(Pseudo Differential Amplifier; PDA)로 상쇄시키는 방법을 사용한다.
즉, 선형성을 향상시키기 위하여 제3 트랜지스터(MN21b)의 트랜스컨덕턴스(gm")를 이용하여 제1 트랜지스터(MN21a)의 트랜스컨덕턴스(gm")가 음의 값에서 양의 값으로 변화시키도록 하여 트랜스컨덕턴스(gm")를 무시할 수 있는 값으로 만들 수 있다.
같은 구조에 의하여, 서브 차동 증폭부(220)에서는 메인 차동 증폭부(210)의 제2 트랜지스터(MN22a)에 제4 트랜지스터(MN22b)가 커플 되며, 제4 트랜지스터(MN22b)는 제2 바이어스(Vbias2)에 의하여 바이어싱 된다.
여기서, 선형성을 향상시키기 위하여 제4 트랜지스터(MN22b)의 트랜스컨덕턴스(gm")를 이용하여 제2 트랜지스터(MN22a)의 트랜스컨덕턴스(gm")가 음의 값에서 양의 값으로 변화시키도록 하여 트랜스컨덕턴스(gm")를 무시할 수 있는 값으로 만들 수 있다.
즉, 상술한 증폭 회로에서 제1 및 제2 트랜지스터(MN21a, MN22a)의 비선형성을 감쇄시킬 수 있는 최적의 제1 및 제2 바이어스 전압(Vbias1, Vbias2)을 게이트-소오스간 전압에 대한 제1 및 제2 트랜지스터(MN21a, MN22a)의 트랜스컨덕턴스의 2차 도함수(gm'')값과 제3 및 제4 트랜지스터(MN21b, MN22b)의 트랜스컨덕턴스의 2차 도함수 (gm'')값의 합을 전체 회로의 동작 영역에서 더한 값이 최소가 되도록 설정한다.
이러한 구조에 의해, 차동 증폭회로의 선형성을 증가시키는 것이 가능하며, 제1 및 제2 트랜지스터(MN21a, MN22a)는 포화영역에서 동작하고, 제3 및 제4 트랜지스터(MN21b, MN22b)는 서브문턱영역에서 동작하도록 각각 바이어싱 하는 것이다.
또한, 서브 차동 증폭부(220)의 제3 및 제4 트랜지스터(MN21b, MN22b)에는 전류가 거의 흐르지 않으므로 이득이 존재하지 않으며, 따라서 CMRR은 메인 차동 증폭부(210)에 의해 좌우되는 동작을 수행하므로, CMRR이 높으며 이로 인하여 IIP2 역시 높으므로, 차동 증폭회로의 장점을 살리면서 선형성을 개선시킬 수 있게 된다.
도 3은 본 발명의 제2 실시예에 따른 선형성을 개선한 차동 증폭회로의 선형화 특성을 그래프로 나타낸 것이다.
도시된 바와 같이, 본 발명의 제2 실시예에 따른 선형성을 개선한 차동 증폭회로는 메인 차동 증폭부(310) 및 서브 차동 증폭부(320), 메인 바이어스부(330), 서브 바이어스부(340), 부하부(미도시) 및 제1 전류원(ISb1)를 포함한다.
<구성>
메인 차동 증폭부(310)는 제1 트랜지스터(MN31a), 제2 트랜지스터(MN32a), 제1 커패시터(C31a), 및 제2 커패시터(C32a)를 포함한다.
부하부(미도시)는 제1 부하단(R31) 및 제2 부하단(R32)를 포함한다.
서브 차동 증폭부(320)는 제3 트랜지스터(MN31b), 제4 트랜지스터(MN32b), 제3 커패시터(C31b), 및 제4 커패시터(C32b)를 포함한다.
메인 바이어스부(330)는 제5 트랜지스터(MNb1) 및 제6 트랜지스터(MNb2), 제1 바이어스 저항(Rb1), 및 제2 바이어스 저항(Rb2)를 포함한다.
서부 바이어스부(340)는 제7 트랜지스터(MNb3), 제3 바이어스 저항(Rb3), 제4 바이어스 저항(Rb4) 및 제2 전류원(ISb2)을 포함한다.
<연결>
제1 트랜지스터(MN31a)의 게이트단자는 노드 ②에 접속되고, 제1 트랜지스터(MN31a)의 드레인단자는 노드 ④에 접속되고, 제1 트랜지스터(MN31a)의 소오스단자는 접지된다.
제2 트랜지스터(MN32a)의 게이트단자는 노드 ③에 접속되고, 제2 트랜지스터(MN32a)의 드레인단자는 노드 ⑤에 접속되고, 제2 트랜지스터(MN32a)의 소오스단자는 접지된다.
제3 트랜지스터(MN31b)의 게이트단자는 제3 바이어스 저항(Rb3)의 일단과 제3 커패시터(C31b)의 일단에 접속되고, 제3 트랜지스터(MN31b)의 드레인단자는 노드 ④에 접속되고, 제3 트랜지스터(MN31b)의 소오스단자는 접지된다.
제4 트랜지스터(MN32b)의 게이트단자는 제4 바이어스 저항(Rb4)의 일단과 제4 커패시터(C32b)의 일단에 접속되고, 제4 트랜지스터(MN32b)의 드레인단자는 노드 ⑤에 접속되고, 제4 트랜지스터(MN32b)의 소오스단자는 접지된다.
제5 트랜지스터(MNb1)의 드레인단자는 노드 ①에 접속되고, 제5 트랜지스터(MNb1)의 게이트단자는 노드 ②에 접속되고, 제5 트랜지스터(MNb1)의 소오스단자는 접지된다.
제6 트랜지스터(MNb2)의 드레인단자는 노드 ①에 접속되고, 제6 트랜지스터(MNb2)의 게이트단자는 노드 ③에 접속되고, 제6 트랜지스터(MNb2)의 소오스단자는 접지된다.
제1 바이어스 저항(Rb1)의 일단은 노드 ①에 접속되고, 제1 바이어스 저항(Rb1)의 타단은 노드 ②에 접속된다.
제2 바이어스 저항(Rb2)의 일단은 노드 ①에 접속되고, 제2 바이어스 저항(Rb2)의 타단은 노드 ③에 접속된다.
제1 전류원(ISb1)의 출력단은 노드 ①에 접속되고, 전류원(ISb1)의 수단은 전원전압(VDD)이 인가된다.
제1 커패시터(C31a)의 일단은 노드 ②에 접속되고, 제1 커패시터(C31a)의 타단은 제1 입력전압(Vin+)이 인가된다.
제2 커패시터(C32a)의 일단은 노드 ③에 접속되고, 제2 커패시터(C32a)의 타단은 제2 입력전압(Vin-)이 인가된다.
제1 커패시터(C31a)의 타단 및 제3 커패시터(C31b)의 타단에 제1 입력전압(Vin+)이 인가되고, 제2 커패시터(C32a)의 타단 및 제4 커패시터(C32b)의 타단에 제2 입력전압(Vin-)이 인가된다.
제1 부하단(R31)의 일단은 노드 ④에 접속되고, 제1 부하단(R31)의 타단은 전원전압(VDD)이 인가된다.
제2 부하단(R32)의 일단은 노드 ⑤에 접속되고, 제2 부하단(R32)의 타단은 전원전압(VDD)이 인가된다.
제1 출력단(Vout+)은 노드 ④에 접속되고, 제2 출력단(Vout-)은 노드 ⑤에 접속된다.
제3 바이어스 저항(Rb3)의 타단과 제4 바이어스 저항(Rb4)의 타단은 제7 트랜지스터(MNb3)의 게이트단자와 드레인단자에 각각 연결된다.
제7 트랜지스터(MNb3)의 드레인단자는 제2 전류원(ISb2)의 출력단에 연결되고, 제7 트랜지스터(MNb3)의 소오스단자는 접지된다.
<동작>
제1 입력전압(Vin+)과 제2 입력전압(Vin-)이 인가되면, 제1 커패시터(C31a), 제2 커패시터(C32a), 제3 커패시터(C31b) 및 제4 커패시터(C32b)에 의하여 제1 및 제2 입력전압(Vin+, Vin-)의 직류성분은 차단된다.
여기서, 제1 커패시터(C31a), 제2 커패시터(C32a), 제3 커패시터(C31b) 및 제4 커패시터(C32b)의 역할은 DC-블로킹 회로의 역할을 수행한다.
제5 트랜지스터(MNb1)의 전원전압(VDD)에서 제1 바이어스 저항(Rb1)에 인가되는 제1 전류원(ISb1)에 의하여 바이어싱 되는 것으로 제1 트랜지스터(MN31a)가 바이어싱 된다.
제6 트랜지스터(MNb2)의 전원전압(VDD)에서 제2 바이어스 저항(Rb2)에 인가되는 제1 전류원(ISb1)에 의하여 바이어싱 되는 것으로 제2 트랜지스터(MN32a)가 바이어싱 된다.
이러한 구조에 의하여, 직류성분이 제거된 제1 입력전압(Vin+)과 제2 입력전압(Vin-)이 메인 차동 증폭부(310)에 인가되면, 메인 차동 증폭부(310)에서는 제1 입력전압(Vin+)과 제2 입력전압(Vin-)의 차이를 증폭하여 출력한다.
여기서, 메인 차동 증폭부(310)는 전류원을 포함하는 차동회로 FDA이기에 CMRR와 IIP2가 비교적 높게 나타난다.
서브 차동 증폭부(320)에서는 메인 차동 증폭부(310)의 제1 트랜지스터(MN31a)에 제3 트랜지스터(MN31b)가 커플 되며, 제3 트랜지스터(MN31b)의 서브 바이어스부(340)에 의하여 바이어싱 된다.
여기서, 서브 차동 증폭부(320)는 메인 차동 증폭부(310)의 비선형을 PDA로 상쇄시키는 방법을 사용한다.
즉, 선형성을 향상시키기 위하여 제3 트랜지스터(MN31b)의 트랜스컨덕턴스(gm")를 이용하여 제1 트랜지스터(MN31a)의 트랜스컨덕턴스(gm")가 음의 값에서 양의 값으로 변화시키도록 하여 트랜스컨덕턴스(gm")를 무시할 수 있는 값으로 만들 수 있다.
같은 구조에 의하여, 서브 차동 증폭부(320)에서는 메인 차동 증폭부(310)의 제2 트랜지스터(MN32a)에 제4 트랜지스터(MN32b)가 커플 되며, 제4 트랜지스터(MN32b)는 서브 바이어스부(340)에 의하여 바이어싱 된다.
여기서, 선형성을 향상시키기 위하여 제4 트랜지스터(MN32b)의 트랜스컨덕턴스(gm")를 이용하여 제2 트랜지스터(MN32a)의 트랜스컨덕턴스(gm")가 음의 값에서 양의 값으로 변화시키도록 하여 트랜스컨덕턴스(gm")를 무시할 수 있는 값으로 만들 수 있다.
즉, 상술한 증폭 회로에서 제1 및 제2 트랜지스터(MN31a, MN32a)의 비선형성을 감쇄시킬 수 있는 최적의 바이어스 전압을 서브 바이어스부(340)의 제7 트랜지스터(MNb3)의 게이트-소오스간 전압에 대한 제1 및 제2 트랜지스터(MN31a, MN32a)의 트랜스컨덕턴스의 2차 도함수(gm'')값과 제3 및 제4 트랜지스터(MN31b, MN32b)의 트랜스컨덕턴스의 2차 도함수(gm'')값의 합을 전체 회로의 동작 영역에서 적분한 값이 최소가 되도록 설정한다.
이러한 구조에 의해, 차동 증폭회로의 선형성을 증가시키는 것이 가능하며, 제1 및 제2 트랜지스터(MN31a, MN32a)는 포화영역에서 동작하고, 제3 및 제4 트랜지스터(MN31b, MN32b)는 서브문턱영역에서 동작하도록 각각 바이어싱 하는 것이다.
또한, 서브 차동 증폭부(320)의 제3 및 제4 트랜지스터(MN31b, MN32b)에는 전류가 거의 흐르지 않으므로 이득이 존재하지 않으며, 따라서 CMRR은 메인 차동 증폭부(310)에 의해 좌우되는 동작을 수행하므로, CMRR이 높으며 이로 인하여 IIP2 역시 높으므로, 차동 증폭회로의 장점을 살리면서 선형성을 개선시킬 수 있게 된다.
도 4은 본 발명에 따른 선형성을 개선한 차동 증폭회로의 선형화 특성을 그래프로 나타낸 것이다.
도시된 바와 같이, Ios(m2)이 '31.000'인 경우 IIP3는 17.170(dBm)이고, Ios(m3)이 '91.000'인 경우 IIP32는 15.158(dBm)이고, Ios(m1)이 '0.000'인 경우 IIP3는 6.810(dBm)이다.
여기서, Ios(m1)이 '0.000'인 경우 서브 차동 증폭회로를 사용하지 않은 통상적인 차동 증폭회로이다.
결국, 서브 차동 증폭회로의 바이어스를 변경시키면서 IIP3를 시뮬레이션을 수행하였을 경우 넓은 바이어스 영역에서 선형성 개선의 효과가 크게 나타난다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 하고, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
상술한 본 발명의 구성에 따르면, 차동 증폭회로는 전압-헤드룸(voltage headroom) 문제를 극복하며, 차동회로의 장점인 CMRR 이나 IIP2를 크게 하면서도, IIP3를 개선할 수 있게 된다.
또한, 본 발명의 구성에 따르면, 차동 증폭회로는 차동회로의 선형성을 개선 할 수 있게 된다.

Claims (9)

  1. 소정의 임피던스 값을 갖는 제1 및 제2 부하단을 포함하는 부하부;
    제1 입력전압과 제2 입력전압을 차동 증폭하여 출력하는 메인 차동 증폭부;
    상기 메인 차동 증폭부를 바이어싱하는 메인 바이어스부;
    전원전압 단자와 상기 메인 바이어스부 사이에 직렬 연결된 소정 크기의 전류구동능력을 갖는 전류원; 및
    상기 제1 부하단 및 제2 부하단과 접지 사이에 각각 연결되는 제3 입력전압과 제4 입력전압의 차를 증폭시키도록 차동쌍을 이루는 서브 차동 증폭부;
    를 포함하는, 선형성을 개선한 차동 증폭회로.
  2. 제1항에 있어서,
    상기 메인 차동 증폭부는 제1, 제2 및 제3 단자가 각각 구비되는 제1 및 제2 트랜지스터를 포함하며,
    상기 제1 및 제2 트랜지스터는 공통 소오스(common-source) 회로인, 선형성을 개선한 차동 증폭회로.
  3. 제2항에 있어서,
    상기 서브 차동 증폭부는 제1, 제2 및 제3 단자가 각각 구비되는 제3 및 제4 트랜지스터를 포함하며,
    상기 제3 및 제4 트랜지스터는 공통 소오스 회로인, 선형성을 개선한 차동 증폭회로.
  4. 제3항에 있어서,
    상기 제1 트랜지스터와 제3 트랜지스터는 서로 커플 되고, 상기 제2 트랜지스터와 제4 트랜지스터는 서로 커플 되는, 선형성을 개선한 차동 증폭회로.
  5. 제4항에 있어서,
    상기 제1 트랜지스터와 제3 트랜지스터의 트랜스컨덕턴스 특성이 상이하고,
    상기 제2 트랜지스터와 제4 트랜지스터의 트랜스컨덕턴스 특성이 상이한 구조인, 선형성을 개선한 차동 증폭회로.
  6. 제3항에 있어서,
    상기 서브 차동 증폭부는 하나 이상의 트랜지스터가 커플 되어 병렬로 구성되는, 선형성을 개선한 차동 증폭회로.
  7. 제1항에 있어서,
    상기 바이어스부는 각각 제1, 제2 및 제3 단자가 각각 구비되는 제5 및 제6 트랜지스터를 포함하고,
    상기 제5 및 제6 트랜지스터는 각각 공통 소오스 회로로 서로 커플 되는, 선 형성을 개선한 차동 증폭회로.
  8. 제1항에 있어서,
    공통 소오스 구조의 제7 트랜지스터 및 전원전압 단자와 제7 트랜지스터 사이에 직렬 연결된 소정 크기의 전류구동능력을 갖는 전류원을 포함하는 서브 바이어스부;
    를 더 포함하여 상기 서브 차동 증폭부를 바이어싱하는, 선형성을 개선한 차동 증폭회로.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 제1 내지 제7 트랜지스터는 금속 산화막 반도체 전계 효과 트랜지스터(MOSFET) 또는 바이폴라 접합 트랜지스터(BJT)인, 선형성을 개선한 차동 증폭회로.
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