KR20020067331A - 선형성이 향상된 증폭 회로 및 믹서 회로 - Google Patents

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Abstract

본 발명에 따르면, 제1 단자, 제2 단자, 및 제3 단자를 구비하고, 상기 제1 단자에 인가되는 전압의 크기에 기초하여 상기 제2 단자로부터 상기 제3 단자로 흐르는 전류의 크기 및 방향이 변동되는 주 능동 소자의 비선형성을 감쇄하기 위한 보상 회로가 제공된다. 보상 회로는 제1 단자, 제2 단자, 및 제3 단자를 구비하고, 상기 제1 단자에 인가되는 전압의 크기에 기초하여 상기 제2 단자로부터 상기 제3 단자로 흐르는 전류의 크기 및 방향이 변동되며, 상기 제3 단자는 주 능동 소자의 제3 단자와 접속되는 보조 능동 소자, 및 상기 보조 능동 소자의 제1 단자, 전원 및 입력단 간에 접속되어, 상기 보조 능동 소자로 하여금 상기 주 능동 소자의 문턱 전압 이하의 전압에서 동작하도록 하기 위한 바이어스부를 포함한다.

Description

선형성이 향상된 증폭 회로 및 믹서 회로{Amplifier and Mixer with Improved Linearity}
본 발명은 능동 소자를 이용한 증폭 회로 및 믹서 회로에 관한 것으로서, 특히 증폭 회로 및 믹서 회로의 비선형성을 크게 개선한 회로에 관한 것이다. 더욱 상세하게는, 본 발명은 능동 소자의 트랜스컨덕턴스로 인한 비선형성의 개선에 관한 것이다.
RF 증폭기가 트랜시버 칩으로 집적됨에 따라, 단위DC 전력 소모당 선형성에 대한 요구 조건이 더욱 엄격해지고 있다.
특히, 전송기 및 수신기가 듀플렉서에 의해서 분리되는 부호 분할 다중 액세스(CDMA) 통신 방식에 있어서, 최고 출력 전력은 28 dBm에 달하지만 듀플렉서는 40 dB정도만을 감쇄할 수 있으므로, 전송기의 스퓨리어스(spurious) 성분이 주요 간섭원으로 작용한다. 이러한 신호는 상호 변조 또는 교차 변조에 의해서 수신 대역에 출현하기도 한다. 이러한 현상은 저잡음 증폭기 (LNA)에 대한 선형성의 요구가 최근에 더욱 엄격해지고 있는 요인이 되고 있다.
또한, 구동 증폭기와 전력 증폭기는 QPSK 신호의 비-상수 포락선(non-constant envelope) 특성으로 인해 더욱 엄격한 선형성이 요구된다.
이와 같이 엄격한 선형성을 만족함과 동시에 최소의 DC 전력 소모를 달성하기 위해서, 전력 소모가 적은 선형화 기술의 필요성이 대두되고 있다.
종래에 증폭기의 선형성을 향상시키기 위한 시스템 수준의 다양한 방안들이 제안되어 왔다. 이러한 방안 중에는 사전 왜곡(predistortion), 피드 포워드(feedforward), 카테시안 피드백(Cartesian feedback) 등의 방법이 포함된다. 그러나 이들 방안들은 모두 복잡한 하드웨어를 필요로 하며, 따라서 기지국을 구현하는데 채용될 수는 있으나 핸드셋과 같은 장치에는 적용하기가 어렵다.
최근까지 선형화 기술은 주로 전력 증폭 분야에 응용되어 왔다. 그러나, 상술한 바와 같은 이유로 인해, 그 밖의 RF 회로 블록에 대한 선형화가 필요하게 되었다. LNA, 믹서, 및 구동 증폭기가 단일 칩 상에 집적됨에 따라서, 선형성 그 자체 뿐만 아니라 단위DC 전력 소모당 선형성이 회로 블록의 성능을 규정하는 주요한 인자가 되고 있다.
본 발명은 능동 소자를 이용한 증폭 회로에 있어서, 증폭 회로의 비선형성을 크게 개선한 회로를 제공하는 것을 목적으로 한다.
본 발명의 다른 목적은 능동 소자의 트랜스컨덕턴스로 인한 비선형성이 억제된 증폭 회로를 제공하는 것이다.
본 발명의 또 다른 목적은 능동 소자를 이용한 캐스코우드 증폭 회로의 비선형성이 개선된 신규한 캐스코우드 증폭 회로를 제공하는 것이다.
본 발명의 또 다른 목적은 능동 소자를 이용한 믹서 회로에 있어서 비선형성이 개선된 믹서 회로를 제공하는 것이다.
이러한 목적을 달성하기 위하여, 본 발명에 따르면, 제1 단자, 제2 단자, 및 제3 단자를 구비하고, 상기 제1 단자에 인가되는 전압의 크기에 기초하여 상기 제2 단자로부터 상기 제3 단자로 흐르는 전류의 크기 및 방향이 변동되는 주 능동 소자, 제1 단자, 제2 단자, 및 제3 단자를 구비하고, 상기 제1 단자에 인가되는 전압의 크기에 기초하여 상기 제2 단자로부터 상기 제3 단자로 흐르는 전류의 크기 및 방향이 변동되는 보조 능동 소자를 포함하되, 상기 주 능동 소자의 제3 단자 및 보조 능동 소자의 제3 단자는 서로 접속되어 출력단과 접속되고, 상기 주 능동 소자의 제1 단자, 전원 및 입력단 간에 접속되어, 상기 주 능동 소자로 하여금 포화 영역에서 동작하도록 하기 위한 주 능동 소자 바이어스부, 및 상기 보조 능동 소자의 제1 단자, 전원 및 입력단 간에 접속되어, 상기 보조 능동 소자로 하여금 서브 문턱 영역에서 동작하도록 하기 위한 보조 능동 소자 바이어스부를 포함하는 증폭 회로가 제공된다.
본 발명의 다른 특징에 따르면, 제1 단자, 제2 단자, 및 제3 단자를 구비하고, 상기 제1 단자에 인가되는 전압의 크기에 기초하여 상기 제2 단자로부터 상기 제3 단자로 흐르는 전류의 크기 및 방향이 변동되는 주 능동 소자의 비선형성을 감쇄하기 위한 보상 회로가 제공된다. 보상 회로는 제1 단자, 제2 단자, 및 제3 단자를 구비하고, 상기 제1 단자에 인가되는 전압의 크기에 기초하여 상기 제2 단자로부터 상기 제3 단자로 흐르는 전류의 크기 및 방향이 변동되며, 상기 제3 단자는 주 능동 소자의 제3 단자와 접속되는 보조 능동 소자, 및 상기 보조 능동 소자의제1 단자, 전원 및 입력단 간에 접속되어, 상기 보조 능동 소자로 하여금 상기 주 능동 소자의 문턱 전압 이하의 전압에서 동작하도록 하기 위한 바이어스부를 포함한다.
본 발명의 또 다른 특징에 따르면, 제1 단자, 제2 단자, 및 제3 단자를 구비하고, 상기 제1 단자에 인가되는 전압의 크기에 기초하여 상기 제2 단자로부터 상기 제3 단자로 흐르는 전류의 크기 및 방향이 변동되는 주 능동 소자의 비선형성을 감쇄하기 위한 보상 회로가 제공된다. 본 보상 회로는 제1 단자, 제2 단자, 및 제3 단자를 구비하고, 상기 제1 단자에 인가되는 전압의 크기에 기초하여 상기 제2 단자로부터 상기 제3 단자로 흐르는 전류의 크기 및 방향이 변동되며, 상기 제3 단자는 주 능동 소자의 제3 단자와 접속되는 보조 능동 소자, 및 상기 보조 능동 소자의 제1 단자, 전원 및 입력단 간에 접속되어, 상기 보조 능동 소자로 하여금 상기 주 능동 소자의 문턱 전압 이하의 전압에서 동작하도록 하기 위한 바이어스부를 포함한다.
본 발명의 또 다른 특징에 따르면, 제1 단자, 제2 단자, 및 제3 단자를 구비하고, 상기 제1 단자에 인가되는 전압의 크기에 기초하여 상기 제2 단자로부터 상기 제3 단자로 흐르는 전류의 크기 및 방향이 변동되는 제1 능동 소자 및 제2 능동 소자를 포함하는 제1 회로와, 제1 단자, 제2 단자, 및 제3 단자를 구비하고, 상기 제1 단자에 인가되는 전압의 크기에 기초하여 상기 제2 단자로부터 상기 제3 단자로 흐르는 전류의 크기 및 방향이 변동되는 주 능동 소자를 포함하는 믹서 회로가 제공된다. 상기 제1 능동 소자 및 제2 능동 소자의 상기 제2 단자는 서로 접속되어상기 주 능동 소자의 상기 제3 단자와 접속되고, 제1 단자, 제2 단자, 및 제3 단자를 구비하고, 상기 제1 단자에 인가되는 전압의 크기에 기초하여 상기 제2 단자로부터 상기 제3 단자로 흐르는 전류의 크기 및 방향이 변동되며, 상기 제3 단자는 상기 주 능동 소자의 제3 단자와 접속되는 보조 능동 소자, 및 상기 제1 및 제2 보조 능동 소자의 제1 단자, 전원 및 입력단 간에 접속되어, 상기 보조 능동 소자로 하여금 상기 주 능동 소자의 문턱 전압 이하의 전압에서 동작하도록 하기 위한 바이어스부를 포함한다.
도 1는 본 발명에 따라서 선형성이 향상된 증폭 회로의 일 실시예를 도시한 회로도.
도 2는 본 발명에 따라서 선형성이 향상된 소오스 공통 증폭 회로의 실시예를 도시한 회로도.
도 3은 본 발명에 따라서 선형성이 향상된 소오스 공통 증폭 회로의 또 다른 실시예를 도시한 회로도.
도 4은 종래의 캐스코우드 증폭기를 도시한 회로도.
도 5는 본 발명에 따른 선형성이 향상된 캐스코우드 증폭기의 일실시예를 도시한 회로도.
도 6은 능동 소자의 게이트 소오스간 전압(Vgs)에 대한 드레인 전류(IDS) 및 트랜스컨덕턴스(gm) 값을 도시한 그래프.
도 7은 능동 소자의 게이트 소오스간 전압(Vgs)에 대한 트랜스컨덕턴스의 1차 도함수(gm') 및 2차 도함수(gm') 값을 도시한 그래프.
도 8은 주 능동 소자(M1)가 Vgs로 바이어스되는 경우에, 제2 능동 소자(M2)를 Vgs로부터 제1 보상 바이어스 전압값(Vb1) 만큼 감한 전압(Vgs Vb1)으로 바이어스시킨 경우의 주 능동 소자(M1) 및 제2 능동 소자(M2)의 트랜스컨덕턴스의 2차 도함수(gm'')값을 도시한 그래프.
도 9은 주 능동 소자(M1) 및 제2 능동 소자(M2)를 소오스 공통형으로 구성한 후 양 드레인을 서로 접속시킴으로써 얻어지는 회로의 트랜스컨덕턴스의 2차 도함수(gm'')값을 도시한 그래프.
도 10은 주 능동 소자(M1), 제2 능동 소자(M2), 및 제3 능동 소자(M3)를 소오스 공통형으로 구성한 후 드레인을 서로 접속시킴으로써 얻어지는 회로의 트랜스컨덕턴스의 2차 도함수(gm'')값을 도시한 그래프.
도 11은 종래의 싱글 밸런스드 믹서 회로를 본 발명에 따라서 선형성이 향상되도록 한 회로를 도시한 회로도.
도 12는 도 11에 도시된 회로를 더블 밸런스드 구조로 구성한 것을 도시한 회로도.
도 13은 도 12에 도시된 회로에 대하여 차동 구조를 갖는 회로를 MOSFET으로 구성한 것을 도시한 회로도.
<도면의 주요한 부분에 대한 부호의 설명>
Qn: 능동 소자
Zsn: 소오스측 임피던스부
Vsn: 소오스 전압
Vbn: 보디 전압
도 1는 본 발명에 따라서 선형성이 향상된 증폭 회로의 한 실시예를 도시한 회로도이다.
본 발명에 따라서 선형성이 향상된 증폭 회로는 2개 이상의 능동 소자(Qn)를 이용한다. 각각의 능동 소자(Qn)는 게이트(gn), 소오스(sn), 및 드레인(dn)을 구비한다. 능동 소자(Qn)는 게이트(gn)에 인가되는 전압의 크기 및 극성에 따라서, 또는 게이트(gn) 및 소오스(Sn)간에 인가되는 전압의 크기 및 극성에 따라서, 소오스(sn)로부터 드레인(dn)으로 또는 그 역으로 흐르는 전류의 양 및 방향이 결정되는 특성을 갖는다. 이러한 능동 소자로는 바이폴라 정션 트랜지스터(BJT), 정션 전계 효과 트랜지스터(JFET), 금속 산화막 반도체 전계 효과 트랜지스터(MOSFET), 및 금속 반도체 전계 효과 트랜지스터(MESFET) 등이 있다.
어떤 능동 소자는 게이트(gn), 소오스(sn), 및 드레인(dn) 이외에 보디단자(bn)를 더 구비하는 특성을 갖는다. 게이트(gn) 및 보디 단자(bn) 간에 인가되는 전압의 크기 및 극성에 따라서, 소오스(sn)로부터 드레인(dn)으로 또는 그 역으로 흐르는 전류의 양 및 방향이 결정되는 특성을 갖는다. 이러한 능동 소자로는 금속 산화막 반도체 전계 효과 트랜지스터(MOSFET) 등이 있다.
이하의 설명에서는 MOSFET을 중심으로 설명하고자 한다. 그러나, 본 발명의 정신은 MOSFET 뿐만 아니라 증폭기로 사용될 수 있는 모든 능동 소자에 적용할 수 있다. 따라서, 비록 본 명세서에서는 MOSFET을 중심으로 설명하지만, 본 발명의 개념과 범위가 MOSFET으로 한정되는 것은 아니다.
도 1에 도시된 바와 같이, 본 발명에 따른 선형성이 향상된 증폭 회로는 N 개의 능동 소자(Qn) 및 N 개의 능동 소자 각각의 소오스 단자와 접지간에 접속되는 소오스측 임피던스부(Zsn)를 포함한다. 소오스측 임피던스부(Zsn)는 가능한 모든 임피던스를 포함하는 넒은 의미의 임피던스값을 갖는다. 즉, 복소값(complex value)를 가질수도 있고, 그 극한 값인 실질적인 0 또는 무한대 값을 가질수도 있다.
입력단은 N 개의 능동 소자(Qn)의 게이트 단자와 접속된다. 또한, N 개의 능동 소자(Qn)의 게이트 단자는 소정의 바이어스부를 통해 전원과 접속된다. 본 명세서에서는 입력단과 게이트 단자간에 접속되는 바이어스부를 입력측 바이어스부라고 칭한다. 능동 소자(Qn)의 게이트 단자에는 능동 소자(Qn)가 소망의 동작 영역에서 동작할 수 있도록 하기 위한 바이어스 전압이 유지된다.
각각의 능동 소자(Qn)의 소오스 단자 및 보디 단자에는 소오스 전압(Vsn) 및보디 전압(Vbn)이 인가된다. 본 발명의 바람직한 실시예에 따르면, 전원과 각각의 능동 소자(Qn)의 소오스 단자 및 보디 단자간에는 전원과 접속되는 바이어스부가 접속된다. 이에 따라, 소오스 전압(Vsn) 및 보디 전압(Vbn)은 전원으로부터 바이어스부를 통해 조절된다. 본 명세서에서는 전원과 소오스 단자 및 보디 단자간에 접속되는 바이어스부를 동작점 바이어스부라고 칭한다.
N 개의 능동 소자의 드레인은 출력단과 접속된다. 도 1에는 도시되어 있지 않으나, N 개의 능동 소자 각각의 드레인과 출력단간에 바이어스부가 접속될 수 있다. 본 명세서에서는 드레인과 출력단간에 접속되는 바이어스부를 출력측 바이어스부라 칭한다.
도 1에 도시된 실시예에 있어서, 제1 능동 소자(Q1)는 입력단 신호를 증폭하여 출력단으로 출력한다. 제1 능동 소자(Q1)를 제외한 제 능동 소자, 즉 제2 능동 소자(Q2), 제3 능동 소자(Q3) 및 그 이후의 능동 소자들은 제1 능동 소자(Q1)의 비선형성을 감쇄한다. 보다 구체적으로 설명하면, 보조 능동 소자는 주 능동 소자의 gm" 값이 게이트 소스간 전압에 대하여 비선형적인 특성을 보이는 구간을 보상하는 역할을 한다.
도 1에는 제1 능동 소자(Q1)가 증폭 동작에 주로 사용되고, 제2 능동 소자(Q2) 이후의 능동 소자는 제1 능동 소자(Q1)의 비선형성을 감쇄하는 동작에 주로 사용되는 것으로 도시되어 있다. 그러나, 본 발명의 정신은 이에 국한되지 않고, 증폭 동작에 두 개 이상의 능동 소자가 사용될 수 있다. 또한, 각각의 능동 소자가 증폭 동작과 비선형성 감쇄 동작을 복합적으로 수행할 수도 있다.
본 명세서에서는 도 1에 도시된 제1 능동 소자(Q1)와 같이 주로 증폭 기능을 수행하기 위한 소자를 주 능동 소자라 칭한다. 또한, 도 1에 도시된 제1 능동 소자를 제외한 제 능동 소자와 같이 주 능동 소자의 비선형성을 감쇄하는 기능을 수행하기 위한 소자를 보조 능동 소자라 칭한다. 또한, 본 명세서에서는 주 능동 소자를 포함하는 회로에 대하여 주 능동 소자의 비선형성을 감쇄하는 기능을 수행하기 위한 보조 능동 소자 및 이에 대한 바이어스 회로들을 포함하여 보상 회로라 칭한다.
도 1에 도시된 실시예에 있어서, 주 능동 소자는 포화 영역(saturation region)에서 동작하는 것이 바람직하다. 또한, 보조 능동 소자는 서브 문턱 영역(subthreshold region)에서 동작하는 것이 바람직하다.
주 능동 소자(Q1)가 증폭단으로 동작할 때, 증폭 동작의 주요한 비선형성은 주 능동 소자(Q1)의 트랜스컨덕턴스(gm)의 비선형성으로 인한 것일 수 있다.
일반적인 비선형 회로에 두개의 주파수 성분 (f1,f2)을 갖는 입력 신호를 인가하면, 회로 자체의 비선형성에 의하여 입력에 가해진 주파수 이외에 2*f1, 2*f2, f1-f2, f1+f2, 3*f1, 3*f2, 2*f1-f2, 2*f2-f1, 2*f1+f2, 2*f2+f1등등의 주파수 성분이 생성된다. 이중 대부분의 주파수 성분은 입력 주파수와 멀리 떨어져 있어서 필터에 의하여 생성된 신호들이 제거될 수 있으나, f1과 f2의 주파수가 거의 비슷한 2*f1-f2성분과 2*f2-f1성분은 필터에 의하여 제거되지 않는다. 이러한 성분들은 작은 주파수 차이를 갖는 채널간에 서로 간섭하는 형태로 나타나거나, 혹은 신호 대역 내의 신호들이 상호 간섭함으로써 신호를 왜곡시키는 현상이 있다. 이와 같은2*f1-f2성분과 2*f2-f1성분을 3차 상호 변조 왜곡(3rdorder intermodulation distortion, IMD3)이라 칭한다. 이러한 IMD3양과 입력 주파수가 증폭된 양과의 관계를 통해 회로의 선형성을 나타낼 수 있다. 이러한 회로의 선형성을 나타내는 값을 3차 인터셉트 포인트(3rd order intercept point, IP3)라 칭한다.
도 1에 있어서, 주 능동 소자(Q1)의 드레인 전류는 게이트 소오스간 전압(Vgs) 및 트랜스컨덕턴스(gm)와 수학식 1과 같은 관계를 갖는 것으로 표현할 수 있다.
수학식 1에 있어서, 게이트 소오스간 전압의 삼제곱(vgs 3)의 계수, 즉 능동 소자의 게이트 소스간 전압에 대한 gm의 2차 도함수, 즉 gm" 이 3차 상호 변조 왜곡(IMD3) 및 3차 인터셉트 포인트(IP3)에 크게 영향을 미치는 것으로 알려져 있다.
도 6은 폭 대 길이 비(W/L)가 6000/0.5 (μm)인 경우의 능동 소자에 대하여, 게이트 소오스간 전압(Vgs)에 대한 드레인 전류(IDS) 및 트랜스컨덕턴스(gm) 값을 도시한 그래프이다. 도 7은 폭 대 길이 비(W/L)가 6000/0.5(μm)인 경우의 능동 소자에 대하여, 게이트 소오스간 전압(Vgs)에 대한 트랜스컨덕턴스의 1차도함수(gm') 및 2차 도함수(gm') 값을 도시한 그래프이다.
도 7로부터 알 수 있는 바와 같이, 트랜스컨덕턴스의 2차 도함수(gm'') 값은 게이트 소오스간 전압이 문턱 전압(Vth) 이하인 영역, 소위 서브 문턱 영역에서 양의 극대값을 갖고, 문턱 전압(Vth) 근처에서 0이 되며, 문턱 전압(Vth) 이상에서 음의 극대값을 갖는다.
주 능동 소자(Q1)에 대하여 적은 양의 DC 전력을 소모하면서도 포화 영역에서 얻을 수 있는 것과 실질적으로 동일한 정도의 충분한 RF 이득을 확보하기 위해서는, 도 6에 있어서 게이트 소오스간 전압에서 문턱 전압을 감한 전압 값(Vgs Vth)이 0.1 V ~ 0.4 V인 범위에서 주 능동 소자(Q1)를 동작시키는 것이 바람직하다. 통상적으로 이 영역은 선형 영역에 해당한다. 그러나, 상술한 바와 같이, 이 영역에서, 트랜스컨덕턴스의 2차 도함수(gm'')값은 음의 극대값을 갖는다. 즉, 주 능동 소자(Q1)에 대하여 적은 양의 DC 전력을 소모하면서도 충분한 RF 이득을 확보할 수 있는 동작 영역에서, 공교롭게도 트랜스컨덕턴스의 2차 도함수(gm'')값이 음의 극대값을 갖게 되어 비선형성이 극대화되는 것이다.
따라서, 주 능동 소자(Q1)가 적은 양의 DC 전력을 소모하면서도 충분한 RF 이득을 확보할 수 있는 동작 영역에서, 보조 능동 소자(Q2)의 트랜스컨덕턴스의 2차 도함수(gm'')값이 양의 극대값을 갖도록 보조 능동 소자(Q2)의 동작 영역을 적절하게 조절한다면, 주 능동 소자(Q1)의 트랜스컨덕턴스의 2차 도함수(gm'')값이 음의 극대값을 갖는 것으로 인한 영향을 감쇄할 수 있다.
즉, 주 능동 소자(Q1)가 소정의 게이트 소오스간 전압(Vgs)으로 바이어스되는 경우에 있어서, 제2 능동 소자(Q2)를 게이트 소오스간 전압(Vgs)으로부터 소정의 전압값(Vb1)을 감한 전압(Vgs Vb1)으로 바이어스되도록 함으로써, 상술한 바와 같이 제2 능동 소자(Q2)의 트랜스컨덕턴스의 2차 도함수(gm'')값을 이용하여 제1 능동 소자(Q1)의 트랜스컨덕턴스의 2차 도함수(gm'')값이 음의 극대값을 갖는 것을 상쇄할 수 있다. 본 명세서에서는, 주 능동 소자의 비선형성을 감쇄하기 위하여, 주 바이어스 전압으로부터 감하는 소정의 전압값(Vb1)을 보조 능동 소자의 보상 바이어스 전압이라고 칭한다.
보조 능동 소자의 바이어스 전압을 설정하는 방법에 대해서 설명한다.
먼저, 상술한 바와 같이 주 능동 소자의 게이트 소오스간 바이어스 전압(Vgs)과, 제2 능동 소자의 게이트 소오스간 바이어스 전압(Vgs2)와, 제1 보상 바이어스 전압(Vb1)간의 관계는 수학식 2과 같이 표현될 수 있다.
Vgs2 = Vgs - Vb1
주 능동 소자의 비선형성을 감쇄시킬 수 있는 최적의 제1 보상 바이어스 전압(Vb1)값은 게이트 소오스간 전압에 대한 주 능동 소자의 트랜스컨덕턴스의 2차 도함수(gm'')값과 제2 능동 소자의 트랜스컨덕턴스의 2차 도함수(gm'')값의 합을 전체 회로의 동작 영역에서 적분한 값이 최소가 되도록 하는 Vb1을 제1 보상 바이어스 전압으로 설정할 수 있다.
또는, 본 발명의 다른 실시예에 따르면, 주 능동 소자의 트랜스컨덕턴스의 2차 도함수(gm'')값과 제2 능동 소자의 트랜스컨덕턴스의 2차 도함수(gm'')값의 합의 절대값 또는 합의 제곱값을 전체 회로의 동작 영역에서 적분한 값이 최소가 되도록 하는 Vb1을 제1 보상 바이어스 전압으로 설정할 수 있다.
본 발명의 또 다른 실시예에 따르면, 보조 능동 소자의 게이트 소오스간 전압에 대한 트랜스컨덕턴스의 2차 도함수(gm'')값이 양의 극대값을 갖는 게이트 소오스간 전압값으로 보조 능동 소자를 바이어스시키는 것도 바람직하다.
도 8은 주 능동 소자(M1)가 Vgs로 바이어스되는 경우에, 제2 능동 소자(M2)를 Vgs로부터 제1 보상 바이어스 전압값(Vb1) 만큼 감한 전압(Vgs Vb1)으로 바이어스시킨 경우의 주 능동 소자(M1) 및 제2 능동 소자(M2)의 트랜스컨덕턴스의 2차 도함수(gm'')값을 도시한 그래프이다. 도 8에 도시된 실시예에서, 제1 보상 바이어스 전압값(Vb1)은 0.3 V이다. 또한, 주 능동 소자(M1) 및 보조 능동 소자(M2)의 폭 대 길이비는 각각 6000/0.5 (μm), 3000/0.5(μm)로 실시하였다. 또한, 문턱 전압은 0.8 V로 설정하고, 보조 능동 소자의 보상 바이어스 전압은 0.3 V로 설정하고, 공급 전원 전압(Vdd)는 4 V로 설정하였다. 도 9은 주 능동 소자(M1) 및 제2 능동 소자(M2)를 소오스 공통형으로 구성한 후 양 드레인을 서로 접속시킴으로써 얻어지는 회로의 트랜스컨덕턴스의 2차 도함수(gm'')값을 도시한 그래프이다.
도 9에 도시된 바와 같이, 제2 능동 소자(M2)로 주 능동 소자(M1)의 트랜스컨덕턴스의 2차 도함수(gm'')값이 음의 극대값을 갖는 것을 상쇄하더라도, 그 보상이 충분치 못한 경우가 있을 수 있다. 이 경우에는, 추가적인 보조 능동 소자를 이용하는 것이 바람직하다. 이 때, 추가적인 보조 능동 소자, 소위 제2 보조 능동 소자의 바이어스 전압은 게이트 소오스간 전압(Vgs)으로부터 소정의 제2 보상 바이어스 전압값(Vb2)을 감한 전압(Vgs Vb2)으로 바이어스되도록 한다. 추가적인 보조 능동 소자를 이용하는 경우에 있어서, 제2 보상 바이어스 전압은 제1 보상 바이어스 전압보다 크게 하는 것이 바람직하다. 본 발명의 또 다른 실시예에 있어서는, 보조 능동 소자의 게이트 소오스간 전압에 대한 트랜스컨덕턴스의 2차 도함수(gm'')값이 양의 극대값을 갖는 게이트 소오스간 전압값으로 되도록 바이어스시키는 경우에, 제2 보조 능동 소자 역시 트랜스컨덕턴스의 2차 도함수(gm'')값이 음의 극대값을 갖는 게이트 소오스간 전압값으로 되도록 바이어스시킬 수 있다.
도 10은 주 능동 소자(M1), 제2 능동 소자(M2), 및 제3 능동 소자(M3)를 소오스 공통형으로 구성한 후 드레인을 서로 접속시킴으로써 얻어지는 회로의 트랜스컨덕턴스의 2차 도함수(gm'')값을 도시한 그래프이다. 도 10에 도시된 실시예에 있어서, 제2 능동 소자의 보상 바이어스 전압은 0.3 V이고, 제3 능동 소자의 보상 바이어스 전압은 0.53 V이다. 또한, 이들 바이어스 전압을 만족시키기 위한 주 능동 소자(M1), 제2 능동 소자(M2), 및 제3 능동 소자(M3)의 폭은 각각 6000, 3000, 및 3000이다 (단위 μm).
보조 능동 소자의 gm" 특성이 주 능동 소자의 gm" 특성을 보상할 수 있도록 하기 위해서, 보조 능동 소자의 실제 게이트 구동 전압, 문턱 전압(Vth), 게이트 소오스간 전압(Vgsn), 및 보조 능동 소자의 폭 대 길이 비(W/L)을 적절히 설정할 수 있다.
각각의 능동 소자의 실제 게이트 구동 전압은 게이트 소오스간 전압(Vg Vs, 이하 Vgs라 칭함)으로부터 문턱 전압(Vth)을 감한 값이다.
문턱 전압(Vth)은 능동 소자에 고유한 값으로서, 능동 소자가 전류를 도통하거나 도통하지 않는 동작을 구분하는 기준이 되는 게이트 입력 전압을 말한다. 문턱 전압(Vth)은 반도체 재료 및 불순물의 농도 등을 조절하여 설정할 수 있다. 또한, 능동 소자의 문턱 전압(Vthn)은 보디 전압을 변화시킴으로써 조절할 수 있다.
능동 소자의 게이트 소오스간 전압(Vgsn)는 게이트 전압(Vgn) 또는 소오스 전압(Vsn)을 변화시킴으로써 조절할 수 있다.
능동 소자의 폭 대 길이 비(W/L)는 능동 소자의 반도체 제조 공정 중에 설계 기준을 통해 조절할 수 있다. 폭 대 길이 비(W/L)는 능동 소자의 트랜스컨덕턴스(gm)와 비례한다.
이하에서는, 주 능동 소자 및 보조 능동 소자를 포함하는 회로를 설계하는 과정을 설명한다.
먼저, 주 능동 소자를 디자인한다. 주 능동 소자의 폭 대 길이 비(W/L)를 설정한다. 주 능동 소자의 바이어스 전압을 결정하고, 이에 맞는 바이어스 회로를 설계한다.
보조 능동 소자를 디자인한다. 보조 능동 소자의 폭 대 길이 비(W/L)를 설정한다. 이 때, 보조 능동 소자의 폭 대 길이 비(W/L)를 적절히 설정함으로써, 보조 능동 소자의 트랜스컨덕턴스의 극대값과, 주 능동 소자의 트랜스컨덕턴스의 극소값이 대략 일치하도록 한다. 보조능동소자의 바이어스 전압을 결정하고, 이에 맞는 바이어스 회로를 설계한다. 보조 능동 소자의 바이어스 전압을 결정할 때, 상술한 바와 같이 보조 능동 소자의 보상 바이어스 전압을 적절하게 설정하여, 주 능동 소자의 트랜스컨덕턴스의 2차 도함수 및 보조 능동 소자의 트랜스컨덕턴스의 2차 도함수의 합, 또는 합의 절대값, 또는 합의 제곱값을 전체 회로의 동작 영역에서 적분한 값이 최소가 되도록 하는 것이 바람직하다. 또한, 본 발명의 다른 실시예에 따르면, 보조 능동 소자의 트랜스컨덕턴스의 2차 도함수의 극대값을 갖는 영역이 주 능동 소자의 트랜스컨덕턴스의 2차 도함수의 극소값을 갖는 영역과 실질적으로 일치하도록 할 수 있다.
추가적인 보조 능동 소자를 디자인하는 경우에도 보조 능동 소자를 디자인하는 과정과 유사한 과정을 거치게 된다.
도 1에 도시된 실시예에 따르면, 본 발명에서는 보조 능동소자의 서브문턱전압 영역의 양의 gm값을 이용하여 주 능동소자의 음의 gm값을 상쇄하는 효과를 이용하기 때문에 보조 능동 소자는 서브 문턱 영역에서 동작하게 된다. 따라서 보조 능동 소자는 DC 전류 소모가 실질적으로 없다. 결국, 주 능동 소자의 비선형성을 감쇄시키기 위해 다수의 보조 능동 소자를 사용함에도 불구하고, DC 전력 소모는 주 능동 소자만을 사용한 회로와 실질적으로 동일하다. 이는 곧, 부가적인 DC 전력 소모가 없이도 주 능동 소자의 비선형성을 감쇄시킬 수 있음을 의미한다.
본 발명에 따라서 선형성이 향상된 소오스 공통형 증폭 회로의 실시예
도 2는 본 발명에 따라서 선형성이 향상된 소오스 공통 증폭 회로의 실시예를 도시한 회로도이다.
도 2에 도시된 바에 따르면, 본 발명에 따른 선형성이 향상된 소오스 공통 증폭 회로는 주 능동 소자(M1) 및 보조 능동 소자(M2)를 포함한다. 주 능동소자(M1) 및 보조 능동 소자(M2)의 소오스는 접지된다.
입력단(RFin)은 입력측 바이어스부를 통해 주 능동 소자(M1) 및 보조 능동 소자(M2)의 게이트 단자와 접속된다. 입력측 바이어스부는 입력단과 제1 전위(Vg1)간에 직렬 접속된 커패시터 및 인덕터로 구성된 T형 바이어스부(Bias-T)와, 일단이 커패시터 및 인덕터의 접점과 접속된 인덕터(Ls)와, 인덕터(Ls)의 타단과 주 능동 소자(M1)의 게이트간에 접속된 제1 저항(Rg)과, 인덕터(Ls)의 타단과 보조 능동 소자(M2)의 게이트간에 접속된 제2 저항(2Rg)와, 제2 전위와 주 능동 소자(M1)의 게이트간에 접속된 제3 저항(20Rg)을 포함한다.
제1 저항(Rg)은 능동 소자가 보다 안정적으로 동작할 수 있도록 하기 위한 것이다. 또한, 제1 저항(Rg)은 바이어스 회로로 작용함으로써, 대형의 Q값이 낮은 입력측 DC 디커플링 커패시터의 역할을 대신한다.
도 2에 도시된 실시예에 따르면, 주 능동 소자(M1) 및 보조 능동 소자(M2)의 드레인과 출력단간에는 출력측 바이어스부가 접속된다. 출력측 바이어스부는 그 일단이 드레인과 접속되는 인덕터(Ld)와, 인덕터(Ld)의 타단과 출력단(RFout)간에 접속되는 T형 바이어스부로 구성된다. T형 바이어스부는 인덕터(Ld)의 타단과 출력단 및 제3 전원간에 접속되는 커패시터 및 인덕터로 구성된다.
도 2에 도시된 실시예에 있어서, 주 능동 소자(M1)는 입력단의 신호를 소오스 공통 방식으로 증폭하여 출력단으로 제공하고, 보조 능동 소자(M2)는 주 능동 소자(M1)의 비선형적인 동작을 감쇄한다.
도 2에 도시된 실시예의 실제 설계값을 설명한다. 본 설계값은 0.5 μm N웰CMOS 기술에 기초한 것이다. 주 능동 소자 및 보조 능동 소자의 폭 대 길이 비는 각각 600/0.5 및 300/0.5로 설정한다. 제2 저항 및 제3 저항의 저항값은 제1 저항의 저항값의 대략 2배 및 20배일 수 있다. 이 때, 바이어스 회로에 인가되는 공급 전원의 전압은Vg1 = Vgs - VB1 및 Vg2 = Vgs + 20VB1이다. 제1 보상 바이어스 전압(VB1)은0.38 V 이고 바이어스 저항(Rg)는 40Ω이다. 주 능동 소자의 게이트 전압은 Vgs 이고 보조 능동 소자의 게이트 전압은 Vgs - VB1이다.
도 3은 본 발명에 따라서 선형성이 향상된 소오스 공통 증폭 회로의 또 다른 실시예를 도시한 회로도이다. 도 3에 도시된 실시예에서는 도 2에 도시된 바와 같은 보조 능동 소자에 더하여 추가적인 보조 능동 소자를 이용하여 주 능동 소자의 비선형성을 감쇄한다.
도 3에 도시된 실시예의 실제 설계값을 설명한다. 본 설계값은 0.5 μm N웰 CMOS 기술에 기초한 것이다. 주 능동 소자, 제2 능동 소자, 및 제3 능동 소자의 폭 대 길이 비는 각각 600/0.5, 300/0.5, 및 280/0.5으로 설정한다. 제2 저항 및 제3 저항의 저항값은 제1 저항의 저항값의 대략 2배 및 20배일 수 있다. 제3 능동 소자의 게이트측에 접속되는 저항의 저항값도 제1 저항의 저항값의 2배일 수 있다. 이 때, 바이어스 회로에 인가되는 공급 전원의 전압은Vg1 = Vgs - VB1, Vg2 = Vgs + 20VB1, 및 Vg3 = Vgs + 20 VB1 - 21VB이다. 제1 보상 바이어스 전압(VB1)은0.38 V 이고 바이어스 저항(Rg)는 40Ω이다. 주 능동 소자의 게이트 전압은 Vgs 이고 보조 능동 소자의 게이트 전압은 Vgs - VB1 및 Vgs - VB2이다.
본 발명에 따라서 선형성이 향상된 캐스코우드(cascode) 증폭기의 실시예
도 4은 종래의 캐스코우드 증폭기를 도시한 회로도이다. 도 4에 도시된 종래의 캐스코우드 증폭기의 구성과 동작을 설명한 후, 본 발명에 따라서 선형성이 향상된 캐스코우드 증폭기의 실시예를 설명한다.
도 4에 도시된 바에 따르면, 제1 능동 소자(Q31) 및 제2 능동 소자(Q32)는 제1 능동 소자(Q31)의 드레인과 제2 능동 소자(Q32)의 소오스가 서로 접속되도록 직렬 접속된다. 또한, 제1 능동 소자(Q31)은 그 소오스가 소정의 임피던스부를 통해 접지되고, 게이트(Ng)는 소정의 입력측 바이어스 및 정합회로를 통해 입력단과 접속되어 있다. 여기에서, 소정의 입력측 임피던스는 가능한 모든 임피던스를 포함하는 광의의 개념으로 해석해야 한다. 즉, 일반적으로 복소값(complex value)을 가지게 되고, 그 극한 값인 실질적인 0또는 무한대값까지 포함한다. 보통의 경우 DC에서는 매우 큰 값을 갖고, AC적으로는 매우 작은 값을 갖게 설계하는 것이 바람직하다.
제2 능동 소자(Qn32)의 게이트는 소정의 임피던스부를 통해 접지되고, 드레인은 소정의 바이어스 및 정합 회로를 통해 제1 전원, 예를 들면 + 전원과 접속된다. 바람직한 실시예에 따르면, + 전원은 +3 V, +5 V 등의 규격화된 양의 전압을 공급할 수 있는 전력 공급원이다.
제1 능동 소자(Q31)의 게이트(Ng)에는 소정의 바이어스 및 정합 회로를 통해 입력단으로부터 입력 신호가 입력된다. 제2 능동 소자(Q32) 의 드레인(Nd)에는 소정의 바이어스 및 정합회로를 통해 출력단과 접속된다.
도 4에 도시된 구성에 따르면, 제1 능동 소자(Q31)를 소오스공통형으로 구성한 증폭기에 비하여 다음과 같은 부가적인 특징을 갖는다.
즉, 능동 소자의 게이트와 드레인간의 밀러 커패시턴스(Miller capacitance)가 감소된다. 이에 따라, 증폭기의 주파수 특성이 개선된다. 또한, 능동 소자의 드레인측에서 취하는 출력 저항이 증가된다. 이에 따라, 드레인측에 부하를 접속하여 획득할 수 있는 이득이 증가된다. 그리고, 도 4에 도시된 회로를 저잡음 증폭기로서 활용할 경우, 출력 신호가 입력단에 영향을 미치는 문제가 감소된다. 다시 말하면, 소위 역방향 격리 문제가 크게 개선된다는 장점을 갖는다. 이와 같은 역방향 격리 문제는, 직접 변환 수신기를 구성할 때에 중요한 팩터 중의 하나이므로, 실제로 이와 같은 캐스코우드 형태의 증폭기가 RF 대역에서 많이 사용되고 있다.
도 5는 본 발명에 따른 선형성이 향상된 캐스코우드 증폭기의 일실시예를 도시한 회로도이다.
도 5에 도시된 회로는, 도 4에 도시된 캐스코우드 증폭기에 있어서, 제1 능동 소자를 도 1에 도시된 선형성이 향상된 증폭 회로로 치환한 구조를 갖는다. 즉, 도 1에 도시된 회로의 출력단을 도 5에 도시된 회로의 제2 능동 소자의 소오스와 접속함으로써 도 5에 도시된 회로를 구현할 수 있다.
본 발명의 또 다른 실시예에 따르면, 도 5에 도시된 회로 있어서, 출력단에 MOSFET을 사용하는 대신에 바이폴라 정션 트랜지스터를 사용할 수 있다. 이 경우, 바이폴라 정션 트랜지스터의 베이스는 MOSFET의 게이트에, 에미터는 소오스에, 드레인은 콜렉터에 대응되도록 설계할 수 있다.
본 발명에 따라서 선형성이 향상된 싱글 밸런스드 믹서(single balanced mixer) 및더블 밸런스드 믹서(double balanced mixer)의 실시예
도 11은 종래의 싱글 밸런스드 믹서 회로를 본 발명에 따라서 선형성이 향상되도록 한 회로를 도시한 회로도이다.
도 11에 도시된 회로는, 에미터가 서로 접속된 2개의 바이폴라 정션 트랜지스터로 형성되는 에미터 결합 쌍(Q111, Q112) 및 에미터 결합 쌍의 양 능동 소자의 에미터에 드레인이 접속된 주 능동 소자(Q113)로 구성된 종래의 싱글 밸런스드 믹서 회로에 있어서, 주 능동 소자(Q113)의 비선형성을 감쇄하기 위한 보조 능동 소자(Q114)를 주 능동 소자와 양자의 드레인이 서로 접속되도록 구성된다.
차동 증폭단(Q111, Q112)의 베이스는 소정의 바이어스 및 정합회로를 통해 제1 입력단과 접속된다. 주 능동 소자(Q113)은 그 소오스가 소정의 임피던스부를 통해 접지되고, 게이트(Ng)는 소정의 입력측 바이어스 및 정합회로를 통해 제2 입력단과 접속된다. 차동 증폭단(Q111, Q112)의 콜렉터는 소정의 바이어스 및 정합회로를 통해 출력단과 접속된다.
보조 능동 소자(Q114)의 게이트는 소정의 임피던스부를 통해 접지되고, 드레인은 주 능동 소자(Q113)의 드레인과 접속된다.
도 11에 도시된 구성에 따르면, 주 능동 소자(Q113)의 비선형성을 보조 능동 소자(Q114)를 통해 감쇄할 수 있다.
도 12는 도 11에 도시된 회로를 더블 밸런스드 구조로 구성한 것을 도시한 회로도이다. 도 13은 도 12에 도시된 회로에 대하여 차동 구조를 갖는 회로를 MOSFET으로 구성한 것을 도시한 회로도이다. 도 12 및 도13에 도시된 회로는, 도11에 도시된 회로와 관련하여 상술한 바와 같은 비선형성의 개선 효과를 누릴 수 있다.
본 발명에 따르면, 증폭단으로 사용되는 능동 소자의 비선형성이 크게 개선된 증폭 회로가 제공된다.
이 때, 증폭단으로 사용되는 능동 소자가 원래 소모하던 DC 전류에 비하여 보조 능동 소자는 DC 전류 소모가 실질적으로 없다. 따라서, 주 능동 소자의 비선형성을 감쇄시키기 위해 다수의 보조 능동 소자를 사용함에도 불구하고, DC 전력 소모는 주 능동 소자만을 사용한 회로와 실질적으로 동일하다. 이는 곧, 부가적인 DC 전력 소모가 없이도 주 능동 소자의 비선형성을 감쇄시킬 수 있음을 의미한다.

Claims (34)

  1. 제1 단자, 제2 단자, 및 제3 단자를 구비하고, 상기 제1 단자에 인가되는 전압의 크기에 기초하여 상기 제2 단자로부터 상기 제3 단자로 흐르는 전류의 크기 및 방향이 변동되는 주 능동 소자,
    제1 단자, 제2 단자, 및 제3 단자를 구비하고, 상기 제1 단자에 인가되는 전압의 크기에 기초하여 상기 제2 단자로부터 상기 제3 단자로 흐르는 전류의 크기 및 방향이 변동되는 보조 능동 소자
    를 포함하되, 상기 주 능동 소자의 제3 단자 및 보조 능동 소자의 제3 단자는 서로 접속되어 출력단과 접속되고,
    상기 주 능동 소자의 제1 단자, 전원 및 입력단 간에 접속되어, 상기 주 능동 소자로 하여금 포화 영역에서 동작하도록 하기 위한 주 능동 소자 바이어스부, 및
    상기 보조 능동 소자의 제1 단자, 전원 및 입력단 간에 접속되어, 상기 보조 능동 소자로 하여금 서브 문턱 영역에서 동작하도록 하기 위한 보조 능동 소자 바이어스부
    를 포함하는 증폭 회로.
  2. 제1항에 있어서,
    상기 주 능동 소자 바이어스부는, 상기 주 능동 소자로 하여금 포화 영역에서 동작시의 이득과 실질적으로 동일한 이득을 갖고, 상기 제3 단자로 흐르는 전류값이 포화 영역에서 동작시의 값보다 적은 값을 갖는 영역에서 동작점이 설정되도록 하는 증폭 회로.
  3. 제2항에 있어서,
    상기 보조 능동 소자 바이어스부는, 상기 보조 능동 소자가 상기 주 능동 소자의 동작점보다 소정의 보상 바이어스 전압값 만큼 적은 전압값에서 동작점이 설정되도록 하는 증폭 회로.
  4. 제2항에 있어서,
    상기 보조 능동 소자 바이어스부는, 상기 주 능동 소자 게이트 소오스간 전압에 대한 트랜스컨덕턴스의 2차 도함수(gm'')값과 상기 보조 능동 소자의 게이트 소오스간 전압에 대한 트랜스컨덕턴스의 2차 도함수(gm'')값의 합을 전체 회로의 동작 영역에서 적분한 값이 최소가 되도록 하는 전압값에서 동작점이 설정되도록 하는 증폭 회로.
  5. 제2항에 있어서,
    상기 보조 능동 소자 바이어스부는, 상기 주 능동 소자 게이트 소오스간 전압에 대한 트랜스컨덕턴스의 2차 도함수(gm'')값과 상기 보조 능동 소자의 게이트 소오스간 전압에 대한 트랜스컨덕턴스의 2차 도함수(gm'')값의 합의 절대값을 전체회로의 동작 영역에서 적분한 값이 최소가 되도록 하는 전압값에서 동작점이 설정되도록 하는 증폭 회로.
  6. 제2항에 있어서,
    상기 보조 능동 소자 바이어스부는, 상기 주 능동 소자 게이트 소오스간 전압에 대한 트랜스컨덕턴스의 2차 도함수(gm'')값과 상기 보조 능동 소자의 게이트 소오스간 전압에 대한 트랜스컨덕턴스의 2차 도함수(gm'')값의 합의 제곱값을 전체 회로의 동작 영역에서 적분한 값이 최소가 되도록 하는 전압값에서 동작점이 설정되도록 하는 증폭 회로.
  7. 제2항에 있어서,
    상기 보조 능동 소자 바이어스부는, 상기 보조 능동 소자의 상기 제1 단자 및 제2 단자간 전압에 대한 트랜스컨덕턴스의 2차 도함수가 실질적인 양의 극대값을 갖는 제1 단자 및 제2 단자간 전압값에서 동작점이 설정되도록 하는 증폭 회로.
  8. 제1항에 있어서,
    상기 주 능동 소자의 제2 단자 및 상기 보조 능동 소자의 제2 단자는 서로 접지되는 증폭 회로.
  9. 제1항에 있어서,
    상기 주 능동 소자의 제2 단자는 상기 보조 능동 소자의 제3 단자와 접속되고, 상기 주 능동 소자의 제1 단자는 소정의 바이어스부를 통해 접지되는 증폭 회로.
  10. 제1항에 있어서,
    상기 주 능동 소자는 제4 단자를 더 구비하고, 상기 주 능동 소자의 바이어스부는 상기 제4 단자에 접속되는 증폭 회로.
  11. 제1항에 있어서,
    상기 보조 능동 소자는 제4 단자를 더 구비하고, 상기 보조 능동 소자의 바이어스부는 상기 제4 단자에 접속되는 증폭 회로.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서,
    상기 주 능동 소자 및 보조 능동 소자는 MOSFET이고, 상기 제1 단자, 제2 단자, 및 제3 단자는 각각 게이트, 소오스, 및 드레인인 증폭 회로.
  13. 제10항 또는 제11항에 있어서,
    상기 주 능동 소자 및 보조 능동 소자는 MOSFET이고, 상기 제1 단자, 제2 단자, 제3 단자, 및 제4 단자는 각각 게이트, 소오스, 드레인, 및 보디 단자인 증폭 회로.
  14. 제1항에 있어서,
    제1 단자, 제2 단자, 및 제3 단자를 구비하고, 상기 제1 단자에 인가되는 전압의 크기에 기초하여 상기 제2 단자로부터 상기 제3 단자로 흐르는 전류의 크기 및 방향이 변동되는 제2 보조 능동 소자
    를 더 포함하되, 상기 제2 보조 능동 소자의 제3 단자는 출력단과 접속되고,
    상기 제2 보조 능동 소자의 제1 단자, 전원 및 입력단 간에 접속되어, 상기 제2 보조 능동 소자로 하여금 서브 문턱 영역에서 동작하도록 하기 위한 제2 보조 능동 소자 바이어스부를 더 포함하는 증폭 회로.
  15. 제14항에 있어서,
    상기 주 능동 소자 바이어스부는, 상기 주 능동 소자로 하여금 포화 영역에서 동작시의 이득과 실질적으로 동일한 이득을 갖고, 상기 제3 단자로 흐르는 전류값이 포화 영역에서 동작시의 값보다 적은 값을 갖는 영역에서 동작점이 설정되도록 하는 증폭 회로.
  16. 제15항에 있어서,
    상기 보조 능동 소자 바이어스부는, 상기 보조 능동 소자가 상기 주 능동 소자의 동작점보다 소정의 보상 바이어스 전압값 만큼 적은 전압값에서 동작점이 설정되도록 하고
    상기 제2 보조 능동 소자 바이어스부는, 상기 보조 능동 소자가 상기 주 능동 소자의 동작점보다 소정의 제2 보상 바이어스 전압값 만큼 적은 전압값에서 동작점이 설정되도록 하는 증폭 회로.
  17. 제15항에 있어서,
    상기 보조 능동 소자 바이어스부는, 상기 주 능동 소자 게이트 소오스간 전압에 대한 트랜스컨덕턴스의 2차 도함수(gm'')값과 상기 보조 능동 소자의 게이트 소오스간 전압에 대한 트랜스컨덕턴스의 2차 도함수(gm'')값의 합을 전체 회로의 동작 영역에서 적분한 값이 최소가 되도록 하는 전압값에서 동작점이 설정되도록 하고,
    상기 제2 보조 능동 소자 바이어스부는, 상기 주 능동 소자 게이트 소오스간 전압에 대한 트랜스컨덕턴스의 2차 도함수(gm'')값과 상기 보조 능동 소자의 게이트 소오스간 전압에 대한 트랜스컨덕턴스의 2차 도함수(gm'')값, 및 상기 제2 보조 능동 소자의 게이트 소오스간 전압에 대한 트랜스컨덕턴스의 2차 도함수(gm'')값의 합을 전체 회로의 동작 영역에서 적분한 값이 최소가 되도록 하는 전압값에서 동작점이 설정되도록 하는 증폭 회로.
  18. 제15항에 있어서,
    상기 보조 능동 소자 바이어스부는, 상기 주 능동 소자 게이트 소오스간 전압에 대한 트랜스컨덕턴스의 2차 도함수(gm'')값과 상기 보조 능동 소자의 게이트소오스간 전압에 대한 트랜스컨덕턴스의 2차 도함수(gm'')값의 합의 절대값을 전체 회로의 동작 영역에서 적분한 값이 최소가 되도록 하는 전압값에서 동작점이 설정되도록 하고,
    상기 제2 보조 능동 소자 바이어스부는, 상기 주 능동 소자 게이트 소오스간 전압에 대한 트랜스컨덕턴스의 2차 도함수(gm'')값과 상기 보조 능동 소자의 게이트 소오스간 전압에 대한 트랜스컨덕턴스의 2차 도함수(gm'')값, 및 상기 제2 보조 능동 소자의 게이트 소오스간 전압에 대한 트랜스컨덕턴스의 2차 도함수(gm'')값의 합의 절대값을 전체 회로의 동작 영역에서 적분한 값이 최소가 되도록 하는 전압값에서 동작점이 설정되도록 하는 증폭 회로.
  19. 제15항에 있어서,
    상기 보조 능동 소자 바이어스부는, 상기 주 능동 소자 게이트 소오스간 전압에 대한 트랜스컨덕턴스의 2차 도함수(gm'')값과 상기 보조 능동 소자의 게이트 소오스간 전압에 대한 트랜스컨덕턴스의 2차 도함수(gm'')값의 합의 제곱값을 전체 회로의 동작 영역에서 적분한 값이 최소가 되도록 하는 전압값에서 동작점이 설정되도록 하고,
    상기 제2 보조 능동 소자 바이어스부는, 상기 주 능동 소자 게이트 소오스간 전압에 대한 트랜스컨덕턴스의 2차 도함수(gm'')값과 상기 보조 능동 소자의 게이트 소오스간 전압에 대한 트랜스컨덕턴스의 2차 도함수(gm'')값, 및 상기 제2 보조 능동 소자의 게이트 소오스간 전압에 대한 트랜스컨덕턴스의 2차 도함수(gm'')값의합의 제곱값을 전체 회로의 동작 영역에서 적분한 값이 최소가 되도록 하는 전압값에서 동작점이 설정되도록 하는 증폭 회로.
  20. 제2항에 있어서,
    상기 보조 능동 소자 바이어스부는, 상기 보조 능동 소자의 상기 제1 단자 및 제2 단자간 전압에 대한 트랜스컨덕턴스의 2차 도함수가 실질적인 양의 극대값을 갖는 제1 단자 및 제2 단자간 전압값에서 동작점이 설정되도록 하는 증폭 회로.
  21. 제1 단자, 제2 단자, 및 제3 단자를 구비하고, 상기 제1 단자에 인가되는 전압의 크기에 기초하여 상기 제2 단자로부터 상기 제3 단자로 흐르는 전류의 크기 및 방향이 변동되는 주 능동 소자의 비선형성을 감쇄하기 위한 보상 회로에 있어서,
    제1 단자, 제2 단자, 및 제3 단자를 구비하고, 상기 제1 단자에 인가되는 전압의 크기에 기초하여 상기 제2 단자로부터 상기 제3 단자로 흐르는 전류의 크기 및 방향이 변동되며, 상기 제3 단자는 주 능동 소자의 제3 단자와 접속되는 보조 능동 소자, 및
    상기 보조 능동 소자의 제1 단자, 전원 및 입력단 간에 접속되어, 상기 보조 능동 소자로 하여금 상기 주 능동 소자의 문턱 전압 이하의 전압에서 동작하도록 하기 위한 바이어스부
    를 포함하는 보상 회로.
  22. 제21항에 있어서,
    상기 보조 능동 소자 바이어스부는, 상기 보조 능동 소자가 상기 주 능동 소자의 동작점보다 소정의 보상 바이어스 전압값 만큼 적은 전압값에서 동작점이 설정되도록 하는 보상 회로.
  23. 제21항에 있어서,
    상기 보조 능동 소자 바이어스부는, 상기 주 능동 소자 게이트 소오스간 전압에 대한 트랜스컨덕턴스의 2차 도함수(gm'')값과 상기 보조 능동 소자의 게이트 소오스간 전압에 대한 트랜스컨덕턴스의 2차 도함수(gm'')값의 합을 전체 회로의 동작 영역에서 적분한 값이 최소가 되도록 하는 전압값에서 동작점이 설정되도록 하는 보상 회로.
  24. 제21항에 있어서,
    상기 보조 능동 소자 바이어스부는, 상기 주 능동 소자 게이트 소오스간 전압에 대한 트랜스컨덕턴스의 2차 도함수(gm'')값과 상기 보조 능동 소자의 게이트 소오스간 전압에 대한 트랜스컨덕턴스의 2차 도함수(gm'')값의 합의 절대값을 전체 회로의 동작 영역에서 적분한 값이 최소가 되도록 하는 전압값에서 동작점이 설정되도록 하는 보상 회로.
  25. 제21항에 있어서,
    상기 보조 능동 소자 바이어스부는, 상기 주 능동 소자 게이트 소오스간 전압에 대한 트랜스컨덕턴스의 2차 도함수(gm'')값과 상기 보조 능동 소자의 게이트 소오스간 전압에 대한 트랜스컨덕턴스의 2차 도함수(gm'')값의 합의 제곱값을 전체 회로의 동작 영역에서 적분한 값이 최소가 되도록 하는 전압값에서 동작점이 설정되도록 하는 보상 회로.
  26. 제21항에 있어서,
    상기 보조 능동 소자 바이어스부는, 상기 보조 능동 소자의 상기 제1 단자 및 제2 단자간 전압에 대한 트랜스컨덕턴스의 2차 도함수가 실질적인 양의 극대값을 갖는 제1 단자 및 제2 단자간 전압값에서 동작점이 설정되도록 하는 보상 회로.
  27. 제21항에 있어서,
    상기 보조 능동 소자는 제4 단자를 더 구비하고, 상기 보조 능동 소자의 바이어스부는 상기 제4 단자에 접속되는 보상 회로.
  28. 제21항 내지 제26항 중 어느 한 항에 있어서,
    상기 보조 능동 소자는 MOSFET이고, 상기 제1 단자, 제2 단자, 및 제3 단자는 각각 게이트, 소오스, 및 드레인인 보상 회로.
  29. 제27항에 있어서,
    상기 보조 능동 소자는 MOSFET이고, 상기 제1 단자, 제2 단자, 제3 단자, 및 제4 단자는 각각 게이트, 소오스, 드레인, 및 보디 단자인 보상 회로.
  30. 제21항에 있어서,
    제1 단자, 제2 단자, 및 제3 단자를 구비하고, 상기 제1 단자에 인가되는 전압의 크기에 기초하여 상기 제2 단자로부터 상기 제3 단자로 흐르는 전류의 크기 및 방향이 변동되는 제2 보조 능동 소자
    를 더 포함하되, 상기 제2 보조 능동 소자의 제3 단자는 출력단과 접속되고,
    상기 제2 보조 능동 소자의 제1 단자, 전원 및 입력단 간에 접속되어, 상기 제2 보조 능동 소자로 하여금 서브 문턱 영역에서 동작하도록 하기 위한 제2 보조 능동 소자 바이어스부를 더 포함하는 보상 회로.
  31. 제30항에 있어서,
    상기 보조 능동 소자 바이어스부는, 상기 보조 능동 소자가 상기 주 능동 소자의 동작점보다 소정의 보상 바이어스 전압값 만큼 적은 전압값에서 동작점이 설정되도록 하고
    상기 제2 보조 능동 소자 바이어스부는, 상기 보조 능동 소자가 상기 주 능동 소자의 동작점보다 소정의 제2 보상 바이어스 전압값 만큼 적은 전압값에서 동작점이 설정되도록 하는 보상 회로.
  32. 제30항에 있어서,
    상기 보조 능동 소자 바이어스부는, 상기 보조 능동 소자의 상기 제1 단자 및 제2 단자간 전압에 대한 트랜스컨덕턴스의 2차 도함수가 실질적인 양의 극대값을 갖는 제1 단자 및 제2 단자간 전압값에서 동작점이 설정되도록 하는 증폭 회로.
  33. 제1 단자, 제2 단자, 및 제3 단자를 구비하고, 상기 제1 단자에 인가되는 전압의 크기에 기초하여 상기 제2 단자로부터 상기 제3 단자로 흐르는 전류의 크기 및 방향이 변동되는 제1 능동 소자 및 제2 능동 소자를 포함하는 제1 회로와,
    제1 단자, 제2 단자, 및 제3 단자를 구비하고, 상기 제1 단자에 인가되는 전압의 크기에 기초하여 상기 제2 단자로부터 상기 제3 단자로 흐르는 전류의 크기 및 방향이 변동되는 주 능동 소자를 포함하되,
    상기 제1 능동 소자 및 제2 능동 소자의 상기 제2 단자는 서로 접속되어 상기 주 능동 소자의 상기 제3 단자와 접속되고,
    제1 단자, 제2 단자, 및 제3 단자를 구비하고, 상기 제1 단자에 인가되는 전압의 크기에 기초하여 상기 제2 단자로부터 상기 제3 단자로 흐르는 전류의 크기 및 방향이 변동되며, 상기 제3 단자는 상기 주 능동 소자의 제3 단자와 접속되는 보조 능동 소자, 및
    상기 제1 및 제2 보조 능동 소자의 제1 단자, 전원 및 입력단 간에 접속되어, 상기 보조 능동 소자로 하여금 상기 주 능동 소자의 문턱 전압 이하의 전압에서 동작하도록 하기 위한 바이어스부
    를 포함하는 믹서 회로.
  34. 제1 단자, 제2 단자, 및 제3 단자를 구비하고, 상기 제1 단자에 인가되는 전압의 크기에 기초하여 상기 제2 단자로부터 상기 제3 단자로 흐르는 전류의 크기 및 방향이 변동되는 제1 능동 소자 및 제2 능동 소자를 포함하는 제1 회로와 제3 능동 소자 및 제4 능동 소자를 포함하는 제2 회로와,
    제1 단자, 제2 단자, 및 제3 단자를 구비하고, 상기 제1 단자에 인가되는 전압의 크기에 기초하여 상기 제2 단자로부터 상기 제3 단자로 흐르는 전류의 크기 및 방향이 변동되는 제1 주 능동 소자 및 제2 주 능동 소자를 포함하되,
    상기 제1 능동 소자 및 제2 능동 소자의 상기 제2 단자는 서로 접속되어 상기 제1 주 능동 소자의 상기 제3 단자와 접속되고, 상기 제3 능동 소자 및 제4 능동 소자의 상기 제2 단자는 서로 접속되어 상기 제2 주 능동 소자의 상기 제3 단자와 접속되며,
    제1 단자, 제2 단자, 및 제3 단자를 구비하고, 상기 제1 단자에 인가되는 전압의 크기에 기초하여 상기 제2 단자로부터 상기 제3 단자로 흐르는 전류의 크기 및 방향이 변동되며, 상기 제3 단자는 상기 주 능동 소자의 제3 단자와 접속되는 제1 보조 능동 소자,
    제1 단자, 제2 단자, 및 제3 단자를 구비하고, 상기 제1 단자에 인가되는 전압의 크기에 기초하여 상기 제2 단자로부터 상기 제3 단자로 흐르는 전류의 크기및 방향이 변동되며, 상기 제3 단자는 상기 주 능동 소자의 제3 단자와 접속되는 제2 보조 능동 소자, 및
    상기 제1 및 제2 보조 능동 소자의 제1 단자, 전원 및 입력단 간에 접속되어, 상기 제1 및 제2 보조 능동 소자로 하여금 상기 주 능동 소자의 문턱 전압 이하의 전압에서 동작하도록 하기 위한 제1 및 제2 바이어스부
    를 포함하는 믹서 회로.
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