KR100816368B1

KR100816368B1 - 선형성 개선 씨모스 인버터

Info

Publication number: KR100816368B1
Application number: KR1020010045234A
Authority: KR
Inventors: 김충환; 김민건; 이재진
Original assignee: (주) 텔트론; 정보통신연구진흥원
Priority date: 2001-07-26
Filing date: 2001-07-26
Publication date: 2008-03-24
Also published as: KR20030010332A

Abstract

본 발명은 CMOS 인버터에서 통신신호를 정상적으로 증폭하기 위한 FET에 g3의 3차 왜곡신호가 크도록 동작점을 잡은 1개 이상의 능동 소자와 궤환회로 이루어진 회로를 신호 증폭용 FET에 입력단만 공유하게 하여 부가된 회로에서 궤환된 3차 왜곡신호가 신호 증폭용 FET에 입력되고 증폭되어 본래의 통신신호의 입력 신호가 FET의 비선형성에 의하여 생성된 3차 왜곡 신호를 크기가 같고 위상이 반대가 되는 조건으로 상쇄하여 선형성(IP3 : third-order intercept point)을 향상시키도록 한 것이다.

CMOS인버터, 선형성, PMOS, NMOS, 왜곡, 트랜스콘덕턴스,

Description

선형성 개선 씨모스 인버터{advanced linear CMOS inverter}

도 1은 종래의 선형성을 개선하기 위하여 전치왜곡 방법을 이용한 회로 블록 구성도.

도 2는 종래의 선형성을 개선하기 위하여 feed-forward-cancellation 방법을 이용한 회로 블록 구성도.

도 3은 종래의 선형성을 개선하기 위하여 Cartesian-feedback 방법을 이용한 회로 블록 구성도.

도 4a는 공통-소스 PMOSFET의 회로도.

도 4b는 공통-소스 NMOSFET의 회로도.

도 4c는 입력 DC 전압 변화에 대한 소신호 트랜스 콘덕턴스의 특성도.

도 5는 본 발명의 일실시예에 따른 선형성을 개선하기 위한 CMOS 인버터의 회로도.

도 6은 도 5에 도시된 CMOS 인버터의 대신호 트랜스 콘덕턴스의 특성도.

도 7은 본 발명의 다른 실시예에 따른 선형성을 개선하기 위한 CMOS 인버터 회로도.

본 발명은 선형성 개선 CMOS 인버터에 관한 것이다.

폭발적으로 증가하는 통신 수요를 수용하기 위하여 기존의 방법보다 대용량의 통신 방법이 필요하게 되었고, 그 결과 기존의 아날로그 방식에 비하여 많은 사용자를 수용할 수 있는 디지털 방식이 발명되었다.

디지털 방식은 TDMA (time domain multiple access)와 CDMA (code division multiple access) 방식이 있으며 특히 CDMA 방식은 수용 용량이 최대라는 점에서 장점이 있다.

보통 선형성은 전력이 가장 큰 전력회로에서의 선형성이 가장 큰 문제점이므로 전력회로의 선형성을 높이는 것이 주 관심사이나 CDMA 방식에서는 확산 스펙트럼을 사용하므로 같은 채널 주파수 내에서 여러명의 사용자가 통화를 하기 때문에 타 방식에 비하여 전력회로 뿐만이 아니라 여타의 하드웨어에서도 선형성이 더욱 요구된다.

CDMA 수신단에서는 CDMA 단말기 규격인 IS-95에 따르면 안테나에 입력되는 최대전력이 -25dBm이므로 수신단 회로의 소신호 선형성(IP3)이 중요한 규격이 된다. 또한 출력단의 경우에는 driver amplifier나 power amplifier의 경우에는 소신호 선형성 뿐만이 아니라 대신호 선형성 (1dB compression point of power gain)도 문제가 된다.

시스템 레벨에서 증폭기의 선형성을 높이는 방법은 여러 가지가 있다.

먼저, 선행왜곡(predistortion)기술이 있다. 선행왜곡 기술은 3차의 왜곡 신호를 사전에 생성하여 위상과 크기를 적당히 조절하여 선행왜곡이 없을 경우에 생성되는 3차 왜곡 신호와 상쇄 되도록 하는 것이다.

도 1은 기존의 선형성을 개선하기 위하여 선행왜곡 방법을 이용한 블록 구성도로써, 선행왜곡 신호와 기존 신호의 전달 경로를 다르게 하기 위한 디바이더(divider)(1)와 두 신호를 합하기 위한 컴바인더(combiner)(5)가 입,출력단에 필요하며, 선행왜곡 신호의 경로에는 3차 왜곡신호의 발생기(3-rd order distortion generator)(2)와 신호 결합 후에 3차 왜곡 신호의 크기가 같고 위상이 반전되어 왜곡 신호간의 상쇄가 일어나도록 신호의 크기를 조절하는 감쇄기(attenuator: A1)(3), 위상을 조절하는 위상이동기 (phase shifter: T1)(4)로 이루어질 수 있다.

도 2는 기존의 선형성을 개선하기 위하여 feed-forward-cancellation 방법을 이용한 블록 구성도로써, 보조 증폭기의 입력단에서 보면 입력단의 선형적인 신호가 커플러(11)을 통하여 분기되고 위상이동기(18)와 커플러(19)를 통하여 보조 증폭기(20)의 입력단으로 신호가 전달되고 주증폭기(12)에서 증폭된 출력 신호는 커플러(14), 신호감쇄기(17)와 커플러(19)를 통하여 보조 증폭기(20)의 입력단으로 신호 전달되는 두 가지 경로가 있는데 신호 감쇄기(17)와 위상이동기(18)를 조절하여 본래의 신호를 상쇄하게 되며 보조증폭기는 3차 왜곡신호 만을 증폭하게 된다.

보조증폭기를 통하여 출력되는 3차 왜곡신호는 커플러(16)를 통하여 주 증 폭기 신호와 결합되며 보조증폭기(20)의 증폭도와 위상이동기(18)의 위상을 조절하면 3차 왜곡신호의 상쇄가 일어나서 선형성을 증가시키는 것이다.

도 3은 기존의 선형성을 개선하기 위하여 Cartesian-feedback 방법을 이용한 회로로서, 주증폭기(21)에서 출력된 신호를 커플러(22)를 통하여 보조증폭기(23), 커플러(24), 신호 감쇄기(25)를 통하여 입력단으로 궤한(feedback)한다. 이때 T3의 위상을 조절하여 3차 왜곡신호의 상쇄를 목적으로 한 것이다.

이상의 회로들은 선형성을 개선하는 데는 효과가 있지만 각 도면에서 볼 수 있는 바와 같이 회로가 대단히 복잡하고 그 결과 회로의 크기가 커지므로 단말기용으로는 적합하지 않은 문제점이 있다.

한편, 참고문헌 H. Hayashi et al., "A self phase distortion compensation techniqu for linear power amplifiers" in 1994 Asia Pacific Microwave Conf., 1994, pp 555-558에 의하면, 트랜지스터-레벨의 회로 기법으로는 공통-소스단의 FET와 공통-게이트단의 FET에 대하여 입력신호에 대한 출력신호의 위상 변화가 서로 반대가 되는 점을 이용하여 cascode 증폭기에서 위상 왜곡을 상쇄하는 기술이 있다.

즉, 단말기에 사용되는 전력 증폭기의 선형성을 개선하기 위하여 입력 전력이 클때 산란계수 S21의 위상이 공통-소스단의 FET는 양의 방향으로 변하고, 공통-게이트 단의 FET는 음의 방향으로 변하여 위상이 반대가 되므로 두개의 FET를 케스코우드로 연결하여 위상 변화를 최소화시킴으로써 선형성을 개선할 수 있게 하였 다.

위상변화는 게이트-소스단의 캐패시턴스 Cgs와 드레인 콘덕턴스 Gd가 영향을 주며, 공통-소스단과 공통-게이트단의 FET의 대신호 위상 반전은 Gd에 의하여 결정되게 하였다.

그러나, 이러한 경우 산란계수 S21의 위상변화는 대신호에서 일어나는 현상이므로 전력 증폭기에 적용되는 방법으로, 소신호의 선형성을 높이는데는 적절하지 않은 문제점이 있다.

참고문헌 S. Tanaka et al., "A linearization technique for CMOS RF power amplifiers", in Symp. On VLSI Circuits Digest, 1997, pp 93-94에 의하면, FET의 비선형 특성에 가장 큰 영향을 미치는 트랜스 콘덕턴스(tarnsconductance)의 3차 왜곡신호 성분이 포화영역(saturation region)과 선형영역(triode region)에서 부호가 다른 특성을 이용하여 두개의 동작영역에서 동작하도록 바이어스를 잡은 두개의 FET를 병렬로 연결시켜서 출력단에서의 3차 왜곡 신호의 상쇄가 이루어지도록 한 기법이 사용되고 있다.

그러나, 선형영역에서의 트랜스콘덕턴스의 3차 왜곡신호 성분이 포화영역(saturation region)과 선형영역(triode region)에서 부호가 다르다고 하는 것은 FET의 일반적인 특성이 아니므로 특수한 경우에만 적용 될 수 있는 방법이다.

아울러, 선행특허 US 4011518 (Mar. 8. 1977) Irvine; James A., Torrione; Peter, "Microwave GaAs FET amplifier circuit"에 의하면, FET의 특정 게이트 전 압을 선택하여 선형성을 개선하게 하였다. 그러나, 단일 FET에서의 최적점을 찾는 것과 FET간의 상쇄를 이용하고 있다.

또한, 선행특허 US 5315265(May 24, 1994) Wisherd; DavidS., McCalpin; William H., "Low intermodulation distortion FET amplifer using parastic resonant matching"에 의하면 FET의 게이트-드레인 간의 궤환을 이용하여 선형성을 개선하게 하였다. 그러나, 이는 단일 FET에서의 궤환과 FET간의 궤환에 의한 상쇄를 이용하는 단점이 있었다.

전술한 바와 같이 종래의 방법에 의하면, 대부분 구현할 회로의 난이도나 크기 및 전력 소모에 둔감한 기지국용 전력소자에 국한 되거나 단말기용의 소형 및 저전력, 고효율의 방법이라도 대신호 동작에만 한정된다는 문제점이 있다.

본 발명은 이러한 종래의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 CMOS 인버터에서 NMOS와 PMOS의 입출력 트랜스 콘덕턴스 특성이 입력 신호에 대하여 특성이 상보적인 것을 이용하여 입력신호의 크기 변화에 대하여 트랜스 콘덕턴스의 크기가 일정하게 유지되도록 최적화하여 소신호 및 대신호의 선형성을 높이는 선형성 개선 CMOS 인버터를 제공하는데 있다.

이러한 목적을 달성하는 본 발명은 FET에서 드레인 전류에 대한 게이트 전압 의 3차 미분값 (g3)의 크기가 작을수록 3차 왜곡 신호의 선형성이 향상되며 전류 소모가 작을 때(신호의 선형 이득 g1이 작을 때) g3의 크기가 크고 전류 소모가 많을 때(신호의 선형 이득 g1이 클 때) g3의 크기가 작은 FET의 특성을 이용한다.

통신신호를 정상적으로 증폭하기 위한 FET에 g3의 3차 왜곡신호가 크도록 (따라서 부가적인 전류 소모가 적은) 동작점을 잡은 1개 이상의 능동 소자와 궤환회로 이루어진 회로를 신호 증폭용 FET에 입력단만 공유하게 하여 부가된 회로에서 궤환된 3차 왜곡신호가 신호 증폭용 FET에 입력되고 증폭되어 본래의 통신신호의 입력 신호가 FET의 비선형성에 의하여 생성된 3차 왜곡 신호를 크기가 같고 위상이 반대가 되는 조건으로 상쇄하여 선형성(IP3 : third-order intercept point)을 향상시키도록 한다.

이하, 첨부한 도면을 참조하여 본 발명의 각 실시예에 따른 선형성 개선 CMOS 인버터에 대하여 설명해 보자.

도 4a의 공통-소스 PMOSFET과, 도 4b의 공통-소스 NMOSFET에 대하여 입력 게이트에 인가되는 직류 전압원에 대한 소신호 트랜스 콘덕턴스 gm은 다음과 같이 각각 표현된다.

이 경우에 인가되는 V_GS에 대한 gm 특성을 도 4c에 도시하였다. NMOSFET의 트랜스 콘덕턴스 gmN는 V_GS가 증가함에 따라 V_THN이하에서는 거의 0 값을 가지다가 V _THN이상에서는 점점 커지다가 포화상태(saturation)로 된다. PMOSFET의 트랜스 콘덕턴스 gmP는 V_GS가 증가함에 따라 포화상태로 된 값에서 점점 감소하다가 V_THP이상에서는 거의 0 값을 가진다.

여기에서 볼 수 있는 바와 같이 NMOSFET과 PMOSFET의 입력 전압에 대한 gm의 증감 특성이 서로 상보적임을 알 수 있다. 그러나, CMOS 인버터를 이용하는 경우에 있어서 공통의 입력 RF 신호의 크기 변화에 대하여 대신호 gm이 일정하려면 다음과 같은 세가지 조건이 필요하다.

우선, gm이 증감하는 부분의 V_GS가 상당히 다르므로 NMOSFET과 PMOSFET의 게이트 인가 직류전압이 달라야 한다.

또한, 같은 게이트 길이 및 너비에 대하여 PMOSFET보다는 NMOSFET의 gm이 일반적으로 크므로 인버터 회로에서 우리가 필요한 gm 특성을 위해서는 사이즈를 최적화 하여야 할 필요가 있다.

아울러, 일반적인 인버터의 경우에는 PMOSFET과 NMOSFET에 흐르는 전류의 경로가 직렬로 연결되어 직류전류 값이 같아야 한다. 이 경우에는 직류 전류 값과 NMOSFET, PMOSFET의 크기가 정해지면 게이트 직류 전압이 정해지므로 원하는 특성인 공통의 입력 RF 신호의 크기 변화에 대하여 대신호 gm이 일정하게 하려는 목적을 이루기가 어렵다. 따라서 AC적으로는 CMOS 인버터의 형태이지만 직류적으로는 PMOSFET과 NMOSFET에 흐르는 전류를 따로 결정할 수 있는 방법이 필요하다.

이상을 정리하면 다음과 같다. CMOS 인버터를 이용하는 경우에 있어서 공통의 입력 RF 신호의 크기 변화에 대하여 대신호 gm이 일정하려면 다음과 같은 세가지 조건이 필요하다.

조건 1: gm이 증감하는 부분의 V_GS가 상당히 다르므로 NMOSFET과 PMOSFET의 게이트 인가 직류 전압이 달라야 한다.

조건 2: NMOSFET과 PMOSFET의 사이즈를 최적화 하여야 할 필요가 있다.

조건 3: AC적으로는 CMOS 인버터의 형태이지만 직류적으로는 PMOSFET과 NMOSFET에 흐르는 전류를 따로 결정할 수 있는 방법이 필요하다.

도 5는 본 발명의 제 1 실시예에 따른 선형성을 개선하기 위한 CMOS 인버터 회로도로서 하나의 PMOSFET (M1), 하나의 NMOSFET (M2), 두개의 저항 (R1, R2)와 두개의 인가 전압 (VggP, VggN), dc-decoupling 용의 두 축전기 (C1,C2)로 조건 1을 만족시키게 된다.

조건 2는 실제회로의 gm 특성을 확인하면서 조절하여야 한다.

한쪽이 접지된 하나의 인덕터(L)을 사용하여 채널 길이 변조(channel length modulation을 무시한다면 PMOSFET의 직류전류가 VggP에 의해서만 결정되고 NMOSFET의 직류전류가 VggN에 의해서만 결정되어 조건 3을 만족 시킬 수 있게 된다. 다만, 이 회로에서는 전원이 VDD 및 VSS 두개를 사용하고 있다.

즉, PMOSFET(M1) 및 NMOSFET(M2)은 각각의 드레인이 서로 직렬로 연결되고, 상기 PMOSFET(M1)의 증폭동작을 제어하기 위해 PMOSFET(M1)의 게이트에 저항(R1)을 직렬로 연결하여 제 1 인가 전압(VggP)를 인가하게 된다.

NMOSFET(M2)의 게이트에 상기 NMOSFET(M2)의 증폭동작을 제어하기 위해 저항(R2)를 직렬로 연결하여 제 2 인가 전압(VggN)을 인가한다.

한편, PMOSFET(M1)의 게이트에 입력되는 입력신호(Vi)의 직류성분을 차단하기 위해 제 1 콘덴서(C1)가 저항(R1)과 병렬로 연결되어 PMOSFET(M1)의 게이트에 연결된다.

또한, NMOSFET(M2)의 게이트에 입력되는 입력신호(Vi)의 직류성분을 차단하기 위해 제 2 콘덴서(C2)가 저항(R2)과 병렬로 연결되어 NMOSFET(M2)의 게이트에 연결된다.

아울러, PMOSFET(M1)의 드레인에 흐르는 직류전류(io)가 상기 제 1 인가전압(VggP)에 의해 조절되도록 PMOSFET(M1)의 드레인에 한끝이 접지된 제 1 코일(L)이 연결된다.

또한, PMOSFET 및 NMOSFET의 구동을 위해 PMOSFET 및 NMOSFET의 소스에 V_DD와 Vss를 인가한다.

이에 따라 FET에서 드레인 전류에 대한 게이트 전압의 3차 미분값 (g3)의 크기가 작을수록 3차 왜곡 신호의 선형성이 향상되며 전류 소모가 작을 때(신호의 선형 이득 g1이 작을 때) g3의 크기가 크고 전류 소모가 많을 때(신호의 선형 이득 g1이 클 때) g3의 크기가 작은 FET의 특성이 이용된다.

통신신호를 정상적으로 증폭하기 위한 FET에 g3의 3차 왜곡신호가 크도록 (따라서 부가적인 전류 소모가 적은) 동작점을 잡은 1개 이상의 능동 소자와 궤환회 로 이루어진 회로를 신호 증폭용 FET에 입력단만 공유하게 하여 부가된 회로에서 궤환된 3차 왜곡신호가 신호 증폭용 FET에 입력되고 증폭되어 본래의 통신신호의 입력 신호가 FET의 비선형성에 의하여 생성된 3차 왜곡 신호를 크기가 같고 위상이 반대가 되는 조건으로 상쇄하여 선형성(IP3 : third-order intercept point)을 향상시킬 수 있게 된다.

도 6은 도 5의 회로의 대신호 트랜스 콘덕턴스의 특성도이다. 도시된 바와 같이 본 발명에 따른 CMOS 인버터를 이용하면 입력 RF 신호의 크기 변화에 대하여 거의 일정한 gm값을 보여주고 있다.

도 7은 본 발명의 제 2 실시예에 따른 선형성을 개선 CMOS 인버터 회로도로서, 도 5에서 음전원이 필요하다는 점을 개선하기 위한 것이다.

도 5의 회로구성과 다른 점은 NMOSFET(M2)의 드레인과, VDD사이에 하나의 인덕터(L1)과 PMOSFET(M2)의 드레인과 접지(gnd)사이에 하나의 인덕터(L2), 두개의 dc-decoupling 축전기 (C3,C4)를 사용하여 조건 1 내지 조건 3을 다 만족 시키면서 단일전원 VDD로 바이어스를 인가하게 한 것이다.

즉, PMOSFET(M1) 및 NMOSFET(M2)은 케스 코우드로 연결되고, PMOSFET(M1)의 증폭동작을 제어하기 위해 PMOSFET(M1)의 게이트에 저항(R1)을 직렬로 연결하여 제 1 인가 전압(VggP)를 인가하게 된다.

한편, PMOSFET(M1)의 게이트에 입력되는 입력신호(Vi)의 직류성분을 차단하 기 위해 제 1 콘덴서(C1)가 저항(R1)과 병렬로 연결되어 PMOSFET(M1)의 게이트에 연결된다.

즉, 제 1 코일(L1)이 NMOSFET(M2)의 드레인에 병렬로 연결되고, PMOSFET(M1)의 드레인에 직렬로 연결되고, 제 3 콘덴서(C3)가 제 1 코일(L1)에 병렬로 연결되고, NMOSFET(M2)의 드레인에 직렬로 연결된다.

아울러, PMOSFET(M1)의 드레인에 흐르는 직류전류(io)가 상기 제 1 인가전압(VggP)에 의해 조절되도록 PMOSFET(M1)의 드레인에 한끝이 접지된 제 2 코일(L2)이 연결된다.

아울러, 제 4 콘덴서(C4)가 제 1 코일(L2)에 병렬로 연결되고, PMOSFET(M1)의 드레인에 직렬로 연결되게 한다.

이때, 단일 전원으로 바이어스를 인가하기 위해 제 2 코일(L1) 및 PMOSFET(M1)의 소스에 VDD가 바이어스되어 있고, 이에 따라 NMOSFET(M2)의 소스는 접지되어 있다.

집적회로에 있어서 선형성을 높이는 일차적인 방법은 능동소자의 성능을 개선하여야 하며 이는 게이트 길이를 짧게 하는 높은 기술과 비용 및 노력이 필요하다.

본 발명에 의하면, FET에서 드레인 전류에 대한 게이트 전압의 3차 미분값 (g3)의 크기가 작을수록 3차 왜곡 신호의 선형성이 향상되며, 전류 소모가 작을 때(신호의 선형 이득이 작을 때) g3의 크기가 크게 되고 전류 소모가 많을 때(신호의 선형 이득이 클 때) g3의 크기가 작게 되는 FET의 특성을 이용하여 3차 왜곡신호의 선형성(IP3 : third-order intermodulation)을 향상시킬 수 있게 된다.

본 발명은 FET의 게이트 전압에 따른 이득과 비선형 특성의 차이를 이용하여 소형, 저전력 및 고효율의 단말기 특성을 유지하면서 소신호 또는 중간신호 (medium power)에서 동작하는 IC의 선형성을 높일 수 있게 된다.

Claims

각각의 드레인이 서로 직렬로 연결되어 입력신호를 증폭하는 PMOSFET 및 NMOSFET;

상기 PMOSFET의 증폭동작을 제어하기 위해 PMOSFET의 게이트에 제 1 직류전압을 인가하는 제 1 전압인가부;

상기 NMOSFET의 증폭동작을 제어하기 위해 NMOSFET의 게이트에 제 2 직류전압을 인가하는 제 2 전압인가부;

상기 입력신호와 제 1, 제 2 직류전압이 인가되는 지점 사이에 각각 마련되고, 상기 PMOSFET 및 NMOSFET의 게이트에 직렬로 연결되어 입력신호의 직류성분을 차단하는 제 1, 제 2 콘덴서; 및

상기 PMOSFET의 드레인에 흐르는 직류전류가 상기 제 1 직류전압에 의해 조절되고, 상기 NMOSFET의 드레인에 흐르는 직류전류가 상기 제 2 직류전압에 의해 조절되도록 상기 PMOSFET 및 NMOSFET의 드레인에 연결되어 한끝이 접지된 코일로 구성되고:

상기 입력신호가 FET의 비선형성에 의하여 생성된 3차 왜곡 신호를 크기가 같고 위상이 반대가 되는 조건으로 상쇄하여 선형성을 이룰 수 있도록 상기 PMOSFET 및 NMOSFET의 소스에 각각의 바이어스 전압이 인가되는 선형성 개선 CMOS 인버터.
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