WO2022172404A1

WO2022172404A1 - 差動増幅回路

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Publication number: WO2022172404A1
Application number: PCT/JP2021/005282
Authority: WO
Inventors: 裕史濱田; 秀之野坂
Original assignee: 日本電信電話株式会社
Priority date: 2021-02-12
Filing date: 2021-02-12
Publication date: 2022-08-18
Also published as: US20240080006A1; JPWO2022172404A1

Abstract

差動増幅回路は、差動信号（ＶIN）が入力される差動対トランジスタ（Ｑ１，Ｑ２）を含む増幅部（５）と、増幅部（５）の接地端子とグラウンドとの間に設けられたショートスタブ（Ｓ１）からなるテール電流回路とを備える。

Description

差動増幅回路

　本発明は、高周波電気信号を扱う回路に係り、特に差動増幅回路に関するものである。

　差動増幅回路は、増幅回路のなかでも、差動信号のみを増幅し同相信号を除去できる性質があることから、様々な有益な性質を持っていることで知られている。たとえば、差動増幅回路により同相成分を除去し、完全な差動信号のみを発生させる。この差動信号を差動ミキサのＬＯ信号として用いることにより、ミキサにおいてしばしば問題となるＬＯリークを除去することができる（非特許文献１）。一般的な差動増幅回路の構成を図１４に示す。

　図１４の差動増幅回路の動作を簡単に説明する。ソース接地増幅器を構成する２つのトランジスタＱ１，Ｑ２からなる差動対の差動入力ポートＩＮＰ，ＩＮＮに差動信号Ｖ_INが入力され、増幅信号Ｖ_OUTが差動出力ポートＯＵＴＰ，ＯＵＴＮから出力される。差動対トランジスタＱ１，Ｑ２のソース端子が交わるＸ点には、トランジスタＱ１，Ｑ２に適切なバイアス電流を与えるための電流源トランジスタＱ３（テール電流源）が接続される。

　トランジスタＱ３が電流源として動作するために、バイアスＶ_GG1は、トランジスタＱ３が飽和領域で動作するようなバイアス電圧に設定される。飽和領域のトランジスタＱ３の出力インピーダンスが非常に高い値をとるため、Ｘ点から接地電位を見た時のインピーダンスが非常に高い値となる。この高いインピーダンスにより、トランジスタＱ１，Ｑ２に入力された同相信号にとっては、トランジスタＱ１，Ｑ２のソース端子が開放されていることと等価となる。したがって、同相信号に対する差動増幅回路の利得（同相利得）は非常に小さくなる。

　一方で、差動信号が入力された場合、トランジスタＱ１，Ｑ２が位相の反転した信号で駆動されるため、図１４の対称構成により、トランジスタＱ３のインピーダンスによらず、Ｘ点の電位はゼロに固定される。このため、トランジスタＱ１，Ｑ２のソース端子がグラウンドに接地されていることと等価となる。Ｘ点のゼロ電位への固定を差動増幅回路の仮想接地と呼ぶ。したがって、差動信号に対する差動増幅回路の利得（差動利得）は非常に大きくなる。

　ここで重要な点は、図１４の差動増幅回路が、入力信号のモード（同相あるいは差動）に対して利得の選択性を有することである。すなわち、差動入力ポートＩＮＰ，ＩＮＮに同相信号と差動信号を混在させた信号を入力したとしても、差動増幅回路により差動信号のみが選択的に増幅されて、差動出力ポートＯＵＴＰ，ＯＵＴＮから差動信号Ｖ_OUTが出力されることになる。この利得の選択性が、差動増幅回路の重要な特性である。差動増幅回路の性能指標として、差動利得に対する同相利得の比を示す同相除去比（ＣＭＲＲ：Common Mode Rejection Ratio）が特性指標となる。

　図１４の構成の課題は、消費電力にある。図１４の構成の場合、トランジスタＱ３を電流源として動作させるためのバイアス電圧Ｖ_GG1による電源電圧Ｖ_DDの上昇、すなわち消費電力の増大という課題がある。すなわち、電源電圧Ｖ_DDを、２個分のトランジスタを飽和領域にバイアスする分の電圧に設定する必要があるため、消費電力が通常のシングルエンド増幅回路のおよそ２倍になってしまう。特に、３００ＧＨｚ以上の周波数においては、トランジスタ１段当たりの利得が少ないため、トランジスタを多段化する必要があり、必然的に差動増幅回路の消費電力が増大する。例えば、非特許文献２に開示された増幅回路の消費電力はシングルエンド設計でも２Ｗもあるため、この回路をそのまま差動化すると、４Ｗ以上の非常に大きな電力消費が発生してしまう。

　消費電力の課題を解決する手法として、図１５に示すようにインダクタＬ１をテール電流回路とする構成が知られている。これにより、テール電流回路が消費する電圧が０になり、電源電圧Ｖ_DDがトランジスタ１個分の電圧となるので、図１４の構成よりも消費電力が小さくなる。

　図１５の構成の場合、インダクタＬ１のインダクタンスを差動増幅回路の動作周波数において十分大きく設定することで、Ｘ点から接地電位を見た時のインピーダンスが大きくなり、等価的に図１４の構成と同じ電流源の効果をインダクタＬ１に担わせることができる。
　しかしながら、３００ＧＨｚを超えるような周波数帯では、巻き線等でインダクタＬ１を実現したとしても、インダクタンスＬ１の自己共振周波数が３００ＧＨｚよりも一般には低くなるため、インダクタＬ１そのものを集積回路プロセスで実現することが困難となる。

　非特許文献３によれば、集積回路プロセスで実現できるインダクタの上限周波数は３００ＧＨｚよりも大幅に低いことが分かる。また、インダクタを集積回路プロセスで仮に実現できたとしても、巻き線インダクタのレイアウトが非対称となる。レイアウトの対称性が重要な差動増幅回路において、レイアウトが非対称な巻き線インダクタを採用することは困難である。

　以上述べたように、従来の差動増幅回路のトポロジーでは、３００ＧＨｚ以上の周波数帯において、低消費電力を維持したままＣＭＲＲを大きく確保することのできるテール電流源回路が存在しなかった。

Jeng-Han Tsai，et al.，"A 25-75 GHz Broadband Gilbert-Cell Mixer Using 90-nm CMOS Technology"，IEEE MICROWAVE AND WIRELESS COMPONENTS LETTERS，vol.17，no.4，Apr. 2007 H.Hamada，et al.，"300-GHz-band 120 Gb/s Wireless Front-end Based on InP-HEMT PAs and Mixers"，IEEE JOURNAL OF SOLID-STATE CIRCUITS，vol.55，no.9，Sept. 2020 K.Kang，et al.，"On-chip vertical tapered solenoid inductor with high self-resonance frequency"，ELECTRONICS LETTERS，vol.43，no.16，Aug. 2007

　本発明は、上記課題を解決するためになされたもので、低消費電力を維持したままＣＭＲＲを大きく確保することができる差動増幅回路を提供することを目的とする。

　本発明の差動増幅回路は、差動信号が入力される差動対トランジスタを含む増幅部と、前記増幅部の接地端子とグラウンドとの間に設けられたショートスタブからなるテール電流回路とを備えることを特徴とするものである。
　また、本発明の差動増幅回路の１構成例において、前記ショートスタブの電気長は、差動増幅回路の動作周波数の四分の一波長よりも短いことを特徴とするものである。
　また、本発明の差動増幅回路の１構成例は、前記増幅部の接地端子とグラウンドとの間に前記ショートスタブと並列に設けられた容量をさらに備えることを特徴とするものである。
　また、本発明の差動増幅回路の１構成例は、前記増幅部の接地端子とグラウンドとの間に、前記容量と直列に挿入された抵抗をさらに備えることを特徴とするものである。

　また、本発明の差動増幅回路の１構成例は、一端が前記増幅部の接地端子に接続され、他端が開放されたオープンスタブをさらに備え、前記オープンスタブの電気長が差動増幅回路の動作周波数の四分の一波長よりも短いことを特徴とするものである。
　また、本発明の差動増幅回路の１構成例は、前記増幅部の接地端子と前記オープンスタブとの間に直列に挿入された抵抗をさらに備えることを特徴とするものである。
　また、本発明の差動増幅回路の１構成例において、前記増幅部は、前記差動対トランジスタを含むソース接地増幅回路、前記差動対トランジスタを含むエミッタ接地増幅回路、前記差動対トランジスタとこの差動対トランジスタにカスコード接続された１対のトランジスタとを含むカスコード増幅回路のいずれかである。

　本発明によれば、増幅部の接地端子とグラウンドとの間にショートスタブからなるテール電流回路を設けることにより、低消費電力を維持したままＣＭＲＲを大きく確保することができる。

図１は、本発明に係る差動増幅回路の構成を示す図である。図２は、本発明に係る差動増幅回路を多段化した構成を示す図である。図３は、図２の差動増幅回路の利得を示す図である。図４は、テール電流回路として四分の一波長よりも短いショートスタブを用いた差動増幅回路の構成を示す図である。図５は、図４の差動増幅回路においてショートスタブの長さを変化させたときの同相利得の変化を示す図である。図６は、本発明の第１の実施例に係る差動増幅回路の構成を示す図である。図７は、本発明の第１の実施例に係る差動増幅回路の差動利得および同相利得を示す図である。図８は、本発明の第２の実施例に係る差動増幅回路の構成を示す図である。図９は、本発明の第２の実施例に係る差動増幅回路の差動利得および同相利得を示す図である。図１０は、本発明の第３の実施例に係る差動増幅回路の構成を示す図である。図１１は、本発明の第４の実施例に係る差動増幅回路の構成を示す図である。図１２は、本発明の第４の実施例に係る差動増幅回路の別の構成を示す図である。図１３は、カスコード型の差動増幅回路の構成を示す図である。図１４は、従来の差動増幅回路の構成を示す図である。図１５は、従来の差動増幅回路の別の構成を示す図である。

［発明の原理］
　本発明では、差動増幅回路のテール電流源回路に伝送線路をベースとした回路を適用することにより、前述の課題を解決する。図１は本発明に係る差動増幅回路の構成を示す図である。差動増幅回路は、ゲート端子が入力ポートＩＮＰに接続され、ドレイン端子が出力ポートＯＵＴＮに接続されたトランジスタＱ１と、ゲート端子が入力ポートＩＮＮに接続され、ドレイン端子が出力ポートＯＵＴＰに接続されたトランジスタＱ２と、トランジスタＱ１，Ｑ２のゲート端子にバイアス電圧Ｖ_GG2を供給するバイアス回路１と、トランジスタＱ１，Ｑ２のドレイン端子に電源電圧Ｖ_DDを供給するバイアス回路２と、一端がトランジスタＱ１，Ｑ２のソース端子に接続され、他端がグラウンドに接続されたショートスタブＳ１とから構成される。

　差動対トランジスタＱ１，Ｑ２は、増幅部５を構成している。また、トランジスタＱ１，Ｑ２は、それぞれソース接地増幅回路を構成している。トランジスタＱ１，Ｑ２のゲート端子は増幅部５の入力端子、ドレイン端子は増幅部５の出力端子、ソース端子は増幅部５の接地端子となる。

　バイアス回路１は、例えばバイアス電圧Ｖ_GG2をトランジスタＱ１のゲート端子に印加する抵抗と、バイアス電圧Ｖ_GG2をトランジスタＱ２のゲート端子に印加する抵抗とから構成される。同様に、バイアス回路２は、例えば電源電圧Ｖ_DDをトランジスタＱ１のドレイン端子に印加する抵抗と、電源電圧Ｖ_DDをトランジスタＱ２のドレイン端子に印加する抵抗とから構成される。

　本発明では、図１のように差動増幅回路のテール電流回路として、伝送線路からなるショートスタブＳ１を用いる。ショートスタブＳ１の長さを、差動増幅回路の動作周波数における四分の一波長にすることで、Ｘ点からショートスタブＳ１を見たときのインピーダンスが非常に高い値となる。これにより、トランジスタＱ１，Ｑ２のソース端子が開放されていることと等価となり、図１の差動増幅回路は図１４の構成と同じ動作をするようになる。

　本発明では、電流源トランジスタが不要になるため、従来の差動増幅回路の課題である消費電力増大の問題を解決することができる。また、本発明では、対称構造を実現可能なショートスタブＳ１を用いることにより、非対称なインダクタを用いることによるレイアウト上の課題も解決することができる。

　ただし、図１の構成では、３００ＧＨｚ帯以上の周波数帯における多段増幅回路に適用する場合に集積回路レイアウト上の重大な問題がある。この問題について以下で説明する。ＩｎＰ基板やＳｉ基板を用いた集積回路プロセスの場合、３００ＧＨｚ帯における四分の一波長線路の長さはおよそ１００～２００μｍの値をとる。この値は、差動増幅回路を多段化することを考慮した場合、許容できないほど大きい値である。

　通常、３００ＧＨｚ以上の周波数帯においては、トランジスタ１個あたりの利得が小さいことから、前記の非特許文献２に記載のように、トランジスタを多段化することで始めて有意な利得を有する増幅回路を構成することができる。このような多段増幅回路では、増幅回路間を接続する段間整合回路の損失を極力下げることが、多段増幅回路の利得を確保するための設計上極めて重要な事項となる。段間整合回路の損失を下げるためには、非特許文献２に記載のように段間整合回路の物理長を極力短くすることが重要である。

　図１の差動増幅回路を多段化した構成を図２に示す。図２の例では、差動増幅回路を５段直列に接続している。図１と同様に、各段のショートスタブＳ１は、一端がトランジスタＱ１，Ｑ２のソース端子に接続され、他端がグラウンドに接続されている。

　初段の段間整合回路３，４は、入力ポートＩＮＰ，ＩＮＮと初段のトランジスタＱ１，Ｑ２のゲート端子との間に挿入される。初段の段間整合回路３は、入力ポートＩＮＰのインピーダンスと入力ポートＩＮＰから見た初段のトランジスタＱ１のゲート端子のインピーダンスとを合わせる。初段の段間整合回路４は、入力ポートＩＮＮのインピーダンスと入力ポートＩＮＮから見た初段のトランジスタＱ２のゲート端子のインピーダンスとを合わせる。

　初段以外の段間整合回路３の入力端子は前段のトランジスタＱ１のドレイン端子に接続され、出力端子は後段のトランジスタＱ１のゲート端子に接続される。初段以外の段間整合回路４の入力端子は前段のトランジスタＱ２のドレイン端子に接続され、出力端子は後段のトランジスタＱ２のゲート端子に接続される。初段以外の段間整合回路３は、前段のトランジスタＱ１のドレイン端子のインピーダンスとドレイン端子から見た後段のトランジスタＱ１のゲート端子のインピーダンスとを合わせる。初段以外の段間整合回路４は、前段のトランジスタＱ２のドレイン端子のインピーダンスとドレイン端子から見た後段のトランジスタＱ２のゲート端子のインピーダンスとを合わせる。

　終段のトランジスタＱ１，Ｑ２のドレイン端子は、出力ポートＯＵＴＮ，ＯＵＴＰに接続される。
　図２の例では、バイアス回路の具体的な結線について記載していないが、各段のトランジスタＱ１，Ｑ２のゲート端子にバイアス電圧Ｖ_GG2を供給するバイアス回路１と、各段のトランジスタＱ１，Ｑ２のドレイン端子に電源電圧Ｖ_DDを供給するバイアス回路２とを設けるようにすればよい。

　図２のレイアウトから明らかなように、段間整合回路３，４のそれぞれの長さを、差動増幅回路の動作周波数の四分の一波長以下にすることはできない。したがって、四分の一波長線路分の損失（１．５ｄＢ程度）を増幅回路の段間に与えることとなってしまい、高利得な多段増幅回路を構成することが不可能になってしまう。

　図２の差動増幅回路の利得が低下することを定量的に説明するために、テール電流回路として、３００ＧＨｚの四分の一波長に相当する長さ１４０μｍのショートスタブＳ１を用いた場合の差動増幅回路の利得を図３に示す。

　図３の３０は、段間整合回路３，４を、非特許文献２で用いたような適切な物理長（２０～４０μｍ程度）の整合回路とした場合の利得を示している。ただし、この長さの段間整合回路３，４を図２のレイアウトで配置することは現実には不可能である。
　一方、図３の３１は、段間整合回路３，４の長さを１４０μｍとした、現実的に実現可能なレイアウトの場合を利得を示している。

　図３から明らかなように、段間整合回路３，４の長さを１４０μｍにすると、四分の一波長線路分の損失により、利得が大幅に減少することが分かる。例えば３００ＧＨｚでは、段間整合回路３，４の長さを適切な物理長とした場合と比較して利得が７．５ｄＢ低下している。つまり、１段あたり、四分の一波長線路の損失である１．５ｄＢの損失増大が生じていることが分かる。さらに、伝送線路の損失は周波数が高くなると共に増大するため、図３の３０の場合と３１の場合の利得の差は周波数の増大に伴って拡大してしまうことが分かる。

　したがって、ショートスタブＳ１の長さを差動増幅回路の動作周波数の四分の一波長よりも短くすることが望ましい。そこで、図４のような構成を考える。図４の構成の場合、トランジスタＱ１，Ｑ２のソース端子の完全な開放にはならず、トランジスタＱ１，Ｑ２のソース端子とグラウンドとの間にインダクタンスが挿入されている構成と等価となる。このインダクタンスは、ソース接地増幅回路の利得を縮退（degeneration）させる効果を持つ。

　図５に、図４のショートスタブＳ１の長さＬｔａｉｌを０～１４０μｍまで変化させたときの差動増幅回路の同相利得の変化を示す。図５の例では、段間整合回路３，４の長さを１４０μｍにしている。図５によれば、Ｌｔａｉｌを３００ＧＨｚ帯の四分の一波長に相当する１４０μｍに設定することで、２００～３００ＧＨｚにおいて大きく利得が減少していることが分かる。

　また、四分の一波長より短いショートスタブＳ１を用いた場合においても、利得縮退効果により、利得が減少することが分かる。ショートスタブＳ１を四分の一波長より短くしたことによる利得縮退効果は、低周波では非常に小さい。しかしながら、３００ＧＨｚ近辺では、トランジスタの利得が小さいため、長さ８０μｍのショートスタブＳ１を用いた場合でも、同相利得を０ｄＢ以下にできていることが分かる。したがって、図４の回路を多段化すれば、８０μｍのスタブ長でも、ＣＭＲＲの大きな差動増幅回路を実現することができる。　

　以上述べたように、本発明では、差動増幅回路のテール電流回路として伝送線路からなるショートスタブを用いる。特に、多段増幅回路を設計する場合に重要となる段間整合回路の整合損失を低下させるために、スタブ長として四分の一波長より短いものを用い、ショートスタブが等価的に利得縮退効果のあるインダクタとして働くことを利用して同相利得を削減する。

［第１の実施例］
　以下、本発明の実施例について図面を参照して説明する。図６は本発明の第１の実施例に係る差動増幅回路の構成を示す図である。本実施例は、発明の原理で述べた構成の具体例である。本実施例では、ショートスタブＳ１ａと段間整合回路３ａ，４ａを同じ長さとし、差動増幅回路の動作周波数の四分の一波長よりも短くした。図６の例では、図２と同様に差動増幅回路を５段直列に接続している。

　図２と同様に、図６の例では、各段のトランジスタＱ１，Ｑ２のゲート端子にバイアス電圧Ｖ_GG2を供給するバイアス回路１と、各段のトランジスタＱ１，Ｑ２のドレイン端子に電源電圧Ｖ_DDを供給するバイアス回路２とを設けるようにすればよい。

　本実施例において、ショートスタブＳ１ａと段間整合回路３ａ，４ａの長さを８０μｍとした場合の差動増幅回路の差動利得および同相利得の計算結果を図７に示す。図７の７０は差動利得を示し、７１は同相利得を示している。

　図７よれば、段間整合回路３ａ，４ａが短くなったことで、差動利得が図３の３１の場合よりも大きくなっていることが分かる。また、同相利得は０ｄＢ以下に抑えられている。その結果、差動利得と同相利得の比で定義されるＣＭＲＲを３００ＧＨｚにおいて１５ｄＢ確保できている。

［第２の実施例］
　次に、本発明の第２の実施例について説明する。図８は本発明の第２の実施例に係る差動増幅回路の構成を示す図である。本実施例では、第１の実施例において更に大きな同相除去比を得るために、トランジスタＱ１，Ｑ２のソース端子とグラウンドとの間に、ショートスタブＳ１ａと並列に容量Ｃを追加している。

　容量Ｃは、ショートスタブＳ１ａが有するインダクタンスＬと以下の周波数ＦにおいてＬＣ共振回路を構成する。このＬＣ共振回路は、並列共振回路であるから、トランジスタＱ１，Ｑ２から見たときに共振周波数Ｆにおいて開放と等価となる。したがって、本実施例では、非常に大きなＣＭＲＲを得ることができる。
　Ｆ＝１／（２π√ＬＣ）　　　　　　　　　　　　　　　・・・（１）

　この共振周波数Ｆを、差動増幅回路の動作周波数に設定すればよい。本実施例の差動増幅回路の差動利得および同相利得の計算結果を図９に示す。図７と同様に、図９の例では、ショートスタブＳ１ａと段間整合回路３ａ，４ａの長さを８０μｍとしている。容量Ｃの値は４ｆＦである。図９の９０は差動利得を示し、９１は同相利得を示している。

　図９と図７を比べれば分かるように、本実施例により、３００ＧＨｚにおいて同相利得を２ｄＢ以上削減できていることが分かる。これにより、差動増幅回路のＣＭＲＲは２ｄＢ以上向上する。

　本実施例の更なる効果として、ショートスタブＳ１ａを短くできる、という点が挙げられる。すなわち、式（１）の値が同じ共振周波数Ｆになる範囲でショートスタブＳ１ａを短くし、代わりに容量Ｃを大きくすれば、ショートスタブＳ１ａが長い場合と同じＣＭＲＲ向上効果が得られる。

　例えば、段間整合回路３ａ，４ａをより短くしたいときには、段間整合回路３ａ，４ａの間に配置するショートスタブＳ１ａを短くすればよい。つまり、式（１）のインダクタンスＬを削減し、容量Ｃを増加させることで対応が可能である。一般に、３００ＧＨｚを超える周波数帯においては、インダクタンスＬ（ショートスタブＳ１ａの長さ）と容量Ｃの、レイアウトで実現可能な幅が決まってしまう。そこで、式（１）を満足する範囲で、レイアウト可能なショートスタブＳ１ａの長さと容量Ｃの値を見出せばよいことになる。このように、本実施例では、ショートスタブＳ１ａの長さと容量Ｃの値を適宜選択することで、差動増幅回路のレイアウトの自由度を向上させることができる。

［第３の実施例］
　次に、本発明の第３の実施例について説明する。図１０は本発明の第３の実施例に係る差動増幅回路の構成を示す図である。本実施例では、第２の実施例において容量Ｃの代わりに、一端がトランジスタＱ１，Ｑ２のソース端子に接続され、他端が開放された伝送線路であるオープンスタブＳ２を設けている。本実施例は、第２の実施例において小さい容量を使う必要がある場合に実現可能な構成を提供するものである。

　一般に、数ｆＦ程度の小さい容量は、フリンジの効果が大きくなり、レイアウト時に正確な値を見積もることが難しくなる。そこで、図１０のように、容量ＣをオープンスタブＳ２で代替することが考えられる。差動増幅回路の動作周波数の四分の一波長よりも十分に短いオープンスタブＳ２は、等価的には、図８の構成と同じようにショートスタブＳ１ａの並列容量として機能する。したがって、本実施例は、第２の実施例と同様の同相除去効果を有する。

　等価的な容量が式（１）を満たすようにオープンスタブＳ２の長さを決定することにより、一般には実現が難しい数ｆＦの容量を、高精度に実現することが可能となる。

［第４の実施例］
　次に、本発明の第４の実施例について説明する。図１１は本発明の第４の実施例に係る差動増幅回路の構成を示す図である。本実施例では、第２の実施例においてトランジスタＱ１，Ｑ２のソース端子とグラウンドとの間に、容量Ｃと直列に抵抗Ｒを挿入している。

　本実施例によれば、式（１）で決定される共振のＱ値を低下させることができ、より広帯域に同相除去効果を発現させることができる。

　図１２に示すように、抵抗Ｒを第３の実施例に適用することも可能である。図１２の例では、トランジスタＱ１，Ｑ２のソース端子とオープンスタブＳ２との間に抵抗Ｒを挿入している。

　第１～第４の実施例では、それぞれソース接地増幅回路を構成する２つのトランジスタＱ１，Ｑ２を用いた差動増幅回路の例について説明したが、カスコード型の差動増幅回路に本発明を適用してもよい。図１３はカスコード型の差動増幅回路の構成を示す図である。カスコード型の差動増幅回路は、ゲート端子が段間整合回路３ａの出力端子に接続され、ドレイン端子が出力ポートＯＵＴＮに接続されたトランジスタＱ１と、ゲート端子が段間整合回路４ａの出力端子に接続され、ドレイン端子が出力ポートＯＵＴＰに接続されたトランジスタＱ２と、ゲート端子にバイアス電圧Ｖ_GG3が印加され、ソース端子がトランジスタＱ１のドレイン端子に接続されたトランジスタＱ３と、ゲート端子にバイアス電圧Ｖ_GG3が印加され、ソース端子がトランジスタＱ２のドレイン端子に接続されたトランジスタＱ４と、一端がトランジスタＱ１，Ｑ２のソース端子に接続され、他端がグラウンドに接続されたショートスタブＳ１ａとから構成される。トランジスタＱ１，Ｑ２と、トランジスタＱ１，Ｑ２にカスコード接続されたトランジスタＱ３，Ｑ４は、増幅部５ａ（カスコード増幅回路）を構成している。

　第１～第４の実施例で説明したとおり、バイアス回路１から各段のトランジスタＱ１，Ｑ２のゲート端子にバイアス電圧Ｖ_GG2を供給する。さらに、バイアス回路６から各段のトランジスタＱ３，Ｑ４のゲート端子にバイアス電圧Ｖ_GG3を供給し、バイアス回路２から各段のトランジスタＱ３，Ｑ４のドレイン端子に電源電圧Ｖ_DDを供給すればよい。

　図１３の差動増幅回路を多段化する場合には、初段以外の段間整合回路３ａの入力端子を前段のトランジスタＱ１のドレイン端子およびトランジスタＱ３のソース端子に接続し、段間整合回路３ａの出力端子を後段のトランジスタＱ１のゲート端子に接続すればよい。また、初段以外の段間整合回路４ａの入力端子を前段のトランジスタＱ２のドレイン端子およびトランジスタＱ４のソース端子に接続し、段間整合回路４ａの出力端子を後段のトランジスタＱ２のゲート端子に接続すればよい。終段のトランジスタＱ１のドレイン端子およびトランジスタＱ３のソース端子は、出力ポートＯＵＴＮに接続される。終段のトランジスタＱ２のドレイン端子およびトランジスタＱ４のソース端子は、出力ポートＯＵＴＰに接続される。

　図１、図２、図４、図６、図８、図１０～図１３では、トランジスタＱ１～Ｑ４として電界効果トランジスタを使用した例を示しているが、バイポーラトランジスタを使用してもよい。バイポーラトランジスタを使用する場合には、上記の説明において、ゲート端子をベース端子に置き換え、ドレイン端子をコレクタ端子に置き換え、ソース端子をエミッタ端子（接地端子）に置き換えるようにすればよい。図１、図２、図４、図６、図８、図１０～図１２において、バイポーラトランジスタを使用する場合、トランジスタＱ１，Ｑ２はそれぞれエミッタ接地増幅回路を構成することは言うまでもない。

　本発明は、差動増幅回路に適用することができる。

　１，２，６…バイアス回路、３，３ａ，４，４ａ…段間整合回路、５，５ａ…増幅部、Ｑ１～Ｑ４…トランジスタ、Ｃ…容量、Ｒ…抵抗、Ｓ１，Ｓ１ａ…ショートスタブ、Ｓ２…オープンスタブ。

Claims

　差動信号が入力される差動対トランジスタを含む増幅部と、
　前記増幅部の接地端子とグラウンドとの間に設けられたショートスタブからなるテール電流回路とを備えることを特徴とする差動増幅回路。
　請求項１記載の差動増幅回路において、
　前記ショートスタブの電気長は、差動増幅回路の動作周波数の四分の一波長よりも短いことを特徴とする差動増幅回路。
　請求項１または２記載の差動増幅回路において、
　前記増幅部の接地端子とグラウンドとの間に前記ショートスタブと並列に設けられた容量をさらに備えることを特徴とする差動増幅回路。
　請求項３記載の差動増幅回路において、
　前記増幅部の接地端子とグラウンドとの間に、前記容量と直列に挿入された抵抗をさらに備えることを特徴とする差動増幅回路。
　請求項１または２記載の差動増幅回路において、
　一端が前記増幅部の接地端子に接続され、他端が開放されたオープンスタブをさらに備え、
　前記オープンスタブの電気長が差動増幅回路の動作周波数の四分の一波長よりも短いことを特徴とする差動増幅回路。
　請求項５記載の差動増幅回路において、
　前記増幅部の接地端子と前記オープンスタブとの間に直列に挿入された抵抗をさらに備えることを特徴とする差動増幅回路。
　請求項１乃至６のいずれか１項に記載の差動増幅回路において、
　前記増幅部は、前記差動対トランジスタを含むソース接地増幅回路、前記差動対トランジスタを含むエミッタ接地増幅回路、前記差動対トランジスタとこの差動対トランジスタにカスコード接続された１対のトランジスタとを含むカスコード増幅回路のいずれかであることを特徴とする差動増幅回路。