KR20050064114A - 출력 전류의 왜곡이 보상된 트랜스컨덕터 회로 - Google Patents

출력 전류의 왜곡이 보상된 트랜스컨덕터 회로 Download PDF

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Abstract

본 발명은 출력 전류의 왜곡이 보상된 트랜스컨덕터 회로를 개시한다. 개시된 본 발명의 트랜스컨덕터는 차동 증폭기 형태를 가지며, 소정의 입력 전압이 인가되는 주 회로부, 상기 주 회로부에 일정 바이어스를 공급하는 전류원, 상기 주 회로부의 몇 개의 노드와 연결되어, 상기 출력 전류의 왜곡을 보상하는 보조 회로부, 및 왜곡 보상 동작의 깊이나 정도를 제어하는 제어 전류원을 포함한다.

Description

출력 전류의 왜곡이 보상된 트랜스컨덕터 회로{Transconductor circuit of compensating the distortion of output current}
본 발명은 트랜스컨덕터(transconductor)에 관한 것으로, 보다 구체적으로는, MOS(metal oxide semiconductor) 트랜지스터로 구성되며, 출력 전류의 왜곡을 방지할 수 있는 트랜스컨덕터에 관한 것이다.
일반적으로 트랜스컨덕터는 전기적인 신호를 처리하기 위한 회로로서, 전압을 전류로 변환시키는 회로이다. 즉, 트랜스컨덕터 회로에 소정의 전압을 인가하면, 전류값이 출력된다. 이러한 트랜스컨덕터는 필터 및 이득 제어 증폭기등과 같은 아날로그 신호 처리 장치에 주로 사용된다.
고집적 아날로그 신호에 의해 처리되는 트랜스컨덕터는 대부분 저전압에 의해 구동되는 MOS 또는 CMOS 트랜지스터로 구성된다. 이들 MOS 트랜지스터는 입력 게이트 전류가 없고, 소비 전력이 낮으며 집적도 측면에서 유리하다는 장점이 있다.
여기서, 도 1을 참조하여, 종래의 트랜스컨덕터를 설명하도록 한다.
종래의 트랜스컨덕터(10)는 입력부(20), 출력부(30) 및 전류원(40)으로 구성된다.
입력부(20)는 차동 증폭기 형태로 구성되며, 제 1 MOS 트랜지스터(M1), 제 2 MOS 트랜지스터(M2) 및 저항(R1)을 포함한다. 제 1 및 제 2 MOS 트랜지스터(M1,M2)의 게이트에 제 1 및 제 2 입력 전압(Vinn,Vinp)이 인가된다. 제 1 및 제 2 MOS 트랜지스터(M1,M2)의 소오스는 저항(R1)에 의해 전기적으로 연결된다. 이때, 입력부(20)는 트랜스컨덕터(10)의 실질적인 주 회로 역할을 한다. 또한, 입력부(20)는 한 쌍의 MOS 트랜지스터로 구성된 차동 증폭기 형태를 가짐에 따라, 동작 스피드 특성에 있어서도 우수하다. 이때, 출력 전류는 저항(R1)이 없을 때보다 있을 때 왜곡이 더 작게 나타난다.
출력부(30)는 한 쌍의 MOS 트랜지스터(M3,M4)의 게이트가 공통 접속된 캐스코드(cascode) 증폭기 형태를 갖는다. 제 3 MOS 트랜지스터(M3)의 소오스는 제 1 MOS 트랜지스터(M1)의 드레인과 연결되고, 제 4 MOS 트랜지스터(M4)의 소오스는 제 2 MOS 트랜지스터(M2)의 드레인과 연결된다. 제 3 및 제 4 MOS 트랜지스터(M3,M4)의 드레인에 임의의 전기적인 부하(도시되지 않음)가 연결되어 출력 전류가 흐르게 된다. 또한, 제 3 및 제 4 MOS 트랜지스터(M3,M4) 각각의 게이트에 공통으로 전원 전압(Vdc)이 인가된다.
한편, 전류원(40:Idc)은 제 1 MOS 트랜지스터(M1)와 접지 사이 및 제 2 MOS 트랜지스터(M2)와 접지 사이에 각각 연결되어, 제 1 및 제 2 MOS 트랜지스터(M1,M2)에 일정 바이어스를 제공한다.
이때, 트랜스컨덕터가 저전압으로 구동되도록 하기 위하여, 제 1 및 제 2 MOS 트랜지스터(M1,M2)에 인가되는 게이트-소오스 전압(Vgs)은 작음이 바람직하고, 제 1 및 제 2 MOS 트랜지스터(M1,M2)의 자체 트랜스컨덕턴스(gm)는 클수록 좋다. 또한, 빠른 동작 특성을 개선하기 위하여, 제 1 및 제 2 MOS 트랜지스터(M1,M2)의 게이트-드레인 캐패시턴스(Cgd)는 작은 것이 유리하다. 제 1 및 제 2 MOS 트랜지스터(M1,M2)의 채널 길이를 작게 하면서, W/L(채널 폭/채널 길이)비를 크게 설계하는 것이 바람직하다.
이러한 트랜스컨덕터(10)의 트랜스컨덕턴스(Gm)는 입력 전압에 대한 출력 전류의 변화량으로서, 다음의 식으로 표시된다.
여기서, 출력 전류(Iout)은 제 2 전류(Iop)와 제 1 전류(Ion)의 차(Iop-Ion)이고, 입력 전압(Vin)은 제 2 입력 전압(Vinp)과 제 1 입력 전압(Vinn)의 차(Vinp-Vinn)이다.
이와같은 트랜스컨덕터(10)는 입력부(20)의 제 1 및 제 2 MOS 트랜지스터(M1,M2) 각각에 인가되는 입력 전압(Vinn,Vinp)에 의해 출력 전류(Ion,Iop)가 변화된다. 이때, 출력부(30)는 입력부(20)의 출력단에 연결되어, 트랜스컨덕터 전체 출력 저항을 크게 하는 역할을 한다.
여기서, 이상적인 트랜스컨덕터의 트랜스컨덕턴스(Gm)는 입력 전압의 크기에 상관없이 일정해야 한다. 그러나, 실제 트랜스컨덕터는 도 2에 도시된 바와 같이, 입력 전압(Vin)의 절대값이 일정 전압 이상 증가하면, 트랜스컨덕턴스(Gm)가 점차적으로 감소되는 문제점이 있다. 이는 곧, 트랜스컨덕터(10)의 출력 전류(Iout)가 왜곡되는 것을 의미한다.
이러한 출력 전류(Iout)의 왜곡은 주로 전원 전압 및 그에 의해 인가되는 바이어스 전류값에 따른 제 1 및 제 2 MOS 트랜지스터(M1,M2)의 비선형적인 특성 때문에 발생된다. 이와같은 출력 전류의 왜곡은 입력부(20)의 저항(R1)의 크기를 증대시킴에 의해 상당량 감소시킬 수 있다.
그러나, 저항(R1)의 크기를 증대시키게 되면, 반도체 칩의 사이즈가 증대되고, 기생 캐패시턴스가 증대되어, 집적 밀도 및 동작 스피드가 저하되는 문제점이 있다.
아울러, 저항(R1)을 증대시키더라도, 제 1 및 제 2 MOS 트랜지스터(M1,M2)의 비선형 특성 및 전류원(40)의 비선형 특성은 변화되지 않으며, 트랜스컨덕터(10)의 입력 전압(Vin=Vinp-Vinn)이 최대값(도 2의 Vmax)에 가깝게될수록, 출력 전류이 왜곡은 더욱 심화된다(도 2 참조). 또한, 이와같이 출력 전류의 왜곡이 발생되면, 출력 전류가 선형적으로 증가되는 영역이 감소된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 출력 전류의 왜곡을 감소시킬 수 있는 트랜스컨덕터를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 칩사이즈 및 동작 스피드 특성을 감소시키지 않으면서 출력 전류 왜곡을 감소시킬 수 있는 트랜스컨덕터를 제공하는 것이다.
상기한 본 발명의 기술적 과제를 달성하기 위하여, 본 발명에 따른 트랜스컨덕터는, 트랜스컨덕터 전체 입력 전압이 인가되며 차동 증폭기 형태를 지닌 주 회로부, 상기 주 회로부에 일정 바이어스를 공급하는 전류원, 상기 주 회로부의 몇 개의 노드와 연결되어 상기 출력 전류의 왜곡을 보상하는 보조 회로부, 상기 주 회로부의 몇 개의 노드와 연결되어 상기 출력 전류의 왜곡을 보상하는 보조 회로부, 및 왜곡 보상 동작의 깊이나 정도를 제어하는 제어 전류원을 포함한다. 트랜스컨덕터 전체 입력 전압의 절대값이 일정 전압 이하일 때, 보조 회로부는 서브 쓰레솔드 영역의 MOS 트랜지스터들로 구성된다. 트랜스컨덕터 전체 입력 전압의 절대값이 일정 전압 이상일 때, 보조 회로부는 쓰레쏠드 영역에서 포화 영역으로 바뀌는 MOS 트랜지스터들을 포함한다. 이와같은 보조 회로부에 의해 트랜스컨덕터의 전체 출력 전류의 왜곡이 보상된다.
(실시예)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
도 3을 참조하여, 본 실시예에 따른 트랜스컨덕터(100)는 주 회로부(110), 보조 회로부(120) 및 전류원(130)을 포함한다.
주 회로부(110)는 소오스 디제너레이션 차동 증폭기(differential pair with source degeneration) 형태로 구성된다. 이러한 주 회로부(110)는 제 1 MOS 트랜지스터(M1), 제 2 MOS 트랜지스터(M2), 제 1 저항(R1) 및 제 2 저항(R2)을 포함한다. 제 1 및 제 2 MOS 트랜지스터(M1,M2)의 게이트에 제 1 및 제 2 입력 전압(Vinn,Vinp)이 각각 입력된다. 제 1 및 제 2 MOS 트랜지스터(M1,M2)의 소오스는 제 1 저항(R1) 및 제 2 저항(R2)에 의하여 전기적으로 연결된다. 또한, 제 1 및 제 2 MOS 트랜지스터(M1,M2)의 드레인에 임의의 부하(도시되지 않음)가 연결되고, 트랜스컨덕터의 출력 전류는 상기 부하를 통하여 흐르게 된다. 제 1 및 제 2 MOS 트랜지스터(M1,M2)의 바이어스 전류는 전류원(130)에 의해 공급된다. 제 1 및 제 2 저항(R1,R2)의 크기는 설계자에 의해 임의로 조절될 수 있으며, 약 수?? 내지 수백만??일 수 있다. 이때, 트랜스컨덕터(100)의 입력 전압(Vin)은 제 2 입력 전압(Vinp)와 제 1 입력 전압(Vinn)의 차가 되고, 트랜스컨덕터(100)의 출력 전류(Iout)는 제 2 출력 전류(Iop)와 제 1 출력 전류(Ion)의 차가 된다.
보조 회로부(120)는 제 3 MOS 트랜지스터(M3), 제 4 MOS 트랜지스터(M4), 제 3 저항(R3) 및 제 4 저항(R4)으로 구성된다. 보다 구체적으로, 제 3 MOS 트랜지스터(M3)의 게이트는 제 1 MOS 트랜지스터(M1)의 소오스와 연결되고, 그것(M3)의 소오스는 제 3 저항(R3)과 연결되며, 그것(M3)의 드레인은 제 1 MOS 트랜지스터(M1)의 드레인과 연결된다. 마찬가지로, 제 4 MOS 트랜지스터(M4)의 게이트는 제 2 MOS 트랜지스터(M2)의 소오스와 연결되고, 그것(M4)의 소오스는 제 4 저항(R4)과 연결되며, 그것(M4)의 드레인은 제 2 MOS 트랜지스터(M2)의 드레인과 연결된다. 또한, 제 3 저항(R3)과 제 4 저항(R4) 역시 전기적으로 연결되면서, 제 1 및 제 2 저항(R1,R2)과도 전기적으로 하나의 공통 노드에 연결된다. 이때, 제 3 및 제 4 저항(R3,R4)의 크기는 설계자가 임의로 조절할 수 있으며, 예컨데, 수 내지 수백만Ω일 수 있다.
전류원(130)은 제 1 및 제 2 정전류원(DC current source : Idc1, Idc2), 및 제어 전류원(variable current source : Is)을 포함한다. 제 1 정전류원(Idc1)은 제 1 MOS 트랜지스터(M1)의 소오스와 접지단 사이에 연결되고, 제 2 정전류원(Idc2)은 제 2 MOS 트랜지스터(M2)의 소오스와 접지단 사이에 연결된다. 제어 전류원(Is)은 제 1 내지 제 4 저항(R1~R4)의 공통 접속 노드와 접지 사이에 연결된다.
여기서, 입력 전압(Vin=Vinp-Vinn)이 0일 때, 전체 회로의 바이어스 상태를 설명하면 다음과 같다. 정전류원(Idc1,Idc2)은 제 1 및 제 2 MOS 트랜지스터(M1,M2)가 MOS 트랜지스터의 포화 영역에서 동작되도록 일정한 바이어스를 제공한다. 제어 전류원(Is)은 제 3 및 제 4 MOS 트랜지스터(M3,M4)의 동작 영역이 서브 쓰레쏠드 영역에 있도록 그 값을 정한다. 즉, 제 3 및 제 4 MOS 트랜지스터(M3,M4)의 게이트-소오스 전압(Vgs)이 문턱 전압(threshold voltage, Vth)보다 약간 작게 설정되도록, 제어 전류원(Is)의 값을 정한다.
이와같은 본 발명의 트랜스컨덕터의 동작을 설명하도록 한다.
우선, 도 3 및 도 4에 도시된 바와 같이, 트랜스컨덕터(100)의 입력 전압(Vin=Vinp-Vinn)의 절대값이 Va 보다 작으면, 제 1 및 제 2 MOS 트랜지스터(M1,M2)는 MOS 트랜지스터의 포화 영역에서 동작하고, 제 3 및 제 4 MOS 트랜지스터(M3,M4)는 서브 쓰레쏠드 영역에서 동작한다. 그러면, 제 3 및 제 4 저항(R3,R4)에는 미세한 크기의 전류가 흐르게 된다. 이에따라, 제어 전류원(Is)에서 공급되는 바이어스는 제 1 및 제 2 저항(R1,R2)으로 대부분 배분되고, 제 3 및 제 4 MOS 트랜지스터(M3, M4)에 흐르는 전류는 전체 출력 전류에 거의 영향을 미치지 않는다.
그후, 입력 전압(Vin)이 Va 보다 커지면, 제 2 입력 전압(Vinp)이 제 1 입력 전압(Vinn) 보다 증대된 것으로, 제 2 MOS 트랜지스터(M2)와 연결된 제 2 저항(R2)에 흐르는 전류량이 증대된다. 이에따라, 제 4 MOS 트랜지스터(M4)의 게이트-소오스 전압(Vgs)이 증대되어, 제 4 MOS 트랜지스터(M4)가 포화 영역으로 들어가게 된다. 포화 영역에서의 제 4 MOS 트랜지스터(M4)의 드레인 전류는 입력 전압(Vin)이 0일때의 드레인 전류보다 많이 증대된다. 이에따라, 트랜스컨덕터의 출력 전류(Iout)는 보조 회로부(120)가 없을 때 보다 증대되어 트랜스컨덕턴스 값이 줄어들지 않고 유지되므로, 나아가 출력 전류의 왜곡이 보상된다. 이때, 제 3 MOS 트랜지스터(M3)의 더 강한 써브 쓰레쏠드 영역에서 동작하고, 그 전류는 미세하여, 전체 출력 전류에 거의 영향을 미치지 않는다.
즉, 종래의 트랜스컨덕터는 도 3 및 도 4의 "C2"에 도시된 바와 같이, 입력 전압(Vin)이 일정전압(Va) 이상인 경우, 트랜스컨덕턴스(Gm)가 많이 감소되었다. 그러나, 본 발명과 같이, 주 회로부(110)의 출력단(드레인단)에 보조 회로부(120)를 연결하면, 트랜스컨덕터의 입력 전압(Vin)이 Va보다 커지는 경우, 트랜스컨덕턴스(Gm)가 감소되지 않고, 거의 일정하게 유지되어 출력 전류의 왜곡이 보상된다.
이때, 제 3 및 제 4 저항(R3,R4)이 비교적 낮은 수Ω을 갖고, 제 3 및 제 4 MOS 트랜지스터(M3,M4)의 채널 길이가 너무 작으면, 입력 전압(Vin)의 절대값이 Va보다 큰 경우, 제 3 및 제 4 MOS 트랜지스터(M3,M4)의 드레인 전류 변화율이 너무 급격해져서, 출력 전류의 왜곡을 유발할 수 있다. 그러므로, 트랜스컨덕턴스(Gm)의 크기를 고려하여, 제 3 및 제 4 MOS 트랜지스터(M3,M4)의 채널 길이 및 제 3 및 제 4 저항(R3,R4)을 결정한다.
한편, 입력 전압(Vin)이 양의 방향으로 더 증가하여 Vmax보다 커지면(도 4 참조), 전류원(130)에서 발생되는 모든 바이어스 전류는 제 2 및 제 4 MOS 트랜지스터(M2,M4)를 통하여 흐르게 되고, 제 1 및 제 3 MOS 트랜지스터(M1,M3)에 더 이상의 전류가 흐르지 않게 된다. 이에따라, 출력 전류의 변화량인 트랜스컨덕턴스(Gm)는 0에 이른다. 이상과 같이 입력 전압(Vin)이 음의 값으로 증가할 경우에도 상기와 동일하게 적용된다.
여기서, 제어 전류원(Is)의 값은 다음 두가지를 동시에 만족하는 값이다. 첫 번째는, 입력 전압(Vin=Vinp-Vinn)의 절대값이 Va보다 작으면 제 3 및 제 4 MOS 트랜지스터(M3,M4)가 서브 쓰레쏠드 영역에서 동작되도록 설정된 값이고, 두 번째는, 입력 전압(Vin=Vinp-Vinn)의 절대값이 Va 보다 크면, 제 3 및 제 4 MOS 트랜지스터(M3,M4) 중에서 적어도 하나가 반드시 포화 영역에서 동작되도록 설정된 값이다.
여기서, 상기 Va는 다음의 식 2에서와 같이 제어 전류원(Is)와 연관되어 표현된다.
여기서, Vth4는 제 4 MOS 트랜지스터의 문턱 전압을 의미한다. 이때, 제 3 및 제 4 MOS 트랜지스터의 문턱 전압은 동일하고, R2 및 R1값 역시 서로 동일하다. 이때, 본 발명의 일 실시예에 따른 모의 실험의 경우 전체 출력 왜곡이 최소화되는 시점에서 Va는 대략 최대 입력 전압(Vmax)의 3/4 정도가 된다. 이에따라, 출력 전류(Iout)가 선형적으로 증대되는 선형 영역이 크게 개선된다.
또한, 도 3의 트랜스컨덕터(100)의 제 1 내지 제 4 MOS 트랜지스터(M1~M4)는 모두 NMOS 트랜지스터로 구성되었다. 하지만, 또 다른 실시예로서, 도 5에 도시된 바와 같이 제 1 내지 제 4 MOS 트랜지스터(M1~M4)를 PMOS 트랜지스터로 구성할 수 있다. 이러한 경우, 각각의 전류원(Ids1,Ids2,Is) 및 전압 공급원(VDD 와 접지)의 극성을 반대로 바꿔야 한다. 또한, 또 다른 실시예로서, 전류원(130)은 모두 MOS 회로로 간단하게 구성할 수 있다.
도 6 및 도 7은 본 발명의 트랜스컨덕터의 트랜스컨덕턴스를 모의 실험한 그래프이다. 상기 모의 실험은 1.8V의 전원 전압을 인가한 상태에서 트랜스컨덕터의 입력 DC 전압을 0.9V정도 바이어스 한 상태에서 진행되었다. 상기 도 6의 트랜스컨덕턴스(Gm) 곡선은 상기 도 3에서 예측하였던 트랜스컨덕턴스(Gm) 곡선과 형태가 거의 일치되었다. 이는 곧, 상기 보조 회로부(120)가 출력 전류(Iout)의 왜곡을 방지하는 것을 알 수 있다.
도 7은 본 발명에 따른 트랜스컨덕터의 왜곡 특성을 모의 실험한 그래프이다. 모의 실험 조건은 입력 주파수를 5MHz로 설정하고, 트랜스컨덕터의 제 1 및 제 2 입력 전압에 사인파를 차동 상태로 입력하였다. 아울러, 상기 왜곡 특성은 상기 조건에서 출력 전류를 주파수 영역에서 분석한 전체 하모닉값(THD)으로 설명된다. 도 7에 도시된 바와 같이, 입력 전압(Vin)이 증대될수록, 본 발명의 트랜스컨덕턴스는 종래의 트랜스컨덕턴스에 비해 더 작은 전체 하모닉값(THD)를 가짐을 알 수 있다. 이것은 곧, 본 발명의 트랜스컨덕터의 출력 왜곡이 감소하였음을 보여준다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 차동 증폭기 형태의 트랜스컨덕터 주 회로부의 출력단에, 보조 회로부를 연결한다.
이때, 보조 회로부는 한 쌍의 MOS 트랜지스터와 한 쌍의 저항을 포함하며, 이러한 보조 회로부는 일정 입력 전압 이하에서 서브 쓰레쏠드 영역에서 동작하고, 일정 전압 이상에서는 포화 영역에서 동작하도록 설계된다. 이에따라, 일정 전압 이상에서 주회로부의 출력 전류의 선형성이 감소되는 것이 보상되어, 트랜스컨덕터의 왜곡이 방지되고, 출력 전류가 선형적으로 증대되는 구간이 증대된다.
또한, 이러한 보조 회로부는 한 쌍의 모스 트랜지스터 및 한 쌍의 저항으로 구성되므로써, 그 구성이 매우 간단하다. 이에 따라, 칩 면적을 많이 차지하지 않고, 동작 스피드 역시 저하되지 않는다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
도 1은 일반적인 트랜스컨덕터를 나타낸 회로도이다.
도 2는 일반적인 트랜스컨덕터의 트랜스컨덕턴스를 보여주는 그래프이다.
도 3은 본 발명의 일 실시예에 따른 트랜스컨덕터를 나타낸 회로도이다.
도 4는 본 발명의 일 실시예에 따른 트랜스컨덕턴스를 보여주는 그래프이다.
도 5는 본 발명의 다른 실시예에 따른 트랜스컨덕터를 나타낸 회로도이다.
도 6은 본 발명의 트랜스컨덕터의 트랜스컨덕턴스를 모의 실험(simulation)한 그래프이다.
도 7은 본 발명의 트랜스컨덕터의 출력 전류의 왜곡 특성을 모의 실험한 그래프이다.
(도면의 주요 부분에 대한 부호의 설명)
100 : 트랜스컨덕터 110 : 주 회로부
120 : 보조 회로부 130 : 전류원
M1-M4 : MOS 트랜지스터 R1-R4 : 저항
Idc1,Idc2 : 정전류원 Is : 제어 전류원

Claims (11)

  1. 제 1 MOS 트랜지스터, 상기 제 1 MOS 트랜지스터와 차동 증폭기 형태로 연결되는 제 2 MOS 트랜지스터, 및 상기 제 1 및 제 2 MOS 트랜지스터의 소오스 사이에 연결되는 제 1 및 제 2 저항을 포함하는 주 회로부;
    상기 제 1 MOS 트랜지스터의 드레인에 연결되는 제 3 MOS 트랜지스터, 상기 제 2 MOS 트랜지스터의 드레인에 연결되는 제 4 MOS 트랜지스터, 및 제 3 및 제4 MOS 트랜지스터는 전기적으로 연결된 상태를 포함하는 보조 회로부; 및
    상기 주 회로부 및 보조 회로부에 바이어스 전류를 공급하는 전류원들을 포함하는 것을 특징으로 하는 트랜스컨덕터 회로.
  2. 제 1 항에 있어서, 상기 주 회로부의 상기 제 1 MOS 트랜지스터의 게이트에 제 1 입력 전압이 입력되고, 상기 제 2 MOS 트랜지스터의 게이트에 제 2 입력 전압이 입력되고,
    입력 전압은 상기 제 2 입력 전압에 대한 제 1 입력 전압의 차인 것을 특징으로 하는 트랜스컨덕터 회로.
  3. 제 1 항에 있어서, 상기 제 3 MOS 트랜지스터의 게이트는 상기 제 1 MOS 트랜지스터의 소오스와 연결되고, 그것(M3)의 드레인은 상기 제 1 MOS 트랜지스터의 드레인과 연결되며,
    상기 제 4 MOS 트랜지스터의 게이트는 상기 제 2 MOS 트랜지스터의 소오스와 연결되고, 그것(M4)의 드레인은 상기 제 2 MOS 트랜지스터의 드레인과 연결되며,
    상기 제 3 MOS 트랜지스터의 소오스와 제 4 MOS 트랜지스터의 소오스는 전기적으로 연결되는 것을 특징으로 하는 트랜스컨덕터 회로.
  4. 제 3 항에 있어서, 상기 제 3 MOS 트랜지스터의 소오스와, 상기 제 4 MOS 트랜지스터의 소오스 사이에 제 3 저항 및 제 4 저항이 직렬로 연결된 것을 특징으로 하는 트랜스컨덕터 회로.
  5. 제 4 항에 있어서, 상기 제 1 내지 제 4 저항(R1~R4)의 한쪽 노드는 모두 공통 접속되는 것을 특징으로 하는 트랜스컨덕터 회로.
  6. 제 2 항에 있어서, 상기 보조 회로부는
    상기 입력 전압이 제 1 범위(-Va 내지 Va)인 경우, 상기 보조 회로부의 모든 MOS 트랜지스터들이 서브 쓰레쏠드 영역에서 동작되도록 설계되고,
    상기 입력 전압이 제 2 범위(-Va 이하 또는 Va 이상)인 경우, 상기 보조 회로부의 MOS 트랜지스터 중 선택되는 MOS 트랜지스터가 포화 영역에서 동작하는 것을 특징으로 하는 트랜스컨덕터 회로.
  7. 제 1 항에 있어서, 상기 제 1 및 제 2 MOS 트랜지스터는 NMOS 트랜지스터 또는 PMOS 트랜지스터인 것을 특징으로 하는 트랜스컨덕터 회로.
  8. 제 1 항에 있어서, 상기 제 3 및 제 4 MOS 트랜지스터는 NMOS 트랜지스터 또는 PMOS 트랜지스터인 것을 특징으로 하는 트랜스컨덕터 회로.
  9. 제 1 항에 있어서, 상기 전류원은,
    상기 주 회로부와 연결되는 정전류원; 및
    상기 보조 회로부와 연결되는 제어 전류원을 포함하는 것을 특징으로 하는 트랜스컨덕터 회로.
  10. 제 1 항에 있어서, 상기 전류원은,
    상기 제 1 MOS 트랜지스터의 소오스와 연결되는 제 1 정전류원;
    상기 제 2 MOS 트랜지스터의 소오스와 연결되는 제 2 정전류원; 및
    상기 제 1 내지 제 4 저항의 공통 접속 노드와 연결되는 제어 전류원을 포함하는 것을 특징으로 하는 트랜스컨덕터 회로.
  11. 제 10 항에 있어서, 상기 제어 전류원은,
    상기 출력 전류의 왜곡의 정도를 제어하는 것을 특징으로 하는 트랜스컨덕터 회로.
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